WO2018012145A1 - 送信装置、送信方法、および通信システム - Google Patents

送信装置、送信方法、および通信システム Download PDF

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WO2018012145A1
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Definitions

  • the present disclosure relates to a transmission device that transmits a signal, a transmission method used in such a transmission device, and a communication system including such a transmission device.
  • Patent Documents 1 and 2 disclose communication systems that exchange data using three voltage levels.
  • the transmission device includes a first driver and a control unit.
  • the first driver is based on a first sub-driver unit that operates based on the first control signal, and a signal selected by the first selection operation of the first control signal and the second control signal.
  • a second sub-driver unit that operates in such a manner that the voltage at the first output terminal can be set.
  • the control unit controls the first selection operation.
  • a transmission method prepares a first control signal and a second control signal, operates a first sub-driver unit based on the first control signal, and performs first control.
  • the communication system includes a transmission device and a reception device.
  • the transmission device includes a first driver and a control unit.
  • the first driver is based on a first sub-driver unit that operates based on the first control signal, and a signal selected by the first selection operation of the first control signal and the second control signal.
  • a second sub-driver unit that operates in such a manner that the voltage at the first output terminal can be set.
  • the control unit controls the first selection operation.
  • one of the first control signal and the second control signal is selected by the first selection operation. Then, the first sub-driver unit operates based on the first control signal, and the second sub-driver unit operates based on the signal selected by the first selection operation of the first control signal and the second control signal. As the sub driver unit operates, the voltage at the first output terminal is set.
  • the first sub-driver unit operates based on the first control signal
  • the second sub-driver unit includes the first sub-driver unit. Since the operation is performed based on the signal selected by the first selection operation of the control signal and the second control signal, various interfaces can be realized. In addition, the effect described here is not necessarily limited, and there may be any effect described in the present disclosure.
  • FIG. 3 is a circuit diagram illustrating a configuration example of a serializer illustrated in FIG. 2.
  • FIG. 3 is a timing waveform diagram illustrating an operation example of the serializer illustrated in FIG. 2.
  • FIG. 11 is another timing waveform diagram illustrating an operation example of the serializer illustrated in FIG. 2.
  • FIG. 3 is a timing waveform diagram illustrating an operation example of the multiplexer illustrated in FIG.
  • FIG. 9 is a timing waveform diagram illustrating another operation example of the multiplexer illustrated in FIG. 2.
  • FIG. 3 is a circuit diagram illustrating a configuration example of a driver illustrated in FIG. 2. It is a circuit diagram showing an example of 1 composition of a receiving part shown in Drawing 1A. It is a circuit diagram showing an example of 1 composition of a receiving part shown in Drawing 1B.
  • FIG. 3 is an explanatory diagram illustrating an operation example of a transmission unit illustrated in FIG. 2. It is explanatory drawing showing the other operation example of the transmission part shown in FIG. It is explanatory drawing showing the other operation example of the transmission part shown in FIG. It is explanatory drawing showing the other operation example of the transmission part shown in FIG. It is explanatory drawing showing the other operation example of the transmission part shown in FIG.
  • FIG. 3 is a timing waveform diagram illustrating an operation example of a transmission unit illustrated in FIG. 2. It is a block diagram showing the example of 1 structure of the transmission part which concerns on a comparative example.
  • FIG. 18 is an explanatory diagram illustrating an operation example of the transmission unit illustrated in FIG. 17.
  • FIG. 18 is an explanatory diagram illustrating another operation example of the transmission unit illustrated in FIG. 17.
  • FIG. 21 is an explanatory diagram illustrating an operation example of the transmission unit illustrated in FIG. 20.
  • FIG. 21 is an explanatory diagram illustrating another operation example of the transmission unit illustrated in FIG. 20.
  • FIG. 25 is a timing waveform diagram illustrating an operation example of the serializer illustrated in FIG. 24. It is a timing waveform diagram showing the example of 1 operation of the serializer concerning other modifications. It is a circuit diagram showing the example of 1 structure of the serializer which concerns on another modification.
  • FIG. 28 is a timing waveform diagram illustrating an operation example of the serializer illustrated in FIG. 27. It is a block diagram showing the example of 1 structure of the transmission part which concerns on another modification.
  • FIG. 30 is a circuit diagram illustrating a configuration example of a driver illustrated in FIG. 29.
  • FIG. 30 is a circuit diagram illustrating a configuration example of another driver illustrated in FIG. 29.
  • FIG. 30 is an explanatory diagram illustrating an operation example of the transmission unit illustrated in FIG. 29.
  • FIG. 30 is an explanatory diagram illustrating another operation example of the transmission unit illustrated in FIG. 29. It is a block diagram showing the example of 1 structure of the transmission part which concerns on another modification.
  • FIG. 35 is an explanatory diagram illustrating an operation example of the transmission unit illustrated in FIG. 34.
  • FIG. 35 is an explanatory diagram illustrating another operation example of the transmission unit illustrated in FIG. 34. It is a block diagram showing the example of 1 structure of the communication system to which the transmitter which concerns on 2nd Embodiment is applied.
  • FIG. 40 is a block diagram illustrating a configuration example of a transmission circuit unit illustrated in FIG. 39.
  • FIG. 40 is a block diagram illustrating a configuration example of another transmission circuit unit illustrated in FIG. 39. It is explanatory drawing showing an example of the signal path
  • FIG. 40A and 40B 41 is a circuit diagram illustrating a configuration example of an encoder illustrated in FIGS. 40A and 40B.
  • FIG. 43 is a truth table illustrating an operation example of the encoder illustrated in FIG. 42. It is a circuit diagram showing the example of 1 structure of another encoder.
  • FIG. 37C is a circuit diagram illustrating a configuration example of a reception unit illustrated in FIG. 37C.
  • FIG. 46 is an explanatory diagram illustrating an operation example of the reception unit illustrated in FIG. 45.
  • FIG. 40B is an explanatory diagram illustrating an operation example of the transmission circuit unit illustrated in FIG. 40A.
  • FIG. 41D is an explanatory diagram illustrating an operation example of the other transmission circuit unit illustrated in FIG. 40B.
  • FIG. 41 is a table illustrating an operation example of the transmission circuit unit illustrated in FIGS. 40A and 40B.
  • FIG. 40B is an explanatory diagram illustrating another operation example of the transmission circuit unit illustrated in FIG. 40A.
  • FIG. 40D is an explanatory diagram illustrating another operation example of the other transmission circuit unit illustrated in FIG. 40B.
  • It is a block diagram showing the example of 1 structure of the transmission circuit part which concerns on a modification.
  • It is a block diagram showing the example of 1 structure of the other transmission circuit part which concerns on a modification.
  • FIG. 50B is an explanatory diagram illustrating an example of a signal path in the transmission circuit unit illustrated in FIGS. 50A and 50B.
  • FIG. 50 is a circuit diagram illustrating a configuration example of an encoder illustrated in FIGS.
  • FIG. 53 is a truth table showing an operation example of the encoder shown in FIG. 52.
  • FIG. It is a circuit diagram showing the example of 1 structure of another encoder. It is a block diagram showing the example of 1 structure of the transmission part which concerns on another modification.
  • 56 is a block diagram illustrating a configuration example of a transmission circuit unit illustrated in FIG. 55.
  • FIG. FIG. 56 is a block diagram illustrating a configuration example of another transmission circuit unit illustrated in FIG. 55.
  • FIG. 57 is a circuit diagram illustrating a configuration example of a serializer illustrated in FIGS. 56A and 56B.
  • FIG. 57 is an explanatory diagram illustrating an example of a signal path in the transmission circuit unit illustrated in FIGS. 56A and 56B.
  • FIG. 60 is a circuit diagram illustrating a configuration example of a driver illustrated in FIGS. 60A and 60B.
  • FIG. 60B is an explanatory diagram illustrating an operation example of the transmission circuit unit illustrated in FIG. 60A.
  • FIG. 60B is an explanatory diagram illustrating another operation example of the transmission circuit unit illustrated in FIG. 60A.
  • FIG. 60B is an explanatory diagram illustrating another operation example of the transmission circuit unit illustrated in FIG. 60A.
  • FIG. 60B is an explanatory diagram illustrating another operation example of the transmission circuit unit illustrated in FIG. 60A.
  • FIG. 60 is an explanatory diagram illustrating another operation example of the transmission circuit section illustrated in FIG. 60B. It is a block diagram showing the example of 1 structure of the transmission circuit part which concerns on a modification. It is a block diagram showing the example of 1 structure of the other transmission circuit part which concerns on a modification.
  • FIG. 65B is an explanatory diagram illustrating an operation example of the transmission circuit unit illustrated in FIG. 65A.
  • FIG. 65B is an explanatory diagram illustrating another operation example of the transmission circuit unit illustrated in FIG. 65A.
  • FIG. 65B is an explanatory diagram illustrating another operation example of the transmission circuit unit illustrated in FIG. 65A.
  • FIG. 65B is an explanatory diagram illustrating another operation example of the transmission circuit unit illustrated in FIG. 65A.
  • FIG. 65B is an explanatory diagram illustrating another operation example of the transmission circuit section illustrated in FIG. 65B. It is a block diagram showing the example of 1 structure of the transmission circuit part which concerns on another modification. It is a block diagram showing the example of 1 structure of the other transmission circuit part which concerns on another modification. It is a block diagram showing the example of 1 structure of the transmission circuit part which concerns on another modification. It is a block diagram showing the example of 1 structure of the other transmission circuit part which concerns on another modification. It is a block diagram showing the example of 1 structure of the transmission circuit part which concerns on another modification. It is a block diagram showing the example of 1 structure of the transmission circuit part which concerns on another modification. It is a block diagram showing the example of 1 structure of the other transmission circuit part which concerns on another modification.
  • FIG. 1A and 1B show a configuration example of a communication system to which the transmission apparatus (transmission apparatus 10) according to the first embodiment is applied.
  • FIG. 1A shows the communication system 1A
  • FIG. System 1B is shown.
  • the communication system 1A performs communication using a single-phase signal
  • the communication system 1B performs communication using a differential signal.
  • the communication system 1A includes a transmission device 10 and a reception device 30 as shown in FIG. 1A.
  • the transmission device 10 has two output terminals Tout1 and Tout2, and the reception device 30 has two input terminals Tin1 and Tin2.
  • the output terminal Tout1 of the transmission device 10 and the input terminal Tin1 of the reception device 30 are connected to each other via a line 101, and the output terminal Tout2 of the transmission device 10 and the input terminal Tin2 of the reception device 30 are connected to each other via a line 102.
  • the characteristic impedance of the lines 101 and 102 is about 50 [ ⁇ ] in this example.
  • the transmission device 10 transmits the signal SIG1 using the line 101 and transmits the signal SIG2 using the line 102.
  • Signals SIG1 and SIG2 are each single-phase signals.
  • the communication system 1B includes a transmission device 10 and a reception device 40 as shown in FIG. 1B.
  • the receiving device 40 has two input terminals TinP and TinN.
  • the output terminal Tout1 of the transmission device 10 and the input terminal TinP of the reception device 40 are connected to each other via a line 111, and the output terminal Tout2 of the transmission device 10 and the input terminal TinN of the reception device 40 are connected to each other via a line 112.
  • the characteristic impedance of the lines 111 and 112 is about 50 [ ⁇ ] in this example.
  • the transmission device 10 transmits the signal SIGP using the line 111 and transmits the signal SIGN using the line 112.
  • the signals SIGP and SIGN constitute a differential signal.
  • the transmission device 10 transmits signals SIGP and SIGN by performing a so-called emphasis operation (pre-emphasis, de-emphasis), as will be described later.
  • the transmission device 10 has two operation modes MA and MB.
  • the transmitter 10 operates in the operation mode MA (single phase mode) when applied to the communication system 1A, and operates in the operation mode MB (differential mode) when applied to the communication system 1B. It is like that.
  • the transmission device 10 includes a processing unit 11 and a transmission unit 12.
  • the processing unit 11 generates data to be transmitted by performing a predetermined process. Further, the processing unit 11 selects one of the two operation modes MA and MB, and informs the transmission unit 12 of the selected operation mode using the mode signal Smode. Specifically, when the transmission apparatus 10 is applied to the communication system 1A, the processing unit 11 selects the operation mode MA (single phase mode) and uses the mode signal Smode to the transmission unit 12. Instruct that the operation mode MA should be operated. In addition, when the transmission apparatus 10 is applied to the communication system 1B, the transmission unit 12 selects the operation mode MB (differential mode) and uses the mode signal Smode to the transmission unit 12 to operate the operation mode. It is instructed to operate in MB.
  • the transmission unit 12 transmits the data generated by the processing unit 11 based on the mode signal Smode. Specifically, when the operation mode indicated by the mode signal Smode is the operation mode MA (single phase mode), the transmission unit 12 transmits the data generated by the processing unit 11 using the signals SIG1 and SIG2. In addition, when the operation mode indicated by the mode signal Smode is the operation mode MB, the transmission unit 12 transmits the data generated by the processing unit 11 using the signals SIGP and SIGN.
  • FIG. 2 shows a configuration example of the transmission unit 12.
  • the transmission unit 12 includes four serializers 21 (serializers 21A, 21B, 21C, and 21D), four multiplexers (MUX) 22 (multiplexers 22A, 22B, 22C, and 22D), and four selectors (SEL) 23 (selector 23A). , 23B, 23C, 23D), two drivers 24 (drivers 24A, 24B), and a control unit 25.
  • serializers 21 serializers 21
  • MUX multiplexers
  • SEL selectors
  • the serializer 21A generates signals S21AP and S21AN by serializing the signals DI10, DI12, DI14, and DI16 based on the clock signals P0, P2, P4, and P6.
  • the signals S21AP and S21AN are signals inverted from each other.
  • the serializer 21B generates signals S21BP and S21BN by serializing the signals DI20, DI22, DI24, and DI26 based on the clock signals P0, P2, P4, and P6.
  • Signals S21BP and S21BN are mutually inverted signals.
  • the serializer 21C generates signals S21CP and S21CN by serializing the signals DI11, DI13, DI15, and DI17 based on the clock signals P1, P3, P5, and P7.
  • the signals S21CP and S21CN are signals inverted from each other.
  • the serializer 21D generates signals S21DP and S21DN by serializing the signals DI21, DI23, DI25, and DI27 based on the clock signals P1, P3, P5, and P7.
  • the signals S21DP and S21DN are signals inverted from each other.
  • the signals DI10, DI11, DI12, DI13, DI14, DI15, DI16, DI17 are transmitted using the signal SIG1, and the signals DI20, DI21, DI22, DI23, DI24, DI25, DI26 are transmitted. , DI27 are transmitted using the signal SIG2.
  • the signals DI10, DI11, DI12, DI13, DI14, DI15, DI16, and DI17 are transmitted using the signals SIGP and SIGN.
  • signals DI20, DI21, DI22, DI23, DI24, DI25, DI26, and DI27 are used for performing an emphasis operation.
  • the data indicated by the signals DI20 to DI27 is set so as to be shifted by one bit from the data indicated by the signals DI10 to DI17, as will be described later.
  • FIG. 3 shows a configuration example of the serializer 21A.
  • the serializer 21A is a so-called selector type serializer.
  • the serializer 21A includes transistors M1 to M12.
  • the transistors M1 to M10 are N-channel MOS (Metal Oxide Semiconductor) type FETs (Field Effect Transistor), and the transistors M11 and M12 are P-channel MOS type FETs.
  • the signal DI10 includes inverted signals DI10P and DI10N
  • the signal DI12 includes inverted signals DI12P and DI12N
  • the signal DI14 includes inverted signals DI14P and DI14N
  • a signal DI16 Includes signals DI16P and DI16N which are inverted from each other.
  • the signal DI10P is supplied to the source of the transistor M1, the clock signal P0 is supplied to the gate, and the drain is connected to the drains of the transistors M3, M5, M7 and the source of the transistor M9.
  • the signal DI10N is supplied to the source of the transistor M2, the clock signal P0 is supplied to the gate, and the drain is connected to the drains of the transistors M4, M6, M8 and the source of the transistor M10.
  • the signal DI12P is supplied to the source of the transistor M3, the clock signal P2 is supplied to the gate, and the drain is connected to the drains of the transistors M1, M5, and M7 and the source of the transistor M9.
  • the signal DI12N is supplied to the source of the transistor M4, the clock signal P2 is supplied to the gate, and the drain is connected to the drains of the transistors M2, M6, M8 and the source of the transistor M10.
  • the signal DI14P is supplied to the source of the transistor M5, the clock signal P4 is supplied to the gate, and the drain is connected to the drains of the transistors M1, M3, and M7 and the source of the transistor M9.
  • the signal DI14N is supplied to the source of the transistor M6, the clock signal P4 is supplied to the gate, and the drain is connected to the drains of the transistors M2, M4, M8 and the source of the transistor M10.
  • the signal DI16P is supplied to the source of the transistor M7, the clock signal P6 is supplied to the gate, and the drain is connected to the drains of the transistors M1, M3, M5 and the source of the transistor M9.
  • the signal DI16N is supplied to the source of the transistor M8, the clock signal P6 is supplied to the gate, and the drain is connected to the drains of the transistors M2, M4, M6 and the source of the transistor M10.
  • the source of the transistor M9 is connected to the drains of the transistors M1, M3, M5, and M7, the power supply voltage VDD is supplied to the gate, and the drain is connected to the drain of the transistor M11 and the gate of the transistor M12.
  • the source of the transistor M10 is connected to the drains of the transistors M2, M4, M6, M8, the gate is supplied with the power supply voltage VDD, and the drain is connected to the drain of the transistor M12 and the gate of the transistor M11.
  • the source of the transistor M11 is supplied with the power supply voltage VDD, the gate is connected to the drains of the transistors M10 and M12, and the drain is connected to the drain of the transistor M9 and the gate of the transistor M12.
  • the source of the transistor M12 is supplied with the power supply voltage VDD, the gate is connected to the drains of the transistors M9 and M11, and the drain is connected to the drain of the transistor M10 and the gate of the transistor M11.
  • the serializer 21A outputs a signal S21AP from the drains of the transistors M9 and M11, and outputs a signal S21AN from the drains of the transistors M10 and M12.
  • FIGS. 4A to 4I show an example of the operation of the serializer 21A.
  • FIGS. 4A to 4D show the waveforms of the signals DI10, DI12, DI14, and DI16, and FIGS. ) Shows the waveforms of the clock signals P0, P2, P4, P6, and (I) shows the waveforms of the signals S21AP and S21AN.
  • 4 (J) to (R) show an operation example of the serializer 21C.
  • (J) to (M) show the waveforms of the signals DI11, DI13, DI15, and DI17, and (N) to (Q ) Shows the waveforms of the clock signals P1, P3, P5 and P7, and (R) shows the waveforms of the signals S21CP and S21CN.
  • the signal DI10 is set to data “D0 (n)” and the signal DI12 is set to data “D2 (n)” (FIGS. 4A and 4B).
  • the signal DI11 is set to data “D1 (n)” and the signal DI13 is set to data “D3 (n)” (FIGS. 4 (J) and (K)).
  • the signal DI14 is set to data “D4 (n)”, and the signal DI16 is set to data “D6 (n)” (FIGS. 4C and 4D).
  • the signal DI15 is set to data “D5 (n)”
  • the signal DI17 is set to data “D7 (n)” (FIGS. 4L and 4M).
  • the clock signal P0 transitions from a low level to a high level at timing t13, and transitions from a high level to a low level at timing t15 (FIG. 4E).
  • the serializer 21A selects the signal DI10 (data “D0 (n)”) and outputs it as the signals S21AP and S21AN during the period from the timing t13 to t15 (FIG. 4 (I)).
  • the clock signal P2 transitions from a low level to a high level at timing t15, and transitions from a high level to a low level at timing t17 (FIG. 4F).
  • the serializer 21A selects the signal DI12 (data “D2 (n)”) and outputs it as the signals S21AP and S21AN during the period from the timing t15 to t17 (FIG. 4 (I)).
  • the clock signal P4 transitions from a low level to a high level at timing t17, and transitions from a high level to a low level at timing t19 (FIG. 4G).
  • the serializer 21A selects the signal DI14 (data “D4 (n)”) and outputs it as the signals S21AP and S21AN during the period from the timing t17 to t19 (FIG. 4 (I)).
  • the clock signal P6 transitions from a low level to a high level at timing t19, and transitions from a high level to a low level at timing t21 (FIG. 4 (H)). Accordingly, the serializer 21A selects the signal DI16 (data “D6 (n)”) and outputs it as the signals S21AP and S21AN during the period from the timing t19 to t21 (FIG. 4 (I)).
  • the clock signal P1 transitions from a low level to a high level at timing t14, and transitions from a high level to a low level at timing t16 (FIG. 4 (N)).
  • the serializer 21C selects the signal DI11 (data “D1 (n)”) and outputs it as the signals S21CP and S21CN during the period from the timing t14 to t16 (FIG. 4 (R)).
  • the clock signal P3 transitions from a low level to a high level at timing t16, and transitions from a high level to a low level at timing t18 (FIG. 4 (O)).
  • the serializer 21C selects the signal DI13 (data “D3 (n)”) during the period from the timing t16 to t18, and outputs it as the signals S21CP and S21CN (FIG. 4 (R)).
  • the clock signal P5 changes from a low level to a high level at timing t18, and changes from a high level to a low level at timing t20 (FIG. 4 (P)).
  • the serializer 21C selects the signal DI15 (data “D5 (n)”) and outputs it as the signals S21CP and S21CN during the period from the timing t18 to t20 (FIG. 4 (R)).
  • the clock signal P7 transitions from a low level to a high level at timing t20, and transitions from a high level to a low level at timing t22 (FIG. 4 (Q)).
  • the serializer 21C selects the signal DI17 (data “D7 (n)”) and outputs it as the signals S21CP and S21CN in the period from the timing t20 to t22 (FIG. 4 (R)).
  • the serializer 21A serializes the signals DI10, DI12, DI14, and DI16, thereby data “D0 (n)”, “D2 (n)”, “D4 (n)”, “D6 (n) Are output in this order (FIG. 4 (I)), and the serializer 21C serializes the signals DI11, DI13, DI15, and DI17, thereby data “D1 (n)”, “D3 (n)”, “D5 ( n) "and” D7 (n) "are output in this order (FIG. 4 (R)).
  • the serializer 21B serializes the signals DI20, DI22, DI24, and DI26
  • the serializer 21D serializes the signals DI21, DI23, DI25, and DI27.
  • the data indicated by the signals DI20 to DI27 is set to be shifted by one bit from the data indicated by the signals DI10 to DI17 as shown below because of the emphasis operation.
  • FIGS. 5A to 5I show an operation example of the serializer 21B in the operation mode MB
  • FIGS. 5J to 5R show an operation example of the serializer 21D in the operation mode MB. Is.
  • the signal DI20 is set to data “D7 (n ⁇ 1)”, and the signal DI22 is set to data “D1 (n)” (FIGS. 5A and 5B).
  • the data “D7 (n ⁇ 1)” is data “D0 (n ⁇ 1)” to “D7 (n ⁇ 1) immediately before the data“ D0 (n) ”to“ D7 (n) ”.
  • the signal DI21 is set to data “D0 (n)” and the signal DI23 is set to data “D2 (n)” (FIGS. 5 (J) and (K)).
  • the signal DI24 is set to data “D3 (n)”, and the signal DI26 is set to data “D5 (n)” (FIGS. 5C and 5D).
  • the signal DI25 is set to data “D4 (n)”, and the signal DI27 is set to data “D6 (n)” (FIGS. 5L and 5M).
  • the serializer 21B serializes the signals DI20, DI22, DI24, and DI26, so that the data “D7 (n ⁇ 1)”, “D1 (n)”, “D3 (n)”, “D5 (n) Are output in this order (FIG. 5 (I)), and the serializer 21D serializes the signals DI21, DI23, DI25, and DI27, thereby “D0 (n)”, “D2 (n)”, “D4 (n ) "And” D6 (n) "are output in this order (FIG. 5 (R)).
  • the multiplexer 22A alternately selects one of the signals S21AP and S21CP based on the clock signal CLK and outputs the selected signal as the signal S22A.
  • the multiplexer 22B alternately selects one of the signals S21AN and S21CN based on the clock signal CLK and outputs the selected signal as the signal S22B.
  • the multiplexer 22C alternately selects one of the signals S21BP and S21DP based on the clock signal CLK, and outputs the selected signal as the signal S22C.
  • the multiplexer 22D alternately selects one of the signals S21BN and S21DN based on the clock signal CLK, and outputs the selected signal as the signal S22D.
  • FIG. 6 illustrates an operation example of the multiplexer 22A, where (A) shows the waveform of the signal S21AP, (B) shows the waveform of the signal S21CP, (C) shows the waveform of the clock signal CLK, (D) shows the waveform of the signal S22A.
  • the signal S21AP is set to data “D0 (n)” during the period of timing t13 to t15, set to data “D2 (n)” during the period of timing t15 to t17, and data “D4” during the period of timing t17 to t19. (N) ”, and data“ D6 (n) ”is set in the period from timing t19 to t21 (FIG. 6A).
  • the signal S21CP is set to data “D1 (n)” during the period of timing t14 to t16, is set to data “D3 (n)” during the period of timing t16 to t18, and data is transmitted during the period of timing t18 to t20.
  • “D5 (n)” is set, and data “D7 (n)” is set in the period from timing t20 to t22 (FIG. 6B).
  • the multiplexer 22A selects the signal S21AP in a period in which the clock signal CLK is at a high level, and selects the signal S21CP in a period in which the clock signal CLK is at a low level. Specifically, the multiplexer 22A selects the signal S21AP (data “D0 (n)”) in the period from timing t31 to t32, and the signal S21CP (data “D1 (n)”) in the period from timing t32 to t33. ), The signal S21AP (data “D2 (n)”) is selected in the period from timing t33 to t34, and the signal S21CP (data “D3 (n)”) is selected in the period from timing t34 to t35.
  • the signal S21AP (data “D4 (n)”) is selected, and in the period from timing t36 to t37, the signal S21CP (data “D5 (n)”) is selected.
  • the signal S21AP (data “D6 (n)”) is selected, and the timing t3 In a period of ⁇ t39, selects the signal S21CP (data "D7 (n)").
  • the multiplexer 22A as shown in FIG.
  • 6D has data “D0 (n)”, “D1 (n)”, “D2 (n)”, “D3 (n)”, “D4 ( n) “,” D5 (n) “,” D6 (n) “, and” D7 (n) "are output in this order.
  • the multiplexer 22A selects the signal S21AP in a period in which the clock signal CLK is at a high level, and selects the signal S21CP in a period in which the clock signal CLK is at a low level. Further, the multiplexer 22B selects the signal S21AN during a period when the clock signal CLK is at a high level, and selects the signal S21CN during a period when the clock signal CLK is at a low level. As described above, the signals S21AP and S21AN are inverted signals, and the signals S21CP and S21CN are inverted signals. Therefore, the output signal S22A of the multiplexer 22A and the output signal S22B of the multiplexer 22B are inverted signals. Become.
  • the multiplexer 22C selects the signal S21BP in a period in which the clock signal CLK is at a high level, and selects the signal S21DP in a period in which the clock signal CLK is at a low level. Further, the multiplexer 22D selects the signal S21BN during a period when the clock signal CLK is at a high level, and selects the signal S21DN during a period when the clock signal CLK is at a low level. As described above, the signals S21BP and S21BN are inverted signals and the signals S21DP and S21DN are inverted signals. Therefore, the output signal S22C of the multiplexer 22C and the output signal S22D of the multiplexer 22D are inverted signals. Become.
  • FIG. 7 shows an operation example of the multiplexers 22A and 22C in the operation mode MB, where (A) shows the waveform of the signal S21AP, (B) shows the waveform of the signal S21CP, and (C) shows the signal S21BP. (D) shows the waveform of the signal S21DP, (E) shows the waveform of the clock signal CLK, (F) shows the waveform of the signal S22A, and (G) shows the waveform of the signal S22C.
  • the operation of the multiplexer 22A is the same as in the case of FIG.
  • the signal S21BP is set to the data “D7 (n ⁇ 1)” in the period of the timing t13 to t15, is set to the data “D1 (n)” in the period of the timing t15 to t17, and the data in the period of the timing t17 to t19.
  • “D3 (n)” is set, and data “D5 (n)” is set in the period from timing t19 to t21 (FIG. 7C).
  • the signal S21DP is set to data “D0 (n)” in the period from timing t14 to t16, is set to data “D2 (n)” in the period from timing t16 to t18, and is data in the period from timing t18 to t20.
  • “D4 (n)” is set, and data “D6 (n)” is set in the period from timing t20 to t22 (FIG. 7D).
  • the multiplexer 22C selects the signal S21BP in a period in which the clock signal CLK is at a high level, and selects the signal S21DP in a period in which the clock signal CLK is at a low level.
  • the multiplexer 22C as shown in FIG. 7G, has data “D7 (n ⁇ 1)”, “D0 (n)”, “D1 (n)”, “D2 (n)”, “ “D3 (n)”, “D4 (n)”, “D5 (n)”, “D6 (n)” are output in this order.
  • the selector 23A (FIG. 2) selects the signal S22A when the operation mode is the operation mode MA (single-phase mode), and the operation mode is the operation mode MB (differential mode).
  • the signal S22D is selected and the selected signal is output as the signal S23A.
  • the selector 23B selects the signal S22B when the operation mode is the operation mode MA, selects the signal S22C when the operation mode is the operation mode MB, and outputs the selected signal as a signal. This is output as S23B.
  • the selector 23C selects the signal S22C when the operation mode is the operation mode MA, selects the signal S22B when the operation mode is the operation mode MB, and selects the selected signal as a signal. This is output as S23C.
  • the selector 23D selects the signal S22D when the operation mode is the operation mode MA, selects the signal S22A when the operation mode is the operation mode MB, and outputs the selected signal as a signal. This is output as S23D.
  • the driver 24A sets the voltage at the output terminal Tout1 based on the signals S22A, S22B, S23A, S23B and the signal CTL.
  • the driver 24B sets the voltage at the output terminal Tout2 based on the signals S23C, S23D, S22C, S22D and the signal CTL.
  • FIG. 8 shows a configuration example of the drivers 24A and 24B.
  • selectors 23A to 23D are also drawn.
  • the driver 24A has M sub-drivers AA (sub-drivers AA1 to AAM) and N sub-drivers AB (sub-drivers AB1 to ABN).
  • the driver 24B has M sub-drivers BA (sub-drivers BA1 to BAM) and N sub-drivers BB (sub-drivers BB1 to BBN). “M” and “N” are configured to be changeable by a signal CTL.
  • Each of the sub-drivers AA1 to AAM, AB1 to ABN, BA1 to BAM, BB1 to BBN has resistance elements 91 and 94 and transistors 92 and 93.
  • the transistors 92 and 93 are N-channel MOS type FETs. In FIG. 2, these transistors 92 and 93 are drawn in the drivers 24A and 24B. In FIG. 2, the resistance elements 91 and 94 are not shown.
  • the driver 24A In each of the sub-drivers AA1 to AAM of the driver 24A, the voltage V1 is supplied to one end of the resistance element 91, and the other end is connected to the drain of the transistor 92.
  • a signal S22A is supplied to the gate of the transistor 92, the drain is connected to the other end of the resistance element 91, the source is connected to the drain of the transistor 93 and the output terminal Tout1.
  • a signal S22B is supplied to the gate of the transistor 93, the drain is connected to the source of the transistor 92 and the output terminal Tout1, and the source is connected to one end of the resistor element 94.
  • One end of the resistance element 94 is connected to the source of the transistor 93, and the other end is grounded.
  • the voltage V1 is supplied to one end of the resistance element 91, and the other end is connected to the drain of the transistor 92.
  • a signal S23A is supplied to the gate of the transistor 92, the drain is connected to the other end of the resistance element 91, the source is connected to the drain of the transistor 93, and the output terminal Tout1.
  • a signal S23B is supplied to the gate of the transistor 93, the drain is connected to the source of the transistor 92 and the output terminal Tout1, and the source is connected to one end of the resistor element 94.
  • One end of the resistance element 94 is connected to the source of the transistor 93, and the other end is grounded.
  • the sum of the resistance value of the resistance element 91 and the resistance value in the ON state of the transistor 92 is “50 ⁇ (M + N)” [ ⁇ ] in this example. It is. Similarly, the sum of the resistance value of the transistor 93 in the ON state and the resistance value of the resistance element 94 is “50 ⁇ (M + N)” [ ⁇ ] in this example.
  • the driver 24A has been described above as an example, but the same applies to the driver 24B.
  • the signal S23C is supplied to the gate of the transistor 92, the drain is connected to the other end of the resistance element 91, the source is connected to the drain of the transistor 93, and an output terminal. Connected to Tout2.
  • a signal S23D is supplied to the gate of the transistor 93, the drain is connected to the source of the transistor 92 and the output terminal Tout2, and the source is connected to one end of the resistor element 94.
  • the signal S22C is supplied to the gate of the transistor 92, the drain is connected to the other end of the resistance element 91, the source is connected to the drain of the transistor 93, and the output terminal Tout2 is connected. It is connected.
  • a signal S22D is supplied to the gate of the transistor 93, the drain is connected to the source of the transistor 92 and the output terminal Tout2, and the source is connected to one end of the resistor element 94.
  • the driver 24A can set the voltage at the output terminal Tout1 to the high level voltage VH and the output impedance to about 50 [ ⁇ ].
  • the driver 24A can set the voltage at the output terminal Tout1 to the low level voltage VL and the output impedance to about 50 [ ⁇ ].
  • the signals S22A and S22D are both set to the high level and the signals S22B and S22C are both set to the low level
  • the signals S23A and S23D are both set to the high level.
  • the signals S23B and S23C both become low level. Therefore, in the driver 24A, the transistors 92 in the sub-drivers AA1 to AAM and AB1 to ABN are turned on, and the transistors 93 in the sub-drivers AA1 to AAM and AB1 to ABN are turned off.
  • the driver 24A can set the voltage at the output terminal Tout1 to the high level voltage VH and the output impedance to about 50 [ ⁇ ].
  • the transistors 93 in the sub-drivers BA1 to BAM and BB1 to BBN are turned on, and the transistors 92 in the sub-drivers BA1 to BAM and BB1 to BBN are turned off.
  • the driver 24B can set the voltage at the output terminal Tout2 to the low level voltage VL and the output impedance to about 50 [ ⁇ ].
  • the driver 24A when both the signals S22B and S22C are set to the high level and the signals S22A and S22D are both set to the low level, the signals S23B and S23C are both set to the high level and the signals S23A and S22 Both S23Ds go low. Therefore, in the driver 24A, the transistors 93 in the sub-drivers AA1 to AAM and AB1 to ABN are turned on, and the transistors 92 in the sub-drivers AA1 to AAM and AB1 to ABN are turned off. As a result, the driver 24A can set the voltage at the output terminal Tout1 to the low level voltage VL and the output impedance to about 50 [ ⁇ ].
  • the driver 24B can set the voltage at the output terminal Tout2 to the high level voltage VH and the output impedance to about 50 [ ⁇ ].
  • the driver 24A when both the signals S22A and S22C are set to the high level and the signals S22B and S22D are both set to the low level, the signals S23B and S23D are both set to the high level and the signals S23A and S22 Both S23Cs go low. Therefore, in the driver 24A, the transistor 92 in the sub-drivers AA1 to AAM and the transistor 93 in the sub-drivers AB1 to ABN are turned on, and the transistor 93 in the sub-drivers AA1 to AAM and the transistor 92 in the sub-drivers AB1 to ABN are turned on. Turns off.
  • the driver 24A can set the voltage at the output terminal Tout1 to a voltage (VH ⁇ V) lower than the high level voltage VH by the voltage ⁇ V, and the output impedance can be about 50 [ ⁇ ].
  • transistor 93 in sub-drivers BA1 to BAM and transistor 92 in sub-drivers BB1 to BBN are turned on, and transistor 92 in sub-drivers BA1 to BAM and transistor 93 in sub-drivers BB1 to BBN are turned on. Turns off.
  • the driver 24B can set the voltage at the output terminal Tout2 to a voltage (VL + ⁇ V) higher than the low level voltage VL by the voltage ⁇ V, and the output impedance can be about 50 [ ⁇ ].
  • the driver 24A can set the voltage at the output terminal Tout1 to a voltage (VL + ⁇ V) that is higher than the low level voltage VL by the voltage ⁇ V, and the output impedance can be about 50 [ ⁇ ].
  • transistor 92 in sub-drivers BA1 to BAM and transistor 93 in sub-drivers BB1 to BBN are turned on, and transistor 93 in sub-drivers BA1 to BAM and transistor 92 in sub-drivers BB1 to BBN are turned on. Turns off.
  • the driver 24B can set the voltage at the output terminal Tout2 to a voltage (VH ⁇ V) lower than the high level voltage VH by the voltage ⁇ V, and the output impedance can be about 50 [ ⁇ ].
  • the voltage ⁇ V changes according to “M” and “N”. That is, for example, when “M” is increased and “N” is decreased, the voltage ⁇ V can be decreased. For example, when “M” is decreased and “N” is increased, the voltage ⁇ V can be increased.
  • the control unit 25 (FIG. 2) generates clock signals P0 to P7, CLK and signals Ssel, CTL based on the mode signal Smode supplied from the processing unit 11.
  • the reception device 30 includes reception units 31 and 32 and a processing unit 33.
  • the receiving unit 31 receives the signal SIG1, and the receiving unit 32 receives the signal SIG2.
  • FIG. 9 illustrates a configuration example of the receiving unit 31. The same applies to the receiving unit 32.
  • the receiving unit 31 includes a resistance element 36 and an amplifier 37.
  • the resistance element 36 functions as a terminating resistor on the receiving side in the communication system 1A. One end is supplied with a bias voltage Vbias, the other end is connected to the input terminal Tin1 of the receiving unit 31, and the amplifier 37 Connected to the input terminal.
  • the resistance value of the resistance element 36 is about 50 [ ⁇ ] in this example.
  • the input terminal of the amplifier 37 is connected to the input terminal Tin1 of the receiving unit 31 and to the other end of the resistance element 36.
  • the amplifier 37 supplies an output signal to the processing unit 33.
  • the processing unit 33 performs predetermined processing based on the reception results in the receiving units 31 and 32.
  • the reception device 40 includes a reception unit 41 and a processing unit 42.
  • the receiving unit 41 receives signals SIGP and SIGN.
  • FIG. 10 shows a configuration example of the receiving unit 41.
  • the receiving unit 41 includes a resistance element 46 and an amplifier 47.
  • the resistive element 46 functions as a terminating resistor on the receiving side in the communication system 1B, and one end is connected to the input terminal TinP of the receiving unit 41 and the positive input terminal of the amplifier 47, and the other end is connected to the receiving unit.
  • the input terminal TinN of the amplifier 41 is connected to the negative input terminal of the amplifier 47.
  • the resistance value of the resistance element 46 is about 100 [ ⁇ ] in this example.
  • the positive input terminal of the amplifier 47 is connected to the input terminal TinP of the receiving unit 41 and is connected to one end of the resistance element 46, and the negative input terminal of the amplifier 47 is connected to the input terminal TinN of the receiving unit 41 and has resistance. The other end of the element 46 is connected.
  • the amplifier 47 supplies the output signal to the processing unit 42.
  • the processing unit 42 performs predetermined processing based on the reception result in the receiving unit 41.
  • the driver 24A corresponds to a specific example of “first driver” in the present disclosure.
  • the plurality of sub-drivers AA1 to AAM correspond to a specific example of “first sub-driver unit” in the present disclosure
  • the plurality of sub-drivers AB1 to ABN correspond to one example of “second sub-driver unit” in the present disclosure.
  • This corresponds to a specific example.
  • the driver 24B corresponds to a specific example of “second driver” in the present disclosure.
  • the plurality of sub-drivers BA1 to BAM correspond to a specific example of “third sub-driver unit” in the present disclosure
  • the plurality of sub-drivers BB1 to BBN correspond to one example of “fourth sub-driver unit” in the present disclosure.
  • the plurality of selectors 23A to 23D correspond to a specific example of “selector unit” in the present disclosure.
  • the plurality of multiplexers 22A to 22D corresponds to a specific example of “multiplexer unit” in the present disclosure.
  • the plurality of serializers 21A to 21D correspond to a specific example of “serializer unit” in the present disclosure.
  • the operation mode MA corresponds to a specific example of “first operation mode” in the present disclosure
  • the operation mode MB corresponds to a specific example of “second operation mode” in the present disclosure.
  • the processing unit 11 of the transmission device 10 generates data to be transmitted by performing a predetermined process, selects one of the two operation modes MA and MB, and selects a mode signal based on the selected operation mode. Smode is generated. Specifically, when the transmission apparatus 10 is applied to the communication system 1A, the processing unit 11 selects the operation mode MA (single phase mode) and uses the mode signal Smode to the transmission unit 12. Instruct that the operation mode MA should be operated.
  • the transmission unit 12 selects the operation mode MB (differential mode) and uses the mode signal Smode to the transmission unit 12 to operate the operation mode Instruct that it should work in MB.
  • the transmission unit 12 transmits the data generated by the processing unit 11 using the signals SIG1 and SIG2.
  • the transmission unit 12 transmits the data generated by the processing unit 11 using the signals SIGP and SIGN.
  • the reception unit 31 of the reception device 30 receives the signal SIG1, and the reception unit 32 receives the signal SIG2.
  • the processing unit 33 performs predetermined processing based on the reception results in the receiving units 31 and 32.
  • the receiving unit 41 of the receiving device 40 receives signals SIGP and SIGN.
  • the processing unit 42 performs predetermined processing based on the reception result in the receiving unit 41.
  • Operaation mode MA When the transmission device 10 is applied to the communication system 1A (FIG. 1A), the transmission device 10 operates in the operation mode MA (single phase mode). In the operation mode MA, the transmission device 10 transmits data to the reception device 30 using the signals SIG1 and SIG2.
  • the operation mode MA Single phase mode
  • the transmission device 10 transmits data to the reception device 30 using the signals SIG1 and SIG2.
  • FIG. 11 shows a signal flow in the operation mode MA.
  • thick solid lines indicate signal flows related to the signals DI10 to DI17
  • thick broken lines indicate signal flows related to the signals DI20 to DI27.
  • the transmitter 12 generates a signal SIG1 based on the signals DI10 to DI17, and generates a signal SIG2 based on the signals DI20 to DI27. This operation will be described in detail below.
  • the processing unit 11 generates signals DI10 to DI17.
  • the signal DI10 includes signals DI10P and DI10N.
  • the processing unit 11 supplies the signals DI10, DI12, DI14, and DI16 of the signals DI10 to DI17 to the serializer 21A, and supplies the signals DI11, DI13, DI15, and DI17 of the signals DI10 to DI17 to the serializer 21C. .
  • the serializer 21A generates signals S21AP and S21AN by serializing the signals DI10, DI12, DI14, and DI16 as shown in FIGS. 4 (A) to (I). Further, the serializer 21C generates the signals S21CP and S21CN by serializing the signals DI11, DI13, DI15, and DI17 as shown in FIGS.
  • the multiplexer 22A alternately selects one of the signals S21AP and S21CP based on the clock signal CLK, and outputs the selected signal as the signal S22A.
  • the multiplexer 22B alternately selects one of the signals S21AN and S21CN based on the clock signal CLK, and outputs the selected signal as the signal S22B.
  • the selector 23A selects the signal S22A based on the signal Ssel and outputs the signal S22A as the signal S23A.
  • the selector 23B selects the signal S22B based on the signal Ssel and outputs the signal S22B as the signal S23B.
  • the driver 24A operates based on the signals S22A and S22B.
  • the sub-drivers AA1 to AAM of the driver 24A operate based on the signals S22A and S22B
  • the sub-drivers AB1 to ABN of the driver 24A operate based on the signals S22A and S22B.
  • the driver 24A generates a signal SIG1.
  • the processing unit 11 generates signals DI20 to DI27.
  • the signal DI20 includes signals DI20P and DI20N.
  • the processing unit 11 supplies the signals DI20, DI22, DI24, and DI26 of the signals DI20 to DI27 to the serializer 21B, and supplies the signals DI21, DI23, DI25, and DI27 of the signals DI20 to DI27 to the serializer 21D. .
  • the serializer 21B generates the signals S21BP and S21BN by serializing the signals DI20, DI22, DI24, and DI26 as in the case of the serializer 21A (FIGS. 4A to 4I). Further, the serializer 21D generates the signals S21DP and S21DN by serializing the signals DI21, DI23, DI25, and DI27 as in the case of the serializer 21C (FIGS. 4 (J) to (R)).
  • the multiplexer 22C selects one of the signals S21BP and S21DP based on the clock signal CLK, and outputs the selected signal as the signal S22C.
  • the multiplexer 22D selects one of the signals S21BN and S21DN based on the clock signal CLK, and outputs the selected signal as the signal S22D.
  • the selector 23C selects the signal S22C based on the signal Ssel and outputs the signal S22C as the signal S23C.
  • the selector 23D selects the signal S22D based on the signal Ssel and outputs the signal S22D as the signal S23D.
  • the driver 24B operates based on the signals S22C and S22D. Specifically, the sub-drivers BA1 to BAM of the driver 24B operate based on the signals S22C and S22D, and the sub-drivers BB1 to BBN of the driver 24B operate based on the signals S22C and S22D. Then, the driver 24B generates a signal SIG2.
  • the driver 24A generates the signal SIG1 based on the signals S22A and S22B, and the driver 24B generates the signal SIG2 based on the signals S23C and S23D.
  • FIG. 12 shows the generation operation of the signal SIG1.
  • a thick solid line indicates a signal flow related to the multiplexer 22A
  • a thick broken line indicates a signal flow related to the multiplexer 22B. The same applies to the generation operation of the signal SIG2.
  • the output signals S21AP and S21AN of the serializer 21A are inverted signals, and the output signals S21CP and S21CN of the serializer 21C are inverted signals. Therefore, the output signal S22A of the multiplexer 22A and the output signal S22B of the multiplexer 22B are inverted signals.
  • the driver 24A sets the voltage at the output terminal Tout1 to the high level voltage VH and the output impedance to about 50 [ ⁇ ].
  • the driver 24A sets the voltage at the output terminal Tout1 to the low level voltage VL and sets the output impedance to about 50 [ ⁇ ].
  • the transmission device 10 transmits data to the reception device 30 using the single-phase signal in the operation mode MA.
  • Operaation mode MB When the transmission device 10 is applied to the communication system 1B (FIG. 1B), the transmission device 10 operates in the operation mode MB (differential mode). In the operation mode MB, the transmission device 10 transmits data to the reception device 40 using the signals SIGP and SIGN. The detailed operation in the operation mode MB will be described below.
  • FIG. 13 shows a signal flow in the operation mode MB.
  • thick solid lines indicate signal flows related to the signals DI10 to DI17
  • thick broken lines indicate signal flows related to the signals DI20 to DI27.
  • the transmitter 12 generates signals SIGP and SIGN based on the signals DI10 to DI17 and DI20 to DI27. At that time, the transmitter 12 performs an emphasis operation based on the signals DI20 to DI27. This operation will be described in detail below.
  • the processing unit 11 generates signals DI10 to DI17, supplies the signals DI10, DI12, DI14, and DI16 of the signals DI10 to DI17 to the serializer 21A, and signals DI11, DI13, DI15, and DI17 of the signals DI10 to DI17. Is supplied to the serializer 21C.
  • the serializers 21A and 21C and the multiplexers 22A and 22B operate in the same manner as in the operation mode MA.
  • the selector 23C selects the signal S22B based on the signal Ssel and outputs the signal S22B as the signal S23C.
  • the selector 23D selects the signal S22A based on the signal Ssel and outputs the signal S22A as the signal S23D.
  • the sub-drivers AA1 to AAM of the driver 24A operate based on the signals S22A and S22B
  • the sub-drivers BA1 to BAM of the driver 24B operate based on the signals S22B and S22A.
  • the processing unit 11 generates signals DI20 to DI27.
  • the data indicated by the signals DI20 to DI27 is set to be shifted by one bit from the data indicated by the signals DI10 to DI17.
  • the processing unit 11 supplies the signals DI20, DI22, DI24, and DI26 of the signals DI20 to DI27 to the serializer 21B, and supplies the signals DI21, DI23, DI25, and DI27 of the signals DI20 to DI27 to the serializer 21D.
  • the serializers 21B and 21D and the multiplexers 22C and 22D operate in the same manner as in the operation mode MA.
  • the selector 23A selects the signal S22D based on the signal Ssel and outputs the signal S22D as the signal S23A.
  • the selector 23B selects the signal S22C based on the signal Ssel and outputs the signal S22C as the signal S23B.
  • the sub-drivers AB1 to ABN of the driver 24A operate based on the signals S22D and S22C
  • the sub-drivers BB1 to BBN of the driver 24B operate based on the signals S22C and S22D.
  • the driver 24A generates the signal SIGP based on the signals S22A, S22B, S22C, and S22D.
  • the driver 24B generates a signal SIGN based on the signals S22A, S22B, S22C, and S22D.
  • FIG. 14 shows an operation based on the signals DI10 to DI17.
  • a thick solid line indicates a signal flow related to the multiplexer 22A
  • a thick broken line indicates a signal flow related to the multiplexer 22B.
  • the output signal S22A of the multiplexer 22A and the output signal S22B of the multiplexer 22B are inverted signals.
  • the signal S22A is at a high level and the signal S22B is at a low level
  • the signal S23D is at a high level and the signal S23C is at a low level.
  • the transistor 92 is turned on and the transistor 93 is turned off.
  • the transistor 93 is turned on. The transistor 92 is turned off.
  • the signal S22B is at a high level and the signal S22A is at a low level
  • the signal S23C is at a high level and the signal S23D is at a low level.
  • the transistor 93 is turned on and the transistor 92 is turned off.
  • the transistor 92 is turned on in the sub-drivers BA1 to BAM in the driver 24B.
  • the transistor 93 is turned off.
  • FIG. 15 shows an operation based on the signals DI20 to DI27.
  • a thick solid line indicates a signal flow related to the multiplexer 22C
  • a thick broken line indicates a signal flow related to the multiplexer 22D.
  • the output signal S22C of the multiplexer 22C and the output signal S22D of the multiplexer 22D are inverted signals.
  • the signal S22C is at a high level and the signal S22D is at a low level
  • the signal S23B is at a high level and the signal S23A is at a low level.
  • the transistor 93 is turned on and the transistor 92 is turned off.
  • the transistor 92 is turned on in the sub-drivers BB1 to BBM in the driver 24B.
  • the transistor 93 is turned off.
  • the signal S22D is at a high level and the signal S22C is at a low level
  • the signal S23A is at a high level and the signal S23B is at a low level.
  • the transistor 92 is turned on and the transistor 93 is turned off.
  • the transistor 93 is turned on. The transistor 92 is turned off.
  • the transmission device 10 in the driver 24A, the number “M” of the sub-drivers AA is made larger than the number “N” of the sub-drivers AB, and in the driver 24B, the number “M” of the sub-drivers BA is set to the number of the sub-drivers BB. More than “N”.
  • the influence of the signals S22A and S22B on the signals SIGP and SIGN can be made larger than the influence of the signals S22C and S22D on the signals SIGP and SIGN.
  • the transmission apparatus 10 performs an emphasis operation as described below.
  • FIG. 16 illustrates an emphasis operation in the transmission unit 12, (A) shows the waveform of the clock signal CLK, (B) shows the waveform of the signal S22A, (C) shows the waveform of the signal S22B, (D) shows the waveform of the signal S22C, (E) shows the waveform of the signal S22D, and (F) shows the waveform of the signal SIGP-signal SIGN.
  • the signals S22A and S22D are set to the high level and the signals S22B and S22C are set to the low level during the period from the timing t41 to t42.
  • the driver 24A in the sub-drivers AA1 to AAM and AB1 to ABN, the transistor 92 is turned on and the transistor 93 is turned off. Therefore, the driver 24A sets the voltage at the output terminal Tout1 to the high level voltage VH and sets the output impedance to about 50 [ ⁇ ].
  • the driver 24B in the sub-drivers BA1 to BAM and BB1 to BBN, the transistor 93 is turned on and the transistor 92 is turned off.
  • the driver 24B sets the voltage at the output terminal Tout2 to the low level voltage VL and sets the output impedance to about 50 [ ⁇ ].
  • the signal SIGP ⁇ signal SIGN becomes the high level voltage VH ⁇ low level voltage VL (VH ⁇ VL) as shown in FIG.
  • the signals S22A and S22C are set to the high level, and the signals S22B and S22D are set to the low level.
  • transistor 92 in sub-drivers AA1 to AAM and transistor 93 in sub-drivers AB1 to ABN are turned on, and transistor 93 in sub-drivers AA1 to AAM and transistor 92 in sub-drivers AB1 to ABN are turned on. Turns off. Therefore, the driver 24A sets the voltage at the output terminal Tout1 to a voltage lower than the high level voltage VH by the voltage ⁇ V and sets the output impedance to about 50 [ ⁇ ].
  • the driver 24B sets the voltage at the output terminal Tout2 to a voltage higher than the low level voltage VL by the voltage ⁇ V and sets the output impedance to about 50 [ ⁇ ].
  • the signal SIGP ⁇ signal SIGN is set to a voltage (VH ⁇ VL ⁇ 2 ⁇ V) lower than the high level voltage VH ⁇ low level voltage VL (VH ⁇ VL) by a voltage 2 ⁇ V. Become.
  • the signals S22B and S22C are set to the high level, and the signals S22A and S22D are set to the low level.
  • the driver 24A in the sub-drivers AA1 to AAM and AB1 to ABN, the transistor 93 is turned on and the transistor 92 is turned off. Therefore, the driver 24A sets the voltage at the output terminal Tout1 to the low level voltage VL and sets the output impedance to about 50 [ ⁇ ].
  • the driver 24B since the transistor 92 is turned on and the transistor 93 is turned off in the sub-drivers BA1 to BAM and BB1 to BBN, the driver 24B sets the voltage at the output terminal Tout2 to the high level voltage VH. At the same time, the output impedance is set to about 50 [ ⁇ ].
  • the signal SIGP ⁇ signal SIGN becomes the low level voltage VL ⁇ the high level voltage VH (VL ⁇ VH) as shown in FIG.
  • the operation in the period from timing t45 to t46 is the same as the operation in the period from timing t41 to t42.
  • the signal SIGP ⁇ signal SIGN becomes the high level voltage VH ⁇ low level voltage VL (VH ⁇ VL) as shown in FIG.
  • the operation in the period from timing t46 to t47 is the same as the operation in the period from timing t44 to t45.
  • the signal SIGP ⁇ signal SIGN becomes the low level voltage VL ⁇ the high level voltage VH (VL ⁇ VH) as shown in FIG.
  • the signals S22B and S22D are set to the high level, and the signals S22A and S22C are set to the low level.
  • transistor 93 in sub-drivers AA1 to AAM and transistor 92 in sub-drivers AB1 to ABN are turned on, and transistor 92 in sub-drivers AA1 to AAM and transistor 93 in sub-drivers AB1 to ABN are turned on. Turns off. Therefore, the driver 24A sets the voltage at the output terminal Tout1 to a voltage higher than the low level voltage VL by the voltage ⁇ V and sets the output impedance to about 50 [ ⁇ ].
  • the driver 24B sets the voltage at the output terminal Tout2 to a voltage lower than the high level voltage VH by the voltage ⁇ V and sets the output impedance to about 50 [ ⁇ ].
  • the signal SIGP ⁇ signal SIGN becomes a voltage (VL ⁇ VH + 2 ⁇ V) higher than the low level voltage VL ⁇ high level voltage VH (VL ⁇ VH) by a voltage 2 ⁇ V as shown in FIG.
  • the transmission device 10 transmits data to the reception device 40 using the differential signal.
  • the transmission apparatus 10 is provided with two operation modes MA and MB, and can transmit data to the reception apparatus using a single-phase signal or a differential signal. Can be realized.
  • an electronic device when the transmitter 10 is mounted on a processor, an electronic device can be configured using a peripheral device that supports a single-phase signal, or a peripheral device that supports a differential signal. It can also be used to configure electronic devices.
  • a peripheral device that supports a single-phase signal
  • a peripheral device that supports a differential signal. It can also be used to configure electronic devices.
  • various interfaces can be realized by one processor, it is not necessary to prepare a processor for each interface. Therefore, the number of types of processors can be narrowed, and the cost can be reduced.
  • each operation mode MA, MB the four serializers 21, the four multiplexers 22, the four selectors 23, and the two drivers 24 are shared, so that compared to the case where a separate circuit is provided for each interface, The area required for circuit arrangement can be reduced.
  • the transmitter 10 since the transmitter 10 performs the emphasis operation when applied to the communication system 1B, for example, when the lengths of the lines 111 and 112 are long, the communication performance can be improved.
  • FIG. 17 illustrates a configuration example of a main part of the transmission unit 12R in the transmission device 10R according to the comparative example R.
  • the transmission unit 12R includes serializers 21RA and 21RB, a selector 23R, multiplexers 22RA and 22RB, and drivers 24RA and 24RB.
  • the serializer 21RA generates signals S21RAP and S21RAN by serializing the signals DI10 to DI17.
  • the signals S21RAP and S21RAN are signals inverted from each other.
  • the serializer 21RB generates signals S21RBP and S21RBN by serializing the signals DI20 to DI27.
  • the signals S21RBP and S21RBN are inverted signals.
  • the selector 23R selects the signal S21RBP when the operation mode is the operation mode MA (single-phase mode), and selects the signal S21RBN when the operation mode is the operation mode MB (differential mode). And the selected signal is output as the signal S23R.
  • the multiplexer 22RA selects one of the signals S21RAP and S21RBP based on the clock signal CLK, and outputs the selected signal.
  • the multiplexer 22RB selects one of the signals S21RAN and S23R based on the clock signal CLK, and outputs the selected signal.
  • the driver 24RA sets the voltage at the output terminal Tout1 based on the output signal of the multiplexer 22RA.
  • the driver 24RB sets the voltage at the output terminal Tout2 based on the output signal of the multiplexer 22RB.
  • FIG. 18 shows an operation example of a signal flow in the operation mode MA (single phase mode).
  • a thick solid line indicates a signal flow related to the signal SIG1
  • a thick broken line indicates a signal flow related to the signal SIG2.
  • the selector 23R selects the signal S21RBP based on the signal Ssel and outputs the signal S21RBP as the signal S23R.
  • the clock signal CLK is stopped.
  • the multiplexer 22RA selects the signal S21RAP and outputs the signal S21RAP.
  • the multiplexer 22RB selects the signal S23R and outputs the signal S23R.
  • Driver 24RA generates signal SIG1 based on the output signal of multiplexer 22RA
  • driver 24RB generates signal SIG2 based on the output signal of multiplexer 22RB.
  • FIG. 19 shows a signal flow in the operation mode MB (differential mode).
  • a thick solid line indicates a signal flow related to the signal SIGP
  • a thick broken line indicates a signal flow related to the signal SIGN.
  • the selector 23R selects the signal S21RBN based on the signal Ssel and outputs the signal S21RBN as the signal S23R.
  • the clock signal CLK toggles.
  • the multiplexer 22RA alternately selects one of the signals S21RAP and S21RBP and outputs the selected signal.
  • the multiplexer 22RB alternately selects one of the signals S21RAN and S23R and outputs the selected signal.
  • Driver 24RA generates signal SIGP based on the output signal of multiplexer 22RA
  • driver 24RB generates signal SIGN based on the output signal of multiplexer 22RB.
  • the clock signal CLK is stopped in the operation mode MA (single phase mode), and the clock signal CLK is toggled in the operation mode MB (differential mode).
  • the data rates of signals SIG1 and SIG2 in operation mode MA are reduced to half of the data rates of signals SIGP and SIGN in operation mode MB.
  • clock signal CLK is toggled in both operation modes MA and MB.
  • the data rates of the signals SIG1 and SIG2 in the operation mode MA can be made the same as the data rates of the signals SIGP and SIGN in the operation mode MB, the data rate in the operation mode MA is reduced. Can be suppressed.
  • FIG. 20 illustrates a configuration example of a main part of the transmission unit 12S in the transmission device 10S according to the comparative example S.
  • the transmission unit 12S includes serializers 21SA and 21SB and a selector 23S.
  • the serializer 21SA generates signals S21SAP and S21SAN by serializing the signals DI10 to DI17.
  • the signals S21SAP and S21SAN are inverted signals.
  • the serializer 21SB generates the signal S21SBP by serializing the signals DI20 to DI27.
  • the selector 23S selects the signal S21SBP when the operation mode is the operation mode MA (single-phase mode), and selects the signal S21SAN when the operation mode is the operation mode MB (differential mode). Is selected and the selected signal is output.
  • FIG. 21 shows a signal flow in the operation mode MA (single phase mode).
  • a thick solid line indicates a signal flow related to the signal SIG1
  • a thick broken line indicates a signal flow related to the signal SIG2.
  • the selector 23S selects the signal S21SBP based on the signal Ssel and outputs the signal S21SBP.
  • the driver 24RA generates a signal SIG1 based on the signal S21SAP
  • the driver 24RB generates a signal SIG2 based on the output signal of the selector 23S.
  • FIG. 22 shows a signal flow in the operation mode MB (differential mode).
  • a thick solid line indicates a signal flow related to the signal SIGP
  • a thick broken line indicates a signal flow related to the signal SIGN.
  • the selector 23S selects the signal S21SAN based on the signal Ssel and outputs the signal S21SAN.
  • the driver 24RA generates a signal SIGP based on the signal S21SAP
  • the driver 24RB generates a signal SIGN based on the output signal of the selector 23S.
  • the serializer 21SB is not operated in the operation mode MB even though the serializer 21SB is provided. Therefore, when the transmission device 10S is applied to the communication system 1B, The serializer 21SB is wasted. In addition, in the transmission device 10S, since no multiplexer is provided in the subsequent stage of the serializers 21SA and 21SB, the data rate is lowered.
  • the transmission device 10 since all the four serializers 21 are operated in both the operation modes MA and MB, the circuit can be used effectively. Further, in the transmission apparatus 10, since the four multiplexers 22 are provided at the subsequent stage of the four serializers 21, the data rate can be increased.
  • the two operation modes MA and MB are provided, and data can be transmitted to the receiving apparatus using a single-phase signal or a differential signal. Can be realized.
  • the communication performance can be improved.
  • each of the four serializers 21 is configured as shown in FIG. 3, but the present invention is not limited to this. Below, this modification is demonstrated in detail.
  • FIG. 23 shows a configuration example of the serializer 121A according to this modification.
  • the serializer 121A corresponds to the serializer 21A according to the above embodiment.
  • the serializer 121A generates signals S21AP and S21AN by serializing the signals DI10, DI12, DI14, and DI16 based on the clock signals P0, P2, P4, and P6.
  • the serializer 121A includes inverters IV1 to IV6 and clocked inverters CIV1 to CIV4.
  • the inverter IV1 generates an inverted clock signal P0B by inverting the clock signal P0.
  • the inverter IV2 generates an inverted clock signal P2B by inverting the clock signal P2.
  • the inverter IV3 generates an inverted clock signal P4B by inverting the clock signal P4.
  • the inverter IV4 generates an inverted clock signal P6B by inverting the clock signal P6.
  • the clocked inverter CIV1 applies an inverted signal of the signal DI10 to the node N1 when the clock signal P0 is high and the inverted clock signal P0B is low, and the clock signal P0 is low and the inverted clock signal P0B is The output impedance is set to high impedance when the level is high.
  • the clocked inverter CIV2 applies an inverted signal of the signal DI12 to the node N1 when the clock signal P2 is at a high level and the inverted clock signal P2B is at a low level, and the clock signal P2 is at a low level and the inverted clock signal P2B is The output impedance is set to high impedance when the level is high.
  • the clocked inverter CIV3 applies an inverted signal of the signal DI14 to the node N1 when the clock signal P4 is at a high level and the inverted clock signal P4B is at a low level, and the clock signal P4 is at a low level and the inverted clock signal P4B is The output impedance is set to high impedance when the level is high.
  • the clocked inverter CIV4 applies an inverted signal of the signal DI16 to the node N1 when the clock signal P6 is at a high level and the inverted clock signal P6B is at a low level, and the clock signal P6 is at a low level and the inverted clock signal P6B is The output impedance is set to high impedance when the level is high.
  • the inverter IV5 generates the signal S21AP by inverting the voltage at the node N1.
  • the inverter IV6 generates the signal S21AN by inverting the signal S21AP.
  • the serializer 121A can operate in the same manner as the serializer 21A (FIGS. 4A to 4I) according to the above embodiment.
  • FIG. 24 shows a configuration example of another serializer 122A according to this modification.
  • the serializer 122A corresponds to the serializer 21A according to the above embodiment.
  • the serializer 122A generates signals S21AP and S21AN by serializing the signals DI10, DI12, DI14, and DI16 based on the clock signals P10, P12, P14, and P16.
  • Clock signals P10, P12, P14, and P16 are so-called four-phase clocks.
  • the serializer 122A includes transistors M21 to M48.
  • the transistors M21 to M46 are N-channel MOS type FETs, and the transistors M47 and M48 are P-channel MOS type FETs.
  • the source of the transistor M21 is grounded, the signal DI10P is supplied to the gate, and the drain is connected to the source of the transistor M23.
  • the source of the transistor M22 is grounded, the signal DI10N is supplied to the gate, and the drain is connected to the source of the transistor M24.
  • the source of the transistor M23 is connected to the drain of the transistor M21, the clock signal P16 is supplied to the gate, and the drain is connected to the source of the transistor M25.
  • the source of the transistor M24 is connected to the drain of the transistor M22, the clock signal P16 is supplied to the gate, and the drain is connected to the source of the transistor M26.
  • the source of the transistor M25 is connected to the drain of the transistor M23, the clock signal P10 is supplied to the gate, and the drain is connected to the drains of the transistors M31, M37, and M43 and the source of the transistor M45.
  • the source of the transistor M26 is connected to the drain of the transistor M24, the clock signal P10 is supplied to the gate, and the drain is connected to the drains of the transistors M32, M38, and M44 and the source of the transistor M46.
  • the source of the transistor M27 is grounded, the signal DI12P is supplied to the gate, and the drain is connected to the source of the transistor M29.
  • the source of the transistor M28 is grounded, the signal DI12N is supplied to the gate, and the drain is connected to the source of the transistor M30.
  • the source of the transistor M29 is connected to the drain of the transistor M27, the clock signal P10 is supplied to the gate, and the drain is connected to the source of the transistor M31.
  • the source of the transistor M30 is connected to the drain of the transistor M28, the clock signal P10 is supplied to the gate, and the drain is connected to the source of the transistor M32.
  • the source of the transistor M31 is connected to the drain of the transistor M29, the clock signal P12 is supplied to the gate, and the drain is connected to the drains of the transistors M25, M37, and M43 and the source of the transistor M45.
  • the source of the transistor M32 is connected to the drain of the transistor M30, the clock signal P12 is supplied to the gate, and the drain is connected to the drains of the transistors M26, M38, M44 and the source of the transistor M46.
  • the source of the transistor M33 is grounded, the signal DI14P is supplied to the gate, and the drain is connected to the source of the transistor M35.
  • the source of the transistor M34 is grounded, the signal DI14N is supplied to the gate, and the drain is connected to the source of the transistor M36.
  • the source of the transistor M35 is connected to the drain of the transistor M33, the clock signal P12 is supplied to the gate, and the drain is connected to the source of the transistor M37.
  • the source of the transistor M36 is connected to the drain of the transistor M34, the clock signal P12 is supplied to the gate, and the drain is connected to the source of the transistor M38.
  • the source of the transistor M37 is connected to the drain of the transistor M35, the clock signal P14 is supplied to the gate, and the drain is connected to the drains of the transistors M25, M31, and M43 and the source of the transistor M45.
  • the source of the transistor M38 is connected to the drain of the transistor M36, the clock signal P14 is supplied to the gate, and the drain is connected to the drains of the transistors M26, M32, M44 and the source of the transistor M46.
  • the source of the transistor M39 is grounded, the signal DI16P is supplied to the gate, and the drain is connected to the source of the transistor M41.
  • the source of the transistor M40 is grounded, the signal DI16N is supplied to the gate, and the drain is connected to the source of the transistor M42.
  • the source of the transistor M41 is connected to the drain of the transistor M39, the clock signal P14 is supplied to the gate, and the drain is connected to the source of the transistor M43.
  • the source of the transistor M42 is connected to the drain of the transistor M40, the clock signal P14 is supplied to the gate, and the drain is connected to the source of the transistor M44.
  • the source of the transistor M43 is connected to the drain of the transistor M41, the clock signal P16 is supplied to the gate, and the drain is connected to the drains of the transistors M25, M31, M37 and the source of the transistor M45.
  • the source of the transistor M44 is connected to the drain of the transistor M42, the clock signal P16 is supplied to the gate, and the drain is connected to the drains of the transistors M26, M32, M38 and the source of the transistor M46.
  • the source of the transistor M45 is connected to the drains of the transistors M25, M31, M37, and M43, the gate is supplied with the power supply voltage VDD, and the drain is connected to the drain of the transistor M47 and the gate of the transistor M48.
  • the source of the transistor M46 is connected to the drains of the transistors M26, M32, M38, and M44, the power supply voltage VDD is supplied to the gate, and the drain is connected to the drain of the transistor M48 and the gate of the transistor M47.
  • the power supply voltage VDD is supplied to the source of the transistor M47, the gate is connected to the drains of the transistors M46 and M48, and the drain is connected to the drain of the transistor M45 and the gate of the transistor M48.
  • the power supply voltage VDD is supplied to the source of the transistor M48, the gate is connected to the drains of the transistors M45 and M47, and the drain is connected to the drain of the transistor M46 and the gate of the transistor M47.
  • the serializer 122A outputs a signal S21AP from the drains of the transistors M46 and M48, and outputs a signal S21AN from the drains of the transistors M45 and M47.
  • FIG. 25 illustrates an operation example of the serializer 122A.
  • (A) to (D) show the waveforms of the signals DI10, DI12, DI14, and DI16
  • (E) to (H) show the clock signals P10 and P12. , P14 and P16
  • (I) shows the waveforms of the signals S21AP and S21AN.
  • the clock signal P10 transitions from a low level to a high level at timing t13, and transitions from a high level to a low level at timing t17 (FIG. 25E).
  • the clock signal P12 transitions from a low level to a high level at timing t15, and transitions from a high level to a low level at timing t19 (FIG. 25F).
  • the clock signal P14 transitions from a high level to a low level at timing t13, and transitions from a low level to a high level at timing t17 (FIG. 25G).
  • the clock signal P16 transitions from a high level to a low level at timing t15, and transitions from a low level to a high level at timing t19 (FIG. 25 (H)).
  • the serializer 122A selects the signal DI10 (data “D0 (n)”) and outputs it as the signals S21AP and S21AN during the period from the timing t13 to t15 when both of the clock signals P10 and P16 become high level (FIG. 25 (I)). Further, the serializer 122A selects the signal DI12 (data “D2 (n)”) and outputs it as the signals S21AP and S21AN during the period from the timing t15 to t17 when both of the clock signals P10 and P12 become high level.
  • the serializer 122A selects the signal DI14 (data “D4 (n)”) and outputs it as signals S21AP and S21AN during the period from timing t17 to t19 when both of the clock signals P12 and P14 become high level. Further, the serializer 122A selects the signal DI16 (data “D6 (n)”) and outputs it as the signals S21AP and S21AN during the period from the timing t19 to t21 when both of the clock signals P14 and P16 become high level.
  • the signal DI10 is set to data “D0 (n)”
  • the signal DI12 is set to data “D2 (n)”
  • the signal DI14 is set to data “D4 (n)”
  • the signal DI16 is set to the data “D6 (n)” (FIGS. 26A to 26D).
  • the serializer 21A selects the signal DI10 (data “D0 (n)”) and outputs it as the signals S21AP and S21AN during the period from the timing t13 to t15 when the clock signal P0 becomes high level (FIG. 26 (I)). Similarly, the serializer 21A selects the signal DI12 (data “D2 (n)”) and outputs it as signals S21AP and S21AN during the period from timing t15 to t17 when the clock signal P2 becomes high level. The serializer 21A selects the signal DI14 (data “D4 (n)”) and outputs it as the signals S21AP and S21AN during the period from timing t17 to t19 when the clock signal P4 becomes high level. The serializer 21A selects the signal DI16 (data “D6 (n)”) and outputs it as signals S21AP and S21AN during the period from timing t19 to t21 when the clock signal P6 becomes high level.
  • FIG. 27 shows a configuration example of the serializer 123A according to this modification.
  • the serializer 123A corresponds to the serializer 21A according to the above embodiment.
  • the serializer 123A is a shift register type serializer.
  • the serializer 123A generates signals S21AP and S21AN by serializing the signals DI10, DI12, DI14, and DI16 based on the clock signal CLK2.
  • the serializer 123A includes selectors 51, 53, 55, and 57 and flip-flops (F / F) 52, 54, 56, and 58.
  • the selector 51 selects the signal DI16 when the signal CTL2 is at a high level, selects the ground level when the signal CTL2 is at a low level, and outputs the selected signal.
  • the flip-flop 52 samples and outputs the output signal of the selector 51 based on the rising edge of the clock signal CLK2.
  • the selector 53 selects the signal DI14 when the signal CTL2 is at a high level, selects the output signal of the flip-flop 52 when the signal CTL2 is at a low level, and outputs the selected signal.
  • the flip-flop 54 samples and outputs the output signal of the selector 53 based on the rising edge of the clock signal CLK2.
  • the selector 55 selects the signal DI12 when the signal CTL2 is at a high level, selects the output signal of the flip-flop 54 when the signal CTL2 is at a low level, and outputs the selected signal.
  • the flip-flop 56 samples and outputs the output signal of the selector 55 based on the rising edge of the clock signal CLK2.
  • the selector 57 selects the signal DI10 when the signal CTL2 is at a high level, selects the output signal of the flip-flop 56 when the signal CTL2 is at a low level, and outputs the selected signal.
  • the flip-flop 58 samples the output signal of the selector 57 based on the rising edge of the clock signal CLK2 and outputs it as a signal S21AP, and outputs an inverted signal of the signal S21AP as a signal SI21AN.
  • FIG. 28 shows an operation example of the serializer 123A, (A) to (D) show the waveforms of the signals DI10, DI12, DI14, and DI16, (E) shows the waveform of the clock signal CLK2, F) shows the waveform of the signal CTL2, and (G) shows the waveforms of the signals S21AP and S21AN.
  • the signal DI10 is set to data “D0 (n)”
  • the signal DI12 is set to data “D2 (n)”
  • the signal DI14 is set to data “D4 (n)”
  • the signal DI16 is set to the data “D6 (n)” (FIGS. 28A to 28D).
  • the signal CTL2 transits from a low level to a high level
  • the signal CTL2 transits from a high level to a low level ((F) in FIG. 28).
  • the selector 51 selects the signal DI16 (data “D6 (n)”)
  • the selector 53 selects the signal DI14 (data “D4 (n)”).
  • the selector 55 selects the signal DI12 (data “D2 (n)”)
  • the selector 57 selects the signal DI10 (data “D0 (n)”).
  • the flip-flop 52 samples the output signal (data “D6 (n)”) of the selector 51, and the flip-flop 54 outputs the output signal (data “D4” of the selector 53). (N) ") is sampled, the flip-flop 56 samples the output signal (data" D2 (n) ") of the selector 55, and the flip-flop 58 receives the output signal (data" D0 (n) ") of the selector 57. Sampling. Then, after the signal CTL2 becomes low level at timing t55, the serializer 123A operates as a shift register based on the clock signal CLK2.
  • the serializer 123A outputs the data “D0 (n)” in the period of timing t54 to t56, outputs the data “D2 (n)” in the period of timing t56 to t57, and the timing t57 to t58.
  • Data “D4 (n)” is output during the period, and data “D6 (n)” is output during the period of timings t58 to t59 (FIG. 28G).
  • FIG. 29 illustrates a configuration example of a main part of the transmission unit 12D according to the present modification.
  • FIG. 29 depicts a circuit after the serializers 21A to 21D in FIG.
  • the transmission unit 12D includes four serializers 21 (serializers 21A, 21B, 21C, and 21D), four multiplexers 22 (multiplexers 22A, 22B, 22C, and 22D), and two drivers 39 (drivers 39A, 39B) and a control unit 25D.
  • the driver 39A sets the voltage at the output terminal Tout1 based on the signals S22A, S22B, S22C, S22D, the signals Ssel1, Ssel2, Ssel3, and the signal CTL.
  • the driver 39B sets the voltage at the output terminal Tout2 based on the signals S22A, S22B, S22C, S22D, the signals Ssel1, Ssel2, Ssel3, and the signal CTL.
  • the signals Ssel1, Ssel2, and Ssel3 are set according to the operation mode. Specifically, in the operation mode MA, the signals Ssel1, Ssel2 are both set to a high level, and the signal Ssel3 is set to a low level. In the operation mode MB, the signals Ssel1, Ssel3 are both set to a high level, and the signal Ssel2 is set to a low level.
  • FIG. 30 shows a configuration example of the driver 39A.
  • FIG. 31 illustrates a configuration example of the driver 39B.
  • the driver 39A has M sub-drivers AA (sub-drivers AA1 to AAM), N sub-drivers AB (sub-drivers AB1 to ABN), and N sub-drivers AC (sub-drivers AC1 to ACN). is doing.
  • the driver 39B has M sub-drivers BA (sub-drivers BA1 to BAM), M sub-drivers BB (sub-drivers BB1 to BBM), and N sub-drivers BC (sub-drivers BC1 to BCN). is doing.
  • Each of the sub-drivers AA1 to AAM, AB1 to ABN, AC1 to ACN, BA1 to BAM, BB1 to BBM, BC1 to BCN has resistance elements 91 and 94 and transistors 92, 93, 95 and 96.
  • the transistors 92, 93, 95, and 96 are N channel MOS type FETs. In FIG. 29, these transistors 92, 93, 95, and 96 are drawn in the drivers 39A and 39B. In FIG. 29, the resistance elements 91 and 94 are not shown.
  • the voltage V1 is supplied to one end of the resistance element 91, and the other end is connected to the drain of the transistor 95.
  • a signal Ssel 1 is supplied to the gate of the transistor 95, the drain is connected to the other end of the resistance element 91, and the source is connected to the drain of the transistor 92.
  • a signal S22A is supplied to the gate of the transistor 92, the drain is connected to the source of the transistor 95, the source is connected to the drain of the transistor 93 and the output terminal Tout1.
  • a signal S22B is supplied to the gate of the transistor 93, the drain is connected to the source of the transistor 92 and the output terminal Tout1, and the source is connected to the drain of the transistor 96.
  • a signal Ssel 1 is supplied to the gate of the transistor 96, the drain is connected to the source of the transistor 93, and the source is connected to one end of the resistance element 94.
  • One end of the resistance element 94 is connected to the source of the transistor 96, and the other end is grounded.
  • the voltage V1 is supplied to one end of the resistance element 91, and the other end is connected to the drain of the transistor 95.
  • a signal Ssel 2 is supplied to the gate of the transistor 95, the drain is connected to the other end of the resistance element 91, and the source is connected to the drain of the transistor 92.
  • a signal S22A is supplied to the gate of the transistor 92, the drain is connected to the source of the transistor 95, the source is connected to the drain of the transistor 93 and the output terminal Tout1.
  • a signal S22B is supplied to the gate of the transistor 93, the drain is connected to the source of the transistor 92 and the output terminal Tout1, and the source is connected to the drain of the transistor 96.
  • a signal Ssel 2 is supplied to the gate of the transistor 96, the drain is connected to the source of the transistor 93, and the source is connected to one end of the resistance element 94.
  • One end of the resistance element 94 is connected to the source of the transistor 96, and the other end is grounded.
  • the voltage V1 is supplied to one end of the resistance element 91, and the other end is connected to the drain of the transistor 95.
  • a signal Ssel 3 is supplied to the gate of the transistor 95, the drain is connected to the other end of the resistance element 91, and the source is connected to the drain of the transistor 92.
  • a signal S22D is supplied to the gate of the transistor 92, the drain is connected to the source of the transistor 95, the source is connected to the drain of the transistor 93 and the output terminal Tout1.
  • a signal S22C is supplied to the gate of the transistor 93, the drain is connected to the source of the transistor 92 and the output terminal Tout1, and the source is connected to the drain of the transistor 96.
  • a signal Ssel 3 is supplied to the gate of the transistor 96, the drain is connected to the source of the transistor 93, and the source is connected to one end of the resistance element 94.
  • One end of the resistance element 94 is connected to the source of the transistor 96, and the other end is grounded.
  • the voltage V1 is supplied to one end of the resistance element 91, and the other end is connected to the drain of the transistor 95.
  • a signal Ssel 3 is supplied to the gate of the transistor 95, the drain is connected to the other end of the resistance element 91, and the source is connected to the drain of the transistor 92.
  • a signal S22B is supplied to the gate of the transistor 92, the drain is connected to the source of the transistor 95, the source is connected to the drain of the transistor 93 and the output terminal Tout2.
  • the gate of the transistor 93 is supplied with the signal S22A, the drain is connected to the source of the transistor 92 and the output terminal Tout2, and the source is connected to the drain of the transistor 96.
  • a signal Ssel 3 is supplied to the gate of the transistor 96, the drain is connected to the source of the transistor 93, and the source is connected to one end of the resistance element 94.
  • One end of the resistance element 94 is connected to the source of the transistor 96, and the other end is grounded.
  • the voltage V1 is supplied to one end of the resistance element 91, and the other end is connected to the drain of the transistor 95.
  • a signal Ssel 2 is supplied to the gate of the transistor 95, the drain is connected to the other end of the resistance element 91, and the source is connected to the drain of the transistor 92.
  • a signal S22C is supplied to the gate of the transistor 92, the drain is connected to the source of the transistor 95, the source is connected to the drain of the transistor 93 and the output terminal Tout2.
  • a signal S22D is supplied to the gate of the transistor 93, the drain is connected to the source of the transistor 92 and the output terminal Tout2, and the source is connected to the drain of the transistor 96.
  • a signal Ssel 2 is supplied to the gate of the transistor 96, the drain is connected to the source of the transistor 93, and the source is connected to one end of the resistance element 94.
  • One end of the resistance element 94 is connected to the source of the transistor 96, and the other end is grounded.
  • the voltage V1 is supplied to one end of the resistance element 91, and the other end is connected to the drain of the transistor 95.
  • a signal Ssel 1 is supplied to the gate of the transistor 95, the drain is connected to the other end of the resistance element 91, and the source is connected to the drain of the transistor 92.
  • a signal S22C is supplied to the gate of the transistor 92, the drain is connected to the source of the transistor 95, the source is connected to the drain of the transistor 93 and the output terminal Tout2.
  • a signal S22D is supplied to the gate of the transistor 93, the drain is connected to the source of the transistor 92 and the output terminal Tout2, and the source is connected to the drain of the transistor 96.
  • a signal Ssel 1 is supplied to the gate of the transistor 96, the drain is connected to the source of the transistor 93, and the source is connected to one end of the resistance element 94.
  • One end of the resistance element 94 is connected to the source of the transistor 96, and the other end is grounded.
  • the signals Ssel1, Ssel2 are both set to a high level and the signal Ssel3 is set to a low level.
  • the driver 39A the sub-drivers AA1 to AAM and AB1 to ABN are enabled, and the sub-drivers AC1 to ACN are disabled.
  • the driver 39B the sub-drivers BB1 to BBM, BC1 to BCN are enabled, and the sub-drivers BA1 to BAM are disabled.
  • the signals Ssel1 and Ssel3 are both set to a high level and the signal Ssel2 is set to a low level.
  • the driver 39A (FIG. 30)
  • the sub-drivers AA1 to AAM, AC1 to ACN are enabled, and the sub-drivers AB1 to ABN are disabled.
  • the driver 39B (FIG. 31)
  • the sub-drivers BA1 to BAM and BC1 to BCN are enabled, and the sub-drivers BB1 to BBM are disabled.
  • the control unit 25D (FIG. 29) generates clock signals P0 to P7, CLK and signals Ssel1, Ssel2, Ssel3, and CTL based on the mode signal Smode supplied from the processing unit 11.
  • the driver 39A corresponds to a specific example of “first driver” in the present disclosure.
  • the plurality of sub-drivers AA1 to AAM correspond to a specific example of “first sub-driver unit” in the present disclosure
  • the plurality of sub-drivers AB1 to ABN correspond to one of “fifth sub-driver units” in the present disclosure.
  • the plurality of sub-drivers AC1 to ACN correspond to a specific example of “sixth sub-driver unit” in the present disclosure.
  • the driver 39B corresponds to a specific example of “second driver” in the present disclosure.
  • FIG. 32 shows a signal flow in the operation mode MA.
  • thick solid lines indicate signal flows related to the signals DI10 to DI17
  • thick broken lines indicate signal flows related to the signals DI20 to DI27.
  • the sub-drivers AA1 to AAM of the driver 39A operate based on the signals S22A and S22B
  • the sub-drivers AB1 to ABN of the driver 39A operate based on the signals S22A and S22B
  • the sub-drivers BB1 to BBM of the driver 39B operate based on the signals S22C and S22D
  • the sub-drivers BC1 to BCN of the driver 39B operate based on the signals S22C and S22D.
  • FIG. 33 shows a signal flow in the operation mode MB.
  • thick solid lines indicate signal flows related to the signals DI10 to DI17
  • thick broken lines indicate signal flows related to the signals DI20 to DI27.
  • the sub-drivers AA1 to AAM of the driver 39A operate based on the signals S22A and S22B
  • the sub-drivers BA1 to BAM of the driver 39B operate based on the signals S22B and S22A
  • the sub-drivers AC1 to ACN of the driver 39A operate based on the signals S22C and S22D
  • the sub-drivers BC1 to BCM of the driver 39B operate based on the signals S22D and S22C.
  • FIG. 34 illustrates a configuration example of the transmission unit 12E according to this modification.
  • the transmission unit 12E has eight selectors 26 (selectors 26A to 26H) and eight multiplexers 27 (multiplexers 27A to 27H).
  • the selector 26A selects the signal S21AP when the operation mode is the operation mode MA (single-phase mode), and selects the signal S21BN when the operation mode is the operation mode MB (differential mode). Is selected and the selected signal is output.
  • the selector 26B selects the signal S21CP when the operation mode is the operation mode MA, and selects the signal S21DN when the operation mode is the operation mode MB, and outputs the selected signal.
  • the selector 26C selects the signal S21AN when the operation mode is the operation mode MA, selects the signal S21BP when the operation mode is the operation mode MB, and outputs the selected signal. To do.
  • the selector 26D selects the signal S21CN when the operation mode is the operation mode MA, selects the signal S21DP when the operation mode is the operation mode MB, and outputs the selected signal.
  • the selector 26E selects the signal S21BP when the operation mode is the operation mode MA, selects the signal S21AN when the operation mode is the operation mode MB, and outputs the selected signal.
  • the selector 26F selects the signal S21DP when the operation mode is the operation mode MA, and selects the signal S21CN when the operation mode is the operation mode MB, and outputs the selected signal. To do.
  • the selector 26G selects the signal S21BN when the operation mode is the operation mode MA, selects the signal S21AP when the operation mode is the operation mode MB, and outputs the selected signal. To do.
  • the selector 26H selects the signal S21DN when the operation mode is the operation mode MA, selects the signal S21CP when the operation mode is the operation mode MB, and outputs the selected signal. To do.
  • the multiplexer 27A alternately selects one of the signals S21AP and S21CP based on the clock signal CLK and outputs the selected signal.
  • the multiplexer 27B alternately selects one of the signals S21AN and S21CN based on the clock signal CLK and outputs the selected signal.
  • the multiplexer 27C alternately selects one of the output signal of the selector 26A and the output signal of the selector 26B based on the clock signal CLK, and outputs the selected signal.
  • the multiplexer 27D alternately selects one of the output signal of the selector 26C and the output signal of the selector 26D based on the clock signal CLK, and outputs the selected signal.
  • the multiplexer 27E alternately selects one of the output signal of the selector 26E and the output signal of the selector 26F based on the clock signal CLK, and outputs the selected signal.
  • the multiplexer 27F alternately selects one of the output signal of the selector 26G and the output signal of the selector 26H based on the clock signal CLK, and outputs the selected signal.
  • the multiplexer 27G alternately selects one of the signals S21BP and S21DP based on the clock signal CLK and outputs the selected signal.
  • the multiplexer 27H alternately selects one of the signals S21BN and S21DN based on the clock signal CLK and outputs the selected signal.
  • the plurality of multiplexers 27A to 27H correspond to a specific example of “multiplexer unit” in the present disclosure.
  • the sub-drivers AA1 to AAM operate based on the output signal of the multiplexer 27A and the output signal of the multiplexer 27B, and the sub-drivers AB1 to ABN output the output signal of the multiplexer 27C and the output signal of the multiplexer 27D. Operates based on.
  • the sub-drivers BA1 to BAM operate based on the output signal of the multiplexer 27E and the output signal of the multiplexer 27F
  • the sub-drivers BB1 to BBN are based on the output signal of the multiplexer 27G and the output signal of the multiplexer 27H.
  • FIG. 35 shows a signal flow in the operation mode MA (single phase mode).
  • thick solid lines indicate signal flows related to the signals DI10 to DI17
  • thick broken lines indicate signal flows related to the signals DI20 to DI27.
  • the selector 26A selects the signal S21AP based on the signal Ssel and outputs the signal S21AP.
  • the selector 26B selects the signal S21CP based on the signal Ssel and outputs the signal S21CP.
  • the selector 26C selects the signal S21AN based on the signal Ssel and outputs the signal S21AN.
  • the selector 26D selects the signal S21CN based on the signal Ssel and outputs the signal S21CN.
  • the multiplexer 27A alternately selects one of the signals S21AP and S21CP based on the clock signal CLK, and outputs the selected signal.
  • the multiplexer 27B alternately selects one of the signals S21AN and S21CN based on the clock signal CLK and outputs the selected signal.
  • the multiplexer 27C alternately selects one of the output signal (signal S21AP) of the selector 26A and the output signal (signal S21CP) of the selector 26B based on the clock signal CLK, and outputs the selected signal.
  • the multiplexer 27D alternately selects one of the output signal (signal S21AN) of the selector 26C and the output signal (signal S21CN) of the selector 26D based on the clock signal CLK, and outputs the selected signal.
  • the selector 26E selects the signal S21BP based on the signal Ssel and outputs the signal S21BP.
  • the selector 26F selects the signal S21DP based on the signal Ssel and outputs the signal S21DP.
  • the selector 26G selects the signal S21BN based on the signal Ssel and outputs the signal S21BN.
  • the selector 26H selects the signal S21DN based on the signal Ssel and outputs the signal S21DN.
  • the multiplexer 27E alternately selects one of the output signal (signal S21BP) of the selector 26E and the output signal (signal S21DP) of the selector 26F based on the clock signal CLK, and outputs the selected signal.
  • the multiplexer 27F alternately selects one of the output signal (signal S21BN) of the selector 26G and the output signal (signal S21DN) of the selector 26H based on the clock signal CLK, and outputs the selected signal.
  • the multiplexer 27G alternately selects one of the signals S21BP and S21DP based on the clock signal CLK, and outputs the selected signal.
  • the multiplexer 27H alternately selects one of the signals S21BN and S21DN based on the clock signal CLK, and outputs the selected signal.
  • FIG. 36 shows a signal flow in the operation mode MB (differential mode).
  • thick solid lines indicate signal flows related to the signals DI10 to DI17
  • thick broken lines indicate signal flows related to the signals DI20 to DI27.
  • the selector 26E selects the signal S21AN based on the signal Ssel and outputs the signal S21AN.
  • the selector 26F selects the signal S21CN based on the signal Ssel and outputs the signal S21CN.
  • the selector 26G selects the signal S21AP based on the signal Ssel and outputs the signal S21AP.
  • the selector 26H selects the signal S21CP based on the signal Ssel and outputs the signal S21CP.
  • the multiplexer 27A alternately selects one of the signals S21AP and S21CP based on the clock signal CLK, and outputs the selected signal.
  • the multiplexer 27B alternately selects one of the signals S21AN and S21CN based on the clock signal CLK and outputs the selected signal.
  • the multiplexer 27E alternately selects one of the output signal (signal S21AN) of the selector 26E and the output signal (signal S21CN) of the selector 26F based on the clock signal CLK, and outputs the selected signal.
  • the multiplexer 27F alternately selects one of the output signal (signal S21AP) of the selector 26G and the output signal (signal S21CP) of the selector 26H based on the clock signal CLK, and outputs the selected signal.
  • the selector 26A selects the signal S21BN based on the signal Ssel and outputs the signal S21BN.
  • the selector 26B selects the signal S21DN based on the signal Ssel and outputs the signal S21DN.
  • the selector 26C selects the signal S21BP based on the signal Ssel and outputs the signal S21BP.
  • the selector 26D selects the signal S21DP based on the signal Ssel and outputs the signal S21DP.
  • the multiplexer 27C alternately selects and outputs one of the output signal (signal S21BN) of the selector 26A and the output signal (signal S21DN) of the selector 26B based on the clock signal CLK.
  • the multiplexer 27D alternately selects and outputs one of the output signal (signal S21BP) of the selector 26C and the output signal (signal S21DP) of the selector 26D based on the clock signal CLK.
  • the multiplexer 27G alternately selects and outputs one of the signals S21BP and S21DP based on the clock signal CLK.
  • the multiplexer 27H alternately selects and outputs one of the signals S21BN and S21DN based on the clock signal CLK.
  • This embodiment includes a transmission device configured to be communicable using a signal having three voltage levels in addition to a single-phase signal and a differential signal.
  • symbol is attached
  • FIG. 37A, 37B, and 37C show an example of a configuration of a communication system to which the transmission apparatus (transmission apparatus 60) according to the second embodiment is applied.
  • FIG. 37A shows the communication system 2A
  • FIG. Shows the communication system 2B
  • FIG. 37C shows the communication system 2C.
  • the communication system 2A performs communication using a single-phase signal, similarly to the communication system 1A according to the first embodiment.
  • the communication system 2B performs communication using differential signals, similarly to the communication system 1B according to the first embodiment.
  • the communication system 2C performs communication using signals having three voltage levels (hereinafter also referred to as three-phase signals).
  • the communication system 2A includes a transmission device 60 and a reception device 130 as shown in FIG. 37A.
  • the transmission device 60 has four output terminals Tout1 to Tout4, and the reception device 130 has four input terminals Tin1 to Tin4.
  • the output terminal Tout1 of the transmission device 60 and the input terminal Tin1 of the reception device 130 are connected to each other via the line 101, and the output terminal Tout2 of the transmission device 60 and the input terminal Tin2 of the reception device 130 are connected to each other via the line 102.
  • the output terminal Tout3 of the transmitter 60 and the input terminal Tin3 of the receiver 130 are connected to each other via the line 103, and the output terminal Tout4 of the transmitter 60 and the input terminal Tin4 of the receiver 130 are connected via the line 104.
  • the characteristic impedance of the lines 101 to 104 is about 50 [ ⁇ ] in this example.
  • the transmission device 60 transmits the signal SIG1 using the line 101, transmits the signal SIG2 using the line 102, transmits the signal SIG3 using the line 103, and transmits the signal SIG4 using the line 104.
  • Signals SIG1 to SIG4 are each single-phase signals.
  • the communication system 2B includes a transmission device 60 and a reception device 140 as shown in FIG. 37B.
  • the receiving device 140 has four input terminals Tin1P, Tin1N, Tin2P, and Tin2N.
  • the output terminal Tout1 of the transmission device 60 and the input terminal Tin1P of the reception device 140 are connected to each other via the line 111, and the output terminal Tout2 of the transmission device 60 and the input terminal Tin1N of the reception device 140 are connected to each other via the line 112.
  • the output terminal Tout3 of the transmission device 60 and the input terminal Tin2P of the reception device 140 are connected to each other via the line 113, and the output terminal Tout4 of the transmission device 60 and the input terminal Tin2N of the reception device 140 are connected via the line 114.
  • the characteristic impedance of the lines 111 to 114 is about 50 [ ⁇ ] in this example.
  • the transmission device 60 transmits the signal SIG1P using the line 111 and transmits the signal SIG1N using the line 112.
  • the signals SIG1P and SIG1N constitute a differential signal.
  • the transmission device 60 transmits the signal SIG2P using the line 113 and transmits the signal SIG2N using the line 114.
  • the signals SIG2P and SIG2N constitute a differential signal.
  • the transmission device 60 transmits signals SIG1P and SIG1N and signals SIG2P and SIG2N by performing an emphasis operation, similarly to the transmission device 10 according to the first embodiment.
  • the communication system 2C includes a transmission device 60 and a reception device 150 as shown in FIG. 37C.
  • the receiving device 150 has three input terminals TinA, TinB, and TinC.
  • the output terminal Tout1 of the transmission device 60 and the input terminal TinA of the reception device 150 are connected to each other via a line 121, and the output terminal Tout2 of the transmission device 60 and the input terminal TinB of the reception device 150 are connected to each other via a line 122.
  • the output terminal Tout3 of the transmission device 60 and the input terminal TinC of the reception device 150 are connected to each other via the line 123.
  • the characteristic impedance of the lines 121 to 123 is about 50 [ ⁇ ] in this example.
  • Transmitting device 60 transmits signal SIGA using line 121, transmits signal SIGB using line 122, and transmits signal SIGC using line 123.
  • Signals SIGA, SIGB, and SIGC constitute a three-phase signal.
  • FIG. 38 shows the voltages of the signals SIGA, SIGB, and SIGC.
  • the transmission device 60 uses the three signals SIGA, SIGB, and SIGC to generate six symbols “+ x”, “ ⁇ x”, “+ y”, “ ⁇ y”, “+ z”, and “ ⁇ z”. ".
  • the transmission device 60 sets the signal SIGA to the high level voltage VH, the signal SIGB to the low level voltage VL, and the signal SIGC to the medium level voltage VM.
  • the transmission device 60 sets the signal SIGA to the low level voltage VL, the signal SIGB to the high level voltage VH, and the signal SIGC to the medium level voltage VM.
  • the transmitter 60 sets the signal SIGA to the medium level voltage VM, the signal SIGB to the high level voltage VH, and the signal SIGC to the low level voltage VL.
  • the transmitter 60 sets the signal SIGA to the medium level voltage VM, the signal SIGB to the low level voltage VL, and the signal SIGC to the high level voltage VH.
  • the transmitter 60 sets the signal SIGA to the low level voltage VL, the signal SIGB to the medium level voltage VM, and the signal SIGC to the high level voltage VH.
  • the transmitter 60 sets the signal SIGA to the high level voltage VH, the signal SIGB to the medium level voltage VM, and the signal SIGC to the low level voltage VL.
  • the transmission device 60 has three operation modes MA, MB, and MC.
  • the transmitter 60 operates in the operation mode MA (single phase mode) when applied to the communication system 2A, and operates in the operation mode MB (differential mode) when applied to the communication system 2B.
  • the operation mode MC three-phase mode
  • the transmission device 60 includes a processing unit 61 and a transmission unit 62.
  • the processing unit 61 generates data to be transmitted by performing a predetermined process.
  • the processing unit 61 selects one of the three operation modes MA, MB, and MC, and notifies the selected operation mode to the transmission unit 62 using the mode signal Smode.
  • the processing unit 61 selects the operation mode MA (single phase mode) and uses the mode signal Smode to the transmission unit 62. Instruct that the operation mode MA should be operated.
  • the transmission unit 62 selects the operation mode MB (differential mode) and uses the mode signal Smode to transmit the operation mode to the transmission unit 62. Instruct that it should work in MB.
  • the transmission unit 62 selects the operation mode MC (three-phase mode) and uses the mode signal Smode to transmit the operation mode to the transmission unit 62. It is instructed to operate in MC.
  • the transmission unit 62 transmits the data generated by the processing unit 61 based on the mode signal Smode. Specifically, when the operation mode indicated by mode signal Smode is operation mode MA (single phase mode), transmission unit 62 transmits the data generated by processing unit 61 using signals SIG1 to SIG4. . Further, when the operation mode indicated by the mode signal Smode is the operation mode MB, the transmission unit 62 transmits the data generated by the processing unit 61 using the signals SIG1P and SIG1N and the signals SIG2P and SIG2N. In addition, when the operation mode indicated by the mode signal Smode is the operation mode MC, the transmission unit 62 transmits the data generated by the processing unit 61 using the signals SIGA, SIGB, and SIGC.
  • FIG. 39 shows a configuration example of the transmission unit 62.
  • the transmission unit 62 includes transmission circuit units 62A and 62B and a control unit 65.
  • FIG. 40A illustrates a configuration example of the transmission circuit unit 62A
  • FIG. 40B illustrates a configuration example of the transmission circuit unit 62B.
  • the transmission circuit unit 62A includes four serializers 28 (serializers 28A, 28B, 28C, 28D), four encoders 29 (encoders 29A, 29B, 29C, 29D), and four multiplexers 22 (multiplexers 22A, 22B, 22C, 22D), four selectors 23 (selectors 23A, 23B, 23C, 23D) and two drivers 24 (drivers 24A, 24B).
  • the transmission circuit unit 62B includes four serializers 28 (serializers 28E, 28F, 28G, 28H), four encoders 29 (encoders 29E, 29F, 29G, 29H), and four multiplexers 22 (multiplexers 22E, 22F, 22G, 22H), four selectors 23 (selectors 23E, 23F, 23G, and 23H) and two drivers 24 (drivers 24C and 24D).
  • the serializer 28A (FIG. 40A) serializes the signals DI10, DI12, DI14, and DI16 based on the clock signals P0, P2, P4, and P6, thereby generating signals S28A is generated.
  • the serializer 28B generates the signal S28B by serializing the signals DI20, DI22, DI24, and DI26 based on the clock signals P0, P2, P4, and P6, similarly to the serializer 21B according to the first embodiment.
  • the serializer 28C Similar to the serializer 21C according to the first embodiment, the serializer 28C generates the signal S28C by serializing the signals DI11, DI13, DI15, and DI17 based on the clock signals P1, P3, P5, and P7. Is.
  • the serializer 28D generates the signal S28D by serializing the signals DI21, DI23, DI25, and DI27 based on the clock signals P1, P3, P5, and P7, similarly to the serializer 21D according to the first embodiment. Is.
  • the serializer 28E (FIG. 40B) generates the signal S28E by serializing the signals DI30, DI32, DI34, and DI36 based on the clock signals P0, P2, P4, and P6.
  • the serializer 28F generates the signal S28F by serializing the signals DI40, DI42, DI44, and DI46 based on the clock signals P0, P2, P4, and P6.
  • the serializer 28G generates the signal S28G by serializing the signals DI31, DI33, DI35, and DI37 based on the clock signals P1, P3, P5, and P7.
  • the serializer 28H generates a signal S28H by serializing the signals DI41, DI43, DI45, and DI47 based on the clock signals P1, P3, P5, and P7.
  • the serializers 28A to 28H have the same configuration as the serializer 21A (FIG. 3) according to the first embodiment.
  • FIG. 41 shows signal paths of the signals S28A to S28H generated by the serializers 28A to 28H.
  • the serializer 28A supplies the signal S28A to the encoders 29A and 29B.
  • the serializer 28B supplies the signal S28B to the encoders 29B and 29E.
  • the serializer 28C supplies the signal S28C to the encoders 29C and 29D.
  • the serializer 28D supplies the signal S28D to the encoders 29D and 29G.
  • the serializer 28E supplies the signal S28E to the encoders 29A and 29E.
  • the serializer 28F supplies the signal S28F to the encoder 29F.
  • the serializer 28G supplies the signal S28G to the encoders 29C and 29G.
  • the serializer 28H supplies the signal S28H to the encoder 29H.
  • Encoder 29A (FIG. 40A) generates signals S29AP and S29AN based on signals S28A and S28E and signal EN.
  • the encoder 29A has input terminals in1, in2, CEN and output terminals out1, out2.
  • a signal S28A is supplied to the input terminal in1 of the encoder 29A
  • a signal S28E is supplied to the input terminal in2
  • a signal EN is supplied to the input terminal CEN.
  • the signal EN is a signal that becomes a low level “0” in the operation modes MA and MB and a high level “1” in the operation mode MC.
  • the encoder 29A outputs a signal S29AP from the output terminal out1, and outputs a signal S29AN from the output terminal out2.
  • the encoder 29B generates signals S29BP and S29BN based on the signals S28B and S28A and the signal EN.
  • the encoder 29C generates signals S29CP and S29CN based on the signals S28C and S28G and the signal EN.
  • the encoder 29D generates signals S29DP and S29DN based on the signals S28D and S28C and the signal EN.
  • the encoder 29E (FIG. 40B) generates signals S29EP and S29EN based on the signals S28E and S28B and the signal EN.
  • the encoder 29F generates signals S29FP and S29FN based on the signal S28F and the signal EN.
  • the encoder 29G generates signals S29GP and S29GN based on the signals S28G and S28D and the signal EN.
  • the encoder 29H generates signals S29HP and S29HN based on the signal S28H and the signal EN.
  • FIG. 42 shows a configuration example of the encoder 29.
  • the encoder 29 includes a selector 201, an exclusive OR circuit (EX-OR) 202, and logical product circuits (AND) 203 and 204.
  • the selector 201 selects an inverted signal of the signal at the input terminal in1 when the signal EN at the input terminal CEN is at a low level, and selects the signal at the input terminal in2 when the signal EN at the input terminal CEN is at a high level.
  • the selected signal is output.
  • the exclusive OR circuit 202 calculates an exclusive OR of the signal at the input terminal in1 and the output signal of the selector 201, and outputs the result.
  • the logical product circuit 203 calculates a logical product of the signal at the input terminal in1 and the output signal of the exclusive OR circuit 202, and outputs the result from the output terminal out1.
  • the logical product circuit 204 obtains the logical product of the output signal of the selector 201 and the output signal of the exclusive OR circuit 202 and outputs the result from the output terminal out2.
  • FIG. 43 shows an operation example of the encoder 29.
  • the signal EN at the input terminal CEN becomes low level “0”.
  • the encoder 29 outputs the same signal as the signal at the input terminal in1 from the output terminal out1, and outputs the inverted signal of the signal at the input terminal in1 from the output terminal out2.
  • the signal EN at the input terminal CEN becomes high level “1”.
  • the encoder 29 sets the signals at the output terminals out1 and out2 to “1” and “0”, respectively.
  • the encoder 29 is configured as shown in FIG. 42, but the present invention is not limited to this.
  • an encoder (encoder 127) may be configured as shown in FIG.
  • the encoder 127 includes a logical sum circuit 221, inverted logical product circuits 222 and 223, and logical product circuits 224 and 225.
  • the logical sum circuit 221 calculates the logical sum of the inverted signal of the signal EN at the input terminal CEN and the signal at the input terminal in2, and outputs the result.
  • the inverting AND circuit 222 calculates an inverting AND of the signal at the input terminal in1, the signal EN at the input terminal CEN, and the output signal of the OR circuit 221 and outputs the result.
  • the inverting AND circuit 223 calculates an inverting AND of the signal at the input terminal in1 and the output signal of the OR circuit 221 and outputs the result.
  • the AND circuit 224 calculates a logical product of the signal at the input terminal in1 and the output signal of the inverting AND circuit 222, and outputs the result from the output terminal out1.
  • the logical product circuit 225 obtains the logical product of the output signal of the logical sum circuit 221 and the output signal of the inverted logical product circuit 223, and outputs the result from the output terminal out2.
  • the operation of the encoder 127 is the same as the operation of the encoder 29 (FIG. 43).
  • the multiplexer 22A (FIG. 40A) alternately selects one of the signals S29AP and S29CP based on the clock signal CLK, and selects the selected signal as the signal S22A. Is output as Similar to the multiplexer 22B according to the first embodiment, the multiplexer 22B alternately selects one of the signals S29AN and S29CN based on the clock signal CLK, and outputs the selected signal as the signal S22B. It is. Similar to the multiplexer 22C according to the first embodiment, the multiplexer 22C alternately selects one of the signals S29BP and S29DP based on the clock signal CLK, and outputs the selected signal as the signal S22C. It is.
  • the multiplexer 22D alternately selects one of the signals S29BN and S29DN based on the clock signal CLK, and outputs the selected signal as the signal S22D. It is.
  • the multiplexer 22E (FIG. 40B) alternately selects one of the signals S29EP and S29GP based on the clock signal CLK, and outputs the selected signal as the signal S22E.
  • the multiplexer 22F alternately selects one of the signals S29EN and S29GN based on the clock signal CLK, and outputs the selected signal as the signal S22F.
  • the multiplexer 22G alternately selects one of the signals S29FP and S29HP based on the clock signal CLK, and outputs the selected signal as the signal S22G.
  • the multiplexer 22H alternately selects one of the signals S29FN and S29HN based on the clock signal CLK, and outputs the selected signal as the signal S22H.
  • selector 23A has an operation mode of operation mode MA (single-phase mode) or operation mode MC (three-phase mode) based on signal Ssel.
  • the signal S22A is selected.
  • the operation mode is the operation mode MB (differential mode)
  • the signal S22D is selected, and the selected signal is output as the signal S23A.
  • the selector 23B selects the signal S22B when the operation mode is the operation mode MA or the operation mode MC based on the signal Ssel, and the operation mode is the operation mode.
  • the signal S22C is selected, and the selected signal is output as the signal S23B.
  • the selector 23C selects the signal S22C when the operation mode is the operation mode MA or the operation mode MC based on the signal Ssel, and the operation mode is the operation mode.
  • the signal S22B is selected, and the selected signal is output as the signal S23C.
  • the selector 23D selects the signal S22D when the operation mode is the operation mode MA or the operation mode MC based on the signal Ssel, and the operation mode is the operation mode.
  • the signal S22A is selected, and the selected signal is output as the signal S23D.
  • selector 23E (FIG. 40B) selects signal S22E based on signal Ssel when operation mode is operation mode MA or operation mode MC, and signal when operation mode is operation mode MB. S22H is selected, and the selected signal is output as signal S23E.
  • the selector 23F selects the signal S22F when the operation mode is the operation mode MA or the operation mode MC, and selects the signal S22G when the operation mode is the operation mode MB. This signal is output as signal S23F.
  • the selector 23G selects the signal S22G when the operation mode is the operation mode MA or the operation mode MC, and selects the signal S22F when the operation mode is the operation mode MB. This signal is output as a signal S23G.
  • the selector 23H selects the signal S22H when the operation mode is the operation mode MA or the operation mode MC, and selects the signal S22E when the operation mode is the operation mode MB. This signal is output as signal S23H.
  • the driver 24A sets the voltage at the output terminal Tout1 based on the signals S22A, S22B, S23A, S23B and the signal CTL, similarly to the driver 24A according to the first embodiment. Similar to the driver 24B according to the first embodiment, the driver 24B sets the voltage at the output terminal Tout2 based on the signals S23C, S23D, S22C, S22D and the signal CTL. Similarly, the driver 24C (FIG. 40B) sets the voltage at the output terminal Tout3 based on the signals S22E, S22F, S23E, S23F and the signal CTL. The driver 24D sets a voltage at the output terminal Tout4 based on the signals S23G, S23H, S22G, S22H and the signal CTL.
  • the configurations of the drivers 24C and 24D are the same as the configurations of the drivers 24A and 24B (FIG. 8).
  • the driver 24C has M sub-drivers CA (sub-drivers CA1 to CAM) and N sub-drivers CB (sub-drivers CB1 to CBN).
  • the driver 24D has M sub-drivers DA (sub-drivers DA1 to DAM) and N sub-drivers DB (sub-drivers DB1 to DBN).
  • the signal S22E is supplied to the gate of the transistor 92, the drain is connected to the other end of the resistance element 91, the source is connected to the drain of the transistor 93, and the output terminal Connected to Tout3.
  • a signal S22F is supplied to the gate of the transistor 93, the drain is connected to the source of the transistor 92 and the output terminal Tout3, and the source is connected to one end of the resistor element 94.
  • the signal S23E is supplied to the gate of the transistor 92, the drain is connected to the other end of the resistance element 91, the source is connected to the drain of the transistor 93, and the output terminal Tout3 is connected. It is connected.
  • a signal S23F is supplied to the gate of the transistor 93, the drain is connected to the source of the transistor 92 and the output terminal Tout3, and the source is connected to one end of the resistor element 94.
  • the signal S23G is supplied to the gate of the transistor 92, the drain is connected to the other end of the resistance element 91, the source is connected to the drain of the transistor 93, and an output terminal. Connected to Tout4.
  • a signal S23H is supplied to the gate of the transistor 93, the drain is connected to the source of the transistor 92 and the output terminal Tout4, and the source is connected to one end of the resistor element 94.
  • the signal S22G is supplied to the gate of the transistor 92, the drain is connected to the other end of the resistance element 91, the source is connected to the drain of the transistor 93, and the output terminal Tout4 is connected. It is connected.
  • a signal S22H is supplied to the gate of the transistor 93, the drain is connected to the source of the transistor 92 and the output terminal Tout4, and the source is connected to one end of the resistance element 94.
  • the signals S22A and S22B are both set to a low level in the operation mode MC
  • the signals S23A and S23B are both set to a low level. Therefore, the transistors 92 and 93 in the sub-drivers AA1 to AAM and AB1 to ABN of the driver 24A are turned off. As a result, the driver 24A can set the output impedance to a high impedance.
  • the control unit 65 (FIG. 39) generates clock signals P0 to P7, CLK and signals EN, Ssel, and CTL based on the mode signal Smode supplied from the processing unit 61.
  • the receiving apparatus 130 includes receiving units 131 to 134 and a processing unit 135.
  • the receiving unit 131 receives the signal SIG1, the receiving unit 132 receives the signal SIG2, the receiving unit 133 receives the signal SIG3, and the receiving unit 134 receives the signal SIG4.
  • the receiving units 131 to 134 have the same configuration as that of the receiving unit 31 (FIG. 9) according to the first embodiment.
  • the processing unit 135 performs predetermined processing based on the reception results in the receiving units 131 to 134.
  • the reception device 140 includes reception units 141 and 142 and a processing unit 143.
  • the receiving unit 141 receives signals SIG1P and SIG1N
  • the receiving unit 142 receives signals SIG2P and SIG2N.
  • the receiving units 141 and 142 have the same configuration as the receiving unit 41 (FIG. 10) according to the first embodiment.
  • the processing unit 143 performs predetermined processing based on the reception results in the receiving units 141 and 142.
  • the reception device 150 includes a reception unit 151 and a processing unit 152.
  • the receiving unit 151 receives signals SIGA, SIGB, and SIGC.
  • FIG. 45 illustrates a configuration example of the reception unit 151.
  • the receiving unit 151 includes resistance elements 154 to 156 and amplifiers 157 to 159.
  • the resistance elements 154 to 156 function as termination resistors for the communication system 2C.
  • One end of the resistance element 154 is connected to the input terminal TinA and is connected to the positive input terminal of the amplifier 157 and the negative input terminal of the amplifier 159, and the other end is connected to the other ends of the resistance elements 155 and 156.
  • One end of the resistance element 155 is connected to the input terminal TinB and is connected to the positive input terminal of the amplifier 158 and the negative input terminal of the amplifier 157, and the other end is connected to the other ends of the resistance elements 154 and 156.
  • One end of the resistance element 156 is connected to the input terminal TinC and is connected to the positive input terminal of the amplifier 159 and the negative input terminal of the amplifier 158, and the other end is connected to the other ends of the resistance elements 154 and 155.
  • the resistance values of the resistance elements 154 to 156 are each about 50 [ ⁇ ].
  • the positive input terminal of the amplifier 157 is connected to the negative input terminal of the amplifier 159, one end of the resistance element 154, and the input terminal TinA, and the negative input terminal is the positive input terminal of the amplifier 158, one end of the resistance element 155, and the input terminal. Connected to TinB.
  • the positive input terminal of the amplifier 158 is connected to the negative input terminal of the amplifier 157, one end of the resistance element 155, and the input terminal TinB.
  • the negative input terminal is the positive input terminal of the amplifier 159, one end of the resistance element 156, and the input terminal. Connected to TinC.
  • the positive input terminal of the amplifier 159 is connected to the negative input terminal of the amplifier 158, one end of the resistance element 156, and the input terminal TinC, and the negative input terminal is the positive input terminal of the amplifier 157, one end of the resistance element 154, and the input terminal. Connected to TinA.
  • the amplifiers 157 to 159 supply output signals to the processing unit 152.
  • FIG. 46 illustrates an operation example of the reception unit 151.
  • the signal SIGA is the high level voltage VH
  • the signal SIGB is the low level voltage VL.
  • the current Iin flows in the order of the input terminal TinA, the resistance element 154, the resistance element 155, and the input terminal TinB.
  • the signal SIGC at the input terminal TinC becomes the medium level voltage VM.
  • the high level voltage VH is supplied to the positive input terminal of the amplifier 157 and the low level voltage VL is supplied to the negative input terminal, and the amplifier 157 outputs “1”.
  • the low level voltage VL is supplied to the positive input terminal of the amplifier 158 and the intermediate level voltage VM is supplied to the negative input terminal, and the amplifier 158 outputs “0”. Further, the intermediate level voltage VM is supplied to the positive input terminal of the amplifier 159 and the high level voltage VH is supplied to the negative input terminal, so that the amplifier 159 outputs “0”.
  • the processing unit 152 performs predetermined processing based on the reception result in the receiving unit 151.
  • the plurality of encoders 29A to 29H correspond to a specific example of “encoder unit” in the present disclosure.
  • the plurality of serializers 28A to 28H correspond to a specific example of “serializer unit” in the present disclosure.
  • the operation mode MC corresponds to a specific example of “third operation mode” in the present disclosure.
  • the transmission device 60 When the transmission device 60 is applied to the communication system 2A (FIG. 37A), the transmission device 60 operates in the operation mode MA (single phase mode). In the operation mode MA, the transmission device 60 transmits data to the reception device 130 using signals SIG1 to SIG4.
  • the processing unit 61 generates signals DI10 to DI17, DI20 to DI27, DI30 to DI37, and DI40 to DI47.
  • the signal DI10 includes signals DI10P and DI10N.
  • the processing unit 61 supplies the signals DI10, DI12, DI14, and DI16 to the serializer 28A, and supplies the signals DI11, DI13, DI15, and DI17 to the serializer 28C.
  • the processing unit 61 supplies signals DI20, DI22, DI24, and DI26 to the serializer 28B, and supplies signals DI21, DI23, DI25, and DI27 to the serializer 28D.
  • the processing unit 61 supplies signals DI30, DI32, DI34, and DI36 to the serializer 28E, and supplies signals DI31, DI33, DI35, and DI37 to the serializer 28G.
  • the processing unit 61 supplies the signals DI40, DI42, DI44, and DI46 to the serializer 28F, and supplies the signals DI41, DI43, DI45, and DI47 to the serializer 28H.
  • the operations of the serializers 28A to 28H are the same as in the case of the first embodiment.
  • the control unit 65 sets the signal EN to the low level “0” based on the mode signal Smode.
  • each encoder 29 outputs the same signal as the signal at the input terminal in1 from the output terminal out1, and outputs the inverted signal of the signal at the input terminal in1 from the output terminal out2.
  • the encoder 29A outputs the same signal as the signal S28A as the signal S29AP, and outputs an inverted signal of the signal S28A as the signal S29AN.
  • the operations of the multiplexers 22A to 22H, the selectors 23A to 23H, and the drivers 24A to 24D are the same as in the case of the first embodiment.
  • the transmission device 60 transmits data to the reception device 130 using the signals SIG1 to SIG4, similarly to the transmission device 10 according to the first embodiment.
  • the transmission device 60 When the transmission device 60 is applied to the communication system 2B (FIG. 37B), the transmission device 60 operates in the operation mode MB (differential mode). In the operation mode MB, the transmission device 60 transmits data to the reception device 140 using the signals SIG1P and SIG1N and the signals SIG2P and SIG2N.
  • the processing unit 61 generates signals DI10 to DI17, DI20 to DI27, DI30 to DI37, and DI40 to DI47 as in the operation mode MA and supplies these signals to the serializers 28A to 28H.
  • the operations of the serializers 28A to 28H are the same as in the case of the first embodiment.
  • the control unit 65 sets the signal EN to the low level “0” based on the mode signal Smode.
  • each encoder 29 outputs the same signal as the signal at the input terminal in1 from the output terminal out1, and outputs the inverted signal of the signal at the input terminal in1 from the output terminal out2.
  • the encoder 29A outputs the same signal as the signal S28A as the signal S29AP, and outputs an inverted signal of the signal S28A as the signal S29AN.
  • the operations of the multiplexers 22A to 22H, the selectors 23A to 23H, and the drivers 24A to 24D are the same as in the case of the first embodiment.
  • the transmission device 60 uses the signals SIG1P and SIG1N and the signals SIG2P and SIG2N to transmit data to the reception device 140 in the same manner as the transmission device 10 according to the first embodiment. Send.
  • Operaation mode MC When the transmission device 60 is applied to the communication system 2C (FIG. 37C), the transmission device 60 operates in the operation mode MC (three-phase mode). In the operation mode MC, the transmission device 60 transmits data to the reception device 150 using the signals SIGA to SIGC.
  • the processing unit 61 generates signals DI10 to DI17, DI20 to DI27, and DI30 to DI37 in the operation mode MC.
  • the signal DI10 includes signals DI10P and DI10N.
  • the processing unit 61 supplies the signals DI10, DI12, DI14, and DI16 to the serializer 28A, and supplies the signals DI11, DI13, DI15, and DI17 to the serializer 28C.
  • the processing unit 61 supplies signals DI20, DI22, DI24, and DI26 to the serializer 28B, and supplies signals DI21, DI23, DI25, and DI27 to the serializer 28D.
  • the processing unit 61 supplies signals DI30, DI32, DI34, and DI36 to the serializer 28E, and supplies signals DI31, DI33, DI35, and DI37 to the serializer 28G.
  • the operations of the serializers 28A to 28H are the same as those in the operation modes MA and MB.
  • the control unit 65 sets the signal EN to the high level “1” based on the mode signal Smode.
  • each encoder 29 operates as shown in FIG. Specifically, when the signals S28A and S28E are “1” and “0”, the encoder 29A sets the signal S29AP to “1”, the signal S29AN to “0”, and the signals S28A and S28E are “1”.
  • the signal S29AP is “0”
  • the signal S29AN is set to “1”
  • the signals S28A and S28E are equal to each other, the signals S29AP and S29AN are both set to “0”. To do.
  • FIG. 47A and 47B show a signal flow in the operation mode MC.
  • a thick solid line shows a signal flow related to the signal SIGA
  • a thick broken line shows a signal flow related to the signal SIGB.
  • a thick alternate long and short dash line indicates a signal flow related to the signal SIGC.
  • the multiplexer 22A (FIG. 47A) alternately selects one of the signals S29AP and S29CP based on the clock signal CLK, and outputs the selected signal as the signal S22A.
  • the multiplexer 22B alternately selects one of the signals S29AN and S29CN based on the clock signal CLK, and outputs the selected signal as the signal S22B.
  • the selector 23A selects the signal S22A based on the signal Ssel, and outputs the selected signal S22A as the signal S23A.
  • the selector 23B selects the signal S22B based on the signal Ssel, and outputs the selected signal S22B as the signal S23B.
  • the driver 24A operates based on the signals S22A and S22B.
  • the multiplexer 22C alternately selects one of the signals S29BP and S29DP based on the clock signal CLK, and outputs the selected signal as the signal S22C.
  • the multiplexer 22D alternately selects one of the signals S29BN and S29DN based on the clock signal CLK, and outputs the selected signal as the signal S22D.
  • the selector 23C selects the signal S22C based on the signal Ssel, and outputs the selected signal S22C as the signal S23C.
  • the selector 23D selects the signal S22D based on the signal Ssel, and outputs the selected signal S22D as the signal S23D.
  • the driver 24B operates based on the signals S22C and S22D.
  • the multiplexer 22E alternately selects one of the signals S29EP and S29GP based on the clock signal CLK, and outputs the selected signal as the signal S22E.
  • the multiplexer 22F alternately selects one of the signals S29EN and S29GN based on the clock signal CLK, and outputs the selected signal as the signal S22F.
  • the selector 23E selects the signal S22E based on the signal Ssel and outputs the selected signal S22E as the signal S23E.
  • the selector 23F selects the signal S22F based on the signal Ssel and outputs the selected signal S22F as the signal S23F.
  • the driver 24C operates based on the signals S22E and S22F.
  • FIG. 48 illustrates an operation example of the transmission unit 62 in the operation mode MC.
  • 49A and 49B show the flow of signals in a certain operation state in the operation mode MC.
  • multiplexer 22A selects signal S29AP
  • multiplexer 22B selects signal S29AN
  • multiplexer 22C selects signal S29BP
  • multiplexer 22D selects signal S29BN
  • multiplexer 22E selects signal S29EP.
  • the multiplexer 22F selects the signal S29EN.
  • Encoder 29A (FIG. 49A) generates signals S29AP and S29AN based on signals S28A and S28E and signal EN.
  • the encoder 29B generates signals S29BP and S29BN based on the signals S28B and S28A and the signal EN.
  • the encoder 29E (FIG. 49B) generates signals S29EP and S29EN based on S28E and S28B and the signal EN.
  • the encoder 29A sets the signals S29AP and S29AN to “1” and “0” as shown in FIG.
  • the encoder 29B sets the signals S29BP and S29BN to “0” and “1”
  • the encoder 29E sets the signals S29EP and S29EN to “0” and “0”.
  • the output signal S22A of the multiplexer 22A becomes “1”
  • the output signal S22B of the multiplexer 22B becomes “0”
  • the output signal S22C of the multiplexer 22C becomes “0”
  • the output signal S22D of the multiplexer 22D becomes “1”
  • the output signal S22E of the multiplexer 22E becomes “0”
  • the output signal S22F of the multiplexer 22F becomes “0”.
  • the driver 24A sets the voltage at the output terminal Tout1 to the high level voltage VH and the output impedance to about 50 [ ⁇ ].
  • the driver 24B sets the voltage at the output terminal Tout2 to the low level voltage VL and the output impedance to about 50 [ ⁇ ].
  • the driver 24C (FIG. 49B), the transistors 92 and 93 in the sub-drivers CA1 to CAM and CB1 to CBN are turned off. As a result, the driver 24C sets the output impedance to high impedance. At this time, in the receiving unit 151 of the receiving device 150, as shown in FIG. 46, the voltage at the input terminal TinC becomes the middle level voltage VM.
  • the transmitter 62 sets the signal SIGA to the high level voltage VH, the signal SIGB to the low level voltage VL, and the signal SIGC to the medium level voltage VM.
  • the transmission device 60 transmits the symbol “+ x” to the reception device 150.
  • the case where the transmission device 60 transmits the symbol “+ x” has been described, but the same applies to the case of transmitting other symbols.
  • the transmission device 60 transmits data to the reception device 150 using the signals SIGA, SIGB, and SIGC in the operation mode MC.
  • three operation modes MA, MB, and MC are provided so that data can be transmitted to the receiving apparatus using a single-phase signal, a differential signal, or a three-phase signal.
  • a single-phase signal a differential signal
  • a three-phase signal a signal that can be transmitted to the receiving apparatus using a single-phase signal, a differential signal, or a three-phase signal.
  • the encoder 29 is provided in the previous stage of the multiplexer 22, but the present invention is not limited to this. Instead of this, for example, an encoder may be provided after the multiplexer 22. Below, this modification is demonstrated in detail.
  • the transmission circuit unit 63A includes four serializers 21 (serializers 21A, 21B, 21C, 21D), four multiplexers 22 (multiplexers 22A, 22B, 22C, 22D), and four encoders 64 (encoders 64A, 64B, 64C, 64D), four selectors 23 (selectors 23A, 23B, 23C, 23D), and two drivers 24 (drivers 24A, 24B).
  • the transmission circuit unit 63B includes four serializers 21 (serializers 21E, 21F, 21G, 21H), four multiplexers 22 (multiplexers 22E, 22F, 22G, 22H), and four encoders 64 (encoders 64E, 64F, 64G, 64H), four selectors 23 (selectors 23E, 23F, 23G, 23H) and two drivers 24 (drivers 24C, 24D).
  • FIG. 51 shows signal paths of the signals S22A to S22H generated by the multiplexers 22A to 22H.
  • the multiplexer 22A supplies the signal S22A to the encoders 64A and 64C.
  • the multiplexer 22B supplies the signal S22B to the encoders 64B and 64D.
  • the multiplexer 22C supplies the signal S22C to the encoders 64C and 64E.
  • the multiplexer 22D supplies the signal S22D to the encoders 64D and 64F.
  • the multiplexer 22E supplies the signal S22E to the encoders 64A and 64E.
  • the multiplexer 22F supplies the signal S22F to the encoders 64B and 64F.
  • the multiplexer 22G supplies the signal S22G to the encoder 64G.
  • the multiplexer 22H supplies the signal S22H to the encoder 64H.
  • Encoder 64A (FIG. 50A) generates signal S64A based on signals S22A, S22E and signal EN.
  • the encoder 64A has input terminals in1, in2, CEN and an output terminal out1.
  • a signal S22A is supplied to the input terminal in1 of the encoder 64A, a signal S22E is supplied to the input terminal in2, and a signal EN is supplied to the input terminal CEN. Then, the encoder 64A outputs a signal S64A from the output terminal out1.
  • the encoder 64B generates the signal S64B based on the signals S22B and S22F and the signal EN.
  • the encoder 64C generates a signal S64C based on the signals S22C and S22A and the signal EN.
  • the encoder 64D generates a signal S64D based on the signals S22D and S22B and the signal EN.
  • the encoder 64E (FIG. 50B) generates the signal S64E based on the signals S22E and S22C and the signal EN.
  • the encoder 64F generates a signal S64F based on the signals S22F and S22D and the signal EN.
  • the encoder 64G generates a signal S64G based on the signal S22G and the signal EN.
  • the encoder 64H generates a signal S64H based on the signal S22H and the signal EN.
  • FIG. 52 shows a configuration example of the encoder 64.
  • the encoder 64 includes a selector 205, an exclusive OR circuit 206, and an AND circuit 207.
  • the selector 205 selects an inverted signal of the signal at the input terminal in1 when the signal EN at the input terminal CEN is at a low level, and selects the signal at the input terminal in2 when the signal EN at the input terminal CEN is at a high level.
  • the selected signal is output.
  • the exclusive OR circuit 206 calculates an exclusive OR of the signal at the input terminal in1 and the output signal of the selector 205, and outputs the result.
  • the logical product circuit 207 calculates the logical product of the signal at the input terminal in1 and the output signal of the exclusive OR circuit 206, and outputs the result from the output terminal out1.
  • FIG. 53 shows an operation example of the encoder 64.
  • the signal EN at the input terminal CEN becomes low level “0”.
  • the encoder 64 outputs the same signal as the signal at the input terminal in1 from the output terminal out1.
  • the signal EN at the input terminal CEN becomes high level “1”.
  • the encoder 64 sets the signal at the output terminal out1 to the high level “1” when the signals at the input terminals in1 and in2 are “1” and “0”, respectively;
  • the signal at out1 is set to a low level “0”.
  • the encoder 64 is configured as shown in FIG. 52, but the present invention is not limited to this.
  • An encoder (encoder 129) may be configured as shown in FIG.
  • the encoder 129 has an inverting AND circuit 226 and an AND circuit 227.
  • the inverting AND circuit 226 calculates an inverting AND of the signal at the input terminal in1, the signal EN at the input terminal CEN, and the signal at the input terminal in2, and outputs the result.
  • the AND circuit 227 calculates a logical product of the signal at the input terminal in1 and the output signal of the inverting AND circuit 226, and outputs the result from the output terminal out1.
  • the operation of the encoder 127 is the same as the operation of the encoder 64 (FIG. 53).
  • the encoders 64A to 64H correspond to a specific example of an “encoder unit” in the present disclosure.
  • selector 23A selects signal S64A when the operation mode is operation mode MA (single-phase mode) or operation mode MC (three-phase mode), and the operation mode is the operation mode. In the case of MB (differential mode), the signal S64D is selected, and the selected signal is output as the signal S23A.
  • the selector 23B selects the signal S64B when the operation mode is the operation mode MA or the operation mode MC, and selects the signal S64C when the operation mode is the operation mode MB. This signal is output as signal S23B.
  • the selector 23C selects the signal S64C when the operation mode is the operation mode MA or the operation mode MC, and selects the signal S64B when the operation mode is the operation mode MB. This signal is output as signal S23C.
  • the selector 23D selects the signal S64D when the operation mode is the operation mode MA or the operation mode MC, and selects the signal S64A when the operation mode is the operation mode MB. This signal is output as signal S23D.
  • the selector 23E (FIG.
  • the selector 23F selects the signal S64F when the operation mode is the operation mode MA or the operation mode MC, and selects the signal S64G when the operation mode is the operation mode MB. This signal is output as signal S23F.
  • the selector 23G selects the signal S64G when the operation mode is the operation mode MA or the operation mode MC, and selects the signal S64F when the operation mode is the operation mode MB. This signal is output as a signal S23G.
  • the selector 23H selects the signal S64H when the operation mode is the operation mode MA or the operation mode MC, and selects the signal S64E when the operation mode is the operation mode MB. This signal is output as signal S23H.
  • the driver 24A sets the voltage at the output terminal Tout1 based on the signals S64A, S64B, S23A, S23B and the signal CTL.
  • the driver 24B sets the voltage at the output terminal Tout2 based on the signals S23C, S23D, S64C, S64D and the signal CTL.
  • the driver 24C sets the voltage at the output terminal Tout3 based on the signals S64E, S64F, S23E, S23F and the signal CTL.
  • the driver 24D sets the voltage at the output terminal Tout4 based on the signals S23G, S23H, S64G, S64H and the signal CTL.
  • the encoder 64A sets the signal S64A to “1”
  • the encoder 64B sets the signal S64B to “0”
  • the encoder 64C sets the signal S64C to “0”
  • the encoder 64D sets the signal S64D to “1”
  • the encoder 64E S64E is set to “0”
  • the encoder 64F sets the signal S64F to “0”.
  • the driver 24A sets the voltage at the output terminal Tout1 to the high level voltage VH and the output impedance to about 50 [ ⁇ ].
  • the driver 24B sets the voltage at the output terminal Tout2 to the low level voltage VL and the output impedance to about 50 [ ⁇ ].
  • the transistors 92 and 93 in the sub-drivers CA1 to CAM and CB1 to CBN are turned off.
  • the driver 24C sets the output impedance to high impedance.
  • the voltage at the input terminal TinC becomes the middle level voltage VM.
  • FIG. 55 shows a configuration example of the transmission unit 67 according to this modification.
  • the transmission unit 67 includes transmission circuit units 67A and 67B and a control unit 65.
  • FIG. 56A shows a configuration example of the transmission circuit unit 67A
  • FIG. 56B shows a configuration example of the transmission circuit unit 67B.
  • the transmission circuit unit 67A includes four serializers 68 (serializers 68A, 68B, 68C, 68D), four encoders 29 (encoders 29A, 29B, 29C, 29D), and four multiplexers 22 (multiplexers 22A, 22B, 22C, 22D), four selectors 23 (selectors 23A, 23B, 23C, 23D) and two drivers 24 (drivers 24A, 24B).
  • the transmission circuit unit 67B includes four serializers 68 (serializers 68E, 68F, 68G, 68H), four encoders 29 (encoders 29E, 29F, 29G, 29H), and four multiplexers 22 (multiplexers 22E, 22F, 22G, 22H), four selectors 23 (selectors 23E, 23F, 23G, and 23H) and two drivers 24 (drivers 24C and 24D).
  • the serializer 68A (FIG. 56A) generates signals S68AP and S68AN based on the clock signals P0, P2, P4 and P6 and the signals DI10P, DI10N, DI12P, DI12N, DI14P, DI14N, DI16P and DI16N.
  • the serializer 68B generates signals S68BP and S68BN based on the clock signals P0, P2, P4 and P6 and the signals DI20P, DI20N, DI22P, DI22N, DI24P, DI24N, DI26P and DI26N.
  • the serializer 68C generates signals S68CP and S68CN based on the clock signals P1, P3, P5 and P7 and the signals DI11P, DI11N, DI13P, DI13N, DI15P, DI15N, DI17P and DI17N.
  • the serializer 68D generates signals S68DP and S68DN based on the clock signals P1, P3, P5 and P7 and the signals DI21P, DI21N, DI23P, DI23N, DI25P, DI25N, DI27P and DI27N.
  • the serializer 68E (FIG.
  • the serializer 68F generates signals S68FP and S68FN based on the clock signals P0, P2, P4 and P6 and the signals DI40P, DI40N, DI42P, DI42N, DI44P, DI44N, DI46P and DI46N.
  • the serializer 68G generates signals S68GP and S68GN based on the clock signals P1, P3, P5 and P7 and the signals DI31P, DI31N, DI33P, DI33N, DI35P, DI35N, DI37P and DI37N.
  • the serializer 68H generates signals S68HP and S68HN based on the clock signals P1, P3, P5 and P7 and the signals DI41P, DI41N, DI43P, DI43N, DI45P, DI45N, DI47P and DI47N.
  • FIG. 57 shows a configuration example of the serializer 68A.
  • the serializer 68A includes transistors M1 to M18 and inverting AND circuits 231 to 234.
  • the transistors M1 to M10 and M13 to M16 are N-channel MOS type FETs, and the transistors M11, M12, M17, and M18 are P-channel MOS type FETs.
  • the serializer 68A is obtained by adding inverted logical product circuits 231 to 234 and transistors M13 to M18 to the serializer 21A (FIG. 3).
  • the inverted logical product circuit 231 obtains the inverted logical product of the signal DI10P and the signal DI10N and outputs the result.
  • the inverted logical product circuit 232 obtains the inverted logical product of the signal DI12P and the signal DI12N and outputs the result.
  • the inverted logical product circuit 233 obtains the inverted logical product of the signal DI14P and the signal DI14N and outputs the result.
  • the inverted logical product circuit 234 obtains the inverted logical product of the signal DI16P and the signal DI16N and outputs the result.
  • the output signal of the inverting AND circuit 231 is supplied to the source of the transistor M13, the clock signal P0 is supplied to the gate, and the drain is connected to the drains of the transistors M14 to M16 and the gates of the transistors M17 and M18.
  • the output signal of the inverting AND circuit 232 is supplied to the source of the transistor M14, the clock signal P2 is supplied to the gate, and the drain is connected to the drains of the transistors M13, M15, and M16 and the gates of the transistors M17 and M18. .
  • the output signal of the inverting AND circuit 233 is supplied to the source of the transistor M15, the clock signal P4 is supplied to the gate, and the drain is connected to the drains of the transistors M13, M14, and M16 and the gates of the transistors M17 and M18.
  • the output signal of the inverting AND circuit 234 is supplied to the source of the transistor M16, the clock signal P6 is supplied to the gate, and the drain is connected to the drains of the transistors M13 to M15 and the gates of the transistors M17 and M18.
  • the power supply voltage VDD is supplied to the source of the transistor M17, the gate is connected to the drains of the transistors M13 to M16 and the gate of the transistor M18, and the drain is connected to the drains of the transistors M9 and M11 and the gate of the transistor M12.
  • the power supply voltage VDD is supplied to the source of the transistor M18, the gate is connected to the drains of the transistors M13 to M16 and the gate of the transistor M17, and the drain is connected to the drains of the transistors M10 and M12 and the gate of the transistor M11.
  • the serializer 68A outputs a signal S68AP from the drains of the transistors M9, M11, and M17, and outputs a signal S68AN from the drains of the transistors M10, M12, and M18.
  • the serializer 68A when the signals DI10P and DI10N are different from each other in a period in which the clock signal P0 is at a high level, the serializer 68A operates in the same manner as the serializer 21A, and both the signals DI10P and DI10N are at a high level.
  • the serializer 68A sets both the signals S68AP and S68AN to a high level.
  • the serializer 68A when the signals DI12P and DI12N are different from each other during the period in which the clock signal P2 is high, the serializer 68A operates in the same manner as the serializer 21A, and when both the signals DI12P and DI12N are high, The serializer 68A sets both the signals S68AP and S68AN to a high level.
  • the serializer 68A operates in the same manner as the serializer 21A, and when both the signals DI14P and DI14N are at a high level, the serializer 68A brings both the signals S68AP and S68AN to a high level. Further, when the signals DI16P and DI16N are different from each other during the period in which the clock signal P6 is at a high level, the serializer 68A operates in the same manner as the serializer 21A, and when both the signals DI16P and DI16N are at a high level, the serializer In 68A, both the signals S68AP and S68AN are set to a high level.
  • the processing unit 61 generates signals DI10 to DI17, DI20 to DI27, DI30 to DI37, and DI40 to DI47 in the operation modes MA and MB.
  • the signal DI10 includes signals DI10P and DI10N.
  • the processing unit 61 supplies the signals DI10, DI12, DI14, and DI16 to the serializer 68A, and supplies the signals DI11, DI13, DI15, and DI17 to the serializer 68C.
  • the processing unit 61 supplies the signals DI20, DI22, DI24, and DI26 to the serializer 68B, and supplies the signals DI21, DI23, DI25, and DI27 to the serializer 68D.
  • the processing unit 61 supplies signals DI30, DI32, DI34, and DI36 to the serializer 68E, and supplies signals DI31, DI33, DI35, and DI37 to the serializer 68G.
  • the processing unit 61 supplies the signals DI40, DI42, DI44, and DI46 to the serializer 68F, and supplies the signals DI41, DI43, DI45, and DI47 to the serializer 68H.
  • the processing unit 61 generates data D10 to D17, D20 to D27, and D30 to D37 in the operation mode MC. Then, the processing unit 61 supplies the generated data D10 to D17, D20 to D27, D30 to D37 to the serializers 68A to 68E and 68G as follows.
  • FIG. 58 shows the operation of supplying the data D10 to D17, D20 to D27, D30 to D37 generated by the processing unit 61 to the serializers 68A to 68E, 68G.
  • the processing unit 61 supplies the data D10, D12, D14, and D16 to the serializer 68A using the signals DI10P, DI12P, DI14P, and DI16P, and uses the signals DI20N, DI22N, DI24N, and DI26N to the serializer 68B. Supply.
  • the processing unit 61 supplies the data D11, D13, D15, and D17 to the serializer 68C using the signals DI11P, DI13P, DI15P, and DI17P, and the signals DI21N, DI23N, DI25N, and DI27N to the serializer 68D.
  • the processing unit 61 supplies the data D20, D22, D24, and D26 to the serializer 68B using the signals DI20P, DI22P, DI24P, and DI26P, and signals DI30N, DI32N, DI34N, and DI36N to the serializer 68E. To supply.
  • the processing unit 61 supplies the data D21, D23, D25, and D27 to the serializer 68D using the signals DI21P, DI23P, DI25P, and DI27P, and also supplies the signals DI31N, DI33N, DI35N, and DI37N to the serializer 68G. To supply. Further, the processing unit 61 supplies the data D30, D32, D34, and D36 to the serializer 68E using the signals DI30P, DI32P, DI34P, and DI36P, and signals DI10N, DI12N, DI14N, and DI16N to the serializer 68A. To supply.
  • the processing unit 61 supplies the data D31, D33, D35, and D37 to the serializer 68G using the signals DI31P, DI33P, DI35P, and DI37P, and also supplies the signals DI11N, DI13N, DI15N, and DI17N to the serializer 68C. It is designed to be supplied using.
  • the signals DI10P, DI12P, DI14, DI16P and the signals SI10N, DI12N, DI14N, DI16N supplied to the serializer 68A can be uncorrelated signals.
  • the signals DI10P and DI10N are not necessarily inverted signals
  • the signals DI12P and DI12N are not necessarily inverted signals
  • the signals DI14P and DI14N are not necessarily inverted signals.
  • the signals DI16P and DI16N are not necessarily inverted signals.
  • the serializers 68B to 68H the serializers 68B to 68H.
  • the supply operation of the data D10 to D17, D20 to D27, D30 to D37 shown in FIG. Corresponds to the signal path (FIG. 41). That is, in the above embodiment, the encoders 29A to 29H are provided, and the three-phase signal is generated by devising the signal path from the serializers 28A to 28H to the encoders 29A to 29H. 29H is provided and a three-phase signal is generated by devising the supply of data to the serializers 68A to 68H.
  • the plurality of serializers 68A to 68H correspond to a specific example of “serializer unit” in the present disclosure.
  • Encoder 29A (FIG. 56A) generates signals S29AP and S29AN based on signals S68AP and S68AN and signal EN.
  • a signal S68AP is supplied to the input terminal in1 of the encoder 29A, a signal S68AN is supplied to the input terminal in2, and a signal EN is supplied to the input terminal CEN.
  • the encoder 29A outputs a signal S29AP from the output terminal out1, and outputs a signal S29AN from the output terminal out2.
  • the encoder 29B generates signals S29BP and S29BN based on the signals S68BP and S68BN and the signal EN.
  • the encoder 29C generates signals S29CP and S29CN based on the signals S68CP and S68CN and the signal EN.
  • the encoder 29D generates signals S29DP and S29DN based on the signals S68DP and S68DN and the signal EN.
  • the encoder 29E (FIG. 56B) generates signals S29EP and S29EN based on the signals S68EP and S68EN and the signal EN.
  • the encoder 29F generates signals S29FP and S29FN based on the signals S68FP and S68FN and the signal EN.
  • the encoder 29G generates signals S29GP and S29GN based on the signals S68GP and S68GN and the signal EN.
  • the encoder 29H generates signals S29HP and S29HN based on the signals S68HP and S68HN and the signal EN.
  • the encoder 29 is provided in the previous stage of the multiplexer 22, but the present invention is not limited to this.
  • an encoder may be provided in the subsequent stage of the multiplexer 22.
  • the other transmission part 69 which concerns on this modification is demonstrated in detail.
  • FIGS. 59A and 59B show a configuration example of the transmission circuit units 69A and 69B in the transmission unit 69.
  • the transmission circuit unit 69A includes four serializers 68 (serializers 68A, 68B, 68C, 68D), four multiplexers 22 (multiplexers 22A, 22B, 22C, 22D), two encoders 29 (encoders 29A, 29B), It has four selectors 23 (selectors 23A, 23B, 23C, 23D) and two drivers 24 (drivers 24A, 24B).
  • the transmission circuit unit 69B includes four serializers 68 (serializers 68E, 68F, 68G, and 68H), four multiplexers 22 (multiplexers 22E, 22F, 22G, and 22H), two encoders 29 (encoders 29C and 29D), It has four selectors 23 (selectors 23E, 23F, 23G, 23H) and two drivers 24 (drivers 24C, 24D).
  • Encoder 29A (FIG. 59A) generates signals S29AP and S29AN based on signals S22A and S22B and signal EN.
  • the encoder 29B generates signals S29BP and S29BN based on the signals S22C and S22D and the signal EN.
  • the encoder 29C (FIG. 59B) generates signals S29CP and S29CN based on the signals S22E and S22F and the signal EN.
  • the encoder 29D generates signals S29DP and S29DN based on the signals S22G and S22H and the signal EN.
  • the selector 23A (FIG. 59A) selects the signal S29AP when the operation mode is the operation mode MA (single-phase mode) or the operation mode MC (three-phase mode), and the operation mode is the operation mode. In the case of MB (differential mode), the signal S29BN is selected, and the selected signal is output as the signal S23A.
  • the selector 23B selects the signal S29AN when the operation mode is the operation mode MA or the operation mode MC, and selects the signal S29BP when the operation mode is the operation mode MB. This signal is output as signal S23B.
  • the selector 23C selects the signal S29BP when the operation mode is the operation mode MA or the operation mode MC, and selects the signal S29AN when the operation mode is the operation mode MB. This signal is output as signal S23C.
  • the selector 23D selects the signal S29BN when the operation mode is the operation mode MA or the operation mode MC, and selects the signal S29AP when the operation mode is the operation mode MB. This signal is output as signal S23D.
  • selector 23E (FIG. 59B) selects signal S29CP when the operation mode is operation mode MA or operation mode MC, and selects signal S29DN when the operation mode is operation mode MB.
  • the selected signal is output as the signal S23E.
  • the selector 23F selects the signal S29CN when the operation mode is the operation mode MA or the operation mode MC, and selects the signal S29DP when the operation mode is the operation mode MB. This signal is output as signal S23F.
  • the selector 23G selects the signal S29DP when the operation mode is the operation mode MA or the operation mode MC, and selects the signal S29CN when the operation mode is the operation mode MB. This signal is output as a signal S23G.
  • the selector 23H selects the signal S29DN when the operation mode is the operation mode MA or the operation mode MC, and selects the signal S29CP when the operation mode is the operation mode MB. This signal is output as signal S23H.
  • the driver 24A sets the voltage at the output terminal Tout1 based on the signals S29AP, S29AN, S23A, S23B and the signal CTL.
  • the driver 24B sets the voltage at the output terminal Tout2 based on the signals S23C, S23D, S29BP, S29BN and the signal CTL.
  • the driver 24C sets the voltage at the output terminal Tout3 based on the signals S29CP, S29CN, S23E, S23F and the signal CTL.
  • the driver 24D sets the voltage at the output terminal Tout4 based on the signals S23G, S23H, S29DP, S29DN and the signal CTL.
  • the communication system 3A includes a transmission device 70 and a reception device 130.
  • the transmission device 70 transmits the signal SIG1 using the line 101, transmits the signal SIG2 using the line 102, transmits the signal SIG3 using the line 103, and transmits the signal SIG4 using the line 104. Is supposed to send.
  • the communication system 3B includes a transmission device 70 and a reception device 140.
  • the transmission device 70 transmits signals SIG1P and SIG1N using the lines 111 and 112, and transmits signals SIG2P and SIG2N using the lines 113 and 114.
  • the communication system 3C includes a transmission device 70 and a reception device 150.
  • the transmission device 70 is configured to transmit signals SIGA, SIGB, and SIGC using lines 121, 122, and 123.
  • the transmission device 70 includes a transmission unit 72 as shown in FIGS. 37A to 37C.
  • the transmission unit 72 transmits the data generated by the processing unit 61 based on the mode signal Smode. Specifically, when the operation mode indicated by the mode signal Smode is the operation mode MA (single phase mode), the transmission unit 72 transmits the data generated by the processing unit 61 using the signals SIG1 to SIG4. Further, when the operation mode indicated by the mode signal Smode is the operation mode MB, the transmission unit 72 transmits the data generated by the processing unit 61 using the signals SIG1P and SIG1N and the signals SIG2P and SIG2N. Further, when the operation mode indicated by the mode signal Smode is the operation mode MC, the transmission unit 72 transmits the data generated by the processing unit 61 using the signals SIGA, SIGB, and SIGC.
  • the transmission unit 72 includes transmission circuit units 72A and 72B and a control unit 75 as shown in FIG.
  • FIG. 60A shows a configuration example of the transmission circuit unit 72A
  • FIG. 60B shows a configuration example of the transmission circuit unit 72B
  • the transmission circuit unit 62A includes four serializers 28 (serializers 28A, 28B, 28C, 28D), four encoders 29 (encoders 29A, 29B, 29C, 29D), and four multiplexers 22 (multiplexers 22A, 22B, 22C, 22D), four inverters 73 (inverters 73A, 73B, 73C, 73D), four selectors 23 (selectors 23A, 23B, 23C, 23D), and two drivers 24 (drivers 24A, 24B). ing.
  • the transmission circuit unit 62B includes four serializers 28 (serializers 28E, 28F, 28G, 28H), four encoders 29 (encoders 29E, 29F, 29G, 29H), and four multiplexers 22 (multiplexers 22E, 22F, 22G, 22H), four selectors 23 (selectors 23E, 23F, 23G, 23H), four inverters 73 (inverters 73E, 73F, 73G, 73H), and two drivers 24 (drivers 24C, 24D). ing.
  • the inverter 73A generates an inverted signal of the signal S22B.
  • the inverter 73B generates an inverted signal of the signal S22A.
  • the inverter 73C generates an inverted signal of the signal S22D.
  • the inverter 73D generates an inverted signal of the signal S22C.
  • the inverter 73E generates an inverted signal of the signal S22F.
  • the inverter 73F generates an inverted signal of the signal S22E.
  • the inverter 73G generates an inverted signal of the signal S22H.
  • the inverter 73H generates an inverted signal of the signal S22G.
  • the selector 23A (FIG. 60A) selects the output signal of the inverter 73A when the operation mode is the operation mode MA (single-phase mode) or the operation mode MC (three-phase mode). Is the operation mode MB (differential mode), the signal S22D is selected and the selected signal is output as the signal S23A.
  • the selector 23B selects the output signal of the inverter 73B when the operation mode is the operation mode MA or the operation mode MC, and selects the signal S22C when the operation mode is the operation mode MB. The selected signal is output as the signal S23B.
  • the selector 23C selects the output signal of the inverter 73C when the operation mode is the operation mode MA or the operation mode MC, and selects the signal S22B when the operation mode is the operation mode MB. The selected signal is output as the signal S23C.
  • the selector 23D selects the output signal of the inverter 73D when the operation mode is the operation mode MA or the operation mode MC, and selects the signal S22A when the operation mode is the operation mode MB. The selected signal is output as a signal S23D.
  • the selector 23E (FIG.
  • the selector 23F selects the output signal of the inverter 73F when the operation mode is the operation mode MA or the operation mode MC, and selects the signal S22G when the operation mode is the operation mode MB. The selected signal is output as the signal S23F.
  • the selector 23G selects the output signal of the inverter 73G when the operation mode is the operation mode MA or the operation mode MC, and selects the signal S22F when the operation mode is the operation mode MB. The selected signal is output as the signal S23G.
  • the selector 23H selects the output signal of the inverter 73H when the operation mode is the operation mode MA or the operation mode MC, and selects the signal S22E when the operation mode is the operation mode MB. The selected signal is output as the signal S23H.
  • Driver 24A sets the voltage at output terminal Tout1 based on signals S22A, S22B, S23A, S23B and signal CTL.
  • the driver 24B sets the voltage at the output terminal Tout2 based on the signals S23C, S23D, S22C, S22D and the signal CTL.
  • the driver 24C sets the voltage at the output terminal Tout3 based on the signals S22E, S22F, S23E, S23F and the signal CTL.
  • the driver 24D sets a voltage at the output terminal Tout4 based on the signals S23G, S23H, S22G, S22H and the signal CTL.
  • the driver 24A sets the number of sub-drivers AA to “M” based on the signal CTL, for example, as shown in FIG.
  • the number of drivers AB is set to “N”. The same applies to the drivers 24B to 24D.
  • the drivers 24A, 24B, 24C, and 24D based on the signal CTL, the sub-drivers AA, AB, BA, BB, CA, CB, DA,
  • the number of DBs is set to be different from that in the operation modes MA and MB.
  • FIG. 61 shows a configuration example of the drivers 24A and 24B in the operation mode MC.
  • the driver 24A sets both the number of sub-drivers AA and the number of sub-drivers AB to “L” based on the signal CTL.
  • the driver 24A can set the voltage at the output terminal Tout1 to the medium level voltage VM and the output impedance to about 50 [ ⁇ ].
  • FIG. 62 shows a signal flow in the operation mode MA.
  • thick solid lines indicate signal flows related to the signals DI10 to DI17
  • thick broken lines indicate signal flows related to the signals DI20 to DI27.
  • the operation of the transmission circuit unit 72A will be described, but the operation of the transmission circuit unit 72B is the same.
  • the selector 23A selects an inverted signal of the signal S22B based on the signal Ssel, and outputs the selected signal as the signal S23A.
  • the selector 23B selects an inverted signal of the signal S22A based on the signal Ssel and outputs the selected signal as the signal S23B.
  • the driver 24A operates based on the signals S22A and S22B.
  • the selector 23C selects an inverted signal of the signal S22D based on the signal Ssel, and outputs the selected signal as the signal S23C.
  • the selector 23D selects an inverted signal of the signal S22C based on the signal Ssel, and outputs the selected signal as the signal S23D.
  • the driver 24B operates based on the signals S22C and S22D.
  • the transmission device 70 transmits data to the reception device 130 using the signals SIG1 to SIG4, similarly to the transmission device 60 according to the second embodiment.
  • FIG. 63 shows a signal flow in the operation mode MB.
  • thick solid lines indicate signal flows related to the signals DI10 to DI17
  • thick broken lines indicate signal flows related to the signals DI20 to DI27.
  • the operation of the transmission circuit unit 72A will be described, but the operation of the transmission circuit unit 72B is the same.
  • the selector 23C selects the signal S22B based on the signal Ssel and outputs the selected signal as the signal S23C.
  • the selector 23D selects the signal S22A based on the signal Ssel, and outputs the selected signal as the signal S23D.
  • the sub-drivers AA1 to AAM of the driver 24A operate based on the signals S22A and S22B
  • the sub-drivers BA1 to BAM of the driver 24B operate based on the signals S22B and S22A.
  • the selector 23A selects the signal S22D based on the signal Ssel and outputs the selected signal as the signal S23A.
  • the selector 23B selects the signal S22C based on the signal Ssel, and outputs the selected signal as the signal S23B.
  • the sub-drivers AB1 to ABN of the driver 24A operate based on the signals S22D and S22C
  • the sub-drivers BB1 to BBN of the driver 24B operate based on the signals S22C and S22D.
  • the transmission device 70 uses the signals SIG1P and SIG1N and the signals SIG2P and SIG2N to transmit data to the reception device 140 in the same manner as the transmission device 60 according to the second embodiment. Send.
  • (Operation mode MC) 64A and 64B show the signal flow in the operation mode MC.
  • a thick solid line shows a signal flow related to the signal SIGA
  • a thick broken line shows a signal flow related to the signal SIGB.
  • a thick alternate long and short dash line indicates a signal flow related to the signal SIGC.
  • the operations of the serializers 28A to 28H, encoders 29A to 29H, and multiplexers 22A to 22H are the same as those in the second embodiment.
  • the selector 23A (FIG. 64A) selects an inverted signal of the signal S22B based on the signal Ssel and outputs the selected signal as the signal S23A.
  • the selector 23B selects an inverted signal of the signal S22A based on the signal Ssel, and outputs the selected signal as the signal S23B.
  • the driver 24A operates based on the signals S22A and S22B.
  • the selector 23C selects an inverted signal of the signal S22D based on the signal Ssel, and outputs the selected signal as the signal S23C.
  • the selector 23D selects an inverted signal of the signal S22C based on the signal Ssel, and outputs the selected signal as the signal S23D.
  • the driver 24B operates based on the signals S22C and S22D.
  • the selector 23E (FIG. 64B) selects an inverted signal of the signal S22F based on the signal Ssel, and outputs the selected signal as the signal S23E.
  • the selector 23F selects an inverted signal of the signal S22E based on the signal Ssel, and outputs the selected signal as the signal S23F.
  • the driver 24C operates based on the signals S22E and S22F.
  • the encoder 29A sets the signals S29AP and S29AN to “1” and “0” as shown in FIG.
  • the encoder 29B sets the signals S29BP and S29BN to “0” and “1”
  • the encoder 29E sets the signals S29EP and S29EN to “0” and “0”.
  • the output signal S22A of the multiplexer 22A becomes “1”
  • the output signal S22B of the multiplexer 22B becomes “0”
  • the output signal S22C of the multiplexer 22C becomes “0”
  • the output signal S22D of the multiplexer 22D becomes “1”
  • the output signal S22E of the multiplexer 22E becomes “0”
  • the output signal S22F of the multiplexer 22F becomes “0”.
  • the driver 24A sets the voltage at the output terminal Tout1 to the high level voltage VH and the output impedance to about 50 [ ⁇ ].
  • the driver 24B sets the voltage at the output terminal Tout2 to the low level voltage VL and the output impedance to about 50 [ ⁇ ].
  • the driver 24C sets the voltage at the output terminal Tout3 to the medium level voltage VM and sets the output impedance to about 50 [ ⁇ ].
  • the transmitter 72 sets the signal SIGA to the high level voltage VH, the signal SIGB to the low level voltage VL, and the signal SIGC to the medium level voltage VM.
  • the transmission device 70 transmits the symbol “+ x” to the reception device 150.
  • the transmission device 70 transmits data to the reception device 150 using the signals SIGA, SIGB, and SIGC in the operation mode MC.
  • the transmission device 70 when the voltages at the output terminals Tout1, Tout2, and Tout3 are set to the medium level voltage VM, the output impedance is set to about 50 [ ⁇ ]. Thereby, for example, the transmission device 70 can suppress the reflection of the signal, so that the waveform quality can be improved. Further, in the transmission device 70, when the voltage at the output terminals Tout1, Tout2, Tout3 is transitioned from the high level voltage VH or the low level voltage VL to the medium level voltage VM, the transition time can be shortened, so that the waveform quality Can be increased. As a result, the transmission device 70 can improve communication quality.
  • the output impedance is set to about 50 [ ⁇ ], so that the communication quality can be improved.
  • FIG. 65A and 65B show a configuration example of a main part of the transmission circuit units 74A and 74B of the transmission unit 74 according to this modification.
  • FIG. 65A depicts a circuit after encoders 29A-29D in FIG. 60A
  • FIG. 65B depicts a circuit after encoders 29E-29H in FIG. 60B.
  • the transmission circuit unit 74A includes four serializers 28 (serializers 28A, 28B, 28C, 28D), four encoders 29 (encoders 29A, 29B, 29C, 29D), and four multiplexers 76 (multiplexers 76A, 76B, 76C, 76D), eight selectors 77 (selectors 77A, 77B, 77C, 77D, 77E, 77F, 77G, 77H) and four drivers 79 (drivers 79A, 79B, 79C, 79D).
  • the transmission circuit unit 74B includes four serializers 28 (serializers 28E, 28F, 28G, 28H), four encoders 29 (encoders 29E, 29F, 29G, 29H), and four multiplexers 76 (multiplexers 76E, 76F, 76G, 76H), eight selectors 77 (selectors 77I, 77J, 77K, 77L, 77M, 77N, 77O, and 77P) and four drivers 79 (drivers 79E, 79F, 79G, and 79H).
  • the multiplexer 76A (FIG. 65A) alternately selects one of the signals S29AP and S29CP based on the clock signal CLK, outputs the selected signal as the signal S76AP, and sets the inverted signal of the signal S76AP as the signal S76AN. Output.
  • the multiplexer 76B alternately selects one of the signals S29AN and S29CN based on the clock signal CLK, outputs the selected signal as the signal S76BP, and outputs an inverted signal of the signal S76BP as the signal S76BN. is there.
  • the multiplexer 76C alternately selects one of the signals S29BP and S29DP based on the clock signal CLK, outputs the selected signal as the signal S76CP, and outputs an inverted signal of the signal S76CP as the signal S76CN. is there.
  • the multiplexer 76D alternately selects one of the signals S29BN and S29DN based on the clock signal CLK, outputs the selected signal as the signal S76DP, and outputs an inverted signal of the signal S76DP as the signal S76DN. is there.
  • the multiplexer 76E (FIG.
  • the multiplexer 76F alternately selects one of the signals S29EN and S29GN based on the clock signal CLK, outputs the selected signal as the signal S76FP, and outputs an inverted signal of the signal S76FP as the signal S76FN. is there.
  • the multiplexer 76G alternately selects one of the signals S29FP and S29HP based on the clock signal CLK, outputs the selected signal as the signal S76GP, and outputs an inverted signal of the signal S76GP as the signal S76GN.
  • the multiplexer 27H alternately selects one of the signals S29FN and S29HN based on the clock signal CLK, outputs the selected signal as the signal S76HP, and outputs an inverted signal of the signal S76HP as the signal S76HN. is there.
  • selector 77A selects signal S76AP when the operation mode is operation mode MA (single-phase mode) or operation mode MC (three-phase mode), and the operation mode is the operation mode. In the case of MB (differential mode), the signal S76DP is selected, and the selected signal is output as the signal S77A.
  • the selector 77B selects the signal S76BP when the operation mode is the operation mode MA or the operation mode MC, and selects the signal S76CP when the operation mode is the operation mode MB. This signal is output as signal S77B.
  • the selector 77C selects the signal S76CP when the operation mode is the operation mode MA or the operation mode MC, and selects the signal S76BP when the operation mode is the operation mode MB. This signal is output as signal S77C.
  • the selector 77D selects the signal S76DP when the operation mode is the operation mode MA or the operation mode MC, and selects the signal S76AP when the operation mode is the operation mode MB. This signal is output as signal S77D.
  • the selector 77E selects the signal S76BN when the operation mode is the operation mode MA or the operation mode MC, and selects the signal S76CN when the operation mode is the operation mode MB.
  • This signal is output as signal S77E.
  • the selector 77F selects the signal S76AN when the operation mode is the operation mode MA or the operation mode MC, and selects the signal S76DN when the operation mode is the operation mode MB. This signal is output as signal S77F.
  • the selector 77G selects the signal S76DN when the operation mode is the operation mode MA or the operation mode MC, and selects the signal S76AN when the operation mode is the operation mode MB. This signal is output as a signal S77G.
  • the selector 77H selects the signal S76CN when the operation mode is the operation mode MA or the operation mode MC, and selects the signal S76BN when the operation mode is the operation mode MB. This signal is output as a signal S77H.
  • selector 77I (FIG. 65B) selects signal S76EP when the operation mode is operation mode MA or operation mode MC, and selects signal S76HP when the operation mode is operation mode MB. The selected signal is output as the signal S77I.
  • the selector 77J selects the signal S76FP when the operation mode is the operation mode MA or the operation mode MC, and selects the signal S76GP when the operation mode is the operation mode MB. This signal is output as a signal S77J.
  • the selector 77K selects the signal S76GP when the operation mode is the operation mode MA or the operation mode MC, and selects the signal S76FP when the operation mode is the operation mode MB. This signal is output as signal S77K.
  • the selector 77L selects the signal S76HP when the operation mode is the operation mode MA or the operation mode MC, and selects the signal S76EP when the operation mode is the operation mode MB. This signal is output as a signal S77L.
  • the selector 77M selects the signal S76FN when the operation mode is the operation mode MA or the operation mode MC, and selects the signal S76GN when the operation mode is the operation mode MB. This signal is output as a signal S77M.
  • the selector 77N selects the signal S76EN when the operation mode is the operation mode MA or the operation mode MC, and selects the signal S76HN when the operation mode is the operation mode MB. This signal is output as signal S77N.
  • the selector 77O selects and selects the signal S76HN when the operation mode is the operation mode MA or the operation mode MC, and selects the signal S76EN when the operation mode is the operation mode MB. This signal is output as a signal S77O.
  • the selector 77P selects the signal S76GN when the operation mode is the operation mode MA or the operation mode MC, and selects the signal S76FN when the operation mode is the operation mode MB. This signal is output as a signal S77P.
  • Driver 79A (FIG. 65A) operates based on signals S76AP, S76BP, S77A, S77B and signal CTL, and driver 79C operates based on signals S76BN, S76AN, S77E, S77F and signal CTL. is there.
  • the drivers 79A and 79C set the voltage at the output terminal Tout1.
  • the driver 79B operates based on the signals S77C, S77D, S76CP, S76DP and the signal CTL, and the driver 79D operates based on the signals S77G, S77H, S76DN, S76CN and the signal CTL.
  • the drivers 79B and 79D set the voltage at the output terminal Tout2.
  • Driver 79E (FIG. 65B) operates based on signals S76EP, S76FP, S77I, S77J and signal CTL, and driver 79G operates based on signals S76FN, S76EN, S77M, S77N and signal CTL. is there.
  • the drivers 79E and 79G set the voltage at the output terminal Tout3.
  • the driver 79F operates based on the signals S77K, S77L, S76GP, S76HP and the signal CTL
  • the driver 79H operates based on the signals S77O, S77P, S76HN, S76GN and the signal CTL.
  • the drivers 79F and 79H set the voltage at the output terminal Tout4.
  • the driver 79A sets the number of sub-drivers AA to “M / 2” and sets the number of sub-drivers AB to “N” based on the signal CTL. Set to / 2 ". The same applies to the drivers 79B to 79H.
  • the driver 24A sets both the number of sub-drivers AA and the number of sub-drivers AB to “L / 2” based on the signal CTL.
  • the signals S76BP and S76BP are both set to a low level and the signals S76AN and S76BN are both set to a high level
  • the signals S77A and S77B are both set to a low level
  • the signals S77E and S77F Are both high. Therefore, the transistors 92 and 93 in the driver 79C are turned on, and the transistors 92 and 93 in the driver 79A are turned off.
  • the drivers 79A and 79C can set the voltage at the output terminal Tout1 to the medium level voltage VM and the output impedance to about 50 [ ⁇ ].
  • the two drivers 79A and 79C correspond to a specific example of “first driver” in the present disclosure.
  • the plurality of sub-drivers AA1 to AA (M / 2) and CA1 to CA (M / 2) correspond to a specific example of “first sub-driver unit” in the present disclosure
  • a plurality of sub-drivers AB1 to AB ( N / 2) and CB1 to CB (N / 2) correspond to a specific example of “second sub-driver unit” in the present disclosure.
  • the two drivers 79B and 79D correspond to a specific example of “second driver” in the present disclosure.
  • the plurality of sub-drivers BA1 to BA (M / 2) and DA1 to DA (M / 2) correspond to a specific example of “third sub-driver unit” in the present disclosure
  • a plurality of sub-drivers BB1 to BB ( N / 2), DB1 to DB (N / 2) correspond to a specific example of “fourth sub-driver unit” in the present disclosure
  • the plurality of selectors 77A to 77H correspond to a specific example of “selector unit” in the present disclosure.
  • the plurality of multiplexers 76A to 76H correspond to a specific example of “multiplexer unit” in the present disclosure.
  • FIG. 66 shows a signal flow in the operation mode MA (single phase mode).
  • the operation of the transmission circuit unit 74A will be described, but the operation of the transmission circuit unit 74B is the same.
  • selector 77A selects signal S76AP based on signal Ssel and outputs the selected signal as signal S77A.
  • selector 77B selects signal S76BP based on signal Ssel, and outputs the selected signal as signal S77B.
  • selector 77E selects signal S76BN based on signal Ssel, and outputs the selected signal as signal S77E.
  • selector 77F selects signal S76AN based on signal Ssel and outputs the selected signal as signal S77F.
  • the driver 79A operates based on the signals S76AP and S76BP, and the driver 79C operates according to the signals S76AP and S76BP.
  • selector 77C selects signal S76CP based on signal Ssel, and outputs the selected signal as signal S77C.
  • the selector 77D selects the signal S76DP based on the signal Ssel, and outputs the selected signal as the signal S77D.
  • the selector 77G selects the signal S76DN based on the signal Ssel and outputs the selected signal as the signal S77G.
  • selector 77H selects signal S76CN based on signal Ssel, and outputs the selected signal as signal S77H.
  • the driver 79B operates based on the signals S76CP and S76DP, and the driver 79D operates according to the signals S76CP and S76DP.
  • FIG. 67 shows a signal flow in the operation mode MB (differential mode).
  • the operation of the transmission circuit unit 74A will be described, but the operation of the transmission circuit unit 74B is the same.
  • the selector 77C selects the signal S76BP based on the signal Ssel, and outputs the selected signal as the signal S77C.
  • the selector 77D selects the signal S76AP based on the signal Ssel, and outputs the selected signal as the signal S77D.
  • the selector 77G selects the signal S76AN based on the signal Ssel, and outputs the selected signal as the signal S77G.
  • selector 77H selects signal S76BN based on signal Ssel, and outputs the selected signal as signal S77H.
  • the signal S76BN corresponds to the signal S76AP
  • the signal S76BP corresponds to the signal S76AN.
  • the sub-drivers AA1 to AA (M / 2) of the driver 79A operate based on the signals S76AP and S76BP
  • the sub-drivers CA1 to CA (M / 2) of the driver 79C correspond to the signals S76AP and S76BP. Operate.
  • the sub-drivers BA1 to BA (M / 2) of the driver 79B operate based on the signals S76BP and S76AP
  • the sub-drivers DA1 to DA (M / 2) of the driver 79D correspond to the signals S76BP and S76AP. Operate.
  • selector 77A selects signal S76DP based on signal Ssel and outputs the selected signal as signal S77A.
  • selector 77B selects signal S76CP based on signal Ssel and outputs the selected signal as signal S77B.
  • selector 77E selects signal S76CN based on signal Ssel and outputs the selected signal as signal S77E.
  • the selector 77F selects the signal S76DN based on the signal Ssel and outputs the selected signal as the signal S77F.
  • the signal S76DN corresponds to the signal S76CP
  • the signal S76DP corresponds to the signal S76CN.
  • the sub-drivers AB1 to AB (N / 2) of the driver 79A operate based on the signals S76DP and S76CP
  • the sub-drivers CB1 to CB (N / 2) of the driver 79C correspond to the signals S76DP and S76CP. Operate.
  • the sub-drivers BB1 to BB (N / 2) of the driver 79B operate based on the signals S76CP and S76DP
  • the sub-drivers DB1 to DB (N / 2) of the driver 79D correspond to the signals S76CP and S76DP. Operate.
  • 68A and 68B show a signal flow in the operation mode MC (three-phase mode).
  • the selector 77A (FIG. 68A) selects the signal S76AP based on the signal Ssel and outputs the signal S76AP as the signal S77A.
  • the selector 77B selects the signal S76BP based on the signal Ssel and outputs the signal S76BP as the signal S77B.
  • selector 77E selects signal S76BN based on signal Ssel and outputs signal S76BN as signal S77E.
  • the selector 77F selects the signal S76AN based on the signal Ssel and outputs the signal S76AN as the signal S77F.
  • the driver 79A operates based on the signals S76AP and S76BP
  • the driver 79C operates based on the signals S76BN and S76AN.
  • the selector 77C selects the signal S76CP based on the signal Ssel and outputs the signal S76CP as the signal S77C.
  • the selector 77D selects the signal S76DP based on the signal Ssel, and outputs the signal S76DP as the signal S77D.
  • the selector 77G selects the signal S76DN based on the signal Ssel and outputs the signal S76DN as the signal S77G.
  • selector 77H selects signal S76CN based on signal Ssel, and outputs signal S76CN as signal S77H.
  • driver 79B operates based on signals S76CP and S76DP
  • driver 79D operates based on signals S76DN and S76CN.
  • the selector 77I (FIG. 68B) selects the signal S76EP based on the signal Ssel and outputs the selected signal as the signal S77I.
  • the selector 77J selects the signal S76FP based on the signal Ssel and outputs the signal S76FP as the signal S77J.
  • selector 77M selects signal S76FN based on signal Ssel and outputs signal S76FN as signal S77M.
  • the selector 77N selects the signal S76EN based on the signal Ssel and outputs the signal S76EN as the signal S77N.
  • the driver 79E operates based on the signals S76EP and S76FP
  • the driver 79G operates based on the signals S76FN and S76EN.
  • the encoder 29 is provided in the previous stage of the multiplexer 22, but the present invention is not limited to this. Instead of this, for example, an encoder may be provided after the multiplexer 22.
  • 69A and 69B show one configuration example of the transmission circuit units 78A and 78B of the transmission unit 78 according to this modification.
  • the transmission circuit unit 78A includes four serializers 21 (serializers 21A, 21B, 21C, 21D), four multiplexers 22 (multiplexers 22A, 22B, 22C, 22D), and four encoders 64 (encoders 64A, 64B, 64C, 64D), four inverters 73 (inverters 73A, 73B, 73C, 73D), four selectors 23 (selectors 23A, 23B, 23C, 23D), and two drivers 24 (drivers 24A, 24B). ing.
  • the transmission circuit unit 78B includes four serializers 21 (serializers 21E, 21F, 21G, 21H), four multiplexers 22 (multiplexers 22E, 22F, 22G, 22H), and four encoders 64 (encoders 64E, 64F, 64G, 64H), four inverters 73 (inverters 73E, 73F, 73G, 73H), four selectors 23 (selectors 23E, 23F, 23G, 23H), and two drivers 24 (drivers 24C, 24D). ing.
  • serializers 28A to 28H having the same configuration as in FIG. 3 are used, but the present invention is not limited to this.
  • 70A and 70B show a configuration example of the transmission circuit units 81A and 81B of the transmission unit 81 according to this modification.
  • the transmission circuit unit 81A includes four serializers 68 (serializers 68A, 68B, 68C, 68D), four encoders 29 (encoders 29A, 29B, 29C, 29D), and four multiplexers 22 (multiplexers 22A, 22B, 22C, 22D), four inverters 73 (inverters 73A, 73B, 73C, 73D), four selectors 23 (selectors 23A, 23B, 23C, 23D), and two drivers 24 (drivers 24A, 24B). ing.
  • the transmission circuit unit 81B includes four serializers 68 (serializers 68E, 68F, 68G, 68H), four encoders 29 (encoders 29E, 29F, 29G, 29H), and four multiplexers 22 (multiplexers 22E, 22F, 22G, 22H), four inverters 73 (inverters 73E, 73F, 73G, 73H), four selectors 23 (selectors 23E, 23F, 23G, 23H), and two drivers 24 (drivers 24C, 24D). ing.
  • the encoder 29 is provided in the previous stage of the multiplexer 22, but the present invention is not limited to this.
  • an encoder may be provided in the subsequent stage of the multiplexer 22.
  • 71A and 71B represent one configuration example of the transmission circuit units 82A and 82B in the other transmission unit 82 according to this modification.
  • the transmission circuit unit 82A includes four serializers 68 (serializers 68A, 68B, 68C, 68D), four multiplexers 22 (multiplexers 22A, 22B, 22C, 22D), two encoders 29 (encoders 29A, 29B), It has four inverters 73 (inverters 73A, 73B, 73C, 73D), four selectors 23 (selectors 23A, 23B, 23C, 23D), and two drivers 24 (drivers 24A, 24B).
  • the transmission circuit unit 82B includes four serializers 68 (serializers 68E, 68F, 68G, 68H), four multiplexers 22 (multiplexers 22E, 22F, 22G, 22H), two encoders 29 (encoders 29C, 29D), It has four inverters 73 (inverters 73E, 73F, 73G, 73H), four selectors 23 (selectors 23E, 23F, 23G, 23H), and two drivers 24 (drivers 24C, 24D).
  • FIG. 72 illustrates an appearance of a smartphone 300 (multifunctional mobile phone) to which the communication system according to the above-described embodiment and the like is applied.
  • Various devices are mounted on the smartphone 300, and the communication system according to the above-described embodiment is applied to a communication system that exchanges data between these devices.
  • FIG. 73 shows a configuration example of the application processor 310 used in the smartphone 300.
  • the application processor 310 includes a CPU (Central Processing Unit) 311, a memory control unit 312, a power supply control unit 313, an external interface 314, a GPU (Graphics Processing Unit) 315, a media processing unit 316, and a display control unit 317. And an MIPI (Mobile Industry Processor Interface) interface 318.
  • the CPU 311, the memory control unit 312, the power supply control unit 313, the external interface 314, the GPU 315, the media processing unit 316, and the display control unit 317 are connected to the system bus 319, and data is mutually transmitted via the system bus 319. Can be exchanged.
  • the CPU 311 processes various information handled by the smartphone 300 according to a program.
  • the memory control unit 312 controls the memory 501 used when the CPU 311 performs information processing.
  • the power supply control unit 313 controls the power supply of the smartphone 300.
  • the external interface 314 is an interface for communicating with an external device, and is connected to the wireless communication unit 502 and the image sensor 410 in this example.
  • the wireless communication unit 502 wirelessly communicates with a mobile phone base station, and includes, for example, a baseband unit, an RF (Radio Frequency) front end unit, and the like.
  • the image sensor 410 acquires an image and includes, for example, a CMOS sensor.
  • the GPU 315 performs image processing.
  • the media processing unit 316 processes information such as voice, characters, and graphics.
  • the display control unit 317 controls the display 504 via the MIPI interface 318.
  • the MIPI interface 318 transmits an image signal to the display 504.
  • As the image signal for example, a signal in YUV format or RGB format can be used.
  • the MIPI interface 318 is operated based on a reference clock supplied from an oscillation circuit 330 including a crystal resonator, for example.
  • the communication system between the MIPI interface 318 and the display 504 for example, the communication system of the above-described embodiment or the like is applied.
  • FIG. 74 shows a configuration example of the image sensor 410.
  • the image sensor 410 includes a sensor unit 411, an ISP (Image Signal Processor) 412, a JPEG (Joint Photographic Experts Group) encoder 413, a CPU 414, a RAM (Random Access Memory) 415, and a ROM (Read Only Memory) 416.
  • Each of these blocks is connected to the system bus 420 in this example, and can exchange data with each other via the system bus 420.
  • the sensor unit 411 acquires an image and is configured by, for example, a CMOS sensor.
  • the ISP 412 performs predetermined processing on the image acquired by the sensor unit 411.
  • the JPEG encoder 413 encodes an image processed by the ISP 412 to generate a JPEG format image.
  • the CPU 414 controls each block of the image sensor 410 according to a program.
  • the RAM 415 is a memory used when the CPU 414 performs information processing.
  • the ROM 416 stores programs executed by the CPU 414, setting values obtained by calibration, and the like.
  • the power supply control unit 417 controls the power supply of the image sensor 410.
  • the I 2 C interface 418 receives a control signal from the application processor 310.
  • the image sensor 410 receives a clock signal in addition to a control signal from the application processor 310. Specifically, the image sensor 410 is configured to operate based on clock signals having various frequencies.
  • the MIPI interface 419 transmits an image signal to the application processor 310.
  • As the image signal for example, a signal in YUV format or RGB format can be used.
  • the MIPI interface 419 operates based on a reference clock supplied from an oscillation circuit 430 including a crystal resonator, for example.
  • the communication system between the MIPI interface 419 and the application processor 310 for example, the communication system of the above-described embodiment or the like is applied.
  • FIG. 75 shows a configuration example of a vehicle control system 600 to which the communication system of the above-described embodiment and the like is applied.
  • the vehicle control system 600 controls operations of automobiles, electric cars, hybrid electric cars, motorcycles, and the like.
  • the vehicle control system 600 includes a drive system control unit 610, a body system control unit 620, a battery control unit 630, an outside information detection unit 640, an in-vehicle information detection unit 650, and an integrated control unit 660. Yes. These units are connected to each other via a communication network 690.
  • Each unit includes, for example, a microcomputer, a storage unit, a drive circuit that drives a device to be controlled, a communication I / F, and the like.
  • the drive system control unit 610 controls the operation of the device related to the drive system of the vehicle.
  • a vehicle state detection unit 611 is connected to the drive system control unit 610.
  • the vehicle state detection unit 611 detects the state of the vehicle, and includes, for example, a gyro sensor, an acceleration sensor, a sensor that detects an operation amount or a steering angle of an accelerator pedal or a brake pedal, and the like. is there.
  • the drive system control unit 610 controls the operation of the device related to the drive system of the vehicle based on the information detected by the vehicle state detection unit 611.
  • the communication system between the drive system control unit 610 and the vehicle state detection unit 611 for example, the communication system of the above-described embodiment or the like is applied.
  • the body system control unit 620 controls the operation of various devices mounted on the vehicle, such as a keyless entry system, a power window device, and various lamps.
  • the battery control unit 630 controls the battery 631.
  • a battery 631 is connected to the battery control unit 630.
  • the battery 631 supplies power to the drive motor, and includes, for example, a secondary battery, a cooling device, and the like.
  • the battery control unit 630 acquires information such as temperature, output voltage, and remaining battery level from the battery 631, and controls a cooling device for the battery 631 and the like based on the information.
  • the communication system between the battery control unit 630 and the battery 631 for example, the communication system of the above-described embodiment or the like is applied.
  • the vehicle outside information detection unit 640 detects information outside the vehicle.
  • An imaging unit 641 and an outside information detection unit 642 are connected to the outside information detection unit 640.
  • the imaging unit 641 captures an image outside the vehicle, and includes, for example, a ToF (Time Of Flight) camera, a stereo camera, a monocular camera, an infrared camera, and the like.
  • the vehicle outside information detection unit 642 detects information outside the vehicle, and includes, for example, a sensor that detects weather and weather, a sensor that detects other vehicles around the vehicle, obstacles, pedestrians, and the like. It is composed.
  • the vehicle outside information detection unit 640 recognizes, for example, weather, weather, road surface conditions, and the like based on the image obtained by the imaging unit 641 and the information detected by the vehicle outside information detection unit 642, and other information around the vehicle.
  • An object such as a vehicle, an obstacle, a pedestrian, a sign or a character on a road surface is detected, or a distance between them is detected.
  • the communication system of the above-described embodiment is applied to the communication system between the outside information detection unit 640 and the imaging unit 641 and the outside information detection unit 642.
  • the in-vehicle information detection unit 650 detects information inside the vehicle.
  • a driver state detection unit 651 is connected to the in-vehicle information detection unit 650.
  • the driver state detection unit 651 detects the state of the driver and includes, for example, a camera, a biosensor, a microphone, and the like.
  • the vehicle interior information detection unit 650 monitors, for example, the degree of fatigue of the driver, the degree of concentration of the driver, whether the driver is asleep or not, based on the information detected by the driver state detection unit 651. It is like that.
  • the communication system of the above-described embodiment is applied to the communication system between the in-vehicle information detection unit 650 and the driver state detection unit 651.
  • the integrated control unit 660 controls the operation of the vehicle control system 600.
  • An operation unit 661, a display unit 662, and an instrument panel 663 are connected to the integrated control unit 660.
  • the operation unit 661 is operated by a passenger, and includes, for example, a touch panel, various buttons, switches, and the like.
  • the display unit 662 displays an image and is configured using, for example, a liquid crystal display panel.
  • the instrument panel 663 displays the state of the vehicle, and includes meters such as a speedometer, various warning lamps, and the like.
  • the communication system between the integrated control unit 660, the operation unit 661, the display unit 662, and the instrument panel 663 for example, the communication system of the above-described embodiment is applied.
  • the transmission apparatus is provided with four output terminals.
  • the present invention is not limited to this, and instead of this, for example, three output terminals may be provided.
  • the transmission device transmits data using signals SIG1, SIG2, and SI3 in operation mode MA, transmits data using signals SIG1P and SIG1N in operation mode MB, and transmits signals SIGA
  • Data can be transmitted using SIGB and SIGC.
  • five or more output terminals may be provided.
  • the transmitter transmits data using the signals SIG1 to SIG6 in the operation mode MA, and signals SIG1P, SIG1N, signals SIG2P, SIG2N in the operation mode MB.
  • data can be transmitted using signals SIG3P and SIG3N, and data can be transmitted using signals SIG1A, SIG1B and SIG1C and signals SIG2A, SIG2B and SIG2C in the operation mode MC.
  • a first sub-driver unit that operates based on a first control signal, and an operation based on a signal selected by a first selection operation of the first control signal and the second control signal.
  • a first driver configured to be capable of setting a voltage at the first output terminal;
  • a control unit that controls the first selection operation.
  • a third sub-driver unit that operates based on a signal selected by a second selection operation of the first control signal and the second control signal, and based on the second control signal
  • a second driver configured to be capable of setting a voltage at the second output terminal.
  • the transmission device has a first operation mode and a second operation mode,
  • the controller is In the first operation mode, the first control signal is selected in the first selection operation, and the second control signal is selected in the second selection operation.
  • apparatus. (4)
  • the output impedance of the first sub-driver unit is lower than the output impedance of the second sub-driver unit,
  • the output impedance of the first sub-driver unit, the output impedance of the second sub-driver unit, the output impedance of the third sub-driver unit, and the output impedance of the fourth sub-driver unit are respectively The transmission device according to any one of (2) to (4), configured to be settable. (6) a first selector unit that performs the first selection operation; The transmission device according to any one of (2) to (5), further including: a second selector unit that performs the second selection operation. (7) The second sub-driver unit further performs the first selection operation, The transmission device according to any one of (2) to (5), wherein the third sub-driver unit further performs the second selection operation.
  • the second sub-driver unit is A fifth sub-driver unit that operates based on the first control signal; A sixth sub-driver unit that operates based on the second control signal, The transmission device according to (7), wherein the control unit controls the first selection operation by enabling one of the fifth sub-driver unit and the sixth sub-driver unit.
  • (10) further comprising a serializer unit that generates the first serial signal, the second serial signal, the third serial signal, and the fourth serial signal;
  • the multiplexer unit is Generating the first signal based on the first serial signal and the third serial signal;
  • Generating the second signal based on an inverted signal of the first serial signal and an inverted signal of the third serial signal;
  • the transmission device according to (9), wherein the fourth signal is generated based on an inverted signal of the second serial signal and an inverted signal of the fourth serial signal.
  • the multiplexer unit includes: When the first signal is generated based on the first serial signal of the first serial signal and the third serial signal, the inverted signal of the first serial signal and the The second signal is generated based on the inverted signal of the first serial signal among the inverted signals of the third serial signal, and the second of the second serial signal and the fourth serial signal is generated.
  • the third signal is generated based on the serial signal of 2 and based on the inverted signal of the second serial signal among the inverted signal of the second serial signal and the inverted signal of the fourth serial signal Generating the fourth signal;
  • the first signal is generated based on the third serial signal of the first serial signal and the third serial signal
  • the inverted signal of the first serial signal and the The second signal is generated based on an inverted signal of the third serial signal among the inverted signals of the third serial signal, and the second of the second serial signal and the fourth serial signal is generated.
  • the third signal is generated based on the serial signal of 4, and the inverted signal of the fourth serial signal among the inverted signal of the second serial signal and the inverted signal of the fourth serial signal is generated.
  • the serializer unit generates the first serial signal by sequentially selecting each bit data included in a parallel signal based on a plurality of clock signals having different phases from each other.
  • a serializer unit that generates a first serial signal, a second serial signal, a third serial signal, and a fourth serial signal
  • a multiplexer unit for generating a first signal, a second signal, a third signal, and a fourth signal
  • the first control signal includes the first serial signal and the third serial signal
  • the second control signal includes the second serial signal and the fourth serial signal
  • the multiplexer unit is The first signal is generated based on the first serial signal and the third serial signal, and the second signal is generated based on the inverted signal of the first serial signal and the inverted signal of the third serial signal.
  • the first selection signal selected by the first selection operation of the inverted signal of the second serial signal and the first serial signal, and the inversion of the fourth serial signal Based on the signal and the second selection signal selected by the first selection operation of the third serial signal, the third signal is generated, an inverted signal of the first serial signal, and The third selection signal selected by the first selection operation of the second serial signals, the inverted signal of the third serial signal, and the first selection of the fourth serial signals Movement Based on the fourth selection signal selected by, generating the fourth signal,
  • the first sub-driver unit operates based on the first signal and the second signal,
  • the transmission device according to any one of (2) to (6), wherein the second sub-driver unit operates based on the third signal and the fourth signal.
  • the multiplexer unit includes: When the first signal is generated based on the first serial signal of the first serial signal and the third serial signal, the inverted signal of the first serial signal and the The second signal is generated based on the inverted signal of the first serial signal among the inverted signals of the third serial signal, and the first of the first selection signal and the second selection signal is generated.
  • the multiplexer unit further inverts the signal selected by the second selection operation of the inverted signal of the first serial signal and the second serial signal and the inverted signal of the third serial signal.
  • a fifth signal is generated based on the signal and the signal selected by the second selection operation of the fourth serial signal, and an inverted signal of the second serial signal and the first serial signal are generated. Based on the signal selected by the second selection operation of the signals, the inverted signal of the fourth serial signal, and the signal selected by the second selection operation of the third serial signal.
  • the sixth signal is generated, the seventh signal is generated based on the second serial signal and the fourth serial signal, the inverted signal of the second serial signal, and the fourth signal Generating a eighth signal based on the inverted signal of the serial signal,
  • the third sub-driver unit operates based on the fifth signal and the sixth signal,
  • a seventh sub-driver unit that operates based on a third control signal, and an operation based on a signal selected by a third selection operation of the third control signal and the fourth control signal
  • a third driver configured to be capable of setting a voltage at the third output terminal.
  • the transmission device includes: a first operation mode in which communication is performed using a single-phase signal; a second operation mode in which communication is performed using a differential signal; a first voltage level; A third operating mode for communicating using a signal having three voltage levels including a voltage level and a third voltage level between the first voltage level and the second voltage level;
  • the controller is In the first operation mode and the third operation mode, the first control signal is selected in the first selection operation, the second control signal is selected in the second selection operation, and Selecting the third control signal in a third selection operation; In the second operation mode, the second control signal is selected in the first selection operation, the first control signal is selected in the second selection operation, and the second selection signal is selected in the third selection operation.
  • the transmission device wherein the fourth control signal is selected.
  • the first sub-driver unit includes a first switch provided on a path from a first power source to the first output terminal, and a second power source to the first output terminal. A second switch provided on the route, The second sub-driver unit includes a third switch provided on a path from the first power source to the first output terminal, and a path from the second power source to the first output terminal. And a fourth switch provided on the top, In the third operation mode, the first driver turns off the first switch, the second switch, the third switch, and the fourth switch in the third operation mode.
  • the transmission device according to (18), wherein a voltage of one output terminal is set to the third voltage level.
  • the first sub-driver unit includes a first switch provided on a path from a first power supply to the first output terminal, and a second power supply to the first output terminal.
  • a second switch provided on the route
  • the second sub-driver unit includes a third switch provided on a path from the first power source to the first output terminal, and a path from the second power source to the first output terminal.
  • a fourth switch provided on the top, In the third operation mode, the first driver turns on one of the first switch and the third switch and turns off the other of the second switch and the second switch.
  • a multiplexer unit that generates a first signal, a second signal, a third signal, a fourth signal, a fifth signal, a sixth signal, a seventh signal, and an eighth signal Prepared,
  • the first control signal includes the first signal and the second signal
  • the second control signal includes the third signal and the fourth signal
  • the third control signal includes the fifth signal and the sixth signal
  • the transmission device according to any one of (18) to (10), wherein the fourth control signal includes the seventh signal and the eighth signal.
  • the first driver may When the first signal and the second signal are different from each other, the voltage of the first output terminal is selectively set to the first voltage level or the second voltage level;
  • a serializer unit that generates eight serial signals including a first serial signal and a second serial signal; In the first operation mode and the second operation mode, the first encoded signal and the second encoded signal are generated based on the first serial signal, and based on the second serial signal.
  • An encoder unit for generating a third encoded signal and a fourth encoded signal The multiplexer unit generates the first signal based on the first encoded signal and the third encoded signal, and generates the second signal based on the second encoded signal and the fourth encoded signal.
  • the transmitter according to (21) or (22).
  • the encoder unit performs the first encoding signal and the second encoding based on two signals including the first serial signal among the eight serial signals.
  • the third encoded signal and the fourth encoded signal are generated based on two signals of the eight serial signals including the second serial signal.
  • the multiplexer unit includes: In the case where the first signal is generated based on the first encoded signal of the first encoded signal and the third encoded signal, the second encoded signal and the fourth encoded signal Generating the second signal based on the second encoded signal of the encoded signals; When the first signal is generated based on the third encoded signal among the first encoded signal and the third encoded signal, the second encoded signal and the fourth encoded signal.
  • the transmission device according to (23) or (24), wherein the second signal is generated based on the fourth encoded signal of the encoded signals.
  • the first serial signal includes a first sub-signal and a second sub-signal
  • the second serial signal includes a third sub-signal and a fourth sub-signal
  • the encoder unit generates the first encoded signal and the second encoded signal based on the first sub signal and the second sub signal, and also generates the third sub signal and the fourth sub signal.
  • the transmission device according to (23) or (25), wherein the third encoded signal and the fourth encoded signal are generated based on the sub-signal.
  • the serializer unit generates the first sub signal and the second sub signal based on the first parallel signal and the second parallel signal, In the first operation mode and the second operation mode, the first parallel signal and the second parallel signal constitute a differential parallel signal, and the first sub signal and the second sub signal Constitutes the differential signal, The serializer unit sequentially selects each bit data included in the differential parallel signal in the first operation mode and the second operation mode, so that the first sub signal and the second sub signal are selected.
  • the transmission device according to (26), wherein the signal is generated.
  • the serializer unit selects both the first bit data included in the first parallel signal and the second bit data included in the second parallel signal in the third operation mode; When the first bit data and the second bit data are different from each other, based on the first bit data and the second bit data, the first sub-signal and the second sub-signal inverted from each other Sub-signals of When the first bit data and the second bit data are equal to each other, the first sub signal and the second sub signal having a predetermined signal level equal to each other are generated. Transmitter.
  • Second encoded signal First encoded signal, second encoded signal, third encoded signal, fourth encoded signal, fifth encoded signal, sixth encoded signal, seventh encoded signal, and eighth encoded signal
  • An encoder unit for generating a signal The first control signal includes the first encoded signal and the second encoded signal, The second control signal includes the third encoded signal and the fourth encoded signal, The third control signal includes the fifth encoded signal and the sixth encoded signal,
  • the transmission device according to any one of (18) to (20), wherein the fourth control signal includes the seventh encoded signal and the eighth encoded signal.
  • a multiplexer unit that generates eight signals including the first signal and the second signal;
  • the encoder unit is In the first operation mode and the second operation mode, the first encoded signal is generated based on the first signal and the second encoded signal is generated based on the second signal.
  • the first encoded signal is generated based on two signals including the first signal among the eight signals, and the second of the eight signals is generated.
  • the transmission device according to (29), wherein the second encoded signal is generated based on two signals including the first signal.
  • (31) a multiplexer unit that generates eight signals including the first signal and the second signal;
  • the transmission device according to (29), wherein the encoder unit generates the first encoded signal and the second encoded signal based on the first signal and the second signal.
  • the transmitting device (31), wherein: (33) preparing a first control signal and a second control signal; The first sub-driver unit is operated based on the first control signal, and the first sub-driver unit is operated based on a signal selected by a first selection operation of the first control signal and the second control signal.
  • a transmission device; A receiver and The transmitter is A first sub-driver section that operates based on a first control signal, and a second that operates based on a signal selected by a first selection operation of the first control signal and the second control signal.
  • a first driver configured to be capable of setting a voltage at the first output terminal; And a control unit that controls the first selection operation.

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Abstract

本開示の送信装置は、第１の制御信号に基づいて動作する第１のサブドライバ部と、第１の制御信号および第２の制御信号のうちの第１の選択動作により選択された信号に基づいて動作する第２のサブドライバ部とを有し、第１の出力端子における電圧を設定可能に構成された第１のドライバと、第１の選択動作を制御する制御部とを備える。

Description

送信装置、送信方法、および通信システム
　本開示は、信号を送信する送信装置、そのような送信装置において用いられる送信方法、およびそのような送信装置を備えた通信システムに関する。
　近年の電子機器の高機能化および多機能化に伴い、電子機器には、半導体チップ、センサ、表示デバイスなどの様々なデバイスが搭載される。これらのデバイス間では、多くのデータのやり取りが行われ、そのデータ量は、電子機器の高機能化および多機能化に応じて多くなってきている。そこで、しばしば、例えば数Ｇｂｐｓでデータを送受信可能な高速インタフェースを用いて、データのやりとりが行われる。
　このような通信システムでは、しばしば、単相信号や、差動信号を用いて、データのやり取りが行われる。また、複数の電圧レベルを有する信号を用いてデータのやり取りを行う通信システムもある。例えば、特許文献１，２には、３つの電圧レベルを利用してデータのやりとりを行う通信システムが開示されている。
特表２０１１－５１７１５９号公報 特表２０１０－５２０７１５号公報
　ところで、電子機器には、しばしば、様々なベンダーから供給されたデバイスが搭載される。そのようなデバイスは、互いに異なるインタフェースを有することがある。よって、このようなデバイスとデータのやりとりを行うデバイスは、様々なインタフェースを実現することができることが望まれる。
　様々なインタフェースを実現することができる送信装置、送信方法、および通信システムを提供することが望ましい。
　本開示の一実施の形態における送信装置は、第１のドライバと、制御部とを備えている。第１のドライバは、第１の制御信号に基づいて動作する第１のサブドライバ部と、第１の制御信号および第２の制御信号のうちの第１の選択動作により選択された信号に基づいて動作する第２のサブドライバ部とを有し、第１の出力端子における電圧を設定可能に構成されたものである。制御部は、第１の選択動作を制御するものである。
　本開示の一実施の形態における送信方法は、第１の制御信号および第２の制御信号を準備し、第１の制御信号に基づいて第１のサブドライバ部を動作させるとともに、第１の制御信号および第２の制御信号のうちの第１の選択動作により選択された信号に基づいて第２のサブドライバ部を動作させることにより、第１の出力端子における電圧を設定する送信方法。
　本開示の一実施の形態における通信システムは、送信装置と、受信装置とを備えている。送信装置は、第１のドライバと、制御部とを含んでいる。第１のドライバは、第１の制御信号に基づいて動作する第１のサブドライバ部と、第１の制御信号および第２の制御信号のうちの第１の選択動作により選択された信号に基づいて動作する第２のサブドライバ部とを有し、第１の出力端子における電圧を設定可能に構成されたものである。制御部は、第１の選択動作を制御するものである。
　本開示の一実施の形態における送信装置、送信方法、および通信システムでは、第１の制御信号および第２の制御信号のうちの一方が第１の選択動作により選択される。そして、第１の制御信号に基づいて第１のサブドライバ部が動作し、第１の制御信号および第２の制御信号のうちの第１の選択動作により選択された信号に基づいて第２のサブドライバ部が動作することにより、第１の出力端子における電圧が設定される。
　本開示の一実施の形態における送信装置、送信方法、および通信システムによれば、第１のサブドライバ部が第１の制御信号に基づいて動作し、第２のサブドライバ部が、第１の制御信号および第２の制御信号のうちの第１の選択動作により選択された信号に基づいて動作するようにしたので、様々なインタフェースを実現することができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
本開示の第１の実施の形態に係る送信装置を適用した通信システムの一構成例を表すブロック図である。 第１の実施の形態に係る送信装置を適用した他の通信システムの一構成例を表すブロック図である。 第１の実施の形態に係る送信部の一構成例を表すブロック図である。 図２に示したシリアライザの一構成例を表す回路図である。 図２に示したシリアライザの一動作例を表すタイミング波形図である。 図２に示したシリアライザの一動作例を表す他のタイミング波形図である。 図２に示したマルチプレクサの一動作例を表すタイミング波形図である。 図２に示したマルチプレクサの他の動作例を表すタイミング波形図である。 図２に示したドライバの一構成例を表す回路図である。 図１Ａに示した受信部の一構成例を表す回路図である。 図１Ｂに示した受信部の一構成例を表す回路図である。 図２に示した送信部の一動作例を表す説明図である。 図２に示した送信部の他の動作例を表す説明図である。 図２に示した送信部の他の動作例を表す説明図である。 図２に示した送信部の他の動作例を表す説明図である。 図２に示した送信部の他の動作例を表す説明図である。 図２に示した送信部の一動作例を表すタイミング波形図である。 比較例に係る送信部の一構成例を表すブロック図である。 図１７に示した送信部の一動作例を表す説明図である。 図１７に示した送信部の他の動作例を表す説明図である。 比較例に係る他の送信部の一構成例を表すブロック図である。 図２０に示した送信部の一動作例を表す説明図である。 図２０に示した送信部の他の動作例を表す説明図である。 変形例に係るシリアライザの一構成例を表す回路図である。 他の変形例に係るシリアライザの一構成例を表す回路図である。 図２４に示したシリアライザの一動作例を表すタイミング波形図である。 他の変形例に係るシリアライザの一動作例を表すタイミング波形図である。 他の変形例に係るシリアライザの一構成例を表す回路図である。 図２７に示したシリアライザの一動作例を表すタイミング波形図である。 他の変形例に係る送信部の一構成例を表すブロック図である。 図２９に示したドライバの一構成例を表す回路図である。 図２９に示した他のドライバの一構成例を表す回路図である。 図２９に示した送信部の一動作例を表す説明図である。 図２９に示した送信部の他の動作例を表す説明図である。 他の変形例に係る送信部の一構成例を表すブロック図である。 図３４に示した送信部の一動作例を表す説明図である。 図３４に示した送信部の他の動作例を表す説明図である。 第２の実施の形態に係る送信装置を適用した通信システムの一構成例を表すブロック図である。 第２の実施の形態に係る送信装置を適用した他の通信システムの一構成例を表すブロック図である。 第２の実施の形態に係る送信装置を適用した他の通信システムの一構成例を表すブロック図である。 図３７Ｃに示した通信システムにおいて用いられる信号の一例を表す説明図である。 第２の実施の形態に係る送信部の一構成例を表すブロック図である。 図３９に示した送信回路部の一構成例を表すブロック図である。 図３９に示した他の送信回路部の一構成例を表すブロック図である。 図４０Ａ，４０Ｂに示した送信回路部における信号経路の一例を表す説明図である。 図４０Ａ，４０Ｂに示したエンコーダの一構成例を表す回路図である。 図４２に示したエンコーダの一動作例を表す真理値表である。 他のエンコーダの一構成例を表す回路図である。 図３７Ｃに示した受信部の一構成例を表す回路図である。 図４５に示した受信部の一動作例を表す説明図である。 図４０Ａに示した送信回路部の一動作例を表す説明図である。 図４０Ｂに示した他の送信回路部の一動作例を表す説明図である。 図４０Ａ，４０Ｂに示した送信回路部の一動作例を表す表である。 図４０Ａに示した送信回路部の他の動作例を表す説明図である。 図４０Ｂに示した他の送信回路部の他の動作例を表す説明図である。 変形例に係る送信回路部の一構成例を表すブロック図である。 変形例に係る他の送信回路部の一構成例を表すブロック図である。 図５０Ａ，５０Ｂに示した送信回路部における信号経路の一例を表す説明図である。 図５０Ａ，５０Ｂに示したエンコーダの一構成例を表す回路図である。 図５２に示したエンコーダの一動作例を表す真理値表である。 他のエンコーダの一構成例を表す回路図である。 他の変形例に係る送信部の一構成例を表すブロック図である。 図５５に示した送信回路部の一構成例を表すブロック図である。 図５５に示した他の送信回路部の一構成例を表すブロック図である。 図５６Ａ，５６Ｂに示したシリアライザの一構成例を表す回路図である。 図５６Ａ，５６Ｂに示した送信回路部における信号経路の一例を表す説明図である。 他の変形例に係る送信回路部の一構成例を表すブロック図である。 他の変形例に係る他の送信回路部の一構成例を表すブロック図である。 第３の実施の形態に係る送信回路部の一構成例を表すブロック図である。 第３の実施の形態に係る他の送信回路部の一構成例を表すブロック図である。 図６０Ａ，６０Ｂに示したドライバの一構成例を表す回路図である。 図６０Ａに示した送信回路部の一動作例を表す説明図である。 図６０Ａに示した送信回路部の他の動作例を表す説明図である。 図６０Ａに示した送信回路部の他の動作例を表す説明図である。 図６０Ｂに示した送信回路部の他の動作例を表す説明図である。 変形例に係る送信回路部の一構成例を表すブロック図である。 変形例に係る他の送信回路部の一構成例を表すブロック図である。 図６５Ａに示した送信回路部の一動作例を表す説明図である。 図６５Ａに示した送信回路部の他の動作例を表す説明図である。 図６５Ａに示した送信回路部の他の動作例を表す説明図である。 図６５Ｂに示した送信回路部の他の動作例を表す説明図である。 他の変形例に係る送信回路部の一構成例を表すブロック図である。 他の変形例に係る他の送信回路部の一構成例を表すブロック図である。 他の変形例に係る送信回路部の一構成例を表すブロック図である。 他の変形例に係る他の送信回路部の一構成例を表すブロック図である。 他の変形例に係る送信回路部の一構成例を表すブロック図である。 他の変形例に係る他の送信回路部の一構成例を表すブロック図である。 実施の形態に係る送信装置が適用されたスマートフォンの外観構成を表す斜視図である。 実施の形態に係る送信装置が適用されたアプリケーションプロセッサの一構成例を表すブロック図である。 実施の形態に係る送信装置が適用されたイメージセンサの一構成例を表すブロック図である。 一実施の形態に係る通信システムが適用された車両制御システムの一構成例を表すブロック図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．第３の実施の形態
４．適用例
＜１．第１の実施の形態＞
［構成例］
　図１Ａ，１Ｂは、第１の実施の形態に係る送信装置（送信装置１０）が適用された通信システムの一構成例を表すものであり、図１Ａは通信システム１Ａを示し、図１Ｂは通信システム１Ｂを示す。通信システム１Ａは、単相信号を用いて通信を行うものであり、通信システム１Ｂは、差動信号を用いて通信を行うものである。
　通信システム１Ａは、図１Ａに示したように、送信装置１０と、受信装置３０とを備えている。送信装置１０は、２つの出力端子Ｔout１，Ｔout２を有し、受信装置３０は、２つの入力端子Ｔin１，Ｔin２を有している。送信装置１０の出力端子Ｔout１および受信装置３０の入力端子Ｔin１は、線路１０１を介して互いに接続され、送信装置１０の出力端子Ｔout２および受信装置３０の入力端子Ｔin２は、線路１０２を介して互いに接続されている。線路１０１，１０２の特性インピーダンスは、この例では約５０［Ω］である。送信装置１０は、線路１０１を用いて信号ＳＩＧ１を送信し、線路１０２を用いて信号ＳＩＧ２を送信する。信号ＳＩＧ１，ＳＩＧ２は、それぞれ単相信号である。
　通信システム１Ｂは、図１Ｂに示したように、送信装置１０と、受信装置４０とを備えている。受信装置４０は、２つの入力端子ＴinＰ，ＴinＮを有している。送信装置１０の出力端子Ｔout１および受信装置４０の入力端子ＴinＰは、線路１１１を介して互いに接続され、送信装置１０の出力端子Ｔout２および受信装置４０の入力端子ＴinＮは、線路１１２を介して互いに接続されている。線路１１１，１１２の特性インピーダンスは、この例では約５０［Ω］である。送信装置１０は、線路１１１を用いて信号ＳＩＧＰを送信し、線路１１２を用いて信号ＳＩＧＮを送信する。信号ＳＩＧＰ，ＳＩＧＮは、差動信号を構成するものである。通信システム１Ｂでは、送信装置１０は、後述するように、いわゆるエンファシス動作（プリエンファシス、デエンファシス）を行うことにより信号ＳＩＧＰ，ＳＩＧＮを送信するようになっている。
　送信装置１０は、２つの動作モードＭＡ，ＭＢを有している。送信装置１０は、通信システム１Ａに適用される場合には、動作モードＭＡ（単相モード）で動作し、通信システム１Ｂに適用される場合には、動作モードＭＢ（差動モード）で動作するようになっている。
（送信装置１０）
　送信装置１０は、図１Ａ，１Ｂに示したように、処理部１１と、送信部１２とを有している。
　処理部１１は、所定の処理を行うことにより送信するデータを生成するものである。また、処理部１１は、２つの動作モードＭＡ，ＭＢのうちの１つを選択し、選択された動作モードを、モード信号Ｓmodeを用いて送信部１２に伝える。具体的には、処理部１１は、送信装置１０が通信システム１Ａに適用される場合には、動作モードＭＡ（単相モード）を選択し、モード信号Ｓmodeを用いて、送信部１２に対して、動作モードＭＡで動作すべきことを指示する。また、送信部１２は、送信装置１０が通信システム１Ｂに適用される場合には、動作モードＭＢ（差動モード）を選択し、モード信号Ｓmodeを用いて、送信部１２に対して、動作モードＭＢで動作すべきことを指示するようになっている。
　送信部１２は、モード信号Ｓmodeに基づいて、処理部１１が生成したデータを送信するものである。具体的には、送信部１２は、モード信号Ｓmodeが示す動作モードが動作モードＭＡ（単相モード）である場合には、処理部１１が生成したデータを信号ＳＩＧ１，ＳＩＧ２を用いて送信する。また、送信部１２は、モード信号Ｓmodeが示す動作モードが動作モードＭＢである場合には、処理部１１が生成したデータを信号ＳＩＧＰ，ＳＩＧＮを用いて送信するようになっている。
　図２は、送信部１２の一構成例を表すものである。送信部１２は、４つのシリアライザ２１（シリアライザ２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ）と、４つのマルチプレクサ（ＭＵＸ）２２（マルチプレクサ２２Ａ，２２Ｂ，２２Ｃ，２２Ｄ）と、４つのセレクタ（ＳＥＬ）２３（セレクタ２３Ａ，２３Ｂ，２３Ｃ，２３Ｄ）と、２つのドライバ２４（ドライバ２４Ａ，２４Ｂ）と、制御部２５とを有している。
　シリアライザ２１Ａは、クロック信号Ｐ０，Ｐ２，Ｐ４，Ｐ６に基づいて、信号ＤＩ１０，ＤＩ１２，ＤＩ１４，ＤＩ１６をシリアライズすることにより、信号Ｓ２１ＡＰ，Ｓ２１ＡＮを生成するものである。信号Ｓ２１ＡＰ，Ｓ２１ＡＮは、互いに反転した信号である。同様に、シリアライザ２１Ｂは、クロック信号Ｐ０，Ｐ２，Ｐ４，Ｐ６に基づいて、信号ＤＩ２０，ＤＩ２２，ＤＩ２４，ＤＩ２６をシリアライズすることにより、信号Ｓ２１ＢＰ，Ｓ２１ＢＮを生成するものである。信号Ｓ２１ＢＰ，Ｓ２１ＢＮは、互いに反転した信号である。シリアライザ２１Ｃは、クロック信号Ｐ１，Ｐ３，Ｐ５，Ｐ７に基づいて、信号ＤＩ１１，ＤＩ１３，ＤＩ１５，ＤＩ１７をシリアライズすることにより、信号Ｓ２１ＣＰ，Ｓ２１ＣＮを生成するものである。信号Ｓ２１ＣＰ，Ｓ２１ＣＮは、互いに反転した信号である。シリアライザ２１Ｄは、クロック信号Ｐ１，Ｐ３，Ｐ５，Ｐ７に基づいて、信号ＤＩ２１，ＤＩ２３，ＤＩ２５，ＤＩ２７をシリアライズすることにより、信号Ｓ２１ＤＰ，Ｓ２１ＤＮを生成するものである。信号Ｓ２１ＤＰ，Ｓ２１ＤＮは、互いに反転した信号である。
　動作モードＭＡ（単相モード）では、信号ＤＩ１０，ＤＩ１１，ＤＩ１２，ＤＩ１３，ＤＩ１４，ＤＩ１５，ＤＩ１６，ＤＩ１７は、信号ＳＩＧ１を用いて送信され、信号ＤＩ２０，ＤＩ２１，ＤＩ２２，ＤＩ２３，ＤＩ２４，ＤＩ２５，ＤＩ２６，ＤＩ２７は、信号ＳＩＧ２を用いて送信される。
　また、動作モードＭＢ（差動モード）では、信号ＤＩ１０，ＤＩ１１，ＤＩ１２，ＤＩ１３，ＤＩ１４，ＤＩ１５，ＤＩ１６，ＤＩ１７は、信号ＳＩＧＰ，ＳＩＧＮを用いて送信される。また、この動作モードＭＢでは、信号ＤＩ２０，ＤＩ２１，ＤＩ２２，ＤＩ２３，ＤＩ２４，ＤＩ２５，ＤＩ２６，ＤＩ２７は、エンファシス動作を行うために用いられる。この信号ＤＩ２０～ＤＩ２７が示すデータは、後述するように、信号ＤＩ１０～ＤＩ１７が示すデータと１ビット分だけずれるように設定される。
　図３は、シリアライザ２１Ａの一構成例を表すものである。なお、シリアライザ２１Ｂ，２１Ｃ，２１Ｄについても同様である。シリアライザ２１Ａは、いわゆるセレクタ型のシリアライザである。シリアライザ２１Ａは、トランジスタＭ１～Ｍ１２を有している。トランジスタＭ１～Ｍ１０は、ＮチャネルＭＯＳ（Metal Oxide Semiconductor）型のＦＥＴ（Field Effect Transistor）であり、トランジスタＭ１１，Ｍ１２は、ＰチャネルＭＯＳ型のＦＥＴである。信号ＤＩ１０は、互いに反転した信号ＤＩ１０Ｐ，ＤＩ１０Ｎを含んでおり、信号ＤＩ１２は、互いに反転した信号ＤＩ１２Ｐ，ＤＩ１２Ｎを含んでおり、信号ＤＩ１４は、互いに反転した信号ＤＩ１４Ｐ，ＤＩ１４Ｎを含んでおり、信号ＤＩ１６は、互いに反転した信号ＤＩ１６Ｐ，ＤＩ１６Ｎを含んでいる。
　トランジスタＭ１のソースには信号ＤＩ１０Ｐが供給され、ゲートにはクロック信号Ｐ０が供給され、ドレインはトランジスタＭ３，Ｍ５，Ｍ７のドレインおよびトランジスタＭ９のソースに接続されている。トランジスタＭ２のソースには信号ＤＩ１０Ｎが供給され、ゲートにはクロック信号Ｐ０が供給され、ドレインはトランジスタＭ４，Ｍ６，Ｍ８のドレインおよびトランジスタＭ１０のソースに接続されている。トランジスタＭ３のソースには信号ＤＩ１２Ｐが供給され、ゲートにはクロック信号Ｐ２が供給され、ドレインはトランジスタＭ１，Ｍ５，Ｍ７のドレインおよびトランジスタＭ９のソースに接続されている。トランジスタＭ４のソースには信号ＤＩ１２Ｎが供給され、ゲートにはクロック信号Ｐ２が供給され、ドレインはトランジスタＭ２，Ｍ６，Ｍ８のドレインおよびトランジスタＭ１０のソースに接続されている。トランジスタＭ５のソースには信号ＤＩ１４Ｐが供給され、ゲートにはクロック信号Ｐ４が供給され、ドレインはトランジスタＭ１，Ｍ３，Ｍ７のドレインおよびトランジスタＭ９のソースに接続されている。トランジスタＭ６のソースには信号ＤＩ１４Ｎが供給され、ゲートにはクロック信号Ｐ４が供給され、ドレインはトランジスタＭ２，Ｍ４，Ｍ８のドレインおよびトランジスタＭ１０のソースに接続されている。トランジスタＭ７のソースには信号ＤＩ１６Ｐが供給され、ゲートにはクロック信号Ｐ６が供給され、ドレインはトランジスタＭ１，Ｍ３，Ｍ５のドレインおよびトランジスタＭ９のソースに接続されている。トランジスタＭ８のソースには信号ＤＩ１６Ｎが供給され、ゲートにはクロック信号Ｐ６が供給され、ドレインはトランジスタＭ２，Ｍ４，Ｍ６のドレインおよびトランジスタＭ１０のソースに接続されている。トランジスタＭ９のソースはトランジスタＭ１，Ｍ３，Ｍ５，Ｍ７のドレインに接続され、ゲートには電源電圧ＶＤＤが供給され、ドレインはトランジスタＭ１１のドレインおよびトランジスタＭ１２のゲートに接続されている。トランジスタＭ１０のソースはトランジスタＭ２，Ｍ４，Ｍ６，Ｍ８のドレインに接続され、ゲートには電源電圧ＶＤＤが供給され、ドレインはトランジスタＭ１２のドレインおよびトランジスタＭ１１のゲートに接続されている。トランジスタＭ１１のソースには電源電圧ＶＤＤが供給され、ゲートはトランジスタＭ１０，Ｍ１２のドレインに接続され、ドレインはトランジスタＭ９のドレインおよびトランジスタＭ１２のゲートに接続されている。トランジスタＭ１２のソースには電源電圧ＶＤＤが供給され、ゲートはトランジスタＭ９，Ｍ１１のドレインに接続され、ドレインはトランジスタＭ１０のドレインおよびトランジスタＭ１１のゲートに接続されている。シリアライザ２１Ａは、トランジスタＭ９，Ｍ１１のドレインから信号Ｓ２１ＡＰを出力し、トランジスタＭ１０，Ｍ１２のドレインから信号Ｓ２１ＡＮを出力するようになっている。
　図４（Ａ）～（Ｉ）は、シリアライザ２１Ａの一動作例を表すものであり、（Ａ）～（Ｄ）は信号ＤＩ１０，ＤＩ１２，ＤＩ１４，ＤＩ１６の波形を示し、（Ｅ）～（Ｈ）はクロック信号Ｐ０，Ｐ２，Ｐ４，Ｐ６の波形を示し、（Ｉ）は信号Ｓ２１ＡＰ，Ｓ２１ＡＮの波形を示す。図４（Ｊ）～（Ｒ）は、シリアライザ２１Ｃの一動作例を表すものであり、（Ｊ）～（Ｍ）は信号ＤＩ１１，ＤＩ１３，ＤＩ１５，ＤＩ１７の波形を示し、（Ｎ）～（Ｑ）はクロック信号Ｐ１，Ｐ３，Ｐ５，Ｐ７の波形を示し、（Ｒ）は信号Ｓ２１ＣＰ，Ｓ２１ＣＮの波形を示す。
　この例では、タイミングｔ１１において、信号ＤＩ１０はデータ“Ｄ０（ｎ）”に設定されるとともに、信号ＤＩ１２はデータ“Ｄ２（ｎ）”に設定される（図４（Ａ），（Ｂ））。また、タイミングｔ１２において、信号ＤＩ１１はデータ“Ｄ１（ｎ）”に設定されるとともに、信号ＤＩ１３はデータ“Ｄ３（ｎ）”に設定される（図４（Ｊ），（Ｋ））。タイミングｔ１５において、信号ＤＩ１４はデータ“Ｄ４（ｎ）”に設定されるとともに、信号ＤＩ１６はデータ“Ｄ６（ｎ）”に設定される（図４（Ｃ），（Ｄ））。タイミングｔ１６において、信号ＤＩ１５はデータ“Ｄ５（ｎ）”に設定されるとともに、信号ＤＩ１７はデータ“Ｄ７（ｎ）”に設定される（図４（Ｌ），（Ｍ））。
　クロック信号Ｐ０は、タイミングｔ１３において低レベルから高レベルに遷移し、タイミングｔ１５において、高レベルから低レベルに遷移する（図４（Ｅ））。これにより、シリアライザ２１Ａは、タイミングｔ１３～ｔ１５の期間において、信号ＤＩ１０（データ“Ｄ０（ｎ）”）を選択し、信号Ｓ２１ＡＰ，Ｓ２１ＡＮとして出力する（図４（Ｉ））。クロック信号Ｐ２は、タイミングｔ１５において低レベルから高レベルに遷移し、タイミングｔ１７において、高レベルから低レベルに遷移する（図４（Ｆ））。これにより、シリアライザ２１Ａは、タイミングｔ１５～ｔ１７の期間において、信号ＤＩ１２（データ“Ｄ２（ｎ）”）を選択し、信号Ｓ２１ＡＰ，Ｓ２１ＡＮとして出力する（図４（Ｉ））。クロック信号Ｐ４は、タイミングｔ１７において低レベルから高レベルに遷移し、タイミングｔ１９において、高レベルから低レベルに遷移する（図４（Ｇ））。これにより、シリアライザ２１Ａは、タイミングｔ１７～ｔ１９の期間において、信号ＤＩ１４（データ“Ｄ４（ｎ）”）を選択し、信号Ｓ２１ＡＰ，Ｓ２１ＡＮとして出力する（図４（Ｉ））。クロック信号Ｐ６は、タイミングｔ１９において低レベルから高レベルに遷移し、タイミングｔ２１において、高レベルから低レベルに遷移する（図４（Ｈ））。これにより、シリアライザ２１Ａは、タイミングｔ１９～ｔ２１の期間において、信号ＤＩ１６（データ“Ｄ６（ｎ）”）を選択し、信号Ｓ２１ＡＰ，Ｓ２１ＡＮとして出力する（図４（Ｉ））。
　クロック信号Ｐ１は、タイミングｔ１４において低レベルから高レベルに遷移し、タイミングｔ１６において、高レベルから低レベルに遷移する（図４（Ｎ））。これにより、シリアライザ２１Ｃは、タイミングｔ１４～ｔ１６の期間において、信号ＤＩ１１（データ“Ｄ１（ｎ）”）を選択し、信号Ｓ２１ＣＰ，Ｓ２１ＣＮとして出力する（図４（Ｒ））。クロック信号Ｐ３は、タイミングｔ１６において低レベルから高レベルに遷移し、タイミングｔ１８において、高レベルから低レベルに遷移する（図４（Ｏ））。これにより、シリアライザ２１Ｃは、タイミングｔ１６～ｔ１８の期間において、信号ＤＩ１３（データ“Ｄ３（ｎ）”）を選択し、信号Ｓ２１ＣＰ，Ｓ２１ＣＮとして出力する（図４（Ｒ））。クロック信号Ｐ５は、タイミングｔ１８において低レベルから高レベルに遷移し、タイミングｔ２０において、高レベルから低レベルに遷移する（図４（Ｐ））。これにより、シリアライザ２１Ｃは、タイミングｔ１８～ｔ２０の期間において、信号ＤＩ１５（データ“Ｄ５（ｎ）”）を選択し、信号Ｓ２１ＣＰ，Ｓ２１ＣＮとして出力する（図４（Ｒ））。クロック信号Ｐ７は、タイミングｔ２０において低レベルから高レベルに遷移し、タイミングｔ２２において、高レベルから低レベルに遷移する（図４（Ｑ））。これにより、シリアライザ２１Ｃは、タイミングｔ２０～ｔ２２の期間において、信号ＤＩ１７（データ“Ｄ７（ｎ）”）を選択し、信号Ｓ２１ＣＰ，Ｓ２１ＣＮとして出力する（図４（Ｒ））。
　このようにして、シリアライザ２１Ａは、信号ＤＩ１０，ＤＩ１２，ＤＩ１４，ＤＩ１６をシリアライズすることにより、データ“Ｄ０（ｎ）”，“Ｄ２（ｎ）”，“Ｄ４（ｎ）”，“Ｄ６（ｎ）”をこの順に出力し（図４（Ｉ））、シリアライザ２１Ｃは、信号ＤＩ１１，ＤＩ１３，ＤＩ１５，ＤＩ１７をシリアライズすることにより、データ“Ｄ１（ｎ）”，“Ｄ３（ｎ）”，“Ｄ５（ｎ）”，“Ｄ７（ｎ）”をこの順に出力する（図４（Ｒ））。同様に、シリアライザ２１Ｂは、信号ＤＩ２０，ＤＩ２２，ＤＩ２４，ＤＩ２６をシリアライズし、シリアライザ２１Ｄは、信号ＤＩ２１，ＤＩ２３，ＤＩ２５，ＤＩ２７をシリアライズする。
　動作モードＭＢ（差動モード）では、信号ＤＩ２０～ＤＩ２７が示すデータは、エンファシス動作のため、以下に示すように、信号ＤＩ１０～ＤＩ１７が示すデータと１ビット分だけずれるように設定される。
　図５（Ａ）～（Ｉ）は、動作モードＭＢにおけるシリアライザ２１Ｂの一動作例を表すものであり、図５（Ｊ）～（Ｒ）は、動作モードＭＢにおけるシリアライザ２１Ｄの一動作例を表すものである。
　この例では、タイミングｔ１１において、信号ＤＩ２０はデータ“Ｄ７（ｎ－１）”に設定されるとともに、信号ＤＩ２２はデータ“Ｄ１（ｎ）”に設定される（図５（Ａ），（Ｂ））。ここで、データ“Ｄ７（ｎ－１）”は、データ“Ｄ０（ｎ）”～“Ｄ７（ｎ）”の一つ前のデータ“Ｄ０（ｎ－１）”～“Ｄ７（ｎ－１）”に含まれるものである。また、タイミングｔ１２において、信号ＤＩ２１はデータ“Ｄ０（ｎ）”に設定されるとともに、信号ＤＩ２３はデータ“Ｄ２（ｎ）”に設定される（図５（Ｊ），（Ｋ））。タイミングｔ１５において、信号ＤＩ２４はデータ“Ｄ３（ｎ）”に設定されるとともに、信号ＤＩ２６はデータ“Ｄ５（ｎ）”に設定される（図５（Ｃ），（Ｄ））。タイミングｔ１６において、信号ＤＩ２５はデータ“Ｄ４（ｎ）”に設定されるとともに、信号ＤＩ２７はデータ“Ｄ６（ｎ）”に設定される（図５（Ｌ），（Ｍ））。
　これにより、シリアライザ２１Ｂは、信号ＤＩ２０，ＤＩ２２，ＤＩ２４，ＤＩ２６をシリアライズすることにより、データ“Ｄ７（ｎ－１）”，“Ｄ１（ｎ）”，“Ｄ３（ｎ）”，“Ｄ５（ｎ）”をこの順に出力し（図５（Ｉ））、シリアライザ２１Ｄは、信号ＤＩ２１，ＤＩ２３，ＤＩ２５，ＤＩ２７をシリアライズすることにより、“Ｄ０（ｎ）”，“Ｄ２（ｎ）”，“Ｄ４（ｎ）”，“Ｄ６（ｎ）”をこの順に出力するようになっている（図５（Ｒ））。
　マルチプレクサ２２Ａ（図２）は、クロック信号ＣＬＫに基づいて、信号Ｓ２１ＡＰ，Ｓ２１ＣＰのうちの一方を交互に選択し、選択された信号を信号Ｓ２２Ａとして出力するものである。マルチプレクサ２２Ｂは、クロック信号ＣＬＫに基づいて、信号Ｓ２１ＡＮ，Ｓ２１ＣＮのうちの一方を交互に選択し、選択された信号を信号Ｓ２２Ｂとして出力するものである。マルチプレクサ２２Ｃは、クロック信号ＣＬＫに基づいて、信号Ｓ２１ＢＰ，Ｓ２１ＤＰのうちの一方を交互に選択し、選択された信号を信号Ｓ２２Ｃとして出力するものである。マルチプレクサ２２Ｄは、クロック信号ＣＬＫに基づいて、信号Ｓ２１ＢＮ，Ｓ２１ＤＮのうちの一方を交互に選択し、選択された信号を信号Ｓ２２Ｄとして出力するものである。
　図６は、マルチプレクサ２２Ａの一動作例を表すものであり、（Ａ）は信号Ｓ２１ＡＰの波形を示し、（Ｂ）は信号Ｓ２１ＣＰの波形を示し、（Ｃ）はクロック信号ＣＬＫの波形を示し、（Ｄ）は信号Ｓ２２Ａの波形を示す。
　信号Ｓ２１ＡＰは、タイミングｔ１３～ｔ１５の期間においてデータ“Ｄ０（ｎ）”に設定され、タイミングｔ１５～ｔ１７の期間においてデータ“Ｄ２（ｎ）”に設定され、タイミングｔ１７～ｔ１９の期間においてデータ“Ｄ４（ｎ）”に設定され、タイミングｔ１９～ｔ２１の期間においてデータ“Ｄ６（ｎ）”に設定される（図６（Ａ））。また、信号Ｓ２１ＣＰは、タイミングｔ１４～ｔ１６の期間においてデータ“Ｄ１（ｎ）”に設定され、タイミングｔ１６～ｔ１８の期間においてデータ“Ｄ３（ｎ）”に設定され、タイミングｔ１８～ｔ２０の期間においてデータ“Ｄ５（ｎ）”に設定され、タイミングｔ２０～ｔ２２の期間においてデータ“Ｄ７（ｎ）”に設定される（図６（Ｂ））。
　マルチプレクサ２２Ａは、クロック信号ＣＬＫが高レベルである期間において信号Ｓ２１ＡＰを選択し、クロック信号ＣＬＫが低レベルである期間において信号Ｓ２１ＣＰを選択する。具体的には、マルチプレクサ２２Ａは、タイミングｔ３１～ｔ３２の期間において、信号Ｓ２１ＡＰ（データ“Ｄ０（ｎ）”）を選択し、タイミングｔ３２～ｔ３３の期間において、信号Ｓ２１ＣＰ（データ“Ｄ１（ｎ）”）を選択し、タイミングｔ３３～ｔ３４の期間において、信号Ｓ２１ＡＰ（データ“Ｄ２（ｎ）”）を選択し、タイミングｔ３４～ｔ３５の期間において、信号Ｓ２１ＣＰ（データ“Ｄ３（ｎ）”）を選択し、タイミングｔ３５～ｔ３６の期間において、信号Ｓ２１ＡＰ（データ“Ｄ４（ｎ）”）を選択し、タイミングｔ３６～ｔ３７の期間において、信号Ｓ２１ＣＰ（データ“Ｄ５（ｎ）”）を選択し、タイミングｔ３７～ｔ３８の期間において、信号Ｓ２１ＡＰ（データ“Ｄ６（ｎ）”）を選択し、タイミングｔ３８～ｔ３９の期間において、信号Ｓ２１ＣＰ（データ“Ｄ７（ｎ）”）を選択する。これにより、マルチプレクサ２２Ａは、図６（Ｄ）に示したように、データ“Ｄ０（ｎ）”，“Ｄ１（ｎ）”，“Ｄ２（ｎ）”，“Ｄ３（ｎ）”，“Ｄ４（ｎ）”，“Ｄ５（ｎ）”，“Ｄ６（ｎ）”，“Ｄ７（ｎ）”をこの順に出力するようになっている。
　このように、マルチプレクサ２２Ａは、クロック信号ＣＬＫが高レベルである期間において信号Ｓ２１ＡＰを選択し、クロック信号ＣＬＫが低レベルである期間において信号Ｓ２１ＣＰを選択する。また、マルチプレクサ２２Ｂは、クロック信号ＣＬＫが高レベルである期間において信号Ｓ２１ＡＮを選択し、クロック信号ＣＬＫが低レベルである期間において信号Ｓ２１ＣＮを選択する。上述したように、信号Ｓ２１ＡＰ，Ｓ２１ＡＮは互いに反転した信号であり、信号Ｓ２１ＣＰ，Ｓ２１ＣＮは互いに反転した信号であるので、マルチプレクサ２２Ａの出力信号Ｓ２２Ａおよびマルチプレクサ２２Ｂの出力信号Ｓ２２Ｂは、互いに反転した信号になる。
　同様に、マルチプレクサ２２Ｃは、クロック信号ＣＬＫが高レベルである期間において信号Ｓ２１ＢＰを選択し、クロック信号ＣＬＫが低レベルである期間において信号Ｓ２１ＤＰを選択する。また、マルチプレクサ２２Ｄは、クロック信号ＣＬＫが高レベルである期間において信号Ｓ２１ＢＮを選択し、クロック信号ＣＬＫが低レベルである期間において信号Ｓ２１ＤＮを選択する。上述したように、信号Ｓ２１ＢＰ，Ｓ２１ＢＮは互いに反転した信号であり、信号Ｓ２１ＤＰ，Ｓ２１ＤＮは互いに反転した信号であるので、マルチプレクサ２２Ｃの出力信号Ｓ２２Ｃおよびマルチプレクサ２２Ｄの出力信号Ｓ２２Ｄは、互いに反転した信号になる。
　図７は、動作モードＭＢにおけるマルチプレクサ２２Ａ，２２Ｃの一動作例を表すものであり、（Ａ）は信号Ｓ２１ＡＰの波形を示し、（Ｂ）は信号Ｓ２１ＣＰの波形を示し、（Ｃ）は信号Ｓ２１ＢＰの波形を示し、（Ｄ）は信号Ｓ２１ＤＰの波形を示し、（Ｅ）はクロック信号ＣＬＫの波形を示し、（Ｆ）は信号Ｓ２２Ａの波形を示し、（Ｇ）は信号Ｓ２２Ｃの波形を示す。マルチプレクサ２２Ａの動作については、図６の場合と同様である。
　信号Ｓ２１ＢＰは、タイミングｔ１３～ｔ１５の期間においてデータ“Ｄ７（ｎ－１）”に設定され、タイミングｔ１５～ｔ１７の期間においてデータ“Ｄ１（ｎ）”に設定され、タイミングｔ１７～ｔ１９の期間においてデータ“Ｄ３（ｎ）”に設定され、タイミングｔ１９～ｔ２１の期間においてデータ“Ｄ５（ｎ）”に設定される（図７（Ｃ））。また、信号Ｓ２１ＤＰは、タイミングｔ１４～ｔ１６の期間においてデータ“Ｄ０（ｎ）”に設定され、タイミングｔ１６～ｔ１８の期間においてデータ“Ｄ２（ｎ）”に設定され、タイミングｔ１８～ｔ２０の期間においてデータ“Ｄ４（ｎ）”に設定され、タイミングｔ２０～ｔ２２の期間においてデータ“Ｄ６（ｎ）”に設定される（図７（Ｄ））。
　マルチプレクサ２２Ｃは、クロック信号ＣＬＫが高レベルである期間において信号Ｓ２１ＢＰを選択し、クロック信号ＣＬＫが低レベルである期間において信号Ｓ２１ＤＰを選択する。これにより、マルチプレクサ２２Ｃは、図７（Ｇ）に示したように、データ“Ｄ７（ｎ－１）”，“Ｄ０（ｎ）”，“Ｄ１（ｎ）”，“Ｄ２（ｎ）”，“Ｄ３（ｎ）”，“Ｄ４（ｎ）”，“Ｄ５（ｎ）”，“Ｄ６（ｎ）”をこの順に出力するようになっている。
　セレクタ２３Ａ（図２）は、信号Ｓselに基づいて、動作モードが動作モードＭＡ（単相モード）である場合には信号Ｓ２２Ａを選択し、動作モードが動作モードＭＢ（差動モード）である場合には信号Ｓ２２Ｄを選択し、選択された信号を信号Ｓ２３Ａとして出力するものである。セレクタ２３Ｂは、信号Ｓselに基づいて、動作モードが動作モードＭＡである場合には信号Ｓ２２Ｂを選択し、動作モードが動作モードＭＢである場合には信号Ｓ２２Ｃを選択し、選択された信号を信号Ｓ２３Ｂとして出力するものである。セレクタ２３Ｃは、信号Ｓselに基づいて、動作モードが動作モードＭＡである場合には信号Ｓ２２Ｃを選択し、動作モードが動作モードＭＢである場合には信号Ｓ２２Ｂを選択し、選択された信号を信号Ｓ２３Ｃとして出力するものである。セレクタ２３Ｄは、信号Ｓselに基づいて、動作モードが動作モードＭＡである場合には信号Ｓ２２Ｄを選択し、動作モードが動作モードＭＢである場合には信号Ｓ２２Ａを選択し、選択された信号を信号Ｓ２３Ｄとして出力するものである。
　ドライバ２４Ａは、信号Ｓ２２Ａ，Ｓ２２Ｂ，Ｓ２３Ａ，Ｓ２３Ｂおよび信号ＣＴＬに基づいて、出力端子Ｔout１における電圧を設定するものである。ドライバ２４Ｂは、信号Ｓ２３Ｃ，Ｓ２３Ｄ，Ｓ２２Ｃ，Ｓ２２Ｄおよび信号ＣＴＬに基づいて、出力端子Ｔout２における電圧を設定するものである。
　図８は、ドライバ２４Ａ，２４Ｂの一構成例を表すものである。なお、この図８では、セレクタ２３Ａ～２３Ｄをも描いている。ドライバ２４Ａは、Ｍ個のサブドライバＡＡ（サブドライバＡＡ１～ＡＡＭ）と、Ｎ個のサブドライバＡＢ（サブドライバＡＢ１～ＡＢＮ）とを有している。ドライバ２４Ｂは、Ｍ個のサブドライバＢＡ（サブドライバＢＡ１～ＢＡＭ）と、Ｎ個のサブドライバＢＢ（サブドライバＢＢ１～ＢＢＮ）とを有している。“Ｍ”および“Ｎ”は、信号ＣＴＬにより変更可能に構成されている。
　サブドライバＡＡ１～ＡＡＭ，ＡＢ１～ＡＢＮ，ＢＡ１～ＢＡＭ，ＢＢ１～ＢＢＮのそれぞれは、抵抗素子９１，９４と、トランジスタ９２，９３とを有している。トランジスタ９２，９３は、ＮチャネルＭＯＳ型のＦＥＴである。なお、図２において、ドライバ２４Ａ，２４Ｂ内に、これらのトランジスタ９２，９３を描いている。また、図２では、抵抗素子９１，９４の図示を省いている。
　以下、ドライバ２４Ａを例に説明する。ドライバ２４ＡのサブドライバＡＡ１～ＡＡＭのそれぞれにおいて、抵抗素子９１の一端には電圧Ｖ１が供給され、他端はトランジスタ９２のドレインに接続されている。トランジスタ９２のゲートには信号Ｓ２２Ａが供給され、ドレインは抵抗素子９１の他端に接続され、ソースはトランジスタ９３のドレインに接続されるとともに出力端子Ｔout１に接続されている。トランジスタ９３のゲートには信号Ｓ２２Ｂが供給され、ドレインはトランジスタ９２のソースに接続されるとともに出力端子Ｔout１に接続され、ソースは抵抗素子９４の一端に接続されている。抵抗素子９４の一端はトランジスタ９３のソースに接続され、他端は接地されている。
　ドライバ２４ＡのサブドライバＡＢ１～ＡＢＮのそれぞれにおいて、抵抗素子９１の一端には電圧Ｖ１が供給され、他端はトランジスタ９２のドレインに接続されている。トランジスタ９２のゲートには信号Ｓ２３Ａが供給され、ドレインは抵抗素子９１の他端に接続され、ソースはトランジスタ９３のドレインに接続されるとともに出力端子Ｔout１に接続されている。トランジスタ９３のゲートには信号Ｓ２３Ｂが供給され、ドレインはトランジスタ９２のソースに接続されるとともに出力端子Ｔout１に接続され、ソースは抵抗素子９４の一端に接続されている。抵抗素子９４の一端はトランジスタ９３のソースに接続され、他端は接地されている。
　ドライバ２４ＡのサブドライバＡＡ１～ＡＡＭ，ＡＢ１～ＡＢＮのそれぞれにおいて、抵抗素子９１の抵抗値と、トランジスタ９２のオン状態における抵抗値との和は、この例では“５０×（Ｍ＋Ｎ）”［Ω］である。同様に、トランジスタ９３のオン状態における抵抗値と、抵抗素子９４の抵抗値との和は、この例では“５０×（Ｍ＋Ｎ）”［Ω］である。
　以上、ドライバ２４Ａを例に説明したが、ドライバ２４Ｂについても同様である。ドライバ２４Ｂでは、サブドライバＢＡ１～ＢＡＭのそれぞれにおいて、トランジスタ９２のゲートには信号Ｓ２３Ｃが供給され、ドレインは抵抗素子９１の他端に接続され、ソースはトランジスタ９３のドレインに接続されるとともに出力端子Ｔout２に接続されている。トランジスタ９３のゲートには信号Ｓ２３Ｄが供給され、ドレインはトランジスタ９２のソースに接続されるとともに出力端子Ｔout２に接続され、ソースは抵抗素子９４の一端に接続されている。また、サブドライバＢＢ１～ＢＢＮのそれぞれにおいて、トランジスタ９２のゲートには信号Ｓ２２Ｃが供給され、ドレインは抵抗素子９１の他端に接続され、ソースはトランジスタ９３のドレインに接続されるとともに出力端子Ｔout２に接続されている。トランジスタ９３のゲートには信号Ｓ２２Ｄが供給され、ドレインはトランジスタ９２のソースに接続されるとともに出力端子Ｔout２に接続され、ソースは抵抗素子９４の一端に接続されている。
　この構成により、例えば、動作モードＭＡ（単相モード）において、信号Ｓ２２Ａを高レベルにするとともに、信号Ｓ２２Ｂを低レベルにした場合には、信号Ｓ２３Ａが高レベルになるとともに、信号Ｓ２３Ｂが低レベルになる。よって、ドライバ２４ＡのサブドライバＡＡ１～ＡＡＭ，ＡＢ１～ＡＢＮにおけるトランジスタ９２がオン状態になるとともに、サブドライバＡＡ１～ＡＡＭ，ＡＢ１～ＡＢＮにおけるトランジスタ９３がオフ状態になる。その結果、ドライバ２４Ａは、出力端子Ｔout１における電圧を高レベル電圧ＶＨにするとともに、出力インピーダンスを約５０［Ω］にすることができる。
　また、例えば、動作モードＭＡにおいて、信号Ｓ２２Ｂを高レベルにするとともに、信号Ｓ２２Ａを低レベルにした場合には、信号Ｓ２３Ｂが高レベルになるとともに、信号Ｓ２３Ａが低レベルになる。よって、ドライバ２４ＡのサブドライバＡＡ１～ＡＡＭ，ＡＢ１～ＡＢＮにおけるトランジスタ９３がオン状態になるとともに、サブドライバＡＡ１～ＡＡＭ，ＡＢ１～ＡＢＮにおけるトランジスタ９２がオフ状態になる。その結果、ドライバ２４Ａは、出力端子Ｔout１における電圧を低レベル電圧ＶＬにするとともに、出力インピーダンスを約５０［Ω］にすることができる。
　また、例えば、動作モードＭＢ（差動モード）において、信号Ｓ２２Ａ，Ｓ２２Ｄをともに高レベルにするとともに、信号Ｓ２２Ｂ，Ｓ２２Ｃをともに低レベルにした場合には、信号Ｓ２３Ａ，Ｓ２３Ｄがともに高レベルになるとともに、信号Ｓ２３Ｂ，Ｓ２３Ｃがともに低レベルになる。よって、ドライバ２４Ａでは、サブドライバＡＡ１～ＡＡＭ，ＡＢ１～ＡＢＮにおけるトランジスタ９２がオン状態になるとともに、サブドライバＡＡ１～ＡＡＭ，ＡＢ１～ＡＢＮにおけるトランジスタ９３がオフ状態になる。その結果、ドライバ２４Ａは、出力端子Ｔout１における電圧を高レベル電圧ＶＨにするとともに、出力インピーダンスを約５０［Ω］にすることができる。同様に、ドライバ２４Ｂでは、サブドライバＢＡ１～ＢＡＭ，ＢＢ１～ＢＢＮにおけるトランジスタ９３がオン状態になるとともに、サブドライバＢＡ１～ＢＡＭ，ＢＢ１～ＢＢＮにおけるトランジスタ９２がオフ状態になる。その結果、ドライバ２４Ｂは、出力端子Ｔout２における電圧を低レベル電圧ＶＬにするとともに、出力インピーダンスを約５０［Ω］にすることができる。
　また、例えば、動作モードＭＢにおいて、信号Ｓ２２Ｂ，Ｓ２２Ｃをともに高レベルにするとともに、信号Ｓ２２Ａ，Ｓ２２Ｄをともに低レベルにした場合には、信号Ｓ２３Ｂ，Ｓ２３Ｃがともに高レベルになるとともに、信号Ｓ２３Ａ，Ｓ２３Ｄがともに低レベルになる。よって、ドライバ２４Ａでは、サブドライバＡＡ１～ＡＡＭ，ＡＢ１～ＡＢＮにおけるトランジスタ９３がオン状態になるとともに、サブドライバＡＡ１～ＡＡＭ，ＡＢ１～ＡＢＮにおけるトランジスタ９２がオフ状態になる。その結果、ドライバ２４Ａは、出力端子Ｔout１における電圧を低レベル電圧ＶＬにするとともに、出力インピーダンスを約５０［Ω］にすることができる。同様に、ドライバ２４Ｂでは、サブドライバＢＡ１～ＢＡＭ，ＢＢ１～ＢＢＮにおけるトランジスタ９２がオン状態になるとともに、サブドライバＢＡ１～ＢＡＭ，ＢＢ１～ＢＢＮにおけるトランジスタ９３がオフ状態になる。その結果、ドライバ２４Ｂは、出力端子Ｔout２における電圧を高レベル電圧ＶＨにするとともに、出力インピーダンスを約５０［Ω］にすることができる。
　また、例えば、動作モードＭＢにおいて、信号Ｓ２２Ａ，Ｓ２２Ｃをともに高レベルにするとともに、信号Ｓ２２Ｂ，Ｓ２２Ｄをともに低レベルにした場合には、信号Ｓ２３Ｂ，Ｓ２３Ｄがともに高レベルになるとともに、信号Ｓ２３Ａ，Ｓ２３Ｃがともに低レベルになる。よって、ドライバ２４Ａでは、サブドライバＡＡ１～ＡＡＭにおけるトランジスタ９２、およびサブドライバＡＢ１～ＡＢＮにおけるトランジスタ９３がオン状態になるとともに、サブドライバＡＡ１～ＡＡＭにおけるトランジスタ９３、およびサブドライバＡＢ１～ＡＢＮにおけるトランジスタ９２がオフ状態になる。その結果、ドライバ２４Ａは、出力端子Ｔout１における電圧を高レベル電圧ＶＨよりも電圧ΔＶだけ低い電圧（ＶＨ－ΔＶ）にするとともに、出力インピーダンスを約５０［Ω］にすることができる。同様に、ドライバ２４Ｂでは、サブドライバＢＡ１～ＢＡＭにおけるトランジスタ９３、およびサブドライバＢＢ１～ＢＢＮにおけるトランジスタ９２がオン状態になるとともに、サブドライバＢＡ１～ＢＡＭにおけるトランジスタ９２、およびサブドライバＢＢ１～ＢＢＮにおけるトランジスタ９３がオフ状態になる。その結果、ドライバ２４Ｂは、出力端子Ｔout２における電圧を低レベル電圧ＶＬよりも電圧ΔＶだけ高い電圧（ＶＬ＋ΔＶ）にするとともに、出力インピーダンスを約５０［Ω］にすることができる。
　また、例えば、動作モードＭＢにおいて、信号Ｓ２２Ｂ，Ｓ２２Ｄをともに高レベルにするとともに、信号Ｓ２２Ａ，Ｓ２２Ｃをともに低レベルにした場合には、信号Ｓ２３Ａ，Ｓ２３Ｃがともに高レベルになるとともに、信号Ｓ２３Ｂ，Ｓ２３Ｄがともに低レベルになる。よって、ドライバ２４Ａでは、サブドライバＡＡ１～ＡＡＭにおけるトランジスタ９３、およびサブドライバＡＢ１～ＡＢＮにおけるトランジスタ９２がオン状態になるとともに、サブドライバＡＡ１～ＡＡＭにおけるトランジスタ９２、およびサブドライバＡＢ１～ＡＢＮにおけるトランジスタ９３がオフ状態になる。その結果、ドライバ２４Ａは、出力端子Ｔout１における電圧を低レベル電圧ＶＬよりも電圧ΔＶだけ高い電圧（ＶＬ＋ΔＶ）にするとともに、出力インピーダンスを約５０［Ω］にすることができる。同様に、ドライバ２４Ｂでは、サブドライバＢＡ１～ＢＡＭにおけるトランジスタ９２、およびサブドライバＢＢ１～ＢＢＮにおけるトランジスタ９３がオン状態になるとともに、サブドライバＢＡ１～ＢＡＭにおけるトランジスタ９３、およびサブドライバＢＢ１～ＢＢＮにおけるトランジスタ９２がオフ状態になる。その結果、ドライバ２４Ｂは、出力端子Ｔout２における電圧を高レベル電圧ＶＨよりも電圧ΔＶだけ低い電圧（ＶＨ－ΔＶ）にするとともに、出力インピーダンスを約５０［Ω］にすることができる。
　この電圧ΔＶは、“Ｍ”および“Ｎ”に応じて変化する。すなわち、例えば“Ｍ”を大きくするとともに“Ｎ”を小さくすると、電圧ΔＶを小さくすることができる。また、例えば“Ｍ”を小さくするとともに“Ｎ”を大きくすると、電圧ΔＶを大きくすることができる。
　制御部２５（図２）は、処理部１１から供給されたモード信号Ｓmodeに基づいて、クロック信号Ｐ０～Ｐ７，ＣＬＫおよび信号Ｓsel，ＣＴＬを生成するものである。
（受信装置３０）
　受信装置３０は、図１Ａに示したように、受信部３１，３２と、処理部３３とを有している。
　受信部３１は、信号ＳＩＧ１を受信するものであり、受信部３２は、信号ＳＩＧ２を受信するものである。
　図９は、受信部３１の一構成例を表すものである。なお、受信部３２についても同様である。受信部３１は、抵抗素子３６と、アンプ３７とを有している。
　抵抗素子３６は、通信システム１Ａにおける受信側の終端抵抗として機能するものであり、一端にはバイアス電圧Ｖbiasが供給され、他端は受信部３１の入力端子Ｔin１に接続されるとともに、アンプ３７の入力端子に接続されている。この抵抗素子３６の抵抗値は、この例では、５０［Ω］程度である。
　アンプ３７の入力端子は、受信部３１の入力端子Ｔin１に接続されるとともに、抵抗素子３６の他端に接続されている。そして、アンプ３７は、出力信号を処理部３３に供給するようになっている。
　処理部３３は、受信部３１，３２における受信結果に基づいて、所定の処理を行うものである。
（受信装置４０）
　受信装置４０は、図１Ｂに示したように、受信部４１と、処理部４２とを有している。
　受信部４１は、信号ＳＩＧＰ，ＳＩＧＮを受信するものである。
　図１０は、受信部４１の一構成例を表すものである。受信部４１は、抵抗素子４６と、アンプ４７とを有している。
　抵抗素子４６は、通信システム１Ｂにおける受信側の終端抵抗として機能するものであり、一端は受信部４１の入力端子ＴinＰに接続されるとともにアンプ４７の正入力端子に接続され、他端は受信部４１の入力端子ＴinＮに接続されるとともにアンプ４７の負入力端子に接続される。この抵抗素子４６の抵抗値は、この例では、１００［Ω］程度である。
　アンプ４７の正入力端子は、受信部４１の入力端子ＴinＰに接続されるとともに抵抗素子４６の一端に接続され、アンプ４７の負入力端子は、受信部４１の入力端子ＴinＮに接続されるとともに抵抗素子４６の他端に接続されている。そして、アンプ４７は、出力信号を処理部４２に供給するようになっている。
　処理部４２は、受信部４１における受信結果に基づいて、所定の処理を行うものである。
　ここで、ドライバ２４Ａは、本開示における「第１のドライバ」の一具体例に対応する。複数のサブドライバＡＡ１～ＡＡＭは、本開示における「第１のサブドライバ部」の一具体例に対応し、複数のサブドライバＡＢ１～ＡＢＮは、本開示における「第２のサブドライバ部」の一具体例に対応する。ドライバ２４Ｂは、本開示における「第２のドライバ」の一具体例に対応する。複数のサブドライバＢＡ１～ＢＡＭは、本開示における「第３のサブドライバ部」の一具体例に対応し、複数のサブドライバＢＢ１～ＢＢＮは、本開示における「第４のサブドライバ部」の一具体例に対応する。複数のセレクタ２３Ａ～２３Ｄは、本開示における「セレクタ部」の一具体例に対応する。複数のマルチプレクサ２２Ａ～２２Ｄは、本開示における「マルチプレクサ部」の一具体例に対応する。複数のシリアライザ２１Ａ～２１Ｄは、本開示における「シリアライザ部」の一具体例に対応する。動作モードＭＡは、本開示における「第１の動作モード」の一具体例に対応し、動作モードＭＢは、本開示における「第２の動作モード」の一具体例に対応する。
［動作および作用］
　続いて、本実施の形態の通信システム１Ａ，１Ｂの動作および作用について説明する。
（全体動作概要）
　まず、図１Ａ，１Ｂを参照して、通信システム１Ａ，１Ｂの全体動作概要を説明する。送信装置１０の処理部１１は、所定の処理を行うことにより送信するデータを生成するとともに、２つの動作モードＭＡ，ＭＢのうちの１つを選択し、選択された動作モードに基づいてモード信号Ｓmodeを生成する。具体的には、処理部１１は、送信装置１０が通信システム１Ａに適用される場合には、動作モードＭＡ（単相モード）を選択し、モード信号Ｓmodeを用いて、送信部１２に対して、動作モードＭＡで動作すべきことを指示する。また、送信部１２は、送信装置１０が通信システム１Ｂに適用される場合には、動作モードＭＢ（差動モード）を選択し、モード信号Ｓmodeを用いて、送信部１２に対して、動作モードＭＢで動作すべきことを指示する。送信部１２は、モード信号Ｓmodeが示す動作モードが動作モードＭＡである場合には、処理部１１が生成したデータを信号ＳＩＧ１，ＳＩＧ２を用いて送信する。また、送信部１２は、モード信号Ｓmodeが示す動作モードが動作モードＭＢである場合には、処理部１１が生成したデータを信号ＳＩＧＰ，ＳＩＧＮを用いて送信する。
　通信システム１Ａにおいて、受信装置３０の受信部３１は、信号ＳＩＧ１を受信し、受信部３２は、信号ＳＩＧ２を受信する。処理部３３は、受信部３１，３２における受信結果に基づいて所定の処理を行う。
　通信システム１Ｂにおいて、受信装置４０の受信部４１は、信号ＳＩＧＰ，ＳＩＧＮを受信する。処理部４２は、受信部４１における受信結果に基づいて所定の処理を行う。
（動作モードＭＡ）
　送信装置１０が通信システム１Ａ（図１Ａ）に適用される場合には、送信装置１０は、動作モードＭＡ（単相モード）で動作する。動作モードＭＡでは、送信装置１０は、受信装置３０に対して信号ＳＩＧ１，ＳＩＧ２を用いてデータを送信する。以下に、動作モードＭＡでの詳細動作について説明する。
　図１１は、動作モードＭＡにおける信号の流れを表すものである。図１１において、太い実線は、信号ＤＩ１０～ＤＩ１７に係る信号の流れを示し、太い破線は、信号ＤＩ２０～ＤＩ２７に係る信号の流れを示す。送信部１２は、信号ＤＩ１０～ＤＩ１７に基づいて信号ＳＩＧ１を生成し、信号ＤＩ２０～ＤＩ２７に基づいて信号ＳＩＧ２を生成する。以下に、この動作について詳細に説明する。
　まず、信号ＤＩ１０～ＤＩ１７に係る信号の流れを説明する。処理部１１は、信号ＤＩ１０～ＤＩ１７を生成する。ここで、例えば信号ＤＩ１０は、信号ＤＩ１０Ｐ，ＤＩ１０Ｎを含む。そして、処理部１１は、信号ＤＩ１０～ＤＩ１７のうちの信号ＤＩ１０，ＤＩ１２，ＤＩ１４，ＤＩ１６をシリアライザ２１Ａに供給し、信号ＤＩ１０～ＤＩ１７のうちの信号ＤＩ１１，ＤＩ１３，ＤＩ１５，ＤＩ１７をシリアライザ２１Ｃに供給する。
　シリアライザ２１Ａは、図４（Ａ）～（Ｉ）に示したように、信号ＤＩ１０，ＤＩ１２，ＤＩ１４，ＤＩ１６をシリアライズすることにより、信号Ｓ２１ＡＰ，Ｓ２１ＡＮを生成する。また、シリアライザ２１Ｃは、図４（Ｊ）～（Ｒ）に示したように、信号ＤＩ１１，ＤＩ１３，ＤＩ１５，ＤＩ１７をシリアライズすることにより、信号Ｓ２１ＣＰ，Ｓ２１ＣＮを生成する。
　マルチプレクサ２２Ａは、図６に示したように、クロック信号ＣＬＫに基づいて、信号Ｓ２１ＡＰ，Ｓ２１ＣＰのうちの一方を交互に選択し、選択された信号を信号Ｓ２２Ａとして出力する。同様に、マルチプレクサ２２Ｂは、クロック信号ＣＬＫに基づいて、信号Ｓ２１ＡＮ，Ｓ２１ＣＮのうちの一方を交互に選択し、選択された信号を信号Ｓ２２Ｂとして出力する。
　セレクタ２３Ａは、動作モードＭＡでは、信号Ｓselに基づいて信号Ｓ２２Ａを選択し、その信号Ｓ２２Ａを信号Ｓ２３Ａとして出力する。セレクタ２３Ｂは、動作モードＭＡでは、信号Ｓselに基づいて信号Ｓ２２Ｂを選択し、その信号Ｓ２２Ｂを信号Ｓ２３Ｂとして出力する。その結果、ドライバ２４Ａは、信号Ｓ２２Ａ，Ｓ２２Ｂに基づいて動作する。具体的には、ドライバ２４ＡのサブドライバＡＡ１～ＡＡＭは、信号Ｓ２２Ａ，Ｓ２２Ｂに基づいて動作し、ドライバ２４ＡのサブドライバＡＢ１～ＡＢＮは、信号Ｓ２２Ａ，Ｓ２２Ｂに基づいて動作する。そして、ドライバ２４Ａは、信号ＳＩＧ１を生成する。
　次に、信号ＤＩ２０～ＤＩ２７に係る信号の流れを説明する。処理部１１は、信号ＤＩ２０～ＤＩ２７を生成する。ここで、例えば信号ＤＩ２０は、信号ＤＩ２０Ｐ，ＤＩ２０Ｎを含む。そして、処理部１１は、信号ＤＩ２０～ＤＩ２７のうちの信号ＤＩ２０，ＤＩ２２，ＤＩ２４，ＤＩ２６をシリアライザ２１Ｂに供給し、信号ＤＩ２０～ＤＩ２７のうちの信号ＤＩ２１，ＤＩ２３，ＤＩ２５，ＤＩ２７をシリアライザ２１Ｄに供給する。
　シリアライザ２１Ｂは、シリアライザ２１Ａの場合（図４（Ａ）～（Ｉ））と同様に、信号ＤＩ２０，ＤＩ２２，ＤＩ２４，ＤＩ２６をシリアライズすることにより、信号Ｓ２１ＢＰ，Ｓ２１ＢＮを生成する。また、シリアライザ２１Ｄは、シリアライザ２１Ｃの場合（図４（Ｊ）～（Ｒ））と同様に、信号ＤＩ２１，ＤＩ２３，ＤＩ２５，ＤＩ２７をシリアライズすることにより、信号Ｓ２１ＤＰ，Ｓ２１ＤＮを生成する。
　マルチプレクサ２２Ｃは、マルチプレクサ２２Ａの場合（図６）と同様に、クロック信号ＣＬＫに基づいて、信号Ｓ２１ＢＰ，Ｓ２１ＤＰのうちの一方を選択し、選択された信号を信号Ｓ２２Ｃとして出力する。同様に、マルチプレクサ２２Ｄは、クロック信号ＣＬＫに基づいて、信号Ｓ２１ＢＮ，Ｓ２１ＤＮのうちの一方を選択し、選択された信号を信号Ｓ２２Ｄとして出力する。
　セレクタ２３Ｃは、動作モードＭＡでは、信号Ｓselに基づいて信号Ｓ２２Ｃを選択し、その信号Ｓ２２Ｃを信号Ｓ２３Ｃとして出力する。セレクタ２３Ｄは、動作モードＭＡでは、信号Ｓselに基づいて信号Ｓ２２Ｄを選択し、その信号Ｓ２２Ｄを信号Ｓ２３Ｄとして出力する。その結果、ドライバ２４Ｂは、信号Ｓ２２Ｃ，Ｓ２２Ｄに基づいて動作する。具体的には、ドライバ２４ＢのサブドライバＢＡ１～ＢＡＭは、信号Ｓ２２Ｃ，Ｓ２２Ｄに基づいて動作し、ドライバ２４ＢのサブドライバＢＢ１～ＢＢＮは、信号Ｓ２２Ｃ，Ｓ２２Ｄに基づいて動作する。そして、ドライバ２４Ｂは、信号ＳＩＧ２を生成する。
　このようにして、動作モードＭＡでは、ドライバ２４Ａは、信号Ｓ２２Ａ，Ｓ２２Ｂに基づいて信号ＳＩＧ１を生成し、ドライバ２４Ｂは、信号Ｓ２３Ｃ，Ｓ２３Ｄに基づいて信号ＳＩＧ２を生成する。
　図１２は、信号ＳＩＧ１の生成動作を表すものである。図１２において、太い実線は、マルチプレクサ２２Ａに係る信号の流れを示し、太い破線は、マルチプレクサ２２Ｂに係る信号の流れを示す。なお、信号ＳＩＧ２の生成動作についても同様である。
　シリアライザ２１Ａの出力信号Ｓ２１ＡＰ，Ｓ２１ＡＮは互いに反転した信号であり、シリアライザ２１Ｃの出力信号Ｓ２１ＣＰ，Ｓ２１ＣＮは互いに反転した信号である。よって、マルチプレクサ２２Ａの出力信号Ｓ２２Ａおよびマルチプレクサ２２Ｂの出力信号Ｓ２２Ｂは、互いに反転した信号である。
　例えば、信号Ｓ２２Ａが高レベルであり、信号Ｓ２２Ｂが低レベルである場合には、信号Ｓ２３Ａは高レベルになり、信号Ｓ２３Ｂは低レベルになる。この場合には、ドライバ２４Ａでは、サブドライバＡＡ１～ＡＡＭ，ＡＢ１～ＡＢＮにおけるトランジスタ９２がオン状態になるとともに、サブドライバＡＡ１～ＡＡＭ，ＡＢ１～ＡＢＮにおけるトランジスタ９３がオフ状態になる。その結果、ドライバ２４Ａは、出力端子Ｔout１における電圧を高レベル電圧ＶＨにするとともに、出力インピーダンスを約５０［Ω］にする。
　また、例えば、信号Ｓ２２Ｂが高レベルであり、信号Ｓ２２Ａが低レベルである場合には、信号Ｓ２３Ｂは高レベルになり、信号Ｓ２３Ａは低レベルになる。この場合には、ドライバ２４Ａでは、サブドライバＡＡ１～ＡＡＭ，ＡＢ１～ＡＢＮにおけるトランジスタ９３がオン状態になるとともに、サブドライバＡＡ１～ＡＡＭ，ＡＢ１～ＡＢＮにおけるトランジスタ９２がオフ状態になる。よって、ドライバ２４Ａは、出力端子Ｔout１における電圧を低レベル電圧ＶＬにするとともに、出力インピーダンスを約５０［Ω］にする。
　このようにして、送信装置１０は、動作モードＭＡでは、受信装置３０に対して単相信号を用いてデータを送信する。
（動作モードＭＢ）
　送信装置１０が通信システム１Ｂ（図１Ｂ）に適用される場合には、送信装置１０は、動作モードＭＢ（差動モード）で動作する。動作モードＭＢでは、送信装置１０は、受信装置４０に対して信号ＳＩＧＰ，ＳＩＧＮを用いてデータを送信する。以下に、動作モードＭＢでの詳細動作について説明する。
　図１３は、動作モードＭＢにおける信号の流れを表すものである。図１３において、太い実線は、信号ＤＩ１０～ＤＩ１７に係る信号の流れを示し、太い破線は、信号ＤＩ２０～ＤＩ２７に係る信号の流れを示す。送信部１２は、信号ＤＩ１０～ＤＩ１７，ＤＩ２０～ＤＩ２７に基づいて、信号ＳＩＧＰ，ＳＩＧＮを生成する。その際、送信部１２は、信号ＤＩ２０～ＤＩ２７に基づいてエンファシス動作を行う。以下に、この動作について詳細に説明する。
　まず、信号ＤＩ１０～ＤＩ１７に係る信号の流れを説明する。処理部１１は、信号ＤＩ１０～ＤＩ１７を生成し、信号ＤＩ１０～ＤＩ１７のうちの信号ＤＩ１０，ＤＩ１２，ＤＩ１４，ＤＩ１６をシリアライザ２１Ａに供給し、信号ＤＩ１０～ＤＩ１７のうちの信号ＤＩ１１，ＤＩ１３，ＤＩ１５，ＤＩ１７をシリアライザ２１Ｃに供給する。シリアライザ２１Ａ，２１Ｃ、およびマルチプレクサ２２Ａ，２２Ｂは、動作モードＭＡの場合と同様に動作する。
　セレクタ２３Ｃは、動作モードＭＢでは、信号Ｓselに基づいて信号Ｓ２２Ｂを選択し、その信号Ｓ２２Ｂを信号Ｓ２３Ｃとして出力する。セレクタ２３Ｄは、動作モードＭＢでは、信号Ｓselに基づいて信号Ｓ２２Ａを選択し、その信号Ｓ２２Ａを信号Ｓ２３Ｄとして出力する。その結果、ドライバ２４ＡのサブドライバＡＡ１～ＡＡＭは、信号Ｓ２２Ａ，Ｓ２２Ｂに基づいて動作し、ドライバ２４ＢのサブドライバＢＡ１～ＢＡＭは、信号Ｓ２２Ｂ，Ｓ２２Ａに基づいて動作する。
　次に、信号ＤＩ２０～ＤＩ２７に係る信号の流れを説明する。処理部１１は、信号ＤＩ２０～ＤＩ２７を生成する。動作モードＭＢでは、この信号ＤＩ２０～ＤＩ２７が示すデータは、信号ＤＩ１０～ＤＩ１７が示すデータと１ビット分だけずれるように設定される。そして、処理部１１は、信号ＤＩ２０～ＤＩ２７のうちの信号ＤＩ２０，ＤＩ２２，ＤＩ２４，ＤＩ２６をシリアライザ２１Ｂに供給し、信号ＤＩ２０～ＤＩ２７のうちの信号ＤＩ２１，ＤＩ２３，ＤＩ２５，ＤＩ２７をシリアライザ２１Ｄに供給する。シリアライザ２１Ｂ，２１Ｄ、およびマルチプレクサ２２Ｃ，２２Ｄは、動作モードＭＡの場合と同様に動作する。
　セレクタ２３Ａは、動作モードＭＢでは、信号Ｓselに基づいて信号Ｓ２２Ｄを選択し、その信号Ｓ２２Ｄを信号Ｓ２３Ａとして出力する。セレクタ２３Ｂは、動作モードＭＢでは、信号Ｓselに基づいて信号Ｓ２２Ｃを選択し、その信号Ｓ２２Ｃを信号Ｓ２３Ｂとして出力する。その結果、ドライバ２４ＡのサブドライバＡＢ１～ＡＢＮは、信号Ｓ２２Ｄ，Ｓ２２Ｃに基づいて動作し、ドライバ２４ＢのサブドライバＢＢ１～ＢＢＮは、信号Ｓ２２Ｃ，Ｓ２２Ｄに基づいて動作する。
　このようにして、ドライバ２４Ａは、信号Ｓ２２Ａ，Ｓ２２Ｂ，Ｓ２２Ｃ，Ｓ２２Ｄに基づいて信号ＳＩＧＰを生成する。また、ドライバ２４Ｂは、信号Ｓ２２Ａ，Ｓ２２Ｂ，Ｓ２２Ｃ，Ｓ２２Ｄに基づいて信号ＳＩＧＮを生成する。
　図１４は、信号ＤＩ１０～ＤＩ１７に基づく動作を表すものである。図１４において、太い実線は、マルチプレクサ２２Ａに係る信号の流れを示し、太い破線は、マルチプレクサ２２Ｂに係る信号の流れを示す。動作モードＭＢでも、マルチプレクサ２２Ａの出力信号Ｓ２２Ａおよびマルチプレクサ２２Ｂの出力信号Ｓ２２Ｂは、互いに反転した信号である。
　例えば、信号Ｓ２２Ａが高レベルであり、信号Ｓ２２Ｂが低レベルである場合には、信号Ｓ２３Ｄは高レベルになり、信号Ｓ２３Ｃは低レベルになる。この場合には、ドライバ２４ＡにおけるサブドライバＡＡ１～ＡＡＭでは、トランジスタ９２がオン状態になるとともにトランジスタ９３がオフ状態になり、ドライバ２４ＢにおけるサブドライバＢＡ１～ＢＡＭでは、トランジスタ９３がオン状態になるとともに、トランジスタ９２がオフ状態になる。
　また、例えば、信号Ｓ２２Ｂが高レベルであり、信号Ｓ２２Ａが低レベルである場合には、信号Ｓ２３Ｃは高レベルになり、信号Ｓ２３Ｄは低レベルになる。この場合には、ドライバ２４ＡにおけるサブドライバＡＡ１～ＡＡＭでは、トランジスタ９３がオン状態になるとともにトランジスタ９２がオフ状態になり、ドライバ２４ＢにおけるサブドライバＢＡ１～ＢＡＭでは、トランジスタ９２がオン状態になるとともに、トランジスタ９３がオフ状態になる。
　図１５は、信号ＤＩ２０～ＤＩ２７に基づく動作を表すものである。図１５において、太い実線は、マルチプレクサ２２Ｃに係る信号の流れを示し、太い破線は、マルチプレクサ２２Ｄに係る信号の流れを示す。マルチプレクサ２２Ｃの出力信号Ｓ２２Ｃおよびマルチプレクサ２２Ｄの出力信号Ｓ２２Ｄは、互いに反転した信号である。
　例えば、信号Ｓ２２Ｃが高レベルであり、信号Ｓ２２Ｄが低レベルである場合には、信号Ｓ２３Ｂは高レベルになり、信号Ｓ２３Ａは低レベルになる。この場合には、ドライバ２４ＡにおけるサブドライバＡＢ１～ＡＢＭでは、トランジスタ９３がオン状態になるとともにトランジスタ９２がオフ状態になり、ドライバ２４ＢにおけるサブドライバＢＢ１～ＢＢＭでは、トランジスタ９２がオン状態になるとともに、トランジスタ９３がオフ状態になる。
　また、例えば、信号Ｓ２２Ｄが高レベルであり、信号Ｓ２２Ｃが低レベルである場合には、信号Ｓ２３Ａは高レベルになり、信号Ｓ２３Ｂは低レベルになる。この場合には、ドライバ２４ＡにおけるサブドライバＡＢ１～ＡＢＭでは、トランジスタ９２がオン状態になるとともにトランジスタ９３がオフ状態になり、ドライバ２４ＢにおけるサブドライバＢＢ１～ＢＢＭでは、トランジスタ９３がオン状態になるとともに、トランジスタ９２がオフ状態になる。
　送信装置１０では、ドライバ２４Ａにおいて、サブドライバＡＡの数“Ｍ”をサブドライバＡＢの数“Ｎ”よりも多くするとともに、ドライバ２４Ｂにおいて、サブドライバＢＡの数“Ｍ”をサブドライバＢＢの数“Ｎ”よりも多くしている。これにより、信号Ｓ２２Ａ，Ｓ２２Ｂが信号ＳＩＧＰ，ＳＩＧＮへ与える影響を、信号Ｓ２２Ｃ，Ｓ２２Ｄが信号ＳＩＧＰ，ＳＩＧＮへ与える影響よりも大きくすることができる。送信装置１０は、このことを利用して、以下に示すようにエンファシス動作を行う。
　図１６は、送信部１２におけるエンファシス動作を表すものであり、（Ａ）はクロック信号ＣＬＫの波形を示し、（Ｂ）は信号Ｓ２２Ａの波形を示し、（Ｃ）は信号Ｓ２２Ｂの波形を示し、（Ｄ）は信号Ｓ２２Ｃの波形を示し、（Ｅ）は信号Ｓ２２Ｄの波形を示し、（Ｆ）は信号ＳＩＧＰ－信号ＳＩＧＮの波形を示す。
　この例では、タイミングｔ４１～ｔ４２の期間において、信号Ｓ２２Ａ，Ｓ２２Ｄを高レベルにするとともに、信号Ｓ２２Ｂ，Ｓ２２Ｃを低レベルにしている。この場合には、ドライバ２４Ａでは、サブドライバＡＡ１～ＡＡＭ，ＡＢ１～ＡＢＮにおいて、トランジスタ９２がオン状態になるとともにトランジスタ９３がオフ状態になる。よって、ドライバ２４Ａは、出力端子Ｔout１における電圧を高レベル電圧ＶＨにするとともに、出力インピーダンスを約５０［Ω］にする。また、ドライバ２４Ｂでは、サブドライバＢＡ１～ＢＡＭ，ＢＢ１～ＢＢＮにおいて、トランジスタ９３がオン状態になるとともにトランジスタ９２がオフ状態になる。よって、ドライバ２４Ｂは、出力端子Ｔout２における電圧を低レベル電圧ＶＬにするとともに、出力インピーダンスを約５０［Ω］にする。その結果、信号ＳＩＧＰ－信号ＳＩＧＮは、図１６（Ｆ）に示したように、高レベル電圧ＶＨ－低レベル電圧ＶＬ（ＶＨ－ＶＬ）になる。
　また、タイミングｔ４２～ｔ４４の期間において、信号Ｓ２２Ａ，Ｓ２２Ｃを高レベルにするとともに、信号Ｓ２２Ｂ，Ｓ２２Ｄを低レベルにしている。この場合には、ドライバ２４Ａでは、サブドライバＡＡ１～ＡＡＭにおけるトランジスタ９２およびサブドライバＡＢ１～ＡＢＮにおけるトランジスタ９３がオン状態になるとともに、サブドライバＡＡ１～ＡＡＭにおけるトランジスタ９３およびサブドライバＡＢ１～ＡＢＮにおけるトランジスタ９２がオフ状態になる。よって、ドライバ２４Ａは、出力端子Ｔout１における電圧を高レベル電圧ＶＨよりも電圧ΔＶだけ低い電圧にするとともに、出力インピーダンスを約５０［Ω］にする。また、ドライバ２４Ｂでは、サブドライバＢＡ１～ＢＡＭにおけるトランジスタ９３およびサブドライバＢＢ１～ＢＢＮにおけるトランジスタ９２がオン状態になるとともに、サブドライバＢＡ１～ＢＡＭにおけるトランジスタ９２およびサブドライバＢＢ１～ＢＢＮにおけるトランジスタ９３がオフ状態になる。よって、ドライバ２４Ｂは、出力端子Ｔout２における電圧を低レベル電圧ＶＬよりも電圧ΔＶだけ高い電圧にするとともに、出力インピーダンスを約５０［Ω］にする。その結果、信号ＳＩＧＰ－信号ＳＩＧＮは、図１６（Ｆ）に示したように、高レベル電圧ＶＨ－低レベル電圧ＶＬ（ＶＨ－ＶＬ）よりも電圧２ΔＶだけ低い電圧（ＶＨ－ＶＬ－２ΔＶ）になる。
　また、タイミングｔ４４～ｔ４５の期間において、信号Ｓ２２Ｂ，Ｓ２２Ｃを高レベルにするとともに、信号Ｓ２２Ａ，Ｓ２２Ｄを低レベルにしている。この場合には、ドライバ２４Ａでは、サブドライバＡＡ１～ＡＡＭ，ＡＢ１～ＡＢＮにおいて、トランジスタ９３がオン状態になるとともにトランジスタ９２がオフ状態になる。よって、ドライバ２４Ａは、出力端子Ｔout１における電圧を低レベル電圧ＶＬにするとともに、出力インピーダンスを約５０［Ω］にする。また、ドライバ２４Ｂでは、サブドライバＢＡ１～ＢＡＭ，ＢＢ１～ＢＢＮにおいて、トランジスタ９２がオン状態になるとともにトランジスタ９３がオフ状態になるので、ドライバ２４Ｂは、出力端子Ｔout２における電圧を高レベル電圧ＶＨにするとともに、出力インピーダンスを約５０［Ω］にする。その結果、信号ＳＩＧＰ－信号ＳＩＧＮは、図１６（Ｆ）に示したように、低レベル電圧ＶＬ－高レベル電圧ＶＨ（ＶＬ－ＶＨ）になる。
　また、タイミングｔ４５～ｔ４６の期間における動作は、タイミングｔ４１～ｔ４２の期間における動作と同じである。その結果、信号ＳＩＧＰ－信号ＳＩＧＮは、図１６（Ｆ）に示したように、高レベル電圧ＶＨ－低レベル電圧ＶＬ（ＶＨ－ＶＬ）になる。
　また、タイミングｔ４６～ｔ４７の期間における動作は、タイミングｔ４４～ｔ４５の期間における動作と同じである。その結果、信号ＳＩＧＰ－信号ＳＩＧＮは、図１６（Ｆ）に示したように、低レベル電圧ＶＬ－高レベル電圧ＶＨ（ＶＬ－ＶＨ）になる。
　また、タイミングｔ４７～ｔ４９の期間において、信号Ｓ２２Ｂ，Ｓ２２Ｄを高レベルにするとともに、信号Ｓ２２Ａ，Ｓ２２Ｃを低レベルにしている。この場合には、ドライバ２４Ａでは、サブドライバＡＡ１～ＡＡＭにおけるトランジスタ９３およびサブドライバＡＢ１～ＡＢＮにおけるトランジスタ９２がオン状態になるとともに、サブドライバＡＡ１～ＡＡＭにおけるトランジスタ９２およびサブドライバＡＢ１～ＡＢＮにおけるトランジスタ９３がオフ状態になる。よって、ドライバ２４Ａは、出力端子Ｔout１における電圧を低レベル電圧ＶＬよりも電圧ΔＶだけ高い電圧にするとともに、出力インピーダンスを約５０［Ω］にする。また、ドライバ２４Ｂでは、サブドライバＢＡ１～ＢＡＭにおけるトランジスタ９２およびサブドライバＢＢ１～ＢＢＮにおけるトランジスタ９３がオン状態になるとともに、サブドライバＢＡ１～ＢＡＭにおけるトランジスタ９３およびサブドライバＢＢ１～ＢＢＮにおけるトランジスタ９２がオフ状態になる。よって、ドライバ２４Ｂは、出力端子Ｔout２における電圧を高レベル電圧ＶＨよりも電圧ΔＶだけ低い電圧にするとともに、出力インピーダンスを約５０［Ω］にする。その結果、信号ＳＩＧＰ－信号ＳＩＧＮは、図１６（Ｆ）に示したように、低レベル電圧ＶＬ－高レベル電圧ＶＨ（ＶＬ－ＶＨ）よりも電圧２ΔＶだけ高い電圧（ＶＬ－ＶＨ＋２ΔＶ）になる。
　このようにして、送信装置１０は、動作モードＭＢでは、受信装置４０に対して差動信号を用いてデータを送信する。
　以上のように、送信装置１０では、２つの動作モードＭＡ，ＭＢを設け、単相信号または差動信号を用いて受信装置に対してデータを送信することができるようにしたので、様々なインタフェースを実現することができる。
　これにより、例えば、電子機器のシステム設計の自由度を高めることができる。具体的には、例えば、この送信装置１０をプロセッサに搭載した場合には、単相信号に対応した周辺デバイスを用いて電子機器を構成することもできるし、差動信号に対応した周辺デバイスを用いて電子機器を構成することもできる。また、例えば、１つのプロセッサで様々なインタフェースを実現することができるため、インタフェースごとにプロセッサを準備する必要がないため、プロセッサの品種数を絞ることができ、コストを削減することができる。また、各動作モードＭＡ，ＭＢにおいて、４つのシリアライザ２１、４つのマルチプレクサ２２、４つのセレクタ２３、および２つのドライバ２４を共用するようにしたので、インタフェースごとに別回路を設ける場合に比べて、回路配置に必要な面積を抑えることができる。
　また、送信装置１０では、通信システム１Ｂに適用した場合において、エンファシス動作を行うようにしたので、例えば、線路１１１，１１２の長さが長い場合において、通信性能を高めることができる。
　次に、いくつかの比較例と対比して、本実施の形態の作用を説明する。
（比較例Ｒ）
　図１７は、比較例Ｒに係る送信装置１０Ｒにおける送信部１２Ｒの要部の一構成例を表すものである。送信部１２Ｒは、シリアライザ２１ＲＡ，２１ＲＢと、セレクタ２３Ｒと、マルチプレクサ２２ＲＡ，２２ＲＢと、ドライバ２４ＲＡ，２４ＲＢとを有している。シリアライザ２１ＲＡは、信号ＤＩ１０～ＤＩ１７をシリアライズすることにより、信号Ｓ２１ＲＡＰ，Ｓ２１ＲＡＮを生成するものである。信号Ｓ２１ＲＡＰ，Ｓ２１ＲＡＮは、互いに反転した信号である。シリアライザ２１ＲＢは、信号ＤＩ２０～ＤＩ２７をシリアライズすることにより、信号Ｓ２１ＲＢＰ，Ｓ２１ＲＢＮを生成するものである。信号Ｓ２１ＲＢＰ，Ｓ２１ＲＢＮは、互いに反転した信号である。セレクタ２３Ｒは、信号Ｓselに基づいて、動作モードが動作モードＭＡ（単相モード）である場合には信号Ｓ２１ＲＢＰを選択し、動作モードが動作モードＭＢ（差動モード）である場合には信号Ｓ２１ＲＢＮを選択し、選択された信号を信号Ｓ２３Ｒとして出力するものである。マルチプレクサ２２ＲＡは、クロック信号ＣＬＫに基づいて、信号Ｓ２１ＲＡＰ，Ｓ２１ＲＢＰのうちの一方を選択し、選択された信号を出力するものである。マルチプレクサ２２ＲＢは、クロック信号ＣＬＫに基づいて、信号Ｓ２１ＲＡＮ，Ｓ２３Ｒのうちの一方を選択し、選択された信号を出力するものである。ドライバ２４ＲＡは、マルチプレクサ２２ＲＡの出力信号に基づいて、出力端子Ｔout１における電圧を設定するものである。ドライバ２４ＲＢは、マルチプレクサ２２ＲＢの出力信号に基づいて、出力端子Ｔout２における電圧を設定するものである。
　図１８は、動作モードＭＡ（単相モード）における信号の流れの一動作例を表すものである。図１８において、太い実線は、信号ＳＩＧ１に係る信号の流れを示し、太い破線は、信号ＳＩＧ２に係る信号の流れを示す。セレクタ２３Ｒは、動作モードＭＡでは、信号Ｓselに基づいて信号Ｓ２１ＲＢＰを選択し、その信号Ｓ２１ＲＢＰを信号Ｓ２３Ｒとして出力する。動作モードＭＡでは、クロック信号ＣＬＫは停止する。これにより、マルチプレクサ２２ＲＡは、信号Ｓ２１ＲＡＰを選択し、その信号Ｓ２１ＲＡＰを出力する。また、マルチプレクサ２２ＲＢは、信号Ｓ２３Ｒを選択し、その信号Ｓ２３Ｒを出力する。ドライバ２４ＲＡは、マルチプレクサ２２ＲＡの出力信号に基づいて信号ＳＩＧ１を生成し、ドライバ２４ＲＢは、マルチプレクサ２２ＲＢの出力信号に基づいて信号ＳＩＧ２を生成する。
　図１９は、動作モードＭＢ（差動モード）における信号の流れを表すものである。図１９において、太い実線は、信号ＳＩＧＰに係る信号の流れを示し、太い破線は、信号ＳＩＧＮに係る信号の流れを示す。セレクタ２３Ｒは、動作モードＭＢでは、信号Ｓselに基づいて信号Ｓ２１ＲＢＮを選択し、その信号Ｓ２１ＲＢＮを信号Ｓ２３Ｒとして出力する。動作モードＭＢでは、クロック信号ＣＬＫはトグルする。これにより、マルチプレクサ２２ＲＡは、信号Ｓ２１ＲＡＰ，Ｓ２１ＲＢＰのうちの一方を交互に選択し、選択された信号を出力する。また、マルチプレクサ２２ＲＢは、信号Ｓ２１ＲＡＮ，Ｓ２３Ｒのうちの一方を交互に選択し、選択された信号を出力する。ドライバ２４ＲＡは、マルチプレクサ２２ＲＡの出力信号に基づいて信号ＳＩＧＰを生成し、ドライバ２４ＲＢは、マルチプレクサ２２ＲＢの出力信号に基づいて信号ＳＩＧＮを生成する。
　このように、比較例Ｒに係る送信装置１０Ｒでは、動作モードＭＡ（単相モード）においてクロック信号ＣＬＫを停止させ、動作モードＭＢ（差動モード）においてクロック信号ＣＬＫをトグルさせる。これにより、送信装置１０Ｒでは、動作モードＭＡにおける信号ＳＩＧ１，ＳＩＧ２のデータレートは、動作モードＭＢにおける信号ＳＩＧＰ，ＳＩＧＮのデータレートの半分に低下してしまう。
　一方、本実施の形態に係る送信装置１０では、動作モードＭＡ，ＭＢの両方において、クロック信号ＣＬＫをトグルさせる。これにより、送信装置１０では、動作モードＭＡにおける信号ＳＩＧ１，ＳＩＧ２のデータレートを、動作モードＭＢにおける信号ＳＩＧＰ，ＳＩＧＮのデータレートと同じにすることができるため、動作モードＭＡにおけるデータレートの低下を抑えることができる。
（比較例Ｓ）
　図２０は、比較例Ｓに係る送信装置１０Ｓにおける送信部１２Ｓの要部の一構成例を表すものである。送信部１２Ｓは、シリアライザ２１ＳＡ，２１ＳＢと、セレクタ２３Ｓとを有している。シリアライザ２１ＳＡは、信号ＤＩ１０～ＤＩ１７をシリアライズすることにより、信号Ｓ２１ＳＡＰ，Ｓ２１ＳＡＮを生成するものである。信号Ｓ２１ＳＡＰ，Ｓ２１ＳＡＮは、互いに反転した信号である。シリアライザ２１ＳＢは、信号ＤＩ２０～ＤＩ２７をシリアライズすることにより、信号Ｓ２１ＳＢＰを生成するものである。セレクタ２３Ｓは、信号Ｓselに基づいて、動作モードが動作モードＭＡ（単相モード）である場合には信号Ｓ２１ＳＢＰを選択し、動作モードが動作モードＭＢ（差動モード）である場合には信号Ｓ２１ＳＡＮを選択し、選択された信号を出力するものである。
　図２１は、動作モードＭＡ（単相モード）における信号の流れを表すものである。図２１において、太い実線は、信号ＳＩＧ１に係る信号の流れを示し、太い破線は、信号ＳＩＧ２に係る信号の流れを示す。セレクタ２３Ｓは、動作モードＭＡでは、信号Ｓselに基づいて信号Ｓ２１ＳＢＰを選択し、その信号Ｓ２１ＳＢＰを出力する。ドライバ２４ＲＡは、信号Ｓ２１ＳＡＰに基づいて信号ＳＩＧ１を生成し、ドライバ２４ＲＢは、セレクタ２３Ｓの出力信号に基づいて信号ＳＩＧ２を生成する。
　図２２は、動作モードＭＢ（差動モード）における信号の流れを表すものである。図２２において、太い実線は、信号ＳＩＧＰに係る信号の流れを示し、太い破線は、信号ＳＩＧＮに係る信号の流れを示す。セレクタ２３Ｓは、動作モードＭＢでは、信号Ｓselに基づいて信号Ｓ２１ＳＡＮを選択し、その信号Ｓ２１ＳＡＮを出力する。ドライバ２４ＲＡは、信号Ｓ２１ＳＡＰに基づいて信号ＳＩＧＰを生成し、ドライバ２４ＲＢは、セレクタ２３Ｓの出力信号に基づいて信号ＳＩＧＮを生成する。
　このように、比較例Ｓに係る送信装置１０Ｓでは、シリアライザ２１ＳＢを設けているにもかかわらず、動作モードＭＢにおいてシリアライザ２１ＳＢを動作させないため、送信装置１０Ｓを通信システム１Ｂに適用する場合には、シリアライザ２１ＳＢが無駄になってしまう。また、送信装置１０Ｓでは、シリアライザ２１ＳＡ，２１ＳＢの後段にマルチプレクサを設けていないため、データレートが低下してしまう。
　一方、本実施の形態に係る送信装置１０では、動作モードＭＡ，ＭＢの両方において、４つのシリアライザ２１の全てを動作させるようにしたので、回路を有効利用することができる。また、送信装置１０では、４つのシリアライザ２１の後段に４つのマルチプレクサ２２を設けるようにしたので、データレートを高めることができる。
［効果］
　以上のように本実施の形態では、２つの動作モードＭＡ，ＭＢを設け、単相信号または差動信号を用いて受信装置に対してデータを送信することができるようにしたので、様々なインタフェースを実現することができる。
　本実施の形態では、動作モードＭＢにおいてエンファシス動作を行うようにしたので、通信性能を高めることができる。
［変形例１－１］
　上記実施の形態では、４つのシリアライザ２１のそれぞれを図３のように構成したが、これに限定されるものではない。以下に、本変形例について詳細に説明する。
　図２３は、本変形例に係るシリアライザ１２１Ａの一構成例を表すものである。このシリアライザ１２１Ａは、上記実施の形態に係るシリアライザ２１Ａに対応するものである。シリアライザ１２１Ａは、クロック信号Ｐ０，Ｐ２，Ｐ４，Ｐ６に基づいて、信号ＤＩ１０，ＤＩ１２，ＤＩ１４，ＤＩ１６をシリアライズすることにより、信号Ｓ２１ＡＰ，Ｓ２１ＡＮを生成するものである。シリアライザ１２１Ａは、インバータＩＶ１～ＩＶ６と、クロックドインバータＣＩＶ１～ＣＩＶ４とを有している。
　インバータＩＶ１は、クロック信号Ｐ０を反転することにより反転クロック信号Ｐ０Ｂを生成するものである。インバータＩＶ２は、クロック信号Ｐ２を反転することにより反転クロック信号Ｐ２Ｂを生成するものである。インバータＩＶ３は、クロック信号Ｐ４を反転することにより反転クロック信号Ｐ４Ｂを生成するものである。インバータＩＶ４は、クロック信号Ｐ６を反転することにより反転クロック信号Ｐ６Ｂを生成するものである。
　クロックドインバータＣＩＶ１は、クロック信号Ｐ０が高レベルであり反転クロック信号Ｐ０Ｂが低レベルである場合に信号ＤＩ１０の反転信号をノードＮ１に印加し、クロック信号Ｐ０が低レベルであり反転クロック信号Ｐ０Ｂが高レベルである場合に出力インピーダンスをハイインピーダンスにするものである。クロックドインバータＣＩＶ２は、クロック信号Ｐ２が高レベルであり反転クロック信号Ｐ２Ｂが低レベルである場合に信号ＤＩ１２の反転信号をノードＮ１に印加し、クロック信号Ｐ２が低レベルであり反転クロック信号Ｐ２Ｂが高レベルである場合に出力インピーダンスをハイインピーダンスにするものである。クロックドインバータＣＩＶ３は、クロック信号Ｐ４が高レベルであり反転クロック信号Ｐ４Ｂが低レベルである場合に信号ＤＩ１４の反転信号をノードＮ１に印加し、クロック信号Ｐ４が低レベルであり反転クロック信号Ｐ４Ｂが高レベルである場合に出力インピーダンスをハイインピーダンスにするものである。クロックドインバータＣＩＶ４は、クロック信号Ｐ６が高レベルであり反転クロック信号Ｐ６Ｂが低レベルである場合に信号ＤＩ１６の反転信号をノードＮ１に印加し、クロック信号Ｐ６が低レベルであり反転クロック信号Ｐ６Ｂが高レベルである場合に出力インピーダンスをハイインピーダンスにするものである。
　インバータＩＶ５は、ノードＮ１における電圧を反転することにより信号Ｓ２１ＡＰを生成するものである。インバータＩＶ６は、信号Ｓ２１ＡＰを反転することにより信号Ｓ２１ＡＮを生成するものである。
　このシリアライザ１２１Ａは、上記実施の形態に係るシリアライザ２１Ａ（図４（Ａ）～（Ｉ））と同様に動作することができる。
　図２４は、本変形例に係る他のシリアライザ１２２Ａの一構成例を表すものである。このシリアライザ１２２Ａは、上記実施の形態に係るシリアライザ２１Ａに対応するものである。このシリアライザ１２２Ａは、クロック信号Ｐ１０，Ｐ１２，Ｐ１４，Ｐ１６に基づいて、信号ＤＩ１０，ＤＩ１２，ＤＩ１４，ＤＩ１６をシリアライズすることにより、信号Ｓ２１ＡＰ，Ｓ２１ＡＮを生成するものである。クロック信号Ｐ１０，Ｐ１２，Ｐ１４，Ｐ１６は、いわゆる４相クロックである。シリアライザ１２２Ａは、トランジスタＭ２１～Ｍ４８を有している。トランジスタＭ２１～Ｍ４６はＮチャネルＭＯＳ型のＦＥＴであり、トランジスタＭ４７，Ｍ４８はＰチャネルＭＯＳ型のＦＥＴである。
　トランジスタＭ２１のソースは接地され、ゲートには信号ＤＩ１０Ｐが供給され、ドレインはトランジスタＭ２３のソースに接続されている。トランジスタＭ２２のソースは接地され、ゲートには信号ＤＩ１０Ｎが供給され、ドレインはトランジスタＭ２４のソースに接続されている。トランジスタＭ２３のソースはトランジスタＭ２１のドレインに接続され、ゲートにはクロック信号Ｐ１６が供給され、ドレインはトランジスタＭ２５のソースに接続されている。トランジスタＭ２４のソースはトランジスタＭ２２のドレインに接続され、ゲートにはクロック信号Ｐ１６が供給され、ドレインはトランジスタＭ２６のソースに接続されている。トランジスタＭ２５のソースはトランジスタＭ２３のドレインに接続され、ゲートにはクロック信号Ｐ１０が供給され、ドレインはトランジスタＭ３１，Ｍ３７，Ｍ４３のドレインおよびトランジスタＭ４５のソースに接続されている。トランジスタＭ２６のソースはトランジスタＭ２４のドレインに接続され、ゲートにはクロック信号Ｐ１０が供給され、ドレインはトランジスタＭ３２，Ｍ３８，Ｍ４４のドレインおよびトランジスタＭ４６のソースに接続されている。
　トランジスタＭ２７のソースは接地され、ゲートには信号ＤＩ１２Ｐが供給され、ドレインはトランジスタＭ２９のソースに接続されている。トランジスタＭ２８のソースは接地され、ゲートには信号ＤＩ１２Ｎが供給され、ドレインはトランジスタＭ３０のソースに接続されている。トランジスタＭ２９のソースはトランジスタＭ２７のドレインに接続され、ゲートにはクロック信号Ｐ１０が供給され、ドレインはトランジスタＭ３１のソースに接続されている。トランジスタＭ３０のソースはトランジスタＭ２８のドレインに接続され、ゲートにはクロック信号Ｐ１０が供給され、ドレインはトランジスタＭ３２のソースに接続されている。トランジスタＭ３１のソースはトランジスタＭ２９のドレインに接続され、ゲートにはクロック信号Ｐ１２が供給され、ドレインはトランジスタＭ２５，Ｍ３７，Ｍ４３のドレインおよびトランジスタＭ４５のソースに接続されている。トランジスタＭ３２のソースはトランジスタＭ３０のドレインに接続され、ゲートにはクロック信号Ｐ１２が供給され、ドレインはトランジスタＭ２６，Ｍ３８，Ｍ４４のドレインおよびトランジスタＭ４６のソースに接続されている。
　トランジスタＭ３３のソースは接地され、ゲートには信号ＤＩ１４Ｐが供給され、ドレインはトランジスタＭ３５のソースに接続されている。トランジスタＭ３４のソースは接地され、ゲートには信号ＤＩ１４Ｎが供給され、ドレインはトランジスタＭ３６のソースに接続されている。トランジスタＭ３５のソースはトランジスタＭ３３のドレインに接続され、ゲートにはクロック信号Ｐ１２が供給され、ドレインはトランジスタＭ３７のソースに接続されている。トランジスタＭ３６のソースはトランジスタＭ３４のドレインに接続され、ゲートにはクロック信号Ｐ１２が供給され、ドレインはトランジスタＭ３８のソースに接続されている。トランジスタＭ３７のソースはトランジスタＭ３５のドレインに接続され、ゲートにはクロック信号Ｐ１４が供給され、ドレインはトランジスタＭ２５，Ｍ３１，Ｍ４３のドレインおよびトランジスタＭ４５のソースに接続されている。トランジスタＭ３８のソースはトランジスタＭ３６のドレインに接続され、ゲートにはクロック信号Ｐ１４が供給され、ドレインはトランジスタＭ２６，Ｍ３２，Ｍ４４のドレインおよびトランジスタＭ４６のソースに接続されている。
　トランジスタＭ３９のソースは接地され、ゲートには信号ＤＩ１６Ｐが供給され、ドレインはトランジスタＭ４１のソースに接続されている。トランジスタＭ４０のソースは接地され、ゲートには信号ＤＩ１６Ｎが供給され、ドレインはトランジスタＭ４２のソースに接続されている。トランジスタＭ４１のソースはトランジスタＭ３９のドレインに接続され、ゲートにはクロック信号Ｐ１４が供給され、ドレインはトランジスタＭ４３のソースに接続されている。トランジスタＭ４２のソースはトランジスタＭ４０のドレインに接続され、ゲートにはクロック信号Ｐ１４が供給され、ドレインはトランジスタＭ４４のソースに接続されている。トランジスタＭ４３のソースはトランジスタＭ４１のドレインに接続され、ゲートにはクロック信号Ｐ１６が供給され、ドレインはトランジスタＭ２５，Ｍ３１，Ｍ３７のドレインおよびトランジスタＭ４５のソースに接続されている。トランジスタＭ４４のソースはトランジスタＭ４２のドレインに接続され、ゲートにはクロック信号Ｐ１６が供給され、ドレインはトランジスタＭ２６，Ｍ３２，Ｍ３８のドレインおよびトランジスタＭ４６のソースに接続されている。
　トランジスタＭ４５のソースはトランジスタＭ２５，Ｍ３１，Ｍ３７，Ｍ４３のドレインに接続され、ゲートには電源電圧ＶＤＤが供給され、ドレインはトランジスタＭ４７のドレインおよびトランジスタＭ４８のゲートに接続されている。トランジスタＭ４６のソースはトランジスタＭ２６，Ｍ３２，Ｍ３８，Ｍ４４のドレインに接続され、ゲートには電源電圧ＶＤＤが供給され、ドレインはトランジスタＭ４８のドレインおよびトランジスタＭ４７のゲートに接続されている。トランジスタＭ４７のソースには電源電圧ＶＤＤが供給され、ゲートはトランジスタＭ４６，Ｍ４８のドレインに接続され、ドレインはトランジスタＭ４５のドレインおよびトランジスタＭ４８のゲートに接続されている。トランジスタＭ４８のソースには電源電圧ＶＤＤが供給され、ゲートはトランジスタＭ４５，Ｍ４７のドレインに接続され、ドレインはトランジスタＭ４６のドレインおよびトランジスタＭ４７のゲートに接続されている。シリアライザ１２２Ａは、トランジスタＭ４６，Ｍ４８のドレインから信号Ｓ２１ＡＰを出力し、トランジスタＭ４５，Ｍ４７のドレインから信号Ｓ２１ＡＮを出力するようになっている。
　図２５は、シリアライザ１２２Ａの一動作例を表すものであり、（Ａ）～（Ｄ）は信号ＤＩ１０，ＤＩ１２，ＤＩ１４，ＤＩ１６の波形を示し、（Ｅ）～（Ｈ）はクロック信号Ｐ１０，Ｐ１２，Ｐ１４，Ｐ１６の波形を示し、（Ｉ）は信号Ｓ２１ＡＰ，Ｓ２１ＡＮの波形を示す。クロック信号Ｐ１０は、タイミングｔ１３において低レベルから高レベルに遷移し、タイミングｔ１７において、高レベルから低レベルに遷移する（図２５（Ｅ））。クロック信号Ｐ１２は、タイミングｔ１５において低レベルから高レベルに遷移し、タイミングｔ１９において、高レベルから低レベルに遷移する（図２５（Ｆ））。クロック信号Ｐ１４は、タイミングｔ１３において高レベルから低レベルに遷移し、タイミングｔ１７において、低レベルから高レベルに遷移する（図２５（Ｇ））。クロック信号Ｐ１６は、タイミングｔ１５において高レベルから低レベルに遷移し、タイミングｔ１９において、低レベルから高レベルに遷移する（図２５（Ｈ））。
　これにより、シリアライザ１２２Ａは、クロック信号Ｐ１０，Ｐ１６がともに高レベルになるタイミングｔ１３～ｔ１５の期間において、信号ＤＩ１０（データ“Ｄ０（ｎ）”）を選択し、信号Ｓ２１ＡＰ，Ｓ２１ＡＮとして出力する（図２５（Ｉ））。また、シリアライザ１２２Ａは、クロック信号Ｐ１０，Ｐ１２がともに高レベルになるタイミングｔ１５～ｔ１７の期間において、信号ＤＩ１２（データ“Ｄ２（ｎ）”）を選択し、信号Ｓ２１ＡＰ，Ｓ２１ＡＮとして出力する。また、シリアライザ１２２Ａは、クロック信号Ｐ１２，Ｐ１４がともに高レベルになるタイミングｔ１７～ｔ１９の期間において、信号ＤＩ１４（データ“Ｄ４（ｎ）”）を選択し、信号Ｓ２１ＡＰ，Ｓ２１ＡＮとして出力する。また、シリアライザ１２２Ａは、クロック信号Ｐ１４，Ｐ１６がともに高レベルになるタイミングｔ１９～ｔ２１の期間において、信号ＤＩ１６（データ“Ｄ６（ｎ）”）を選択し、信号Ｓ２１ＡＰ，Ｓ２１ＡＮとして出力する。
［変形例１－２］
　上記実施の形態では、図４に示したように、信号ＤＩ１０，ＤＩ１２の遷移タイミングと、信号ＤＩ１４，ＤＩ１６の遷移タイミングをずらすようにしたが、これに限定されるものではない。これに代えて、図２６に示すように、信号ＤＩ１０，ＤＩ１２，ＤＩ１４，ＤＩ１６の遷移タイミングが互いに一致するようにしてもよい。
　この例では、タイミングｔ１３において、信号ＤＩ１０はデータ“Ｄ０（ｎ）”に設定され、信号ＤＩ１２はデータ“Ｄ２（ｎ）”に設定され、信号ＤＩ１４はデータ“Ｄ４（ｎ）”に設定され、信号ＤＩ１６はデータ“Ｄ６（ｎ）”に設定される（図２６（Ａ）～（Ｄ））。
　シリアライザ２１Ａは、クロック信号Ｐ０が高レベルになるタイミングｔ１３～ｔ１５の期間において、信号ＤＩ１０（データ“Ｄ０（ｎ）”）を選択し、信号Ｓ２１ＡＰ，Ｓ２１ＡＮとして出力する（図２６（Ｉ））。同様に、シリアライザ２１Ａは、クロック信号Ｐ２が高レベルになるタイミングｔ１５～ｔ１７の期間において、信号ＤＩ１２（データ“Ｄ２（ｎ）”）を選択し、信号Ｓ２１ＡＰ，Ｓ２１ＡＮとして出力する。シリアライザ２１Ａは、クロック信号Ｐ４が高レベルになるタイミングｔ１７～ｔ１９の期間において、信号ＤＩ１４（データ“Ｄ４（ｎ）”）を選択し、信号Ｓ２１ＡＰ，Ｓ２１ＡＮとして出力する。シリアライザ２１Ａは、クロック信号Ｐ６が高レベルになるタイミングｔ１９～ｔ２１の期間において、信号ＤＩ１６（データ“Ｄ６（ｎ）”）を選択し、信号Ｓ２１ＡＰ，Ｓ２１ＡＮとして出力する。
［変形例１－３］
　上記実施の形態では、セレクタ型のシリアライザ２１を用いたが、これに限定されるものではない。以下に、本変形例について詳細に説明する。
　図２７は、本変形例に係るシリアライザ１２３Ａの一構成例を表すものである。シリアライザ１２３Ａは、上記実施の形態に係るシリアライザ２１Ａに対応するものである。シリアライザ１２３Ａは、シフトレジスタ型のシリアライザである。シリアライザ１２３Ａは、クロック信号ＣＬＫ２に基づいて、信号ＤＩ１０，ＤＩ１２，ＤＩ１４，ＤＩ１６をシリアライズすることにより、信号Ｓ２１ＡＰ，Ｓ２１ＡＮを生成するものである。シリアライザ１２３Ａは、セレクタ５１，５３，５５，５７と、フリップフロップ（Ｆ／Ｆ）５２，５４，５６，５８とを有している。
　セレクタ５１は、信号ＣＴＬ２が高レベルである場合には信号ＤＩ１６を選択し、信号ＣＴＬ２が低レベルである場合には接地レベルを選択し、選択した信号を出力するものである。フリップフロップ５２は、クロック信号ＣＬＫ２の立ち上がりエッジに基づいてセレクタ５１の出力信号をサンプリングして出力するものである。セレクタ５３は、信号ＣＴＬ２が高レベルである場合には信号ＤＩ１４を選択し、信号ＣＴＬ２が低レベルである場合にはフリップフロップ５２の出力信号を選択し、選択した信号を出力するものである。フリップフロップ５４は、クロック信号ＣＬＫ２の立ち上がりエッジに基づいてセレクタ５３の出力信号をサンプリングして出力するものである。セレクタ５５は、信号ＣＴＬ２が高レベルである場合には信号ＤＩ１２を選択し、信号ＣＴＬ２が低レベルである場合にはフリップフロップ５４の出力信号を選択し、選択した信号を出力するものである。フリップフロップ５６は、クロック信号ＣＬＫ２の立ち上がりエッジに基づいてセレクタ５５の出力信号をサンプリングして出力するものである。セレクタ５７は、信号ＣＴＬ２が高レベルである場合には信号ＤＩ１０を選択し、信号ＣＴＬ２が低レベルである場合にはフリップフロップ５６の出力信号を選択し、選択した信号を出力するものである。フリップフロップ５８は、クロック信号ＣＬＫ２の立ち上がりエッジに基づいてセレクタ５７の出力信号をサンプリングして信号Ｓ２１ＡＰとして出力するとともに、その信号Ｓ２１ＡＰの反転信号を信号ＳＩ２１ＡＮとして出力するものである。
　図２８は、シリアライザ１２３Ａの一動作例を表すものであり、（Ａ）～（Ｄ）は信号ＤＩ１０，ＤＩ１２，ＤＩ１４，ＤＩ１６の波形を示し、（Ｅ）はクロック信号ＣＬＫ２の波形を示し、（Ｆ）は信号ＣＴＬ２の波形を示し、（Ｇ）は信号Ｓ２１ＡＰ，Ｓ２１ＡＮの波形を示す。
　この例では、タイミングｔ５１において、信号ＤＩ１０はデータ“Ｄ０（ｎ）”に設定され、信号ＤＩ１２はデータ“Ｄ２（ｎ）”に設定され、信号ＤＩ１４はデータ“Ｄ４（ｎ）”に設定され、信号ＤＩ１６はデータ“Ｄ６（ｎ）”に設定される（図２８（Ａ）～（Ｄ））。
　そして、タイミングｔ５３において、信号ＣＴＬ２が低レベルから高レベルに遷移し、タイミングｔ５５において、信号ＣＴＬ２が高レベルから低レベルに遷移する（図２８（Ｆ））。信号ＣＴＬ２が高レベルになるタイミングｔ５３～ｔ５５の期間において、セレクタ５１は信号ＤＩ１６（データ“Ｄ６（ｎ）”）を選択し、セレクタ５３は信号ＤＩ１４（データ“Ｄ４（ｎ）”）を選択し、セレクタ５５は信号ＤＩ１２（データ“Ｄ２（ｎ）”）を選択し、セレクタ５７は信号ＤＩ１０（データ“Ｄ０（ｎ）”）を選択する。そして、タイミングｔ５４におけるクロック信号ＣＬＫ２の立ち上がりエッジに基づいて、フリップフロップ５２はセレクタ５１の出力信号（データ“Ｄ６（ｎ）”）をサンプリングし、フリップフロップ５４はセレクタ５３の出力信号（データ“Ｄ４（ｎ）”）をサンプリングし、フリップフロップ５６はセレクタ５５の出力信号（データ“Ｄ２（ｎ）”）をサンプリングし、フリップフロップ５８はセレクタ５７の出力信号（データ“Ｄ０（ｎ）”）をサンプリングする。そして、タイミングｔ５５において信号ＣＴＬ２が低レベルになった後に、シリアライザ１２３Ａは、クロック信号ＣＬＫ２に基づいてシフトレジスタとして動作する。
　このようにして、シリアライザ１２３Ａは、タイミングｔ５４～ｔ５６の期間においてデータ“Ｄ０（ｎ）”を出力し、タイミングｔ５６～ｔ５７の期間においてデータ“Ｄ２（ｎ）”を出力し、タイミングｔ５７～ｔ５８の期間においてデータ“Ｄ４（ｎ）”を出力し、タイミングｔ５８～ｔ５９の期間においてデータ“Ｄ６（ｎ）”を出力する（図２８（Ｇ））。
［変形例１－４］
　上記実施の形態では、セレクタ２３を設けたが、これに限定されるものではない。以下に、本変形例について詳細に説明する。
　図２９は、本変形例に係る送信部１２Ｄの要部の一構成例を表すものである。図２９は、図２におけるシリアライザ２１Ａ～２１Ｄより後の回路を描いたものである。送信部１２Ｄは、送信部１２Ｄは、４つのシリアライザ２１（シリアライザ２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ）と、４つのマルチプレクサ２２（マルチプレクサ２２Ａ，２２Ｂ，２２Ｃ，２２Ｄ）と、２つのドライバ３９（ドライバ３９Ａ，３９Ｂ）と、制御部２５Ｄとを有している。
　ドライバ３９Ａは、信号Ｓ２２Ａ，Ｓ２２Ｂ，Ｓ２２Ｃ，Ｓ２２Ｄ、信号Ｓsel1，Ｓsel2，Ｓsel3、および信号ＣＴＬに基づいて、出力端子Ｔout１における電圧を設定するものである。ドライバ３９Ｂは、信号Ｓ２２Ａ，Ｓ２２Ｂ，Ｓ２２Ｃ，Ｓ２２Ｄ、信号Ｓsel1，Ｓsel2，Ｓsel3、および信号ＣＴＬに基づいて、出力端子Ｔout２における電圧を設定するものである。信号Ｓsel1，Ｓsel2，Ｓsel3は、動作モードに応じて設定されるものである。具体的には、動作モードＭＡでは、信号Ｓsel1，Ｓsel2がともに高レベルに設定されるとともに、信号Ｓsel3が低レベルに設定される。また、動作モードＭＢでは、信号Ｓsel1，Ｓsel3がともに高レベルに設定されるとともに、信号Ｓsel2が低レベルに設定される。
　図３０は、ドライバ３９Ａの一構成例を表すものである。図３１は、ドライバ３９Ｂの一構成例を表すものである。ドライバ３９Ａは、Ｍ個のサブドライバＡＡ（サブドライバＡＡ１～ＡＡＭ）と、Ｎ個のサブドライバＡＢ（サブドライバＡＢ１～ＡＢＮ）と、Ｎ個のサブドライバＡＣ（サブドライバＡＣ１～ＡＣＮ）とを有している。ドライバ３９Ｂは、Ｍ個のサブドライバＢＡ（サブドライバＢＡ１～ＢＡＭ）と、Ｍ個のサブドライバＢＢ（サブドライバＢＢ１～ＢＢＭ）と、Ｎ個のサブドライバＢＣ（サブドライバＢＣ１～ＢＣＮ）とを有している。
　サブドライバＡＡ１～ＡＡＭ，ＡＢ１～ＡＢＮ，ＡＣ１～ＡＣＮ，ＢＡ１～ＢＡＭ，ＢＢ１～ＢＢＭ，ＢＣ１～ＢＣＮのそれぞれは、抵抗素子９１，９４と、トランジスタ９２，９３，９５，９６とを有している。トランジスタ９２，９３，９５，９６は、ＮチャネルＭＯＳ型のＦＥＴである。なお、図２９において、ドライバ３９Ａ，３９Ｂ内に、これらのトランジスタ９２，９３，９５，９６を描いている。また、図２９では、抵抗素子９１，９４の図示を省いている。
　ドライバ３９Ａ（図３０）のサブドライバＡＡ１～ＡＡＭのそれぞれにおいて、抵抗素子９１の一端には電圧Ｖ１が供給され、他端はトランジスタ９５のドレインに接続されている。トランジスタ９５のゲートには信号Ｓsel1が供給され、ドレインは抵抗素子９１の他端に接続され、ソースはトランジスタ９２のドレインに接続されている。トランジスタ９２のゲートには信号Ｓ２２Ａが供給され、ドレインはトランジスタ９５のソースに接続され、ソースはトランジスタ９３のドレインに接続されるとともに出力端子Ｔout１に接続されている。トランジスタ９３のゲートには信号Ｓ２２Ｂが供給され、ドレインはトランジスタ９２のソースに接続されるとともに出力端子Ｔout１に接続され、ソースはトランジスタ９６のドレインに接続されている。トランジスタ９６のゲートには信号Ｓsel1が供給され、ドレインはトランジスタ９３のソースに接続され、ソースは抵抗素子９４の一端に接続されている。抵抗素子９４の一端はトランジスタ９６のソースに接続され、他端は接地されている。
　ドライバ３９ＡのサブドライバＡＢ１～ＡＢＮのそれぞれにおいて、抵抗素子９１の一端には電圧Ｖ１が供給され、他端はトランジスタ９５のドレインに接続されている。トランジスタ９５のゲートには信号Ｓsel2が供給され、ドレインは抵抗素子９１の他端に接続され、ソースはトランジスタ９２のドレインに接続されている。トランジスタ９２のゲートには信号Ｓ２２Ａが供給され、ドレインはトランジスタ９５のソースに接続され、ソースはトランジスタ９３のドレインに接続されるとともに出力端子Ｔout１に接続されている。トランジスタ９３のゲートには信号Ｓ２２Ｂが供給され、ドレインはトランジスタ９２のソースに接続されるとともに出力端子Ｔout１に接続され、ソースはトランジスタ９６のドレインに接続されている。トランジスタ９６のゲートには信号Ｓsel2が供給され、ドレインはトランジスタ９３のソースに接続され、ソースは抵抗素子９４の一端に接続されている。抵抗素子９４の一端はトランジスタ９６のソースに接続され、他端は接地されている。
　ドライバ３９ＡのサブドライバＡＣ１～ＡＣＮのそれぞれにおいて、抵抗素子９１の一端には電圧Ｖ１が供給され、他端はトランジスタ９５のドレインに接続されている。トランジスタ９５のゲートには信号Ｓsel3が供給され、ドレインは抵抗素子９１の他端に接続され、ソースはトランジスタ９２のドレインに接続されている。トランジスタ９２のゲートには信号Ｓ２２Ｄが供給され、ドレインはトランジスタ９５のソースに接続され、ソースはトランジスタ９３のドレインに接続されるとともに出力端子Ｔout１に接続されている。トランジスタ９３のゲートには信号Ｓ２２Ｃが供給され、ドレインはトランジスタ９２のソースに接続されるとともに出力端子Ｔout１に接続され、ソースはトランジスタ９６のドレインに接続されている。トランジスタ９６のゲートには信号Ｓsel3が供給され、ドレインはトランジスタ９３のソースに接続され、ソースは抵抗素子９４の一端に接続されている。抵抗素子９４の一端はトランジスタ９６のソースに接続され、他端は接地されている。
　ドライバ３９Ｂ（図３１）のサブドライバＢＡ１～ＢＡＭのそれぞれにおいて、抵抗素子９１の一端には電圧Ｖ１が供給され、他端はトランジスタ９５のドレインに接続されている。トランジスタ９５のゲートには信号Ｓsel3が供給され、ドレインは抵抗素子９１の他端に接続され、ソースはトランジスタ９２のドレインに接続されている。トランジスタ９２のゲートには信号Ｓ２２Ｂが供給され、ドレインはトランジスタ９５のソースに接続され、ソースはトランジスタ９３のドレインに接続されるとともに出力端子Ｔout２に接続されている。トランジスタ９３のゲートには信号Ｓ２２Ａが供給され、ドレインはトランジスタ９２のソースに接続されるとともに出力端子Ｔout２に接続され、ソースはトランジスタ９６のドレインに接続されている。トランジスタ９６のゲートには信号Ｓsel3が供給され、ドレインはトランジスタ９３のソースに接続され、ソースは抵抗素子９４の一端に接続されている。抵抗素子９４の一端はトランジスタ９６のソースに接続され、他端は接地されている。
　ドライバ３９ＢのサブドライバＢＢ１～ＢＢＭのそれぞれにおいて、抵抗素子９１の一端には電圧Ｖ１が供給され、他端はトランジスタ９５のドレインに接続されている。トランジスタ９５のゲートには信号Ｓsel2が供給され、ドレインは抵抗素子９１の他端に接続され、ソースはトランジスタ９２のドレインに接続されている。トランジスタ９２のゲートには信号Ｓ２２Ｃが供給され、ドレインはトランジスタ９５のソースに接続され、ソースはトランジスタ９３のドレインに接続されるとともに出力端子Ｔout２に接続されている。トランジスタ９３のゲートには信号Ｓ２２Ｄが供給され、ドレインはトランジスタ９２のソースに接続されるとともに出力端子Ｔout２に接続され、ソースはトランジスタ９６のドレインに接続されている。トランジスタ９６のゲートには信号Ｓsel2が供給され、ドレインはトランジスタ９３のソースに接続され、ソースは抵抗素子９４の一端に接続されている。抵抗素子９４の一端はトランジスタ９６のソースに接続され、他端は接地されている。
　ドライバ３９ＢのサブドライバＢＣ１～ＢＣＮのそれぞれにおいて、抵抗素子９１の一端には電圧Ｖ１が供給され、他端はトランジスタ９５のドレインに接続されている。トランジスタ９５のゲートには信号Ｓsel1が供給され、ドレインは抵抗素子９１の他端に接続され、ソースはトランジスタ９２のドレインに接続されている。トランジスタ９２のゲートには信号Ｓ２２Ｃが供給され、ドレインはトランジスタ９５のソースに接続され、ソースはトランジスタ９３のドレインに接続されるとともに出力端子Ｔout２に接続されている。トランジスタ９３のゲートには信号Ｓ２２Ｄが供給され、ドレインはトランジスタ９２のソースに接続されるとともに出力端子Ｔout２に接続され、ソースはトランジスタ９６のドレインに接続されている。トランジスタ９６のゲートには信号Ｓsel1が供給され、ドレインはトランジスタ９３のソースに接続され、ソースは抵抗素子９４の一端に接続されている。抵抗素子９４の一端はトランジスタ９６のソースに接続され、他端は接地されている。
　例えば、動作モードＭＡ（単相モード）では、信号Ｓsel1，Ｓsel2がともに高レベルに設定されるとともに、信号Ｓsel3が低レベルに設定される。これにより、ドライバ３９Ａ（図３０）では、サブドライバＡＡ１～ＡＡＭ，ＡＢ１～ＡＢＮが有効になるとともに、サブドライバＡＣ１～ＡＣＮが無効になる。また、ドライバ３９Ｂ（図３１）では、サブドライバＢＢ１～ＢＢＭ，ＢＣ１～ＢＣＮが有効になるとともに、サブドライバＢＡ１～ＢＡＭが無効になる。
　また、例えば、動作モードＭＢ（差動モード）では、信号Ｓsel1，Ｓsel3がともに高レベルに設定されるとともに、信号Ｓsel2が低レベルに設定される。これにより、ドライバ３９Ａ（図３０）では、サブドライバＡＡ１～ＡＡＭ，ＡＣ１～ＡＣＮが有効になるとともに、サブドライバＡＢ１～ＡＢＮが無効になる。また、ドライバ３９Ｂ（図３１）では、サブドライバＢＡ１～ＢＡＭ，ＢＣ１～ＢＣＮが有効になるとともに、サブドライバＢＢ１～ＢＢＭが無効になる。
　制御部２５Ｄ（図２９）は、処理部１１から供給されたモード信号Ｓmodeに基づいて、クロック信号Ｐ０～Ｐ７，ＣＬＫおよび信号Ｓsel1，Ｓsel2，Ｓsel3，ＣＴＬを生成するものである。
　ここで、ドライバ３９Ａは、本開示における「第１のドライバ」の一具体例に対応する。複数のサブドライバＡＡ１～ＡＡＭは、本開示における「第１のサブドライバ部」の一具体例に対応し、複数のサブドライバＡＢ１～ＡＢＮは、本開示における「第５のサブドライバ部」の一具体例に対応し、複数のサブドライバＡＣ１～ＡＣＮは、本開示における「第６のサブドライバ部」の一具体例に対応する。ドライバ３９Ｂは、本開示における「第２のドライバ」の一具体例に対応する。
　図３２は、動作モードＭＡにおける信号の流れを表すものである。図３２において、太い実線は、信号ＤＩ１０～ＤＩ１７に係る信号の流れを示し、太い破線は、信号ＤＩ２０～ＤＩ２７に係る信号の流れを示す。ドライバ３９ＡのサブドライバＡＡ１～ＡＡＭは、信号Ｓ２２Ａ，Ｓ２２Ｂに基づいて動作し、ドライバ３９ＡのサブドライバＡＢ１～ＡＢＮは、信号Ｓ２２Ａ，Ｓ２２Ｂに基づいて動作する。また、ドライバ３９ＢのサブドライバＢＢ１～ＢＢＭは、信号Ｓ２２Ｃ，Ｓ２２Ｄに基づいて動作し、ドライバ３９ＢのサブドライバＢＣ１～ＢＣＮは、信号Ｓ２２Ｃ，Ｓ２２Ｄに基づいて動作する。
　図３３は、動作モードＭＢにおける信号の流れを表すものである。図３３において、太い実線は、信号ＤＩ１０～ＤＩ１７に係る信号の流れを示し、太い破線は、信号ＤＩ２０～ＤＩ２７に係る信号の流れを示す。ドライバ３９ＡのサブドライバＡＡ１～ＡＡＭは、信号Ｓ２２Ａ，Ｓ２２Ｂに基づいて動作し、ドライバ３９ＢのサブドライバＢＡ１～ＢＡＭは、信号Ｓ２２Ｂ，Ｓ２２Ａに基づいて動作する。ドライバ３９ＡのサブドライバＡＣ１～ＡＣＮは、信号Ｓ２２Ｃ，Ｓ２２Ｄに基づいて動作し、ドライバ３９ＢのサブドライバＢＣ１～ＢＣＭは、信号Ｓ２２Ｄ，Ｓ２２Ｃに基づいて動作する。
［変形例１－５］
　上記実施の形態では、マルチプレクサ２２の後段にセレクタ２３を設けたが、これに限定されるものではない。以下に、本変形例について詳細に説明する
　図３４は、本変形例に係る送信部１２Ｅの一構成例を表すものである。送信部１２Ｅは、８つのセレクタ２６（セレクタ２６Ａ～２６Ｈ）と、８つのマルチプレクサ２７（マルチプレクサ２７Ａ～２７Ｈ）とを有している。
　セレクタ２６Ａは、信号Ｓselに基づいて、動作モードが動作モードＭＡ（単相モード）である場合には信号Ｓ２１ＡＰを選択し、動作モードが動作モードＭＢ（差動モード）である場合には信号Ｓ２１ＢＮを選択し、選択された信号を出力するものである。セレクタ２６Ｂは、信号Ｓselに基づいて、動作モードが動作モードＭＡである場合には信号Ｓ２１ＣＰを選択し、動作モードが動作モードＭＢである場合には信号Ｓ２１ＤＮを選択し、選択された信号を出力するものである。セレクタ２６Ｃは、信号Ｓselに基づいて、動作モードが動作モードＭＡである場合には信号Ｓ２１ＡＮを選択し、動作モードが動作モードＭＢである場合には信号Ｓ２１ＢＰを選択し、選択された信号を出力するものである。セレクタ２６Ｄは、信号Ｓselに基づいて、動作モードが動作モードＭＡである場合には信号Ｓ２１ＣＮを選択し、動作モードが動作モードＭＢである場合には信号Ｓ２１ＤＰを選択し、選択された信号を出力するものである。セレクタ２６Ｅは、信号Ｓselに基づいて、動作モードが動作モードＭＡである場合には信号Ｓ２１ＢＰを選択し、動作モードが動作モードＭＢである場合には信号Ｓ２１ＡＮを選択し、選択された信号を出力するものである。セレクタ２６Ｆは、信号Ｓselに基づいて、動作モードが動作モードＭＡである場合には信号Ｓ２１ＤＰを選択し、動作モードが動作モードＭＢである場合には信号Ｓ２１ＣＮを選択し、選択された信号を出力するものである。セレクタ２６Ｇは、信号Ｓselに基づいて、動作モードが動作モードＭＡである場合には信号Ｓ２１ＢＮを選択し、動作モードが動作モードＭＢである場合には信号Ｓ２１ＡＰを選択し、選択された信号を出力するものである。セレクタ２６Ｈは、信号Ｓselに基づいて、動作モードが動作モードＭＡである場合には信号Ｓ２１ＤＮを選択し、動作モードが動作モードＭＢである場合には信号Ｓ２１ＣＰを選択し、選択された信号を出力するものである。
　マルチプレクサ２７Ａは、クロック信号ＣＬＫに基づいて、信号Ｓ２１ＡＰ，Ｓ２１ＣＰのうちの一方を交互に選択し、選択された信号を出力するものである。マルチプレクサ２７Ｂは、クロック信号ＣＬＫに基づいて、信号Ｓ２１ＡＮ，Ｓ２１ＣＮのうちの一方を交互に選択し、選択された信号を出力するものである。マルチプレクサ２７Ｃは、クロック信号ＣＬＫに基づいて、セレクタ２６Ａの出力信号およびセレクタ２６Ｂの出力信号のうちの一方を交互に選択し、選択された信号を出力するものである。マルチプレクサ２７Ｄは、クロック信号ＣＬＫに基づいて、セレクタ２６Ｃの出力信号およびセレクタ２６Ｄの出力信号のうちの一方を交互に選択し、選択された信号を出力するものである。マルチプレクサ２７Ｅは、クロック信号ＣＬＫに基づいて、セレクタ２６Ｅの出力信号およびセレクタ２６Ｆの出力信号のうちの一方を交互に選択し、選択された信号を出力するものである。マルチプレクサ２７Ｆは、クロック信号ＣＬＫに基づいて、セレクタ２６Ｇの出力信号およびセレクタ２６Ｈの出力信号のうちの一方を交互に選択し、選択された信号を出力するものである。マルチプレクサ２７Ｇは、クロック信号ＣＬＫに基づいて、信号Ｓ２１ＢＰ，Ｓ２１ＤＰのうちの一方を交互に選択し、選択された信号を出力するものである。マルチプレクサ２７Ｈは、クロック信号ＣＬＫに基づいて、信号Ｓ２１ＢＮ，Ｓ２１ＤＮのうちの一方を交互に選択し、選択された信号を出力するものである。
　ここで、複数のマルチプレクサ２７Ａ～２７Ｈは、本開示における「マルチプレクサ部」の一具体例に対応する。
　この構成により、ドライバ２４Ａでは、サブドライバＡＡ１～ＡＡＭは、マルチプレクサ２７Ａの出力信号およびマルチプレクサ２７Ｂの出力信号に基づいて動作し、サブドライバＡＢ１～ＡＢＮは、マルチプレクサ２７Ｃの出力信号およびマルチプレクサ２７Ｄの出力信号に基づいて動作する。また、ドライバ２４Ｂでは、サブドライバＢＡ１～ＢＡＭは、マルチプレクサ２７Ｅの出力信号およびマルチプレクサ２７Ｆの出力信号に基づいて動作し、サブドライバＢＢ１～ＢＢＮは、マルチプレクサ２７Ｇの出力信号およびマルチプレクサ２７Ｈの出力信号に基づいて動作する。
　図３５は、動作モードＭＡ（単相モード）における信号の流れを表すものである。図３５において、太い実線は、信号ＤＩ１０～ＤＩ１７に係る信号の流れを示し、太い破線は、信号ＤＩ２０～ＤＩ２７に係る信号の流れを示す。
　まず、信号ＤＩ１０～ＤＩ１７に係る信号の流れを説明する。動作モードＭＡでは、セレクタ２６Ａは、信号Ｓselに基づいて信号Ｓ２１ＡＰを選択し、その信号Ｓ２１ＡＰを出力する。セレクタ２６Ｂは、信号Ｓselに基づいて信号Ｓ２１ＣＰを選択し、その信号Ｓ２１ＣＰを出力する。セレクタ２６Ｃは、信号Ｓselに基づいて信号Ｓ２１ＡＮを選択し、その信号Ｓ２１ＡＮを出力する。セレクタ２６Ｄは、信号Ｓselに基づいて信号Ｓ２１ＣＮを選択し、その信号Ｓ２１ＣＮを出力する。
　マルチプレクサ２７Ａは、クロック信号ＣＬＫに基づいて、信号Ｓ２１ＡＰ，Ｓ２１ＣＰのうちの一方を交互に選択し、選択された信号を出力する。マルチプレクサ２７Ｂは、クロック信号ＣＬＫに基づいて、信号Ｓ２１ＡＮ，Ｓ２１ＣＮのうちの一方を交互に選択し、選択された信号を出力する。マルチプレクサ２７Ｃは、クロック信号ＣＬＫに基づいて、セレクタ２６Ａの出力信号（信号Ｓ２１ＡＰ）およびセレクタ２６Ｂの出力信号（信号Ｓ２１ＣＰ）のうちの一方を交互に選択し、選択された信号を出力する。マルチプレクサ２７Ｄは、クロック信号ＣＬＫに基づいて、セレクタ２６Ｃの出力信号（信号Ｓ２１ＡＮ）およびセレクタ２６Ｄの出力信号（信号Ｓ２１ＣＮ）のうちの一方を交互に選択し、選択された信号を出力する。
　次に、信号ＤＩ２０～ＤＩ２７に係る信号の流れを説明する。動作モードＭＡでは、セレクタ２６Ｅは、信号Ｓselに基づいて信号Ｓ２１ＢＰを選択し、その信号Ｓ２１ＢＰを出力する。セレクタ２６Ｆは、信号Ｓselに基づいて信号Ｓ２１ＤＰを選択し、その信号Ｓ２１ＤＰを出力する。セレクタ２６Ｇは、信号Ｓselに基づいて信号Ｓ２１ＢＮを選択し、その信号Ｓ２１ＢＮを出力する。セレクタ２６Ｈは、信号Ｓselに基づいて信号Ｓ２１ＤＮを選択し、その信号Ｓ２１ＤＮを出力する。
　マルチプレクサ２７Ｅは、クロック信号ＣＬＫに基づいて、セレクタ２６Ｅの出力信号（信号Ｓ２１ＢＰ）およびセレクタ２６Ｆの出力信号（信号Ｓ２１ＤＰ）のうちの一方を交互に選択し、選択された信号を出力する。マルチプレクサ２７Ｆは、クロック信号ＣＬＫに基づいて、セレクタ２６Ｇの出力信号（信号Ｓ２１ＢＮ）およびセレクタ２６Ｈの出力信号（信号Ｓ２１ＤＮ）のうちの一方を交互に選択し、選択された信号を出力する。マルチプレクサ２７Ｇは、クロック信号ＣＬＫに基づいて、信号Ｓ２１ＢＰ，Ｓ２１ＤＰのうちの一方を交互に選択し、選択された信号を出力する。マルチプレクサ２７Ｈは、クロック信号ＣＬＫに基づいて、信号Ｓ２１ＢＮ，Ｓ２１ＤＮのうちの一方を交互に選択し、選択された信号を出力する。
　図３６は、動作モードＭＢ（差動モード）における信号の流れを表すものである。図３６において、太い実線は、信号ＤＩ１０～ＤＩ１７に係る信号の流れを示し、太い破線は、信号ＤＩ２０～ＤＩ２７に係る信号の流れを示す。
　まず、信号ＤＩ１０～ＤＩ１７に係る信号の流れを説明する。動作モードＭＢでは、セレクタ２６Ｅは、信号Ｓselに基づいて信号Ｓ２１ＡＮを選択し、その信号Ｓ２１ＡＮを出力する。セレクタ２６Ｆは、信号Ｓselに基づいて信号Ｓ２１ＣＮを選択し、その信号Ｓ２１ＣＮを出力する。セレクタ２６Ｇは、信号Ｓselに基づいて信号Ｓ２１ＡＰを選択し、その信号Ｓ２１ＡＰを出力する。セレクタ２６Ｈは、信号Ｓselに基づいて信号Ｓ２１ＣＰを選択し、その信号Ｓ２１ＣＰを出力する。
　マルチプレクサ２７Ａは、クロック信号ＣＬＫに基づいて、信号Ｓ２１ＡＰ，Ｓ２１ＣＰのうちの一方を交互に選択し、選択された信号を出力する。マルチプレクサ２７Ｂは、クロック信号ＣＬＫに基づいて、信号Ｓ２１ＡＮ，Ｓ２１ＣＮのうちの一方を交互に選択し、選択された信号を出力する。マルチプレクサ２７Ｅは、クロック信号ＣＬＫに基づいて、セレクタ２６Ｅの出力信号（信号Ｓ２１ＡＮ）およびセレクタ２６Ｆの出力信号（信号Ｓ２１ＣＮ）のうちの一方を交互に選択し、選択された信号を出力する。マルチプレクサ２７Ｆは、クロック信号ＣＬＫに基づいて、セレクタ２６Ｇの出力信号（信号Ｓ２１ＡＰ）およびセレクタ２６Ｈの出力信号（信号Ｓ２１ＣＰ）のうちの一方を交互に選択し、選択された信号を出力する。
　次に、信号ＤＩ２０～ＤＩ２７に係る信号の流れを説明する。動作モードＭＢでは、セレクタ２６Ａは、信号Ｓselに基づいて信号Ｓ２１ＢＮを選択し、その信号Ｓ２１ＢＮを出力する。セレクタ２６Ｂは、信号Ｓselに基づいて信号Ｓ２１ＤＮを選択し、その信号Ｓ２１ＤＮを出力する。セレクタ２６Ｃは、信号Ｓselに基づいて信号Ｓ２１ＢＰを選択し、その信号Ｓ２１ＢＰを出力する。セレクタ２６Ｄは、信号Ｓselに基づいて信号Ｓ２１ＤＰを選択し、その信号Ｓ２１ＤＰを出力する。
　マルチプレクサ２７Ｃは、クロック信号ＣＬＫに基づいて、セレクタ２６Ａの出力信号（信号Ｓ２１ＢＮ）およびセレクタ２６Ｂの出力信号（信号Ｓ２１ＤＮ）のうちの一方を交互に選択して出力する。マルチプレクサ２７Ｄは、クロック信号ＣＬＫに基づいて、セレクタ２６Ｃの出力信号（信号Ｓ２１ＢＰ）およびセレクタ２６Ｄの出力信号（信号Ｓ２１ＤＰ）のうちの一方を交互に選択して出力する。マルチプレクサ２７Ｇは、クロック信号ＣＬＫに基づいて、信号Ｓ２１ＢＰ，Ｓ２１ＤＰのうちの一方を交互に選択して出力する。マルチプレクサ２７Ｈは、クロック信号ＣＬＫに基づいて、信号Ｓ２１ＢＮ，Ｓ２１ＤＮのうちの一方を交互に選択して出力する。
＜２．第２の実施の形態＞
　次に、第２の実施の形態に係る通信システム２Ａ～２Ｃについて説明する。本実施の形態は、単相信号および差動信号に加え、３つの電圧レベルを有する信号をも用いて通信可能に構成された送信装置を備えたものである。なお、上記第１の実施の形態に係る通信システム１Ａ，１Ｂと実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
　図３７Ａ，３７Ｂ，３７Ｃは、第２の実施の形態に係る送信装置（送信装置６０）が適用された通信システムの一構成例を表すものであり、図３７Ａは通信システム２Ａを示し、図３７Ｂは通信システム２Ｂを示し、図３７Ｃは通信システム２Ｃを示す。通信システム２Ａは、第１の実施の形態に係る通信システム１Ａと同様に、単相信号を用いて通信を行うものである。通信システム２Ｂは、第１の実施の形態に係る通信システム１Ｂと同様に、差動信号を用いて通信を行うものである。通信システム２Ｃは、３つの電圧レベルを有する信号（以下、３相信号ともいう）を用いて通信を行うものである。
　通信システム２Ａは、図３７Ａに示したように、送信装置６０と、受信装置１３０とを備えている。送信装置６０は、４つの出力端子Ｔout１～Ｔout４を有し、受信装置１３０は、４つの入力端子Ｔin１～Ｔin４を有している。送信装置６０の出力端子Ｔout１および受信装置１３０の入力端子Ｔin１は、線路１０１を介して互いに接続され、送信装置６０の出力端子Ｔout２および受信装置１３０の入力端子Ｔin２は、線路１０２を介して互いに接続され、送信装置６０の出力端子Ｔout３および受信装置１３０の入力端子Ｔin３は、線路１０３を介して互いに接続され、送信装置６０の出力端子Ｔout４および受信装置１３０の入力端子Ｔin４は、線路１０４を介して互いに接続されている。線路１０１～１０４の特性インピーダンスは、この例では約５０［Ω］である。送信装置６０は、線路１０１を用いて信号ＳＩＧ１を送信し、線路１０２を用いて信号ＳＩＧ２を送信し、線路１０３を用いて信号ＳＩＧ３を送信し、線路１０４を用いて信号ＳＩＧ４を送信する。信号ＳＩＧ１～ＳＩＧ４は、それぞれ単相信号である。
　通信システム２Ｂは、図３７Ｂに示したように、送信装置６０と、受信装置１４０とを備えている。受信装置１４０は、４つの入力端子Ｔin１Ｐ，Ｔin１Ｎ，Ｔin２Ｐ，Ｔin２Ｎを有している。送信装置６０の出力端子Ｔout１および受信装置１４０の入力端子Ｔin１Ｐは、線路１１１を介して互いに接続され、送信装置６０の出力端子Ｔout２および受信装置１４０の入力端子Ｔin１Ｎは、線路１１２を介して互いに接続され、送信装置６０の出力端子Ｔout３および受信装置１４０の入力端子Ｔin２Ｐは、線路１１３を介して互いに接続され、送信装置６０の出力端子Ｔout４および受信装置１４０の入力端子Ｔin２Ｎは、線路１１４を介して互いに接続されている。線路１１１～１１４の特性インピーダンスは、この例では約５０［Ω］である。送信装置６０は、線路１１１を用いて信号ＳＩＧ１Ｐを送信し、線路１１２を用いて信号ＳＩＧ１Ｎを送信する。信号ＳＩＧ１Ｐ，ＳＩＧ１Ｎは、差動信号を構成するものである。また、送信装置６０は、線路１１３を用いて信号ＳＩＧ２Ｐを送信し、線路１１４を用いて信号ＳＩＧ２Ｎを送信する。信号ＳＩＧ２Ｐ，ＳＩＧ２Ｎは、差動信号を構成するものである。通信システム２Ｂでは、送信装置６０は、第１の実施の形態に係る送信装置１０と同様に、エンファシス動作を行うことにより、信号ＳＩＧ１Ｐ，ＳＩＧ１Ｎおよび信号ＳＩＧ２Ｐ，ＳＩＧ２Ｎを送信するようになっている。
　通信システム２Ｃは、図３７Ｃに示したように、送信装置６０と、受信装置１５０とを備えている。受信装置１５０は、３つの入力端子ＴinＡ，ＴinＢ，ＴinＣを有している。送信装置６０の出力端子Ｔout１および受信装置１５０の入力端子ＴinＡは、線路１２１を介して互いに接続され、送信装置６０の出力端子Ｔout２および受信装置１５０の入力端子ＴinＢは、線路１２２を介して互いに接続され、送信装置６０の出力端子Ｔout３および受信装置１５０の入力端子ＴinＣは、線路１２３を介して互いに接続されている。線路１２１～１２３の特性インピーダンスは、この例では約５０［Ω］である。送信装置６０は、線路１２１を用いて信号ＳＩＧＡを送信し、線路１２２を用いて信号ＳＩＧＢを送信し、線路１２３を用いて信号ＳＩＧＣを送信する。信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣは、３相信号を構成するものである。
　図３８は、信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣの電圧を表すものである。通信システム２Ｃにおいて、送信装置６０は、３つの信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣを用いて、６つのシンボル“＋ｘ”，“－ｘ”，“＋ｙ”，“－ｙ”，“＋ｚ”，“－ｚ”を送信する。例えば、シンボル“＋ｘ”を送信する場合には、送信装置６０は、信号ＳＩＧＡを高レベル電圧ＶＨにし、信号ＳＩＧＢを低レベル電圧ＶＬにし、信号ＳＩＧＣを中レベル電圧ＶＭにする。シンボル“－ｘ”を送信する場合には、送信装置６０は、信号ＳＩＧＡを低レベル電圧ＶＬにし、信号ＳＩＧＢを高レベル電圧ＶＨにし、信号ＳＩＧＣを中レベル電圧ＶＭにする。シンボル“＋ｙ”を送信する場合には、送信装置６０は、信号ＳＩＧＡを中レベル電圧ＶＭにし、信号ＳＩＧＢを高レベル電圧ＶＨにし、信号ＳＩＧＣを低レベル電圧ＶＬにする。シンボル“－ｙ”を送信する場合には、送信装置６０は、信号ＳＩＧＡを中レベル電圧ＶＭにし、信号ＳＩＧＢを低レベル電圧ＶＬにし、信号ＳＩＧＣを高レベル電圧ＶＨにする。シンボル“＋ｚ”を送信する場合には、送信装置６０は、信号ＳＩＧＡを低レベル電圧ＶＬにし、信号ＳＩＧＢを中レベル電圧ＶＭにし、信号ＳＩＧＣを高レベル電圧ＶＨにする。シンボル“－ｚ”を送信する場合には、送信装置６０は、信号ＳＩＧＡを高レベル電圧ＶＨにし、信号ＳＩＧＢを中レベル電圧ＶＭにし、信号ＳＩＧＣを低レベル電圧ＶＬにするようになっている。
　送信装置６０は、３つの動作モードＭＡ，ＭＢ，ＭＣを有している。送信装置６０は、通信システム２Ａに適用される場合には、動作モードＭＡ（単相モード）で動作し、通信システム２Ｂに適用される場合には、動作モードＭＢ（差動モード）で動作し、通信システム２Ｃに適用される場合には、動作モードＭＣ（３相モード）で動作するようになっている。
（送信装置６０）
　送信装置６０は、図３７Ａ～３７Ｃに示したように、処理部６１と、送信部６２とを有している。
　処理部６１は、所定の処理を行うことにより送信するデータを生成するものである。また、処理部６１は、３つの動作モードＭＡ，ＭＢ，ＭＣのうちの１つを選択し、選択された動作モードを、モード信号Ｓmodeを用いて送信部６２に伝える。具体的には、処理部６１は、送信装置６０が通信システム２Ａに適用される場合には、動作モードＭＡ（単相モード）を選択し、モード信号Ｓmodeを用いて、送信部６２に対して、動作モードＭＡで動作すべきことを指示する。また、送信部６２は、送信装置６０が通信システム２Ｂに適用される場合には、動作モードＭＢ（差動モード）を選択し、モード信号Ｓmodeを用いて、送信部６２に対して、動作モードＭＢで動作すべきことを指示する。また、送信部６２は、送信装置６０が通信システム２Ｃに適用される場合には、動作モードＭＣ（３相モード）を選択し、モード信号Ｓmodeを用いて、送信部６２に対して、動作モードＭＣで動作すべきことを指示するようになっている。
　送信部６２は、モード信号Ｓmodeに基づいて、処理部６１が生成したデータを送信するものである。具体的には、送信部６２は、モード信号Ｓmodeが示す動作モードが動作モードＭＡ（単相モード）である場合には、処理部６１が生成したデータを、信号ＳＩＧ１～ＳＩＧ４を用いて送信する。また、送信部６２は、モード信号Ｓmodeが示す動作モードが動作モードＭＢである場合には、処理部６１が生成したデータを、信号ＳＩＧ１Ｐ，ＳＩＧ１Ｎおよび信号ＳＩＧ２Ｐ，ＳＩＧ２Ｎを用いて送信する。また、送信部６２は、モード信号Ｓmodeが示す動作モードが動作モードＭＣである場合には、処理部６１が生成したデータを、信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣを用いて送信するようになっている。
　図３９は、送信部６２の一構成例を表すものである。送信部６２は、送信回路部６２Ａ，６２Ｂと、制御部６５とを有している。図４０Ａは、送信回路部６２Ａの一構成例を表すものであり、図４０Ｂは、送信回路部６２Ｂの一構成例を表すものである。送信回路部６２Ａは、４つのシリアライザ２８（シリアライザ２８Ａ，２８Ｂ，２８Ｃ，２８Ｄ）と、４つのエンコーダ２９（エンコーダ２９Ａ，２９Ｂ，２９Ｃ，２９Ｄ）と、４つのマルチプレクサ２２（マルチプレクサ２２Ａ，２２Ｂ，２２Ｃ，２２Ｄ）と、４つのセレクタ２３（セレクタ２３Ａ，２３Ｂ，２３Ｃ，２３Ｄ）と、２つのドライバ２４（ドライバ２４Ａ，２４Ｂ）とを有している。送信回路部６２Ｂは、４つのシリアライザ２８（シリアライザ２８Ｅ，２８Ｆ，２８Ｇ，２８Ｈ）と、４つのエンコーダ２９（エンコーダ２９Ｅ，２９Ｆ，２９Ｇ，２９Ｈ）と、４つのマルチプレクサ２２（マルチプレクサ２２Ｅ，２２Ｆ，２２Ｇ，２２Ｈ）と、４つのセレクタ２３（セレクタ２３Ｅ，２３Ｆ，２３Ｇ，２３Ｈ）と、２つのドライバ２４（ドライバ２４Ｃ，２４Ｄ）とを有している。
　シリアライザ２８Ａ（図４０Ａ）は、第１の実施の形態に係るシリアライザ２１Ａと同様に、クロック信号Ｐ０，Ｐ２，Ｐ４，Ｐ６に基づいて、信号ＤＩ１０，ＤＩ１２，ＤＩ１４，ＤＩ１６をシリアライズすることにより、信号Ｓ２８Ａを生成するものである。シリアライザ２８Ｂは、第１の実施の形態に係るシリアライザ２１Ｂと同様に、クロック信号Ｐ０，Ｐ２，Ｐ４，Ｐ６に基づいて、信号ＤＩ２０，ＤＩ２２，ＤＩ２４，ＤＩ２６をシリアライズすることにより、信号Ｓ２８Ｂを生成するものである。シリアライザ２８Ｃは、第１の実施の形態に係るシリアライザ２１Ｃと同様に、クロック信号Ｐ１，Ｐ３，Ｐ５，Ｐ７に基づいて、信号ＤＩ１１，ＤＩ１３，ＤＩ１５，ＤＩ１７をシリアライズすることにより、信号Ｓ２８Ｃを生成するものである。シリアライザ２８Ｄは、第１の実施の形態に係るシリアライザ２１Ｄと同様に、クロック信号Ｐ１，Ｐ３，Ｐ５，Ｐ７に基づいて、信号ＤＩ２１，ＤＩ２３，ＤＩ２５，ＤＩ２７をシリアライズすることにより、信号Ｓ２８Ｄを生成するものである。同様に、シリアライザ２８Ｅ（図４０Ｂ）は、クロック信号Ｐ０，Ｐ２，Ｐ４，Ｐ６に基づいて、信号ＤＩ３０，ＤＩ３２，ＤＩ３４，ＤＩ３６をシリアライズすることにより、信号Ｓ２８Ｅを生成するものである。シリアライザ２８Ｆは、クロック信号Ｐ０，Ｐ２，Ｐ４，Ｐ６に基づいて、信号ＤＩ４０，ＤＩ４２，ＤＩ４４，ＤＩ４６をシリアライズすることにより、信号Ｓ２８Ｆを生成するものである。シリアライザ２８Ｇは、クロック信号Ｐ１，Ｐ３，Ｐ５，Ｐ７に基づいて、信号ＤＩ３１，ＤＩ３３，ＤＩ３５，ＤＩ３７をシリアライズすることにより、信号Ｓ２８Ｇを生成するものである。シリアライザ２８Ｈは、クロック信号Ｐ１，Ｐ３，Ｐ５，Ｐ７に基づいて、信号ＤＩ４１，ＤＩ４３，ＤＩ４５，ＤＩ４７をシリアライズすることにより、信号Ｓ２８Ｈを生成するものである。シリアライザ２８Ａ～２８Ｈは、第１の実施の形態に係るシリアライザ２１Ａ（図３）と同様の構成を有するものである。
　図４１は、シリアライザ２８Ａ～２８Ｈが生成した信号Ｓ２８Ａ～Ｓ２８Ｈの信号経路を表すものである。シリアライザ２８Ａは、信号Ｓ２８Ａをエンコーダ２９Ａ，２９Ｂに供給する。シリアライザ２８Ｂは、信号Ｓ２８Ｂをエンコーダ２９Ｂ，２９Ｅに供給する。シリアライザ２８Ｃは、信号Ｓ２８Ｃをエンコーダ２９Ｃ，２９Ｄに供給する。シリアライザ２８Ｄは、信号Ｓ２８Ｄをエンコーダ２９Ｄ，２９Ｇに供給する。シリアライザ２８Ｅは、信号Ｓ２８Ｅをエンコーダ２９Ａ，２９Ｅに供給する。シリアライザ２８Ｆは、信号Ｓ２８Ｆをエンコーダ２９Ｆに供給する。シリアライザ２８Ｇは、信号Ｓ２８Ｇをエンコーダ２９Ｃ，２９Ｇに供給する。シリアライザ２８Ｈは、信号Ｓ２８Ｈをエンコーダ２９Ｈに供給する。
　エンコーダ２９Ａ（図４０Ａ）は、信号Ｓ２８Ａ，Ｓ２８Ｅおよび信号ＥＮに基づいて、信号Ｓ２９ＡＰ，Ｓ２９ＡＮを生成するものである。エンコーダ２９Ａは、入力端子ｉｎ１，ｉｎ２，ＣＥＮと、出力端子ｏｕｔ１，ｏｕｔ２とを有している。エンコーダ２９Ａの入力端子ｉｎ１には信号Ｓ２８Ａが供給され、入力端子ｉｎ２には信号Ｓ２８Ｅが供給され、入力端子ＣＥＮには信号ＥＮが供給される。信号ＥＮは、動作モードＭＡ，ＭＢにおいて低レベル“０”になり、動作モードＭＣにおいて高レベル“１”になる信号である。そして、エンコーダ２９Ａは、出力端子ｏｕｔ１から信号Ｓ２９ＡＰを出力するとともに、出力端子ｏｕｔ２から信号Ｓ２９ＡＮを出力するようになっている。
　同様に、エンコーダ２９Ｂは、信号Ｓ２８Ｂ，Ｓ２８Ａおよび信号ＥＮに基づいて、信号Ｓ２９ＢＰ，Ｓ２９ＢＮを生成するものである。エンコーダ２９Ｃは、信号Ｓ２８Ｃ，Ｓ２８Ｇおよび信号ＥＮに基づいて、信号Ｓ２９ＣＰ，Ｓ２９ＣＮを生成するものである。エンコーダ２９Ｄは、信号Ｓ２８Ｄ，Ｓ２８Ｃおよび信号ＥＮに基づいて、信号Ｓ２９ＤＰ，Ｓ２９ＤＮを生成するものである。エンコーダ２９Ｅ（図４０Ｂ）は、信号Ｓ２８Ｅ，Ｓ２８Ｂおよび信号ＥＮに基づいて、信号Ｓ２９ＥＰ，Ｓ２９ＥＮを生成するものである。エンコーダ２９Ｆは、信号Ｓ２８Ｆおよび信号ＥＮに基づいて、信号Ｓ２９ＦＰ，Ｓ２９ＦＮを生成するものである。エンコーダ２９Ｇは、信号Ｓ２８Ｇ，Ｓ２８Ｄおよび信号ＥＮに基づいて、信号Ｓ２９ＧＰ，Ｓ２９ＧＮを生成するものである。エンコーダ２９Ｈは、信号Ｓ２８Ｈおよび信号ＥＮに基づいて、信号Ｓ２９ＨＰ，Ｓ２９ＨＮを生成するものである。
　図４２は、エンコーダ２９の一構成例を表すものである。エンコーダ２９は、セレクタ２０１と、排他的論理和回路（ＥＸ－ＯＲ）２０２と、論理積回路（ＡＮＤ）２０３，２０４とを有している。セレクタ２０１は、入力端子ＣＥＮにおける信号ＥＮが低レベルである場合には入力端子ｉｎ１における信号の反転信号を選択し、入力端子ＣＥＮにおける信号ＥＮが高レベルである場合には入力端子ｉｎ２における信号を選択し、選択された信号を出力するものである。排他的論理和回路２０２は、入力端子ｉｎ１における信号およびセレクタ２０１の出力信号の排他的論理和を求め、その結果を出力するものである。論理積回路２０３は、入力端子ｉｎ１における信号および排他的論理和回路２０２の出力信号の論理積を求め、その結果を出力端子ｏｕｔ１から出力するものである。論理積回路２０４は、セレクタ２０１の出力信号および排他的論理和回路２０２の出力信号の論理積を求め、その結果を出力端子ｏｕｔ２から出力するものである。
　図４３は、エンコーダ２９の一動作例を表すものである。動作モードＭＡ，ＭＢでは、入力端子ＣＥＮにおける信号ＥＮが低レベル“０”になる。この場合には、エンコーダ２９は、入力端子ｉｎ１における信号と同じ信号を出力端子ｏｕｔ１から出力するとともに、入力端子ｉｎ１における信号の反転信号を出力端子ｏｕｔ２から出力する。一方、動作モードＭＣでは、入力端子ＣＥＮにおける信号ＥＮが高レベル“１”になる。この場合には、エンコーダ２９は、入力端子ｉｎ１，ｉｎ２における信号がそれぞれ“１”，“０”である場合には出力端子ｏｕｔ１，ｏｕｔ２における信号をそれぞれ“１”，“０”にし、入力端子ｉｎ１，ｉｎ２における信号がそれぞれ“０”，“１”である場合には出力端子ｏｕｔ１，ｏｕｔ２における信号をそれぞれ“０”，“１”にし、入力端子ｉｎ１，ｉｎ２における信号が互いに等しい場合には出力端子ｏｕｔ１，ｏｕｔ２における信号をともに“０”にするようになっている。
　なお、この例では、図４２に示したようにエンコーダ２９を構成したが、これに限定されるものではない。例えば、図４４に示すようにエンコーダ（エンコーダ１２７）を構成してもよい。このエンコーダ１２７は、論理和回路２２１と、反転論理積回路２２２，２２３と、論理積回路２２４，２２５とを有している。論理和回路２２１は、入力端子ＣＥＮにおける信号ＥＮの反転信号および入力端子ｉｎ２における信号の論理和を求め、その結果を出力するものである。反転論理積回路２２２は、入力端子ｉｎ１における信号、入力端子ＣＥＮにおける信号ＥＮ、および論理和回路２２１の出力信号の反転論理積を求め、その結果を出力するものである。反転論理積回路２２３は、入力端子ｉｎ１における信号および論理和回路２２１の出力信号の反転論理積を求め、その結果を出力するものである。論理積回路２２４は、入力端子ｉｎ１における信号および反転論理積回路２２２の出力信号の論理積を求め、その結果を出力端子ｏｕｔ１から出力するものである。論理積回路２２５は、論理和回路２２１の出力信号および反転論理積回路２２３の出力信号の論理積を求め、その結果を出力端子ｏｕｔ２から出力するものである。このエンコーダ１２７の動作は、エンコーダ２９の動作（図４３）と同じである。
　マルチプレクサ２２Ａ（図４０Ａ）は、第１の実施の形態に係るマルチプレクサ２２Ａと同様に、クロック信号ＣＬＫに基づいて、信号Ｓ２９ＡＰ，Ｓ２９ＣＰのうちの一方を交互に選択し、選択された信号を信号Ｓ２２Ａとして出力するものである。マルチプレクサ２２Ｂは、第１の実施の形態に係るマルチプレクサ２２Ｂと同様に、クロック信号ＣＬＫに基づいて、信号Ｓ２９ＡＮ，Ｓ２９ＣＮのうちの一方を交互に選択し、選択された信号を信号Ｓ２２Ｂとして出力するものである。マルチプレクサ２２Ｃは、第１の実施の形態に係るマルチプレクサ２２Ｃと同様に、クロック信号ＣＬＫに基づいて、信号Ｓ２９ＢＰ，Ｓ２９ＤＰのうちの一方を交互に選択し、選択された信号を信号Ｓ２２Ｃとして出力するものである。マルチプレクサ２２Ｄは、第１の実施の形態に係るマルチプレクサ２２Ｄと同様に、クロック信号ＣＬＫに基づいて、信号Ｓ２９ＢＮ，Ｓ２９ＤＮのうちの一方を交互に選択し、選択された信号を信号Ｓ２２Ｄとして出力するものである。同様に、マルチプレクサ２２Ｅ（図４０Ｂ）は、クロック信号ＣＬＫに基づいて、信号Ｓ２９ＥＰ，Ｓ２９ＧＰのうちの一方を交互に選択し、選択された信号を信号Ｓ２２Ｅとして出力するものである。マルチプレクサ２２Ｆは、クロック信号ＣＬＫに基づいて、信号Ｓ２９ＥＮ，Ｓ２９ＧＮのうちの一方を交互に選択し、選択された信号を信号Ｓ２２Ｆとして出力するものである。マルチプレクサ２２Ｇは、クロック信号ＣＬＫに基づいて、信号Ｓ２９ＦＰ，Ｓ２９ＨＰのうちの一方を交互に選択し、選択された信号を信号Ｓ２２Ｇとして出力するものである。マルチプレクサ２２Ｈは、クロック信号ＣＬＫに基づいて、信号Ｓ２９ＦＮ，Ｓ２９ＨＮのうちの一方を交互に選択し、選択された信号を信号Ｓ２２Ｈとして出力するものである。
　セレクタ２３Ａ（図４０Ａ）は、第１の実施の形態に係るセレクタ２３Ａと同様に、信号Ｓselに基づいて、動作モードが動作モードＭＡ（単相モード）または動作モードＭＣ（３相モード）である場合には信号Ｓ２２Ａを選択し、動作モードが動作モードＭＢ（差動モード）である場合には信号Ｓ２２Ｄを選択し、選択された信号を信号Ｓ２３Ａとして出力するものである。セレクタ２３Ｂは、第１の実施の形態に係るセレクタ２３Ｂと同様に、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合には信号Ｓ２２Ｂを選択し、動作モードが動作モードＭＢである場合には信号Ｓ２２Ｃを選択し、選択された信号を信号Ｓ２３Ｂとして出力するものである。セレクタ２３Ｃは、第１の実施の形態に係るセレクタ２３Ｃと同様に、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合には信号Ｓ２２Ｃを選択し、動作モードが動作モードＭＢである場合には信号Ｓ２２Ｂを選択し、選択された信号を信号Ｓ２３Ｃとして出力するものである。セレクタ２３Ｄは、第１の実施の形態に係るセレクタ２３Ｄと同様に、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合には信号Ｓ２２Ｄを選択し、動作モードが動作モードＭＢである場合には信号Ｓ２２Ａを選択し、選択された信号を信号Ｓ２３Ｄとして出力するものである。同様に、セレクタ２３Ｅ（図４０Ｂ）は、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合には信号Ｓ２２Ｅを選択し、動作モードが動作モードＭＢである場合には信号Ｓ２２Ｈを選択し、選択された信号を信号Ｓ２３Ｅとして出力するものである。セレクタ２３Ｆは、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合には信号Ｓ２２Ｆを選択し、動作モードが動作モードＭＢである場合には信号Ｓ２２Ｇを選択し、選択された信号を信号Ｓ２３Ｆとして出力するものである。セレクタ２３Ｇは、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合には信号Ｓ２２Ｇを選択し、動作モードが動作モードＭＢである場合には信号Ｓ２２Ｆを選択し、選択された信号を信号Ｓ２３Ｇとして出力するものである。セレクタ２３Ｈは、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合には信号Ｓ２２Ｈを選択し、動作モードが動作モードＭＢである場合には信号Ｓ２２Ｅを選択し、選択された信号を信号Ｓ２３Ｈとして出力するものである。
　ドライバ２４Ａ（図４０Ａ）は、第１の実施の形態に係るドライバ２４Ａと同様に、信号Ｓ２２Ａ，Ｓ２２Ｂ，Ｓ２３Ａ，Ｓ２３Ｂおよび信号ＣＴＬに基づいて、出力端子Ｔout１における電圧を設定するものである。ドライバ２４Ｂは、第１の実施の形態に係るドライバ２４Ｂと同様に、信号Ｓ２３Ｃ，Ｓ２３Ｄ，Ｓ２２Ｃ，Ｓ２２Ｄおよび信号ＣＴＬに基づいて、出力端子Ｔout２における電圧を設定するものである。同様に、ドライバ２４Ｃ（図４０Ｂ）は、信号Ｓ２２Ｅ，Ｓ２２Ｆ，Ｓ２３Ｅ，Ｓ２３Ｆおよび信号ＣＴＬに基づいて、出力端子Ｔout３における電圧を設定するものである。ドライバ２４Ｄは、信号Ｓ２３Ｇ，Ｓ２３Ｈ，Ｓ２２Ｇ，Ｓ２２Ｈおよび信号ＣＴＬに基づいて、出力端子Ｔout４における電圧を設定するものである。
　ドライバ２４Ｃ，２４Ｄの構成はドライバ２４Ａ，２４Ｂの構成（図８）と同様である。ドライバ２４Ｃは、Ｍ個のサブドライバＣＡ（サブドライバＣＡ１～ＣＡＭ）と、Ｎ個のサブドライバＣＢ（サブドライバＣＢ１～ＣＢＮ）とを有している。ドライバ２４Ｄは、Ｍ個のサブドライバＤＡ（サブドライバＤＡ１～ＤＡＭ）と、Ｎ個のサブドライバＤＢ（サブドライバＤＢ１～ＤＢＮ）とを有している。
　ドライバ２４Ｃでは、サブドライバＣＡ１～ＣＡＭのそれぞれにおいて、トランジスタ９２のゲートには信号Ｓ２２Ｅが供給され、ドレインは抵抗素子９１の他端に接続され、ソースはトランジスタ９３のドレインに接続されるとともに出力端子Ｔout３に接続されている。トランジスタ９３のゲートには信号Ｓ２２Ｆが供給され、ドレインはトランジスタ９２のソースに接続されるとともに出力端子Ｔout３に接続され、ソースは抵抗素子９４の一端に接続されている。また、サブドライバＣＢ１～ＣＢＮのそれぞれにおいて、トランジスタ９２のゲートには信号Ｓ２３Ｅが供給され、ドレインは抵抗素子９１の他端に接続され、ソースはトランジスタ９３のドレインに接続されるとともに出力端子Ｔout３に接続されている。トランジスタ９３のゲートには信号Ｓ２３Ｆが供給され、ドレインはトランジスタ９２のソースに接続されるとともに出力端子Ｔout３に接続され、ソースは抵抗素子９４の一端に接続されている。
　ドライバ２４Ｄでは、サブドライバＤＡ１～ＤＡＭのそれぞれにおいて、トランジスタ９２のゲートには信号Ｓ２３Ｇが供給され、ドレインは抵抗素子９１の他端に接続され、ソースはトランジスタ９３のドレインに接続されるとともに出力端子Ｔout４に接続されている。トランジスタ９３のゲートには信号Ｓ２３Ｈが供給され、ドレインはトランジスタ９２のソースに接続されるとともに出力端子Ｔout４に接続され、ソースは抵抗素子９４の一端に接続されている。また、サブドライバＤＢ１～ＤＢＮのそれぞれにおいて、トランジスタ９２のゲートには信号Ｓ２２Ｇが供給され、ドレインは抵抗素子９１の他端に接続され、ソースはトランジスタ９３のドレインに接続されるとともに出力端子Ｔout４に接続されている。トランジスタ９３のゲートには信号Ｓ２２Ｈが供給され、ドレインはトランジスタ９２のソースに接続されるとともに出力端子Ｔout４に接続され、ソースは抵抗素子９４の一端に接続されている。
　この構成により、例えば、動作モードＭＣにおいて、信号Ｓ２２Ａ，Ｓ２２Ｂをともに低レベルにした場合には、信号Ｓ２３Ａ，Ｓ２３Ｂがともに低レベルになる。よって、ドライバ２４ＡのサブドライバＡＡ１～ＡＡＭ，ＡＢ１～ＡＢＮにおけるトランジスタ９２，９３がオフ状態になる。その結果、ドライバ２４Ａは、出力インピーダンスをハイインピーダンスにすることができるようになっている。
　制御部６５（図３９）は、処理部６１から供給されたモード信号Ｓmodeに基づいて、クロック信号Ｐ０～Ｐ７，ＣＬＫおよび信号ＥＮ，Ｓsel，ＣＴＬを生成するものである。
（受信装置１３０）
　受信装置１３０は、図３７Ａに示したように、受信部１３１～１３４と、処理部１３５とを有している。受信部１３１は、信号ＳＩＧ１を受信するものであり、受信部１３２は、信号ＳＩＧ２を受信するものであり、受信部１３３は、信号ＳＩＧ３を受信するものであり、受信部１３４は、信号ＳＩＧ４を受信するものである。受信部１３１～１３４は、第１の実施の形態に係る受信部３１（図９）と同様の構成を有するものである。処理部１３５は、受信部１３１～１３４における受信結果に基づいて、所定の処理を行うものである。
（受信装置１４０）
　受信装置１４０は、図３７Ｂに示したように、受信部１４１，１４２と、処理部１４３とを有している。受信部１４１は、信号ＳＩＧ１Ｐ，ＳＩＧ１Ｎを受信するものであり、受信部１４２は、信号ＳＩＧ２Ｐ，ＳＩＧ２Ｎを受信するものである。受信部１４１，１４２は、第１の実施の形態に係る受信部４１（図１０）と同様の構成を有するものである。処理部１４３は、受信部１４１，１４２における受信結果に基づいて、所定の処理を行うものである。
（受信装置１５０）
　受信装置１５０は、図３７Ｃに示したように、受信部１５１と、処理部１５２とを有している。
　受信部１５１は、信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣを受信するものである。
　図４５は、受信部１５１の一構成例を表すものである。受信部１５１は、抵抗素子１５４～１５６と、アンプ１５７～１５９とを有している。
　抵抗素子１５４～１５６は、通信システム２Ｃの終端抵抗として機能するものである。抵抗素子１５４の一端は入力端子ＴinＡに接続されるとともにアンプ１５７の正入力端子およびアンプ１５９の負入力端子に接続され、他端は抵抗素子１５５，１５６の他端に接続されている。抵抗素子１５５の一端は入力端子ＴinＢに接続されるとともにアンプ１５８の正入力端子およびアンプ１５７の負入力端子に接続され、他端は抵抗素子１５４，１５６の他端に接続されている。抵抗素子１５６の一端は入力端子ＴinＣに接続されるとともにアンプ１５９の正入力端子およびアンプ１５８の負入力端子に接続され、他端は抵抗素子１５４，１５５の他端に接続されている。抵抗素子１５４～１５６の抵抗値は、この例では、それぞれ、５０［Ω］程度である。
　アンプ１５７の正入力端子は、アンプ１５９の負入力端子、抵抗素子１５４の一端、および入力端子ＴinＡに接続され、負入力端子は、アンプ１５８の正入力端子、抵抗素子１５５の一端、および入力端子ＴinＢに接続されている。アンプ１５８の正入力端子は、アンプ１５７の負入力端子、抵抗素子１５５の一端、および入力端子ＴinＢに接続され、負入力端子は、アンプ１５９の正入力端子、抵抗素子１５６の一端、および入力端子ＴinＣに接続されている。アンプ１５９の正入力端子は、アンプ１５８の負入力端子、抵抗素子１５６の一端、および入力端子ＴinＣに接続され、負入力端子は、アンプ１５７の正入力端子、抵抗素子１５４の一端、および入力端子ＴinＡに接続されている。そして、アンプ１５７～１５９は、出力信号を処理部１５２に供給するようになっている。
　図４６は、受信部１５１の一動作例を表すものである。この例では、信号ＳＩＧＡは高レベル電圧ＶＨであり、信号ＳＩＧＢは低レベル電圧ＶＬである。この場合には、入力端子ＴinＡ、抵抗素子１５４、抵抗素子１５５、入力端子ＴinＢの順に電流Ｉinが流れる。その結果、入力端子ＴinＣにおける信号ＳＩＧＣは中レベル電圧ＶＭになる。そして、アンプ１５７の正入力端子には高レベル電圧ＶＨが供給されるとともに負入力端子には低レベル電圧ＶＬが供給され、アンプ１５７は“１”を出力する。また、アンプ１５８の正入力端子には低レベル電圧ＶＬが供給されるとともに負入力端子には中レベル電圧ＶＭが供給され、アンプ１５８は“０”を出力する。また、アンプ１５９の正入力端子には中レベル電圧ＶＭが供給されるとともに負入力端子には高レベル電圧ＶＨが供給され、アンプ１５９は“０”を出力するようになっている。
　処理部１５２は、受信部１５１における受信結果に基づいて、所定の処理を行うものである。
　ここで、複数のエンコーダ２９Ａ～２９Ｈは、本開示における「エンコーダ部」の一具体例に対応する。複数のシリアライザ２８Ａ～２８Ｈは、本開示における「シリアライザ部」の一具体例に対応する。動作モードＭＣは、本開示における「第３の動作モード」の一具体例に対応する。
（動作モードＭＡ）
　送信装置６０が通信システム２Ａ（図３７Ａ）に適用される場合には、送信装置６０は、動作モードＭＡ（単相モード）で動作する。動作モードＭＡでは、送信装置６０は、受信装置１３０に対して信号ＳＩＧ１～ＳＩＧ４を用いてデータを送信する。
　処理部６１は、信号ＤＩ１０～ＤＩ１７，ＤＩ２０～ＤＩ２７，ＤＩ３０～ＤＩ３７，ＤＩ４０～ＤＩ４７を生成する。ここで、例えば信号ＤＩ１０は、信号ＤＩ１０Ｐ，ＤＩ１０Ｎを含む。そして、処理部６１は、信号ＤＩ１０，ＤＩ１２，ＤＩ１４，ＤＩ１６をシリアライザ２８Ａに供給し、信号ＤＩ１１，ＤＩ１３，ＤＩ１５，ＤＩ１７をシリアライザ２８Ｃに供給する。また、処理部６１は、信号ＤＩ２０，ＤＩ２２，ＤＩ２４，ＤＩ２６をシリアライザ２８Ｂに供給し、信号ＤＩ２１，ＤＩ２３，ＤＩ２５，ＤＩ２７をシリアライザ２８Ｄに供給する。また、処理部６１は、信号ＤＩ３０，ＤＩ３２，ＤＩ３４，ＤＩ３６をシリアライザ２８Ｅに供給し、信号ＤＩ３１，ＤＩ３３，ＤＩ３５，ＤＩ３７をシリアライザ２８Ｇに供給する。また、処理部６１は、信号ＤＩ４０，ＤＩ４２，ＤＩ４４，ＤＩ４６をシリアライザ２８Ｆに供給し、信号ＤＩ４１，ＤＩ４３，ＤＩ４５，ＤＩ４７をシリアライザ２８Ｈに供給する。シリアライザ２８Ａ～２８Ｈの動作は、第１の実施の形態の場合と同様である。
　制御部６５は、動作モードＭＡでは、モード信号Ｓmodeに基づいて、信号ＥＮを低レベル“０”にする。これにより、各エンコーダ２９は、図４３に示したように、入力端子ｉｎ１における信号と同じ信号を出力端子ｏｕｔ１から出力するとともに、入力端子ｉｎ１における信号の反転信号を出力端子ｏｕｔ２から出力する。具体的には、例えば、エンコーダ２９Ａは、信号Ｓ２８Ａと同じ信号を信号Ｓ２９ＡＰとして出力するとともに、信号Ｓ２８Ａの反転信号を信号Ｓ２９ＡＮとして出力する。エンコーダ２９Ｂ～２９Ｈについても同様である。マルチプレクサ２２Ａ～２２Ｈ、セレクタ２３Ａ～２３Ｈ、およびドライバ２４Ａ～２４Ｄの動作は、第１の実施の形態の場合と同様である。
　このようにして、送信装置６０は、動作モードＭＡにおいて、第１の実施の形態に係る送信装置１０と同様に、受信装置１３０に対して信号ＳＩＧ１～ＳＩＧ４を用いてデータを送信する。
（動作モードＭＢ）
　送信装置６０が通信システム２Ｂ（図３７Ｂ）に適用される場合には、送信装置６０は、動作モードＭＢ（差動モード）で動作する。動作モードＭＢでは、送信装置６０は、受信装置１４０に対して信号ＳＩＧ１Ｐ，ＳＩＧ１Ｎおよび信号ＳＩＧ２Ｐ，ＳＩＧ２Ｎを用いてデータを送信する。
　処理部６１は、動作モードＭＡと同様に信号ＤＩ１０～ＤＩ１７，ＤＩ２０～ＤＩ２７，ＤＩ３０～ＤＩ３７，ＤＩ４０～ＤＩ４７を生成し、これらの信号をシリアライザ２８Ａ～２８Ｈに供給する。シリアライザ２８Ａ～２８Ｈの動作は、第１の実施の形態の場合と同様である。
　制御部６５は、動作モードＭＢでは、モード信号Ｓmodeに基づいて、信号ＥＮを低レベル“０”にする。これにより、各エンコーダ２９は、図４３に示したように、入力端子ｉｎ１における信号と同じ信号を出力端子ｏｕｔ１から出力するとともに、入力端子ｉｎ１における信号の反転信号を出力端子ｏｕｔ２から出力する。具体的には、例えば、エンコーダ２９Ａは、信号Ｓ２８Ａと同じ信号を信号Ｓ２９ＡＰとして出力するとともに、信号Ｓ２８Ａの反転信号を信号Ｓ２９ＡＮとして出力する。エンコーダ２９Ｂ～２９Ｈについても同様である。マルチプレクサ２２Ａ～２２Ｈ、セレクタ２３Ａ～２３Ｈ、およびドライバ２４Ａ～２４Ｄの動作は、第１の実施の形態の場合と同様である。
　このようにして、送信装置６０は、動作モードＭＢにおいて、第１の実施の形態に係る送信装置１０と同様に、受信装置１４０に対して信号ＳＩＧ１Ｐ，ＳＩＧ１Ｎおよび信号ＳＩＧ２Ｐ，ＳＩＧ２Ｎを用いてデータを送信する。
（動作モードＭＣ）
　送信装置６０が通信システム２Ｃ（図３７Ｃ）に適用される場合には、送信装置６０は、動作モードＭＣ（３相モード）で動作する。動作モードＭＣでは、送信装置６０は、受信装置１５０に対して信号ＳＩＧＡ～ＳＩＧＣを用いてデータを送信する。
　処理部６１は、動作モードＭＣでは、信号ＤＩ１０～ＤＩ１７，ＤＩ２０～ＤＩ２７，ＤＩ３０～ＤＩ３７を生成する。ここで、例えば信号ＤＩ１０は、信号ＤＩ１０Ｐ，ＤＩ１０Ｎを含む。そして、処理部６１は、信号ＤＩ１０，ＤＩ１２，ＤＩ１４，ＤＩ１６をシリアライザ２８Ａに供給し、信号ＤＩ１１，ＤＩ１３，ＤＩ１５，ＤＩ１７をシリアライザ２８Ｃに供給する。また、処理部６１は、信号ＤＩ２０，ＤＩ２２，ＤＩ２４，ＤＩ２６をシリアライザ２８Ｂに供給し、信号ＤＩ２１，ＤＩ２３，ＤＩ２５，ＤＩ２７をシリアライザ２８Ｄに供給する。また、処理部６１は、信号ＤＩ３０，ＤＩ３２，ＤＩ３４，ＤＩ３６をシリアライザ２８Ｅに供給し、信号ＤＩ３１，ＤＩ３３，ＤＩ３５，ＤＩ３７をシリアライザ２８Ｇに供給する。シリアライザ２８Ａ～２８Ｈの動作は、動作モードＭＡ，ＭＢの場合と同様である。
　制御部６５は、動作モードＭＣでは、モード信号Ｓmodeに基づいて、信号ＥＮを高レベル“１”にする。これにより、各エンコーダ２９は、図４３に示したように動作する。具体的には、エンコーダ２９Ａは、信号Ｓ２８Ａ，Ｓ２８Ｅが“１”，“０”である場合には、信号Ｓ２９ＡＰを“１”にするとともに信号Ｓ２９ＡＮを“０”にし、信号Ｓ２８Ａ，Ｓ２８Ｅが“０”，“１”である場合には、信号Ｓ２９ＡＰを“０”にするとともに信号Ｓ２９ＡＮを“１”にし、信号Ｓ２８Ａ，Ｓ２８Ｅが互いに等しい場合には、信号Ｓ２９ＡＰ，Ｓ２９ＡＮをともに“０”にする。エンコーダ２９Ｂ～２９Ｈについても同様である。
　図４７Ａ，４７Ｂは、動作モードＭＣにおける信号の流れを表すものである。図４７Ａにおいて、太い実線は、信号ＳＩＧＡに係る信号の流れを示し、太い破線は、信号ＳＩＧＢに係る信号の流れを示す。図４７Ｂにおいて、太い一点鎖線は、信号ＳＩＧＣに係る信号の流れを示す。
　マルチプレクサ２２Ａ（図４７Ａ）は、クロック信号ＣＬＫに基づいて、信号Ｓ２９ＡＰ，Ｓ２９ＣＰのうちの一方を交互に選択し、選択された信号を信号Ｓ２２Ａとして出力する。マルチプレクサ２２Ｂは、クロック信号ＣＬＫに基づいて、信号Ｓ２９ＡＮ，Ｓ２９ＣＮのうちの一方を交互に選択し、選択された信号を信号Ｓ２２Ｂとして出力する。セレクタ２３Ａは、動作モードＭＣでは、信号Ｓselに基づいて信号Ｓ２２Ａを選択し、選択された信号Ｓ２２Ａを信号Ｓ２３Ａとして出力する。セレクタ２３Ｂは、動作モードＭＣでは、信号Ｓselに基づいて信号Ｓ２２Ｂを選択し、選択された信号Ｓ２２Ｂを信号Ｓ２３Ｂとして出力する。その結果、ドライバ２４Ａは、信号Ｓ２２Ａ，Ｓ２２Ｂに基づいて動作する。
　同様に、マルチプレクサ２２Ｃは、クロック信号ＣＬＫに基づいて、信号Ｓ２９ＢＰ，Ｓ２９ＤＰのうちの一方を交互に選択し、選択された信号を信号Ｓ２２Ｃとして出力する。マルチプレクサ２２Ｄは、クロック信号ＣＬＫに基づいて、信号Ｓ２９ＢＮ，Ｓ２９ＤＮのうちの一方を交互に選択し、選択された信号を信号Ｓ２２Ｄとして出力する。セレクタ２３Ｃは、動作モードＭＣでは、信号Ｓselに基づいて信号Ｓ２２Ｃを選択し、選択された信号Ｓ２２Ｃを信号Ｓ２３Ｃとして出力する。セレクタ２３Ｄは、動作モードＭＣでは、信号Ｓselに基づいて信号Ｓ２２Ｄを選択し、選択された信号Ｓ２２Ｄを信号Ｓ２３Ｄとして出力する。その結果、ドライバ２４Ｂは、信号Ｓ２２Ｃ，Ｓ２２Ｄに基づいて動作する。
　同様に、マルチプレクサ２２Ｅ（図４７Ｂ）は、クロック信号ＣＬＫに基づいて、信号Ｓ２９ＥＰ，Ｓ２９ＧＰのうちの一方を交互に選択し、選択された信号を信号Ｓ２２Ｅとして出力する。マルチプレクサ２２Ｆは、クロック信号ＣＬＫに基づいて、信号Ｓ２９ＥＮ，Ｓ２９ＧＮのうちの一方を交互に選択し、選択された信号を信号Ｓ２２Ｆとして出力する。セレクタ２３Ｅは、動作モードＭＣでは、信号Ｓselに基づいて信号Ｓ２２Ｅを選択し、選択された信号Ｓ２２Ｅを信号Ｓ２３Ｅとして出力する。セレクタ２３Ｆは、動作モードＭＣでは、信号Ｓselに基づいて信号Ｓ２２Ｆを選択し、選択された信号Ｓ２２Ｆを信号Ｓ２３Ｆとして出力する。その結果、ドライバ２４Ｃは、信号Ｓ２２Ｅ，Ｓ２２Ｆに基づいて動作する。
　図４８は、動作モードＭＣにおける送信部６２の一動作例を表すものである。図４９Ａ，４９Ｂは、動作モードＭＣにおける、ある動作状態での信号の流れを表すものである。図４９Ａ，４９Ｂの例では、マルチプレクサ２２Ａは信号Ｓ２９ＡＰを選択し、マルチプレクサ２２Ｂは信号Ｓ２９ＡＮを選択し、マルチプレクサ２２Ｃは信号Ｓ２９ＢＰを選択し、マルチプレクサ２２Ｄは信号Ｓ２９ＢＮを選択し、マルチプレクサ２２Ｅは信号Ｓ２９ＥＰを選択し、マルチプレクサ２２Ｆは信号Ｓ２９ＥＮを選択している。
　エンコーダ２９Ａ（図４９Ａ）は、信号Ｓ２８Ａ，Ｓ２８Ｅおよび信号ＥＮに基づいて信号Ｓ２９ＡＰ，Ｓ２９ＡＮを生成する。エンコーダ２９Ｂは、信号Ｓ２８Ｂ，Ｓ２８Ａおよび信号ＥＮに基づいて信号Ｓ２９ＢＰ，Ｓ２９ＢＮを生成する。エンコーダ２９Ｅ（図４９Ｂ）は、Ｓ２８Ｅ，Ｓ２８Ｂおよび信号ＥＮに基づいて信号Ｓ２９ＥＰ，Ｓ２９ＥＮを生成する。
　例えば、信号Ｓ２８Ａ，Ｓ２８Ｂ，Ｓ２８Ｅが“１”，“０”，“０”である場合には、図４３に示したように、エンコーダ２９Ａは信号Ｓ２９ＡＰ，Ｓ２９ＡＮを“１”，“０”にし、エンコーダ２９Ｂは信号Ｓ２９ＢＰ，Ｓ２９ＢＮを“０”，“１”にし、エンコーダ２９Ｅは信号Ｓ２９ＥＰ，Ｓ２９ＥＮを“０”，“０”にする。その結果、図４８に示したように、マルチプレクサ２２Ａの出力信号Ｓ２２Ａは“１”になり、マルチプレクサ２２Ｂの出力信号Ｓ２２Ｂは“０”になり、マルチプレクサ２２Ｃの出力信号Ｓ２２Ｃは“０”になり、マルチプレクサ２２Ｄの出力信号Ｓ２２Ｄは“１”になり、マルチプレクサ２２Ｅの出力信号Ｓ２２Ｅは“０”になり、マルチプレクサ２２Ｆの出力信号Ｓ２２Ｆは“０”になる。
　このとき、ドライバ２４Ａ（図４９Ａ）では、サブドライバＡＡ１～ＡＡＭ，ＡＢ１～ＡＢＮにおけるトランジスタ９２がオン状態になり、サブドライバＡＡ１～ＡＡＭ，ＡＢ１～ＡＢＮにおけるトランジスタ９３がオフ状態になる。その結果、ドライバ２４Ａは、出力端子Ｔout１における電圧を高レベル電圧ＶＨにするとともに、出力インピーダンスを約５０［Ω］にする。
　また、ドライバ２４Ｂでは、サブドライバＢＡ１～ＢＡＭ，ＢＢ１～ＢＢＮにおけるトランジスタ９３がオン状態になり、サブドライバＢＡ１～ＢＡＭ，ＢＢ１～ＢＢＮにおけるトランジスタ９２がオフ状態になる。その結果、ドライバ２４Ｂは、出力端子Ｔout２における電圧を低レベル電圧ＶＬにするとともに、出力インピーダンスを約５０［Ω］にする。
　また、ドライバ２４Ｃ（図４９Ｂ）では、サブドライバＣＡ１～ＣＡＭ，ＣＢ１～ＣＢＮにおけるトランジスタ９２，９３がオフ状態になる。その結果、ドライバ２４Ｃは、出力インピーダンスをハイインピーダンスにする。このとき、受信装置１５０の受信部１５１では、図４６に示したように、入力端子ＴinＣにおける電圧が中レベル電圧ＶＭになる。
　このようにして、送信部６２は、信号ＳＩＧＡを高レベル電圧ＶＨにし、信号ＳＩＧＢを低レベル電圧ＶＬにし、信号ＳＩＧＣを中レベル電圧ＶＭにする。その結果、送信装置６０は、受信装置１５０に対してシンボル“＋ｘ”を送信する。なお、この例では、送信装置６０がシンボル“＋ｘ”を送信する場合について説明したが、他のシンボルを送信する場合も同様である。
　このようにして、送信装置６０は、動作モードＭＣにおいて、受信装置１５０に対して信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣを用いてデータを送信する。
　以上のように本実施の形態では、３つの動作モードＭＡ，ＭＢ，ＭＣを設け、単相信号、差動信号、または３相信号を用いて受信装置に対してデータを送信することができるようにしたので、様々なインタフェースを実現することができる。
［変形例２－１］
　上記実施の形態では、マルチプレクサ２２の前段にエンコーダ２９を設けたが、これに限定されるものではない。これに代えて、例えば、マルチプレクサ２２の後段にエンコーダを設けてもよい。以下に、本変形例について詳細に説明する。
　図５０Ａ，５０Ｂは、本変形例に係る送信部６３の送信回路部６３Ａ，６３Ｂの一構成例を表すものである。送信回路部６３Ａは、４つのシリアライザ２１（シリアライザ２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ）と、４つのマルチプレクサ２２（マルチプレクサ２２Ａ，２２Ｂ，２２Ｃ，２２Ｄ）と、４つのエンコーダ６４（エンコーダ６４Ａ，６４Ｂ，６４Ｃ，６４Ｄ）と、４つのセレクタ２３（セレクタ２３Ａ，２３Ｂ，２３Ｃ，２３Ｄ）と、２つのドライバ２４（ドライバ２４Ａ，２４Ｂ）とを有している。送信回路部６３Ｂは、４つのシリアライザ２１（シリアライザ２１Ｅ，２１Ｆ，２１Ｇ，２１Ｈ）と、４つのマルチプレクサ２２（マルチプレクサ２２Ｅ，２２Ｆ，２２Ｇ，２２Ｈ）と、４つのエンコーダ６４（エンコーダ６４Ｅ，６４Ｆ，６４Ｇ，６４Ｈ）と、４つのセレクタ２３（セレクタ２３Ｅ，２３Ｆ，２３Ｇ，２３Ｈ）と、２つのドライバ２４（ドライバ２４Ｃ，２４Ｄ）とを有している。
　図５１は、マルチプレクサ２２Ａ～２２Ｈが生成した信号Ｓ２２Ａ～Ｓ２２Ｈの信号経路を表すものである。マルチプレクサ２２Ａは、信号Ｓ２２Ａをエンコーダ６４Ａ，６４Ｃに供給する。マルチプレクサ２２Ｂは、信号Ｓ２２Ｂをエンコーダ６４Ｂ，６４Ｄに供給する。マルチプレクサ２２Ｃは、信号Ｓ２２Ｃをエンコーダ６４Ｃ，６４Ｅに供給する。マルチプレクサ２２Ｄは、信号Ｓ２２Ｄをエンコーダ６４Ｄ，６４Ｆに供給する。マルチプレクサ２２Ｅは、信号Ｓ２２Ｅをエンコーダ６４Ａ，６４Ｅに供給する。マルチプレクサ２２Ｆは、信号Ｓ２２Ｆをエンコーダ６４Ｂ，６４Ｆに供給する。マルチプレクサ２２Ｇは、信号Ｓ２２Ｇをエンコーダ６４Ｇに供給する。マルチプレクサ２２Ｈは、信号Ｓ２２Ｈをエンコーダ６４Ｈに供給する。
　エンコーダ６４Ａ（図５０Ａ）は、信号Ｓ２２Ａ，Ｓ２２Ｅおよび信号ＥＮに基づいて、信号Ｓ６４Ａを生成するものである。エンコーダ６４Ａは、入力端子ｉｎ１，ｉｎ２，ＣＥＮと、出力端子ｏｕｔ１とを有している。エンコーダ６４Ａの入力端子ｉｎ１には信号Ｓ２２Ａが供給され、入力端子ｉｎ２には信号Ｓ２２Ｅが供給され、入力端子ＣＥＮには信号ＥＮが供給される。そして、エンコーダ６４Ａは、出力端子ｏｕｔ１から信号Ｓ６４Ａを出力する。
　同様に、エンコーダ６４Ｂは、信号Ｓ２２Ｂ，Ｓ２２Ｆおよび信号ＥＮに基づいて、信号Ｓ６４Ｂを生成するものである。エンコーダ６４Ｃは、信号Ｓ２２Ｃ，Ｓ２２Ａおよび信号ＥＮに基づいて、信号Ｓ６４Ｃを生成するものである。エンコーダ６４Ｄは、信号Ｓ２２Ｄ，Ｓ２２Ｂおよび信号ＥＮに基づいて、信号Ｓ６４Ｄを生成するものである。エンコーダ６４Ｅ（図５０Ｂ）は、信号Ｓ２２Ｅ，Ｓ２２Ｃおよび信号ＥＮに基づいて、信号Ｓ６４Ｅを生成するものである。エンコーダ６４Ｆは、信号Ｓ２２Ｆ，Ｓ２２Ｄおよび信号ＥＮに基づいて、信号Ｓ６４Ｆを生成するものである。エンコーダ６４Ｇは、信号Ｓ２２Ｇおよび信号ＥＮに基づいて、信号Ｓ６４Ｇを生成するものである。エンコーダ６４Ｈは、信号Ｓ２２Ｈおよび信号ＥＮに基づいて、信号Ｓ６４Ｈを生成するものである。
　図５２は、エンコーダ６４の一構成例を表すものである。エンコーダ６４は、セレクタ２０５と、排他的論理和回路２０６と、論理積回路２０７とを有している。セレクタ２０５は、入力端子ＣＥＮにおける信号ＥＮが低レベルである場合には入力端子ｉｎ１における信号の反転信号を選択し、入力端子ＣＥＮにおける信号ＥＮが高レベルである場合には入力端子ｉｎ２における信号を選択し、選択された信号を出力するものである。排他的論理和回路２０６は、入力端子ｉｎ１における信号およびセレクタ２０５の出力信号の排他的論理和を求め、その結果を出力するものである。論理積回路２０７は、入力端子ｉｎ１における信号および排他的論理和回路２０６の出力信号の論理積を求め、その結果を出力端子ｏｕｔ１から出力するものである。
　図５３は、エンコーダ６４の一動作例を表すものである。動作モードＭＡ，ＭＢでは、入力端子ＣＥＮにおける信号ＥＮが低レベル“０”になる。この場合には、エンコーダ６４は、入力端子ｉｎ１における信号と同じ信号を出力端子ｏｕｔ１から出力する。一方、動作モードＭＣでは、入力端子ＣＥＮにおける信号ＥＮが高レベル“１”になる。この場合には、エンコーダ６４は、入力端子ｉｎ１，ｉｎ２における信号がそれぞれ“１”，“０”である場合には出力端子ｏｕｔ１における信号を高レベル“１”にし、その他の場合には出力端子ｏｕｔ１における信号を低レベル“０”にするようになっている。
　なお、この例では、図５２に示したようにエンコーダ６４を構成したが、これに限定されるものではない。図５４に示すようにエンコーダ（エンコーダ１２９）を構成してもよい。このエンコーダ１２９は、反転論理積回路２２６と、論理積回路２２７とを有している。反転論理積回路２２６は、入力端子ｉｎ１における信号、入力端子ＣＥＮにおける信号ＥＮ、および入力端子ｉｎ２における信号の反転論理積を求め、その結果を出力するものである。論理積回路２２７は、入力端子ｉｎ１における信号および反転論理積回路２２６の出力信号の論理積を求め、その結果を出力端子ｏｕｔ１から出力するものである。このエンコーダ１２７の動作は、エンコーダ６４の動作（図５３）と同じである。
　ここで、エンコーダ６４Ａ～６４Ｈは、本開示における「エンコーダ部」の一具体例に対応する。
　セレクタ２３Ａ（図５０Ａ）は、信号Ｓselに基づいて、動作モードが動作モードＭＡ（単相モード）または動作モードＭＣ（３相モード）である場合には信号Ｓ６４Ａを選択し、動作モードが動作モードＭＢ（差動モード）である場合には信号Ｓ６４Ｄを選択し、選択された信号を信号Ｓ２３Ａとして出力するものである。セレクタ２３Ｂは、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合には信号Ｓ６４Ｂを選択し、動作モードが動作モードＭＢである場合には信号Ｓ６４Ｃを選択し、選択された信号を信号Ｓ２３Ｂとして出力するものである。セレクタ２３Ｃは、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合には信号Ｓ６４Ｃを選択し、動作モードが動作モードＭＢである場合には信号Ｓ６４Ｂを選択し、選択された信号を信号Ｓ２３Ｃとして出力するものである。セレクタ２３Ｄは、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合には信号Ｓ６４Ｄを選択し、動作モードが動作モードＭＢである場合には信号Ｓ６４Ａを選択し、選択された信号を信号Ｓ２３Ｄとして出力するものである。セレクタ２３Ｅ（図５０Ｂ）は、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合には信号Ｓ６４Ｅを選択し、動作モードが動作モードＭＢである場合には信号Ｓ６４Ｈを選択し、選択された信号を信号Ｓ２３Ｅとして出力するものである。セレクタ２３Ｆは、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合には信号Ｓ６４Ｆを選択し、動作モードが動作モードＭＢである場合には信号Ｓ６４Ｇを選択し、選択された信号を信号Ｓ２３Ｆとして出力するものである。セレクタ２３Ｇは、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合には信号Ｓ６４Ｇを選択し、動作モードが動作モードＭＢである場合には信号Ｓ６４Ｆを選択し、選択された信号を信号Ｓ２３Ｇとして出力するものである。セレクタ２３Ｈは、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合には信号Ｓ６４Ｈを選択し、動作モードが動作モードＭＢである場合には信号Ｓ６４Ｅを選択し、選択された信号を信号Ｓ２３Ｈとして出力するものである。
　ドライバ２４Ａ（図５０Ａ）は、信号Ｓ６４Ａ，Ｓ６４Ｂ，Ｓ２３Ａ，Ｓ２３Ｂおよび信号ＣＴＬに基づいて、出力端子Ｔout１における電圧を設定するものである。ドライバ２４Ｂは、信号Ｓ２３Ｃ，Ｓ２３Ｄ，Ｓ６４Ｃ，Ｓ６４Ｄおよび信号ＣＴＬに基づいて、出力端子Ｔout２における電圧を設定するものである。ドライバ２４Ｃ（図５０Ｂ）は、信号Ｓ６４Ｅ，Ｓ６４Ｆ，Ｓ２３Ｅ，Ｓ２３Ｆおよび信号ＣＴＬに基づいて、出力端子Ｔout３における電圧を設定するものである。ドライバ２４Ｄは、信号Ｓ２３Ｇ，Ｓ２３Ｈ，Ｓ６４Ｇ，Ｓ６４Ｈおよび信号ＣＴＬに基づいて、出力端子Ｔout４における電圧を設定するものである。
　例えば、信号Ｓ２２Ａ，Ｓ２２Ｂ，Ｓ２２Ｃ，Ｓ２２Ｄ，Ｓ２２Ｅ，Ｓ２２Ｆが“１”，“０”，“０”，“１”，“０”，“１”である場合には、図５３に示したように、エンコーダ６４Ａは信号Ｓ６４Ａを“１”にし、エンコーダ６４Ｂは信号Ｓ６４Ｂを“０”にし、エンコーダ６４Ｃは信号Ｓ６４Ｃを“０”にし、エンコーダ６４Ｄは信号Ｓ６４Ｄを“１”にし、エンコーダ６４Ｅは信号Ｓ６４Ｅを“０”にし、エンコーダ６４Ｆは信号Ｓ６４Ｆを“０”にする。
　このとき、ドライバ２４Ａ（図５０Ａ）では、サブドライバＡＡ１～ＡＡＭ，ＡＢ１～ＡＢＮにおけるトランジスタ９２がオン状態になり、サブドライバＡＡ１～ＡＡＭ，ＡＢ１～ＡＢＮにおけるトランジスタ９３がオフ状態になる。その結果、ドライバ２４Ａは、出力端子Ｔout１における電圧を高レベル電圧ＶＨにするとともに、出力インピーダンスを約５０［Ω］にする。
　また、ドライバ２４Ｂでは、サブドライバＢＡ１～ＡＡＭ，ＢＢ１～ＢＢＮにおけるトランジスタ９３がオン状態になり、サブドライバＢＡ１～ＢＡＭ，ＢＢ１～ＢＢＮにおけるトランジスタ９２がオフ状態になる。その結果、ドライバ２４Ｂは、出力端子Ｔout２における電圧を低レベル電圧ＶＬにするとともに、出力インピーダンスを約５０［Ω］にする。
　また、ドライバ２４Ｃ（図５０Ｂ）では、サブドライバＣＡ１～ＣＡＭ，ＣＢ１～ＣＢＮにおけるトランジスタ９２，９３がオフ状態になる。その結果、ドライバ２４Ｃは、出力インピーダンスをハイインピーダンスにする。このとき、受信装置１５０の受信部１５１では、図４６に示したように、入力端子ＴinＣにおける電圧が中レベル電圧ＶＭになる。
［変形例２－２］
　上記実施の形態では、図３と同様の構成を有するシリアライザ２８Ａ～２８Ｈを用いたが、これに限定されるものではない。以下に、本変形例について詳細に説明する。
　図５５は、本変形例に係る送信部６７の一構成例を表すものである。送信部６７は、送信回路部６７Ａ，６７Ｂと、制御部６５とを有している。図５６Ａは、送信回路部６７Ａの一構成例を表すものであり、図５６Ｂは、送信回路部６７Ｂの一構成例を表すものである。送信回路部６７Ａは、４つのシリアライザ６８（シリアライザ６８Ａ，６８Ｂ，６８Ｃ，６８Ｄ）と、４つのエンコーダ２９（エンコーダ２９Ａ，２９Ｂ，２９Ｃ，２９Ｄ）と、４つのマルチプレクサ２２（マルチプレクサ２２Ａ，２２Ｂ，２２Ｃ，２２Ｄ）と、４つのセレクタ２３（セレクタ２３Ａ，２３Ｂ，２３Ｃ，２３Ｄ）と、２つのドライバ２４（ドライバ２４Ａ，２４Ｂ）とを有している。送信回路部６７Ｂは、４つのシリアライザ６８（シリアライザ６８Ｅ，６８Ｆ，６８Ｇ，６８Ｈ）と、４つのエンコーダ２９（エンコーダ２９Ｅ，２９Ｆ，２９Ｇ，２９Ｈ）と、４つのマルチプレクサ２２（マルチプレクサ２２Ｅ，２２Ｆ，２２Ｇ，２２Ｈ）と、４つのセレクタ２３（セレクタ２３Ｅ，２３Ｆ，２３Ｇ，２３Ｈ）と、２つのドライバ２４（ドライバ２４Ｃ，２４Ｄ）とを有している。
　シリアライザ６８Ａ（図５６Ａ）は、クロック信号Ｐ０，Ｐ２，Ｐ４，Ｐ６および信号ＤＩ１０Ｐ，ＤＩ１０Ｎ，ＤＩ１２Ｐ，ＤＩ１２Ｎ，ＤＩ１４Ｐ，ＤＩ１４Ｎ，ＤＩ１６Ｐ，ＤＩ１６Ｎに基づいて、信号Ｓ６８ＡＰ，Ｓ６８ＡＮを生成するものである。シリアライザ６８Ｂは、クロック信号Ｐ０，Ｐ２，Ｐ４，Ｐ６および信号ＤＩ２０Ｐ，ＤＩ２０Ｎ，ＤＩ２２Ｐ，ＤＩ２２Ｎ，ＤＩ２４Ｐ，ＤＩ２４Ｎ，ＤＩ２６Ｐ，ＤＩ２６Ｎに基づいて、信号Ｓ６８ＢＰ，Ｓ６８ＢＮを生成するものである。シリアライザ６８Ｃは、クロック信号Ｐ１，Ｐ３，Ｐ５，Ｐ７および信号ＤＩ１１Ｐ，ＤＩ１１Ｎ，ＤＩ１３Ｐ，ＤＩ１３Ｎ，ＤＩ１５Ｐ，ＤＩ１５Ｎ，ＤＩ１７Ｐ，ＤＩ１７Ｎに基づいて、信号Ｓ６８ＣＰ，Ｓ６８ＣＮを生成するものである。シリアライザ６８Ｄは、クロック信号Ｐ１，Ｐ３，Ｐ５，Ｐ７および信号ＤＩ２１Ｐ，ＤＩ２１Ｎ，ＤＩ２３Ｐ，ＤＩ２３Ｎ，ＤＩ２５Ｐ，ＤＩ２５Ｎ，ＤＩ２７Ｐ，ＤＩ２７Ｎに基づいて、信号Ｓ６８ＤＰ，Ｓ６８ＤＮを生成するものである。シリアライザ６８Ｅ（図５６Ｂ）は、クロック信号Ｐ０，Ｐ２，Ｐ４，Ｐ６および信号ＤＩ３０Ｐ，ＤＩ３０Ｎ，ＤＩ３２Ｐ，ＤＩ３２Ｎ，ＤＩ３４Ｐ，ＤＩ３４Ｎ，ＤＩ３６Ｐ，ＤＩ３６Ｎに基づいて、信号Ｓ６８ＥＰ，Ｓ６８ＥＮを生成するものである。シリアライザ６８Ｆは、クロック信号Ｐ０，Ｐ２，Ｐ４，Ｐ６および信号ＤＩ４０Ｐ，ＤＩ４０Ｎ，ＤＩ４２Ｐ，ＤＩ４２Ｎ，ＤＩ４４Ｐ，ＤＩ４４Ｎ，ＤＩ４６Ｐ，ＤＩ４６Ｎに基づいて、信号Ｓ６８ＦＰ，Ｓ６８ＦＮを生成するものである。シリアライザ６８Ｇは、クロック信号Ｐ１，Ｐ３，Ｐ５，Ｐ７および信号ＤＩ３１Ｐ，ＤＩ３１Ｎ，ＤＩ３３Ｐ，ＤＩ３３Ｎ，ＤＩ３５Ｐ，ＤＩ３５Ｎ，ＤＩ３７Ｐ，ＤＩ３７Ｎに基づいて、信号Ｓ６８ＧＰ，Ｓ６８ＧＮを生成するものである。シリアライザ６８Ｈは、クロック信号Ｐ１，Ｐ３，Ｐ５，Ｐ７および信号ＤＩ４１Ｐ，ＤＩ４１Ｎ，ＤＩ４３Ｐ，ＤＩ４３Ｎ，ＤＩ４５Ｐ，ＤＩ４５Ｎ，ＤＩ４７Ｐ，ＤＩ４７Ｎに基づいて、信号Ｓ６８ＨＰ，Ｓ６８ＨＮを生成するものである。
　図５７は、シリアライザ６８Ａの一構成例を表すものである。シリアライザ６８Ａは、トランジスタＭ１～Ｍ１８と、反転論理積回路２３１～２３４とを有している。トランジスタＭ１～Ｍ１０，Ｍ１３～Ｍ１６は、ＮチャネルＭＯＳ型のＦＥＴであり、トランジスタＭ１１，Ｍ１２，Ｍ１７，Ｍ１８は、ＰチャネルＭＯＳ型のＦＥＴである。シリアライザ６８Ａは、シリアライザ２１Ａ（図３）に、反転論理積回路２３１～２３４およびトランジスタＭ１３～Ｍ１８を追加したものである。
　反転論理積回路２３１は、信号ＤＩ１０Ｐおよび信号ＤＩ１０Ｎの反転論理積を求め、その結果を出力するものである。反転論理積回路２３２は、信号ＤＩ１２Ｐおよび信号ＤＩ１２Ｎの反転論理積を求め、その結果を出力するものである。反転論理積回路２３３は、信号ＤＩ１４Ｐおよび信号ＤＩ１４Ｎの反転論理積を求め、その結果を出力するものである。反転論理積回路２３４は、信号ＤＩ１６Ｐおよび信号ＤＩ１６Ｎの反転論理積を求め、その結果を出力するものである。
　トランジスタＭ１３のソースには反転論理積回路２３１の出力信号が供給され、ゲートにはクロック信号Ｐ０が供給され、ドレインはトランジスタＭ１４～Ｍ１６のドレインおよびトランジスタＭ１７，Ｍ１８のゲートに接続されている。トランジスタＭ１４のソースには反転論理積回路２３２の出力信号が供給され、ゲートにはクロック信号Ｐ２が供給され、ドレインはトランジスタＭ１３，Ｍ１５，Ｍ１６のドレインおよびトランジスタＭ１７，Ｍ１８のゲートに接続されている。トランジスタＭ１５のソースには反転論理積回路２３３の出力信号が供給され、ゲートにはクロック信号Ｐ４が供給され、ドレインはトランジスタＭ１３，Ｍ１４，Ｍ１６のドレインおよびトランジスタＭ１７，Ｍ１８のゲートに接続されている。トランジスタＭ１６のソースには反転論理積回路２３４の出力信号が供給され、ゲートにはクロック信号Ｐ６が供給され、ドレインはトランジスタＭ１３～Ｍ１５のドレインおよびトランジスタＭ１７，Ｍ１８のゲートに接続されている。トランジスタＭ１７のソースには電源電圧ＶＤＤが供給され、ゲートはトランジスタＭ１３～Ｍ１６のドレインおよびトランジスタＭ１８のゲートに接続され、ドレインはトランジスタＭ９，Ｍ１１のドレインおよびトランジスタＭ１２のゲートに接続されている。トランジスタＭ１８のソースには電源電圧ＶＤＤが供給され、ゲートはトランジスタＭ１３～Ｍ１６のドレインおよびトランジスタＭ１７のゲートに接続され、ドレインはトランジスタＭ１０，Ｍ１２のドレインおよびトランジスタＭ１１のゲートに接続されている。シリアライザ６８Ａは、トランジスタＭ９，Ｍ１１，Ｍ１７のドレインから信号Ｓ６８ＡＰを出力し、トランジスタＭ１０，Ｍ１２，Ｍ１８のドレインから信号Ｓ６８ＡＮを出力するようになっている。
　この構成により、例えば、クロック信号Ｐ０が高レベルである期間において、信号ＤＩ１０Ｐ，ＤＩ１０Ｎが互いに異なる場合には、シリアライザ６８Ａはシリアライザ２１Ａと同様に動作し、信号ＤＩ１０Ｐ，ＤＩ１０Ｎがともに高レベルである場合には、シリアライザ６８Ａは信号Ｓ６８ＡＰ，Ｓ６８ＡＮをともに高レベルにする。同様に、クロック信号Ｐ２が高レベルである期間において、信号ＤＩ１２Ｐ，ＤＩ１２Ｎが互いに異なる場合には、シリアライザ６８Ａはシリアライザ２１Ａと同様に動作し、信号ＤＩ１２Ｐ，ＤＩ１２Ｎがともに高レベルである場合には、シリアライザ６８Ａは信号Ｓ６８ＡＰ，Ｓ６８ＡＮをともに高レベルにする。また、クロック信号Ｐ４が高レベルである期間において、信号ＤＩ１４Ｐ，ＤＩ１４Ｎが互いに異なる場合には、シリアライザ６８Ａはシリアライザ２１Ａと同様に動作し、信号ＤＩ１４Ｐ，ＤＩ１４Ｎがともに高レベルである場合には、シリアライザ６８Ａは信号Ｓ６８ＡＰ，Ｓ６８ＡＮをともに高レベルにする。また、クロック信号Ｐ６が高レベルである期間において、信号ＤＩ１６Ｐ，ＤＩ１６Ｎが互いに異なる場合には、シリアライザ６８Ａはシリアライザ２１Ａと同様に動作し、信号ＤＩ１６Ｐ，ＤＩ１６Ｎがともに高レベルである場合には、シリアライザ６８Ａは信号Ｓ６８ＡＰ，Ｓ６８ＡＮをともに高レベルにするようになっている。
　処理部６１は、動作モードＭＡ，ＭＢでは、信号ＤＩ１０～ＤＩ１７，ＤＩ２０～ＤＩ２７，ＤＩ３０～ＤＩ３７，ＤＩ４０～ＤＩ４７を生成する。ここで、例えば信号ＤＩ１０は、信号ＤＩ１０Ｐ，ＤＩ１０Ｎを含む。そして、処理部６１は、信号ＤＩ１０，ＤＩ１２，ＤＩ１４，ＤＩ１６をシリアライザ６８Ａに供給し、信号ＤＩ１１，ＤＩ１３，ＤＩ１５，ＤＩ１７をシリアライザ６８Ｃに供給する。また、処理部６１は、信号ＤＩ２０，ＤＩ２２，ＤＩ２４，ＤＩ２６をシリアライザ６８Ｂに供給し、信号ＤＩ２１，ＤＩ２３，ＤＩ２５，ＤＩ２７をシリアライザ６８Ｄに供給する。また、処理部６１は、信号ＤＩ３０，ＤＩ３２，ＤＩ３４，ＤＩ３６をシリアライザ６８Ｅに供給し、信号ＤＩ３１，ＤＩ３３，ＤＩ３５，ＤＩ３７をシリアライザ６８Ｇに供給する。また、処理部６１は、信号ＤＩ４０，ＤＩ４２，ＤＩ４４，ＤＩ４６をシリアライザ６８Ｆに供給し、信号ＤＩ４１，ＤＩ４３，ＤＩ４５，ＤＩ４７をシリアライザ６８Ｈに供給する。
　また、処理部６１は、動作モードＭＣでは、データＤ１０～Ｄ１７，Ｄ２０～Ｄ２７，Ｄ３０～Ｄ３７を生成する。そして、処理部６１は、生成したデータＤ１０～Ｄ１７，Ｄ２０～Ｄ２７，Ｄ３０～Ｄ３７を、以下のように、シリアライザ６８Ａ～６８Ｅ，６８Ｇに供給する。
　図５８は、処理部６１が生成したデータＤ１０～Ｄ１７，Ｄ２０～Ｄ２７，Ｄ３０～Ｄ３７の、シリアライザ６８Ａ～６８Ｅ，６８Ｇへの供給動作を表すものである。処理部６１は、データＤ１０，Ｄ１２，Ｄ１４，Ｄ１６を、シリアライザ６８Ａに対して信号ＤＩ１０Ｐ，ＤＩ１２Ｐ，ＤＩ１４Ｐ，ＤＩ１６Ｐを用いて供給するとともに、シリアライザ６８Ｂに対して信号ＤＩ２０Ｎ，ＤＩ２２Ｎ，ＤＩ２４Ｎ，ＤＩ２６Ｎを用いて供給する。また、処理部６１は、データＤ１１，Ｄ１３，Ｄ１５，Ｄ１７を、シリアライザ６８Ｃに対して信号ＤＩ１１Ｐ，ＤＩ１３Ｐ，ＤＩ１５Ｐ，ＤＩ１７Ｐを用いて供給するとともに、シリアライザ６８Ｄに対して信号ＤＩ２１Ｎ，ＤＩ２３Ｎ，ＤＩ２５Ｎ，ＤＩ２７Ｎを用いて供給する。また、処理部６１は、データＤ２０，Ｄ２２，Ｄ２４，Ｄ２６を、シリアライザ６８Ｂに対して信号ＤＩ２０Ｐ，ＤＩ２２Ｐ，ＤＩ２４Ｐ，ＤＩ２６Ｐを用いて供給するとともに、シリアライザ６８Ｅに対して信号ＤＩ３０Ｎ，ＤＩ３２Ｎ，ＤＩ３４Ｎ，ＤＩ３６Ｎを用いて供給する。また、処理部６１は、データＤ２１，Ｄ２３，Ｄ２５，Ｄ２７を、シリアライザ６８Ｄに対して信号ＤＩ２１Ｐ，ＤＩ２３Ｐ，ＤＩ２５Ｐ，ＤＩ２７Ｐを用いて供給するとともに、シリアライザ６８Ｇに対して信号ＤＩ３１Ｎ，ＤＩ３３Ｎ，ＤＩ３５Ｎ，ＤＩ３７Ｎを用いて供給する。また、処理部６１は、データＤ３０，Ｄ３２，Ｄ３４，Ｄ３６を、シリアライザ６８Ｅに対して信号ＤＩ３０Ｐ，ＤＩ３２Ｐ，ＤＩ３４Ｐ，ＤＩ３６Ｐを用いて供給するとともに、シリアライザ６８Ａに対して信号ＤＩ１０Ｎ，ＤＩ１２Ｎ，ＤＩ１４Ｎ，ＤＩ１６Ｎを用いて供給する。また、処理部６１は、データＤ３１，Ｄ３３，Ｄ３５，Ｄ３７を、シリアライザ６８Ｇに対して信号ＤＩ３１Ｐ，ＤＩ３３Ｐ，ＤＩ３５Ｐ，ＤＩ３７Ｐを用いて供給するとともに、シリアライザ６８Ｃに対して信号ＤＩ１１Ｎ，ＤＩ１３Ｎ，ＤＩ１５Ｎ，ＤＩ１７Ｎを用いて供給するようになっている。
　これにより、例えば、シリアライザ６８Ａに供給される信号ＤＩ１０Ｐ，ＤＩ１２Ｐ，ＤＩ１４，ＤＩ１６Ｐおよび信号ＳＩ１０Ｎ，ＤＩ１２Ｎ，ＤＩ１４Ｎ，ＤＩ１６Ｎは、相関のない信号になり得る。具体的には、信号ＤＩ１０Ｐ，ＤＩ１０Ｎは、必ずしも互いに反転した信号にはならず、信号ＤＩ１２Ｐ，ＤＩ１２Ｎは、必ずしも互いに反転した信号にはならず、信号ＤＩ１４Ｐ，ＤＩ１４Ｎは、必ずしも互いに反転した信号にはならず、信号ＤＩ１６Ｐ，ＤＩ１６Ｎは、必ずしも互いに反転した信号にはならない。シリアライザ６８Ｂ～６８Ｈについても同様である。
　図５８に示した、データＤ１０～Ｄ１７，Ｄ２０～Ｄ２７，Ｄ３０～Ｄ３７の、シリアライザ６８Ａ～６８Ｅ，６８Ｇへの供給動作は、上記実施の形態に係る、シリアライザ２８Ａ～２８Ｈが生成した信号Ｓ２８Ａ～Ｓ２８Ｈの信号経路（図４１）に対応している。すなわち、上記実施の形態では、エンコーダ２９Ａ～２９Ｈを設けるとともに、シリアライザ２８Ａ～２８Ｈからエンコーダ２９Ａ～２９Ｈへの信号経路を工夫することにより３相信号を生成したが、本変形例では、エンコーダ２９Ａ～２９Ｈを設けるとともに、シリアライザ６８Ａ～６８Ｈへのデータの供給を工夫することにより３相信号を生成している。
　ここで、複数のシリアライザ６８Ａ～６８Ｈは、本開示における「シリアライザ部」の一具体例に対応する。
　エンコーダ２９Ａ（図５６Ａ）は、信号Ｓ６８ＡＰ，Ｓ６８ＡＮおよび信号ＥＮに基づいて、信号Ｓ２９ＡＰ，Ｓ２９ＡＮを生成するものである。エンコーダ２９Ａの入力端子ｉｎ１には信号Ｓ６８ＡＰが供給され、入力端子ｉｎ２には信号Ｓ６８ＡＮが供給され、入力端子ＣＥＮには信号ＥＮが供給される。そして、エンコーダ２９Ａは、出力端子ｏｕｔ１から信号Ｓ２９ＡＰを出力するとともに、出力端子ｏｕｔ２から信号Ｓ２９ＡＮを出力するようになっている。
　同様に、エンコーダ２９Ｂは、信号Ｓ６８ＢＰ，Ｓ６８ＢＮおよび信号ＥＮに基づいて、信号Ｓ２９ＢＰ，Ｓ２９ＢＮを生成するものである。エンコーダ２９Ｃは、信号Ｓ６８ＣＰ，Ｓ６８ＣＮおよび信号ＥＮに基づいて、信号Ｓ２９ＣＰ，Ｓ２９ＣＮを生成するものである。エンコーダ２９Ｄは、信号Ｓ６８ＤＰ，Ｓ６８ＤＮおよび信号ＥＮに基づいて、信号Ｓ２９ＤＰ，Ｓ２９ＤＮを生成するものである。エンコーダ２９Ｅ（図５６Ｂ）は、信号Ｓ６８ＥＰ，Ｓ６８ＥＮおよび信号ＥＮに基づいて、信号Ｓ２９ＥＰ，Ｓ２９ＥＮを生成するものである。エンコーダ２９Ｆは、信号Ｓ６８ＦＰ，Ｓ６８ＦＮおよび信号ＥＮに基づいて、信号Ｓ２９ＦＰ，Ｓ２９ＦＮを生成するものである。エンコーダ２９Ｇは、信号Ｓ６８ＧＰ，Ｓ６８ＧＮおよび信号ＥＮに基づいて、信号Ｓ２９ＧＰ，Ｓ２９ＧＮを生成するものである。エンコーダ２９Ｈは、信号Ｓ６８ＨＰ，Ｓ６８ＨＮおよび信号ＥＮに基づいて、信号Ｓ２９ＨＰ，Ｓ２９ＨＮを生成するものである。
　本変形例に係る送信部６７では、マルチプレクサ２２の前段にエンコーダ２９を設けたが、これに限定されるものではなく、これに代えて、例えば、マルチプレクサ２２の後段にエンコーダを設けてもよい。以下に、本変形例に係る他の送信部６９について、詳細に説明する。
　図５９Ａ，５９Ｂは、送信部６９における送信回路部６９Ａ，６９Ｂの一構成例を表すものである。送信回路部６９Ａは、４つのシリアライザ６８（シリアライザ６８Ａ，６８Ｂ，６８Ｃ，６８Ｄ）と、４つのマルチプレクサ２２（マルチプレクサ２２Ａ，２２Ｂ，２２Ｃ，２２Ｄ）と、２つのエンコーダ２９（エンコーダ２９Ａ，２９Ｂ）と、４つのセレクタ２３（セレクタ２３Ａ，２３Ｂ，２３Ｃ，２３Ｄ）と、２つのドライバ２４（ドライバ２４Ａ，２４Ｂ）とを有している。送信回路部６９Ｂは、４つのシリアライザ６８（シリアライザ６８Ｅ，６８Ｆ，６８Ｇ，６８Ｈ）と、４つのマルチプレクサ２２（マルチプレクサ２２Ｅ，２２Ｆ，２２Ｇ，２２Ｈ）と、２つのエンコーダ２９（エンコーダ２９Ｃ，２９Ｄ）と、４つのセレクタ２３（セレクタ２３Ｅ，２３Ｆ，２３Ｇ，２３Ｈ）と、２つのドライバ２４（ドライバ２４Ｃ，２４Ｄ）とを有している。
　エンコーダ２９Ａ（図５９Ａ）は、信号Ｓ２２Ａ，Ｓ２２Ｂおよび信号ＥＮに基づいて、信号Ｓ２９ＡＰ，Ｓ２９ＡＮを生成するものである。エンコーダ２９Ｂは、信号Ｓ２２Ｃ，Ｓ２２Ｄおよび信号ＥＮに基づいて、信号Ｓ２９ＢＰ，Ｓ２９ＢＮを生成するものである。エンコーダ２９Ｃ（図５９Ｂ）は、信号Ｓ２２Ｅ，Ｓ２２Ｆおよび信号ＥＮに基づいて、信号Ｓ２９ＣＰ，Ｓ２９ＣＮを生成するものである。エンコーダ２９Ｄは、信号Ｓ２２Ｇ，Ｓ２２Ｈおよび信号ＥＮに基づいて、信号Ｓ２９ＤＰ，Ｓ２９ＤＮを生成するものである。
　セレクタ２３Ａ（図５９Ａ）は、信号Ｓselに基づいて、動作モードが動作モードＭＡ（単相モード）または動作モードＭＣ（３相モード）である場合には信号Ｓ２９ＡＰを選択し、動作モードが動作モードＭＢ（差動モード）である場合には信号Ｓ２９ＢＮを選択し、選択された信号を信号Ｓ２３Ａとして出力するものである。セレクタ２３Ｂは、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合には信号Ｓ２９ＡＮを選択し、動作モードが動作モードＭＢである場合には信号Ｓ２９ＢＰを選択し、選択された信号を信号Ｓ２３Ｂとして出力するものである。セレクタ２３Ｃは、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合には信号Ｓ２９ＢＰを選択し、動作モードが動作モードＭＢである場合には信号Ｓ２９ＡＮを選択し、選択された信号を信号Ｓ２３Ｃとして出力するものである。セレクタ２３Ｄは、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合には信号Ｓ２９ＢＮを選択し、動作モードが動作モードＭＢである場合には信号Ｓ２９ＡＰを選択し、選択された信号を信号Ｓ２３Ｄとして出力するものである。セレクタ２３Ｅ（図５９Ｂ）は、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合には信号Ｓ２９ＣＰを選択し、動作モードが動作モードＭＢである場合には信号Ｓ２９ＤＮを選択し、選択された信号を信号Ｓ２３Ｅとして出力するものである。セレクタ２３Ｆは、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合には信号Ｓ２９ＣＮを選択し、動作モードが動作モードＭＢである場合には信号Ｓ２９ＤＰを選択し、選択された信号を信号Ｓ２３Ｆとして出力するものである。セレクタ２３Ｇは、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合には信号Ｓ２９ＤＰを選択し、動作モードが動作モードＭＢである場合には信号Ｓ２９ＣＮを選択し、選択された信号を信号Ｓ２３Ｇとして出力するものである。セレクタ２３Ｈは、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合には信号Ｓ２９ＤＮを選択し、動作モードが動作モードＭＢである場合には信号Ｓ２９ＣＰを選択し、選択された信号を信号Ｓ２３Ｈとして出力するものである。
　ドライバ２４Ａ（図５９Ａ）は、信号Ｓ２９ＡＰ，Ｓ２９ＡＮ，Ｓ２３Ａ，Ｓ２３Ｂおよび信号ＣＴＬに基づいて、出力端子Ｔout１における電圧を設定するものである。ドライバ２４Ｂは、信号Ｓ２３Ｃ，Ｓ２３Ｄ，Ｓ２９ＢＰ，Ｓ２９ＢＮおよび信号ＣＴＬに基づいて、出力端子Ｔout２における電圧を設定するものである。ドライバ２４Ｃ（図５９Ｂ）は、信号Ｓ２９ＣＰ，Ｓ２９ＣＮ，Ｓ２３Ｅ，Ｓ２３Ｆおよび信号ＣＴＬに基づいて、出力端子Ｔout３における電圧を設定するものである。ドライバ２４Ｄは、信号Ｓ２３Ｇ，Ｓ２３Ｈ，Ｓ２９ＤＰ，Ｓ２９ＤＮおよび信号ＣＴＬに基づいて、出力端子Ｔout４における電圧を設定するものである。
＜３．第３の実施の形態＞
　次に、第３の実施の形態に係る通信システム３Ａ～３Ｃについて説明する。本実施の形態は、３つの電圧レベルを有する信号を用いて通信を行う場合において、出力端子を中レベル電圧ＶＭに設定する方法が異なるものである。なお、上記第２の実施の形態に係る通信システム２Ａ～２Ｃと実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
　図３７Ａに示したように、通信システム３Ａは、送信装置７０と、受信装置１３０とを備えている。通信システム３Ａでは、送信装置７０は、線路１０１を用いて信号ＳＩＧ１を送信し、線路１０２を用いて信号ＳＩＧ２を送信し、線路１０３を用いて信号ＳＩＧ３を送信し、線路１０４を用いて信号ＳＩＧ４を送信するようになっている。
　図３７Ｂに示したように、通信システム３Ｂは、送信装置７０と、受信装置１４０とを備えている。通信システム３Ｂでは、送信装置７０は、線路１１１，１１２を用いて信号ＳＩＧ１Ｐ，ＳＩＧ１Ｎを送信するとともに、線路１１３，１１４を用いて信号ＳＩＧ２Ｐ，ＳＩＧ２Ｎを送信するようになっている。
　図３７Ｃに示したように、通信システム３Ｃは、送信装置７０と、受信装置１５０とを備えている。通信システム３Ｃでは、送信装置７０は、線路１２１，１２２，１２３を用いて信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣを送信するようになっている。
（送信装置７０）
　送信装置７０は、図３７Ａ～３７Ｃに示したように、送信部７２を有している。
　送信部７２は、モード信号Ｓmodeに基づいて、処理部６１が生成したデータを送信するものである。具体的には、送信部７２は、モード信号Ｓmodeが示す動作モードが動作モードＭＡ（単相モード）である場合には、処理部６１が生成したデータを信号ＳＩＧ１～ＳＩＧ４を用いて送信する。また、送信部７２は、モード信号Ｓmodeが示す動作モードが動作モードＭＢである場合には、処理部６１が生成したデータを信号ＳＩＧ１Ｐ，ＳＩＧ１Ｎおよび信号ＳＩＧ２Ｐ，ＳＩＧ２Ｎを用いて送信する。また、送信部７２は、モード信号Ｓmodeが示す動作モードが動作モードＭＣである場合には、処理部６１が生成したデータを信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣを用いて送信するようになっている。送信部７２は、図３９に示したように、送信回路部７２Ａ，７２Ｂと、制御部７５とを有している。
　図６０Ａは、送信回路部７２Ａの一構成例を表すものであり、図６０Ｂは、送信回路部７２Ｂの一構成例を表すものである。送信回路部６２Ａは、４つのシリアライザ２８（シリアライザ２８Ａ，２８Ｂ，２８Ｃ，２８Ｄ）と、４つのエンコーダ２９（エンコーダ２９Ａ，２９Ｂ，２９Ｃ，２９Ｄ）と、４つのマルチプレクサ２２（マルチプレクサ２２Ａ，２２Ｂ，２２Ｃ，２２Ｄ）と、４つのインバータ７３（インバータ７３Ａ，７３Ｂ，７３Ｃ，７３Ｄ）と、４つのセレクタ２３（セレクタ２３Ａ，２３Ｂ，２３Ｃ，２３Ｄ）と、２つのドライバ２４（ドライバ２４Ａ，２４Ｂ）とを有している。送信回路部６２Ｂは、４つのシリアライザ２８（シリアライザ２８Ｅ，２８Ｆ，２８Ｇ，２８Ｈ）と、４つのエンコーダ２９（エンコーダ２９Ｅ，２９Ｆ，２９Ｇ，２９Ｈ）と、４つのマルチプレクサ２２（マルチプレクサ２２Ｅ，２２Ｆ，２２Ｇ，２２Ｈ）と、４つのセレクタ２３（セレクタ２３Ｅ，２３Ｆ，２３Ｇ，２３Ｈ）と、４つのインバータ７３（インバータ７３Ｅ，７３Ｆ，７３Ｇ，７３Ｈ）と、２つのドライバ２４（ドライバ２４Ｃ，２４Ｄ）とを有している。
　インバータ７３Ａは、信号Ｓ２２Ｂの反転信号を生成するものである。インバータ７３Ｂは、信号Ｓ２２Ａの反転信号を生成するものである。インバータ７３Ｃは、信号Ｓ２２Ｄの反転信号を生成するものである。インバータ７３Ｄは、信号Ｓ２２Ｃの反転信号を生成するものである。インバータ７３Ｅは、信号Ｓ２２Ｆの反転信号を生成するものである。インバータ７３Ｆは、信号Ｓ２２Ｅの反転信号を生成するものである。インバータ７３Ｇは、信号Ｓ２２Ｈの反転信号を生成するものである。インバータ７３Ｈは、信号Ｓ２２Ｇの反転信号を生成するものである。
　セレクタ２３Ａ（図６０Ａ）は、信号Ｓselに基づいて、動作モードが動作モードＭＡ（単相モード）または動作モードＭＣ（３相モード）である場合にはインバータ７３Ａの出力信号を選択し、動作モードが動作モードＭＢ（差動モード）である場合には信号Ｓ２２Ｄを選択し、選択された信号を信号Ｓ２３Ａとして出力するものである。セレクタ２３Ｂは、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合にはインバータ７３Ｂの出力信号を選択し、動作モードが動作モードＭＢである場合には信号Ｓ２２Ｃを選択し、選択された信号を信号Ｓ２３Ｂとして出力するものである。セレクタ２３Ｃは、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合にはインバータ７３Ｃの出力信号を選択し、動作モードが動作モードＭＢである場合には信号Ｓ２２Ｂを選択し、選択された信号を信号Ｓ２３Ｃとして出力するものである。セレクタ２３Ｄは、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合にはインバータ７３Ｄの出力信号を選択し、動作モードが動作モードＭＢである場合には信号Ｓ２２Ａを選択し、選択された信号を信号Ｓ２３Ｄとして出力するものである。セレクタ２３Ｅ（図６０Ｂ）は、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合にはインバータ７３Ｅの出力信号を選択し、動作モードが動作モードＭＢである場合には信号Ｓ２２Ｈを選択し、選択された信号を信号Ｓ２３Ｅとして出力するものである。セレクタ２３Ｆは、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合にはインバータ７３Ｆの出力信号を選択し、動作モードが動作モードＭＢである場合には信号Ｓ２２Ｇを選択し、選択された信号を信号Ｓ２３Ｆとして出力するものである。セレクタ２３Ｇは、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合にはインバータ７３Ｇの出力信号を選択し、動作モードが動作モードＭＢである場合には信号Ｓ２２Ｆを選択し、選択された信号を信号Ｓ２３Ｇとして出力するものである。セレクタ２３Ｈは、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合にはインバータ７３Ｈの出力信号を選択し、動作モードが動作モードＭＢである場合には信号Ｓ２２Ｅを選択し、選択された信号を信号Ｓ２３Ｈとして出力するものである。
　ドライバ２４Ａ（図６０Ａ）は、信号Ｓ２２Ａ，Ｓ２２Ｂ，Ｓ２３Ａ，Ｓ２３Ｂおよび信号ＣＴＬに基づいて、出力端子Ｔout１における電圧を設定するものである。ドライバ２４Ｂは、信号Ｓ２３Ｃ，Ｓ２３Ｄ，Ｓ２２Ｃ，Ｓ２２Ｄおよび信号ＣＴＬに基づいて、出力端子Ｔout２における電圧を設定するものである。ドライバ２４Ｃ（図６０Ｂ）は、信号Ｓ２２Ｅ，Ｓ２２Ｆ，Ｓ２３Ｅ，Ｓ２３Ｆおよび信号ＣＴＬに基づいて、出力端子Ｔout３における電圧を設定するものである。ドライバ２４Ｄは、信号Ｓ２３Ｇ，Ｓ２３Ｈ，Ｓ２２Ｇ，Ｓ２２Ｈおよび信号ＣＴＬに基づいて、出力端子Ｔout４における電圧を設定するものである。
　動作モードＭＡ（単相モード），ＭＢ（差動モード）では、ドライバ２４Ａは、例えば図８に示したように、信号ＣＴＬに基づいて、サブドライバＡＡの数を“Ｍ”に設定するとともにサブドライバＡＢの数を“Ｎ”に設定する。ドライバ２４Ｂ～２４Ｄについても同様である。
　一方、動作モードＭＣ（３相モード）では、ドライバ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄは、以下に示すように、信号ＣＴＬに基づいて、サブドライバＡＡ，ＡＢ，ＢＡ，ＢＢ，ＣＡ，ＣＢ，ＤＡ，ＤＢの数を、動作モードＭＡ，ＭＢの場合とは異なるように設定する。
　図６１は、動作モードＭＣにおける、ドライバ２４Ａ，２４Ｂの一構成例を表すものである。ドライバ２４Ａは、動作モードＭＣにおいて、信号ＣＴＬに基づいて、サブドライバＡＡの数およびサブドライバＡＢの数をともに“Ｌ”に設定する。数“Ｌ”は、例えば、“２×Ｌ＝Ｍ＋Ｎ”を満たすように設定することができる。ドライバ２４Ｂ～２４Ｄについても同様である。
　この構成により、例えば、動作モードＭＣにおいて、信号Ｓ２２Ａ，Ｓ２２Ｂをともに低レベルにした場合には、信号Ｓ２３Ａ，Ｓ２３Ｂはともに高レベルになる。よって、ドライバ２４ＡのサブドライバＡＢ１～ＡＢＬにおけるトランジスタ９２，９３がオン状態になり、サブドライバＡＡ１～ＡＡＬにおけるトランジスタ９２，９３がオフ状態になる。その結果、ドライバ２４Ａは、出力端子Ｔout１における電圧を中レベル電圧ＶＭにするとともに、出力インピーダンスを約５０［Ω］にすることができるようになっている。
（動作モードＭＡ）
　図６２は、動作モードＭＡにおける信号の流れを表すものである。図６２において、太い実線は、信号ＤＩ１０～ＤＩ１７に係る信号の流れを示し、太い破線は、信号ＤＩ２０～ＤＩ２７に係る信号の流れを示す。この例では、送信回路部７２Ａの動作を説明するが、送信回路部７２Ｂの動作についても同様である。
　まず、信号ＤＩ１０～ＤＩ１７に係る信号の流れを説明する。シリアライザ２８Ａ，２８Ｃ、エンコーダ２９Ａ，２９Ｃ、およびマルチプレクサ２２Ａ，２２Ｂの動作は、第２の実施の形態の場合と同様である。セレクタ２３Ａは、動作モードＭＡでは、信号Ｓselに基づいて信号Ｓ２２Ｂの反転信号を選択し、選択された信号を信号Ｓ２３Ａとして出力する。セレクタ２３Ｂは、動作モードＭＡでは、信号Ｓselに基づいて信号Ｓ２２Ａの反転信号を選択し、選択された信号を信号Ｓ２３Ｂとして出力する。動作モードＭＡでは、信号Ｓ２２Ａ，Ｓ２２Ｂは互いに反転した信号であるので、信号Ｓ２２Ｂの反転信号は、信号Ｓ２２Ａに対応し、信号Ｓ２２Ａの反転信号は、信号Ｓ２２Ｂに対応する。その結果、ドライバ２４Ａは、信号Ｓ２２Ａ，Ｓ２２Ｂに基づいて動作する。
　次に、信号ＤＩ２０～ＤＩ２７に係る信号の流れを説明する。シリアライザ２８Ｂ，２８Ｄ、エンコーダ２９Ｂ，２９Ｄ、およびマルチプレクサ２２Ｃ，２２Ｄの動作は、第２の実施の形態の場合と同様である。セレクタ２３Ｃは、動作モードＭＡでは、信号Ｓselに基づいて信号Ｓ２２Ｄの反転信号を選択し、選択された信号を信号Ｓ２３Ｃとして出力する。セレクタ２３Ｄは、動作モードＭＡでは、信号Ｓselに基づいて信号Ｓ２２Ｃの反転信号を選択し、選択された信号を信号Ｓ２３Ｄとして出力する。動作モードＭＡでは、信号Ｓ２２Ｃ，Ｓ２２Ｄは互いに反転した信号であるので、信号Ｓ２２Ｄの反転信号は、信号Ｓ２２Ｃに対応し、信号Ｓ２２Ｃの反転信号は、信号Ｓ２２Ｄに対応する。その結果、ドライバ２４Ｂは、信号Ｓ２２Ｃ，Ｓ２２Ｄに基づいて動作する。
　このようにして、送信装置７０は、動作モードＭＡにおいて、第２の実施の形態に係る送信装置６０と同様に、受信装置１３０に対して信号ＳＩＧ１～ＳＩＧ４を用いてデータを送信する。
（動作モードＭＢ）
　図６３は、動作モードＭＢにおける信号の流れを表すものである。図６３において、太い実線は、信号ＤＩ１０～ＤＩ１７に係る信号の流れを示し、太い破線は、信号ＤＩ２０～ＤＩ２７に係る信号の流れを示す。この例では、送信回路部７２Ａの動作を説明するが、送信回路部７２Ｂの動作についても同様である。
　まず、信号ＤＩ１０～ＤＩ１７に係る信号の流れを説明する。シリアライザ２８Ａ，２８Ｃ、エンコーダ２９Ａ，２９Ｃ、およびマルチプレクサ２２Ａ，２２Ｂの動作は、第２の実施の形態の場合と同様である。セレクタ２３Ｃは、動作モードＭＢでは、信号Ｓselに基づいて信号Ｓ２２Ｂを選択し、選択された信号を信号Ｓ２３Ｃとして出力する。セレクタ２３Ｄは、動作モードＭＢでは、信号Ｓselに基づいて信号Ｓ２２Ａを選択し、選択された信号を信号Ｓ２３Ｄとして出力する。その結果、ドライバ２４ＡのサブドライバＡＡ１～ＡＡＭは、信号Ｓ２２Ａ，Ｓ２２Ｂに基づいて動作し、ドライバ２４ＢのサブドライバＢＡ１～ＢＡＭは、信号Ｓ２２Ｂ，Ｓ２２Ａに基づいて動作する。
　次に、信号ＤＩ２０～ＤＩ２７に係る信号の流れを説明する。シリアライザ２８Ｂ，２８Ｄ、エンコーダ２９Ｂ，２９Ｄ、およびマルチプレクサ２２Ｃ，２２Ｄの動作は、第２の実施の形態の場合と同様である。セレクタ２３Ａは、動作モードＭＢでは、信号Ｓselに基づいて信号Ｓ２２Ｄを選択し、選択された信号を信号Ｓ２３Ａとして出力する。セレクタ２３Ｂは、動作モードＭＢでは、信号Ｓselに基づいて信号Ｓ２２Ｃを選択し、選択された信号を信号Ｓ２３Ｂとして出力する。その結果、ドライバ２４ＡのサブドライバＡＢ１～ＡＢＮは、信号Ｓ２２Ｄ，Ｓ２２Ｃに基づいて動作し、ドライバ２４ＢのサブドライバＢＢ１～ＢＢＮは、信号Ｓ２２Ｃ，Ｓ２２Ｄに基づいて動作する。
　このようにして、送信装置７０は、動作モードＭＢにおいて、第２の実施の形態に係る送信装置６０と同様に、受信装置１４０に対して信号ＳＩＧ１Ｐ，ＳＩＧ１Ｎおよび信号ＳＩＧ２Ｐ，ＳＩＧ２Ｎを用いてデータを送信する。
（動作モードＭＣ）
　図６４Ａ，６４Ｂは、動作モードＭＣにおける信号の流れを表すものである。図６４Ａにおいて、太い実線は、信号ＳＩＧＡに係る信号の流れを示し、太い破線は、信号ＳＩＧＢに係る信号の流れを示す。図６４Ｂにおいて、太い一点鎖線は、信号ＳＩＧＣに係る信号の流れを示す。シリアライザ２８Ａ～２８Ｈ、エンコーダ２９Ａ～２９Ｈ、およびマルチプレクサ２２Ａ～２２Ｈの動作は、第２の実施の形態の場合と同様である。
　セレクタ２３Ａ（図６４Ａ）は、動作モードＭＣでは、信号Ｓselに基づいて信号Ｓ２２Ｂの反転信号を選択し、選択した信号を信号Ｓ２３Ａとして出力する。セレクタ２３Ｂは、動作モードＭＣでは、信号Ｓselに基づいて信号Ｓ２２Ａの反転信号を選択し、選択した信号を信号Ｓ２３Ｂとして出力する。その結果、ドライバ２４Ａは、信号Ｓ２２Ａ，Ｓ２２Ｂに基づいて動作する。
　同様に、セレクタ２３Ｃは、動作モードＭＣでは、信号Ｓselに基づいて信号Ｓ２２Ｄの反転信号を選択し、選択した信号を信号Ｓ２３Ｃとして出力する。セレクタ２３Ｄは、動作モードＭＣでは、信号Ｓselに基づいて信号Ｓ２２Ｃの反転信号を選択し、選択した信号を信号Ｓ２３Ｄとして出力する。その結果、ドライバ２４Ｂは、信号Ｓ２２Ｃ，Ｓ２２Ｄに基づいて動作する。
　同様に、セレクタ２３Ｅ（図６４Ｂ）は、動作モードＭＣでは、信号Ｓselに基づいて信号Ｓ２２Ｆの反転信号を選択し、選択した信号を信号Ｓ２３Ｅとして出力する。セレクタ２３Ｆは、動作モードＭＣでは、信号Ｓselに基づいて信号Ｓ２２Ｅの反転信号を選択し、選択した信号を信号Ｓ２３Ｆとして出力する。その結果、ドライバ２４Ｃは、信号Ｓ２２Ｅ，Ｓ２２Ｆに基づいて動作する。
　例えば、信号Ｓ２８Ａ，Ｓ２８Ｂ，Ｓ２８Ｅが“１”，“０”，“０”である場合には、図４３に示したように、エンコーダ２９Ａは信号Ｓ２９ＡＰ，Ｓ２９ＡＮを“１”，“０”にし、エンコーダ２９Ｂは信号Ｓ２９ＢＰ，Ｓ２９ＢＮを“０”，“１”にし、エンコーダ２９Ｅは信号Ｓ２９ＥＰ，Ｓ２９ＥＮを“０”，“０”にする。その結果、図４８に示したように、マルチプレクサ２２Ａの出力信号Ｓ２２Ａは“１”になり、マルチプレクサ２２Ｂの出力信号Ｓ２２Ｂは“０”になり、マルチプレクサ２２Ｃの出力信号Ｓ２２Ｃは“０”になり、マルチプレクサ２２Ｄの出力信号Ｓ２２Ｄは“１”になり、マルチプレクサ２２Ｅの出力信号Ｓ２２Ｅは“０”になり、マルチプレクサ２２Ｆの出力信号Ｓ２２Ｆは“０”になる。
　このとき、ドライバ２４Ａ（図６４Ａ）では、サブドライバＡＡ１～ＡＡＬ，ＡＢ１～ＡＢＬにおけるトランジスタ９２がオン状態になり、サブドライバＡＡ１～ＡＡＬ，ＡＢ１～ＡＢＬにおけるトランジスタ９３がオフ状態になる。その結果、ドライバ２４Ａは、出力端子Ｔout１における電圧を高レベル電圧ＶＨにするとともに、出力インピーダンスを約５０［Ω］にする。
　また、ドライバ２４Ｂでは、サブドライバＢＡ１～ＢＡＬ，ＢＢ１～ＢＢＬにおけるトランジスタ９３がオン状態になり、サブドライバＢＡ１～ＢＡＬ，ＢＢ１～ＢＢＬにおけるトランジスタ９２がオフ状態になる。その結果、ドライバ２４Ｂは、出力端子Ｔout２における電圧を低レベル電圧ＶＬにするとともに、出力インピーダンスを約５０［Ω］にする。
　また、ドライバ２４Ｃ（図６４Ｂ）では、サブドライバＣＢ１～ＣＢＬにおけるトランジスタ９２，９３がオン状態になり、サブドライバＣＡ１～ＣＡＬにおけるトランジスタ９２，９３がオフ状態になる。その結果、ドライバ２４Ｃは、出力端子Ｔout３における電圧を中レベル電圧ＶＭにするとともに、出力インピーダンスを約５０［Ω］にする。
　このようにして、送信部７２は、信号ＳＩＧＡを高レベル電圧ＶＨにし、信号ＳＩＧＢを低レベル電圧ＶＬにし、信号ＳＩＧＣを中レベル電圧ＶＭにする。その結果、送信装置７０は、受信装置１５０に対してシンボル“＋ｘ”を送信する。
　このようにして、送信装置７０は、動作モードＭＣにおいて、受信装置１５０に対して信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣを用いてデータを送信する。
　このように、送信装置７０では、出力端子Ｔout１，Ｔout２，Ｔout３における電圧を中レベル電圧ＶＭに設定する際に、出力インピーダンスを約５０［Ω］にするようにした。これにより、例えば、送信装置７０は、信号の反射を抑えることができるため、波形品質を高めることができる。また、送信装置７０では、出力端子Ｔout１，Ｔout２，Ｔout３における電圧を、高レベル電圧ＶＨまたは低レベル電圧ＶＬから中レベル電圧ＶＭに遷移させる場合において、遷移時間を短くすることができるため、波形品質を高めることができる。その結果、送信装置７０では、通信品質を高めることができる。
　以上のように本実施の形態では、出力端子における電圧を中レベル電圧ＶＭに設定する際に、出力インピーダンスを約５０［Ω］にするようにしたので、通信品質を高めることができる。
［変形例３－１］
　上記実施の形態では、４つのドライバ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄを設けたが、これに限定されるものではない。以下に、本変形例について詳細に説明する。
　図６５Ａ，６５Ｂは、本変形例に係る送信部７４の送信回路部７４Ａ，７４Ｂの要部の一構成例を表すものである。図６５Ａは、図６０Ａにおけるエンコーダ２９Ａ～２９Ｄより後の回路を描いたものである、図６５Ｂは、図６０Ｂにおけるエンコーダ２９Ｅ～２９Ｈより後の回路を描いたものである。送信回路部７４Ａは、４つのシリアライザ２８（シリアライザ２８Ａ，２８Ｂ，２８Ｃ，２８Ｄ）と、４つのエンコーダ２９（エンコーダ２９Ａ，２９Ｂ，２９Ｃ，２９Ｄ）と、４つのマルチプレクサ７６（マルチプレクサ７６Ａ，７６Ｂ，７６Ｃ，７６Ｄ）と、８つのセレクタ７７（セレクタ７７Ａ，７７Ｂ，７７Ｃ，７７Ｄ，７７Ｅ，７７Ｆ，７７Ｇ，７７Ｈ）と、４つのドライバ７９（ドライバ７９Ａ，７９Ｂ，７９Ｃ，７９Ｄ）とを有している。送信回路部７４Ｂは、４つのシリアライザ２８（シリアライザ２８Ｅ，２８Ｆ，２８Ｇ，２８Ｈ）と、４つのエンコーダ２９（エンコーダ２９Ｅ，２９Ｆ，２９Ｇ，２９Ｈ）と、４つのマルチプレクサ７６（マルチプレクサ７６Ｅ，７６Ｆ，７６Ｇ，７６Ｈ）と、８つのセレクタ７７（セレクタ７７Ｉ，７７Ｊ，７７Ｋ，７７Ｌ，７７Ｍ，７７Ｎ，７７Ｏ，７７Ｐ）と、４つのドライバ７９（ドライバ７９Ｅ，７９Ｆ，７９Ｇ，７９Ｈ）とを有している。
　マルチプレクサ７６Ａ（図６５Ａ）は、クロック信号ＣＬＫに基づいて、信号Ｓ２９ＡＰ，Ｓ２９ＣＰのうちの一方を交互に選択し、選択された信号を信号Ｓ７６ＡＰとして出力するとともに、信号Ｓ７６ＡＰの反転信号を信号Ｓ７６ＡＮとして出力するものである。マルチプレクサ７６Ｂは、クロック信号ＣＬＫに基づいて、信号Ｓ２９ＡＮ，Ｓ２９ＣＮのうちの一方を交互に選択し、選択された信号を信号Ｓ７６ＢＰとして出力するとともに、信号Ｓ７６ＢＰの反転信号を信号Ｓ７６ＢＮとして出力するものである。マルチプレクサ７６Ｃは、クロック信号ＣＬＫに基づいて、信号Ｓ２９ＢＰ，Ｓ２９ＤＰのうちの一方を交互に選択し、選択された信号を信号Ｓ７６ＣＰとして出力するとともに、信号Ｓ７６ＣＰの反転信号を信号Ｓ７６ＣＮとして出力するものである。マルチプレクサ７６Ｄは、クロック信号ＣＬＫに基づいて、信号Ｓ２９ＢＮ，Ｓ２９ＤＮのうちの一方を交互に選択し、選択された信号を信号Ｓ７６ＤＰとして出力するとともに、信号Ｓ７６ＤＰの反転信号を信号Ｓ７６ＤＮとして出力するものである。マルチプレクサ７６Ｅ（図６５Ｂ）は、クロック信号ＣＬＫに基づいて、信号Ｓ２９ＥＰ，Ｓ２９ＧＰのうちの一方を交互に選択し、選択された信号を信号Ｓ７６ＥＰとして出力するとともに、信号Ｓ７６ＥＰの反転信号を信号Ｓ７６ＥＮとして出力するものである。マルチプレクサ７６Ｆは、クロック信号ＣＬＫに基づいて、信号Ｓ２９ＥＮ，Ｓ２９ＧＮのうちの一方を交互に選択し、選択された信号を信号Ｓ７６ＦＰとして出力するとともに、信号Ｓ７６ＦＰの反転信号を信号Ｓ７６ＦＮとして出力するものである。マルチプレクサ７６Ｇは、クロック信号ＣＬＫに基づいて、信号Ｓ２９ＦＰ，Ｓ２９ＨＰのうちの一方を交互に選択し、選択された信号を信号Ｓ７６ＧＰとして出力するとともに、信号Ｓ７６ＧＰの反転信号を信号Ｓ７６ＧＮとして出力するものである。マルチプレクサ２７Ｈは、クロック信号ＣＬＫに基づいて、信号Ｓ２９ＦＮ，Ｓ２９ＨＮのうちの一方を交互に選択し、選択された信号を信号Ｓ７６ＨＰとして出力するとともに、信号Ｓ７６ＨＰの反転信号を信号Ｓ７６ＨＮとして出力するものである。
　セレクタ７７Ａ（図６５Ａ）は、信号Ｓselに基づいて、動作モードが動作モードＭＡ（単相モード）または動作モードＭＣ（３相モード）である場合には信号Ｓ７６ＡＰを選択し、動作モードが動作モードＭＢ（差動モード）である場合には信号Ｓ７６ＤＰを選択し、選択された信号を信号Ｓ７７Ａとして出力するものである。セレクタ７７Ｂは、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合には信号Ｓ７６ＢＰを選択し、動作モードが動作モードＭＢである場合には信号Ｓ７６ＣＰを選択し、選択された信号を信号Ｓ７７Ｂとして出力するものである。セレクタ７７Ｃは、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合には信号Ｓ７６ＣＰを選択し、動作モードが動作モードＭＢである場合には信号Ｓ７６ＢＰを選択し、選択された信号を信号Ｓ７７Ｃとして出力するものである。セレクタ７７Ｄは、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合には信号Ｓ７６ＤＰを選択し、動作モードが動作モードＭＢである場合には信号Ｓ７６ＡＰを選択し、選択された信号を信号Ｓ７７Ｄとして出力するものである。セレクタ７７Ｅは、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合には信号Ｓ７６ＢＮを選択し、動作モードが動作モードＭＢである場合には信号Ｓ７６ＣＮを選択し、選択された信号を信号Ｓ７７Ｅとして出力するものである。セレクタ７７Ｆは、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合には信号Ｓ７６ＡＮを選択し、動作モードが動作モードＭＢである場合には信号Ｓ７６ＤＮを選択し、選択された信号を信号Ｓ７７Ｆとして出力するものである。セレクタ７７Ｇは、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合には信号Ｓ７６ＤＮを選択し、動作モードが動作モードＭＢである場合には信号Ｓ７６ＡＮを選択し、選択された信号を信号Ｓ７７Ｇとして出力するものである。セレクタ７７Ｈは、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合には信号Ｓ７６ＣＮを選択し、動作モードが動作モードＭＢである場合には信号Ｓ７６ＢＮを選択し、選択された信号を信号Ｓ７７Ｈとして出力するものである。
　セレクタ７７Ｉ（図６５Ｂ）は、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合には信号Ｓ７６ＥＰを選択し、動作モードが動作モードＭＢである場合には信号Ｓ７６ＨＰを選択し、選択された信号を信号Ｓ７７Ｉとして出力するものである。セレクタ７７Ｊは、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合には信号Ｓ７６ＦＰを選択し、動作モードが動作モードＭＢである場合には信号Ｓ７６ＧＰを選択し、選択された信号を信号Ｓ７７Ｊとして出力するものである。セレクタ７７Ｋは、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合には信号Ｓ７６ＧＰを選択し、動作モードが動作モードＭＢである場合には信号Ｓ７６ＦＰを選択し、選択された信号を信号Ｓ７７Ｋとして出力するものである。セレクタ７７Ｌは、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合には信号Ｓ７６ＨＰを選択し、動作モードが動作モードＭＢである場合には信号Ｓ７６ＥＰを選択し、選択された信号を信号Ｓ７７Ｌとして出力するものである。セレクタ７７Ｍは、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合には信号Ｓ７６ＦＮを選択し、動作モードが動作モードＭＢである場合には信号Ｓ７６ＧＮを選択し、選択された信号を信号Ｓ７７Ｍとして出力するものである。セレクタ７７Ｎは、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合には信号Ｓ７６ＥＮを選択し、動作モードが動作モードＭＢである場合には信号Ｓ７６ＨＮを選択し、選択された信号を信号Ｓ７７Ｎとして出力するものである。セレクタ７７Ｏは、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合には信号Ｓ７６ＨＮを選択し、動作モードが動作モードＭＢである場合には信号Ｓ７６ＥＮを選択し、選択された信号を信号Ｓ７７Ｏとして出力するものである。セレクタ７７Ｐは、信号Ｓselに基づいて、動作モードが動作モードＭＡまたは動作モードＭＣである場合には信号Ｓ７６ＧＮを選択し、動作モードが動作モードＭＢである場合には信号Ｓ７６ＦＮを選択し、選択された信号を信号Ｓ７７Ｐとして出力するものである。
　ドライバ７９Ａ（図６５Ａ）は、信号Ｓ７６ＡＰ，Ｓ７６ＢＰ，Ｓ７７Ａ，Ｓ７７Ｂおよび信号ＣＴＬに基づいて動作するものであり、ドライバ７９Ｃは、信号Ｓ７６ＢＮ，Ｓ７６ＡＮ，Ｓ７７Ｅ，Ｓ７７Ｆおよび信号ＣＴＬに基づいて動作するものである。そして、ドライバ７９Ａ，７９Ｃは、出力端子Ｔout１における電圧を設定するようになっている。ドライバ７９Ｂは、信号Ｓ７７Ｃ，Ｓ７７Ｄ，Ｓ７６ＣＰ，Ｓ７６ＤＰおよび信号ＣＴＬに基づいて動作するものであり、ドライバ７９Ｄは、信号Ｓ７７Ｇ，Ｓ７７Ｈ，Ｓ７６ＤＮ，Ｓ７６ＣＮおよび信号ＣＴＬに基づいて動作するものである。そして、ドライバ７９Ｂ，７９Ｄは、出力端子Ｔout２における電圧を設定するようになっている。
　ドライバ７９Ｅ（図６５Ｂ）は、信号Ｓ７６ＥＰ，Ｓ７６ＦＰ，Ｓ７７Ｉ，Ｓ７７Ｊおよび信号ＣＴＬに基づいて動作するものであり、ドライバ７９Ｇは、信号Ｓ７６ＦＮ，Ｓ７６ＥＮ，Ｓ７７Ｍ，Ｓ７７Ｎおよび信号ＣＴＬに基づいて動作するものである。そして、ドライバ７９Ｅ，７９Ｇは、出力端子Ｔout３における電圧を設定するようになっている。ドライバ７９Ｆは、信号Ｓ７７Ｋ，Ｓ７７Ｌ，Ｓ７６ＧＰ，Ｓ７６ＨＰおよび信号ＣＴＬに基づいて動作するものであり、ドライバ７９Ｈは、信号Ｓ７７Ｏ，Ｓ７７Ｐ，Ｓ７６ＨＮ，Ｓ７６ＧＮおよび信号ＣＴＬに基づいて動作するものである。そして、ドライバ７９Ｆ，７９Ｈは、出力端子Ｔout４における電圧を設定するようになっている。
　動作モードＭＡ（単相モード），ＭＢ（差動モード）では、ドライバ７９Ａは、信号ＣＴＬに基づいて、サブドライバＡＡの数を“Ｍ／２”に設定するとともにサブドライバＡＢの数を“Ｎ／２”に設定する。ドライバ７９Ｂ～７９Ｈについても同様である。
　一方、動作モードＭＣ（３相モード）では、ドライバ２４Ａは、信号ＣＴＬに基づいて、サブドライバＡＡの数およびサブドライバＡＢの数をともに“Ｌ／２”に設定する。数“Ｌ”は、例えば、“２×Ｌ＝Ｍ＋Ｎ”を満たすように設定することができる。ドライバ７９Ｂ～７９Ｈについても同様である。
　この構成により、例えば、動作モードＭＣにおいて、信号Ｓ７６ＢＰ，Ｓ７６ＢＰをともに低レベルにし、信号Ｓ７６ＡＮ，Ｓ７６ＢＮをともに高レベルにした場合には、信号Ｓ７７Ａ，Ｓ７７Ｂがともに低レベルになり、信号Ｓ７７Ｅ，Ｓ７７Ｆがともに高レベルになる。よって、ドライバ７９Ｃにおけるトランジスタ９２、９３がオン状態になり、ドライバ７９Ａにおけるトランジスタ９２，９３がオフ状態になる。その結果、ドライバ７９Ａ，７９Ｃは、出力端子Ｔout１における電圧を中レベル電圧ＶＭにするとともに、出力インピーダンスを約５０［Ω］にすることができるようになっている。
　ここで、２つのドライバ７９Ａ，７９Ｃは、本開示における「第１のドライバ」の一具体例に対応する。複数のサブドライバＡＡ１～ＡＡ（Ｍ／２），ＣＡ１～ＣＡ（Ｍ／２）は、本開示における「第１のサブドライバ部」の一具体例に対応し、複数のサブドライバＡＢ１～ＡＢ（Ｎ／２），ＣＢ１～ＣＢ（Ｎ／２）は、本開示における「第２のサブドライバ部」の一具体例に対応する。２つのドライバ７９Ｂ，７９Ｄは、本開示における「第２のドライバ」の一具体例に対応する。複数のサブドライバＢＡ１～ＢＡ（Ｍ／２），ＤＡ１～ＤＡ（Ｍ／２）は、本開示における「第３のサブドライバ部」の一具体例に対応し、複数のサブドライバＢＢ１～ＢＢ（Ｎ／２），ＤＢ１～ＤＢ（Ｎ／２）は、本開示における「第４のサブドライバ部」の一具体例に対応する。複数のセレクタ７７Ａ～７７Ｈは、本開示における「セレクタ部」の一具体例に対応する。複数のマルチプレクサ７６Ａ～７６Ｈは、本開示における「マルチプレクサ部」の一具体例に対応する。
　図６６は、動作モードＭＡ（単相モード）における信号の流れを表すものである。この例では、送信回路部７４Ａの動作を説明するが、送信回路部７４Ｂの動作についても同様である。
　まず、信号ＤＩ１０～ＤＩ１７に係る信号の流れを説明する。セレクタ７７Ａは、動作モードＭＡでは、信号Ｓselに基づいて信号Ｓ７６ＡＰを選択し、選択した信号を信号Ｓ７７Ａとして出力する。セレクタ７７Ｂは、動作モードＭＡでは、信号Ｓselに基づいて信号Ｓ７６ＢＰを選択し、選択した信号を信号Ｓ７７Ｂとして出力する。セレクタ７７Ｅは、動作モードＭＡでは、信号Ｓselに基づいて信号Ｓ７６ＢＮを選択し、選択した信号を信号Ｓ７７Ｅとして出力する。セレクタ７７Ｆは、動作モードＭＡでは、信号Ｓselに基づいて信号Ｓ７６ＡＮを選択し、選択した信号を信号Ｓ７７Ｆとして出力する。動作モードＭＡでは、信号Ｓ７６ＡＰ，Ｓ７６ＢＰは互いに反転した信号であるので、信号Ｓ７６ＢＮは信号Ｓ７６ＡＰに対応し、信号Ｓ７６ＢＰは信号Ｓ７６ＡＮに対応する。その結果、ドライバ７９Ａは、信号Ｓ７６ＡＰ，Ｓ７６ＢＰに基づいて動作し、ドライバ７９Ｃは、信号Ｓ７６ＡＰ，Ｓ７６ＢＰに応じて動作する。
　次に、信号ＤＩ２０～ＤＩ２７に係る信号の流れを説明する。セレクタ７７Ｃは、動作モードＭＡでは、信号Ｓselに基づいて信号Ｓ７６ＣＰを選択し、選択した信号を信号Ｓ７７Ｃとして出力する。セレクタ７７Ｄは、動作モードＭＡでは、信号Ｓselに基づいて信号Ｓ７６ＤＰを選択し、選択した信号を信号Ｓ７７Ｄとして出力する。セレクタ７７Ｇは、動作モードＭＡでは、信号Ｓselに基づいて信号Ｓ７６ＤＮを選択し、選択した信号を信号Ｓ７７Ｇとして出力するものである。セレクタ７７Ｈは、動作モードＭＡでは、信号Ｓselに基づいて信号Ｓ７６ＣＮを選択し、選択した信号を信号Ｓ７７Ｈとして出力する。動作モードＭＡでは、信号Ｓ７６ＣＰ，Ｓ７６ＤＰは互いに反転した信号であるので、信号Ｓ７６ＤＮは信号Ｓ７６ＣＰに対応し、信号Ｓ７６ＤＰは信号Ｓ７６ＣＮに対応する。その結果、ドライバ７９Ｂは、信号Ｓ７６ＣＰ，Ｓ７６ＤＰに基づいて動作し、ドライバ７９Ｄは、信号Ｓ７６ＣＰ，Ｓ７６ＤＰに応じて動作する。
　図６７は、動作モードＭＢ（差動モード）における信号の流れを表すものである。この例では、送信回路部７４Ａの動作を説明するが、送信回路部７４Ｂの動作についても同様である。
　まず、信号ＤＩ１０～ＤＩ１７に係る信号の流れを説明する。セレクタ７７Ｃは、動作モードＭＢでは、信号Ｓselに基づいて信号Ｓ７６ＢＰを選択し、選択した信号を信号Ｓ７７Ｃとして出力する。セレクタ７７Ｄは、動作モードＭＢでは、信号Ｓselに基づいて信号Ｓ７６ＡＰを選択し、選択した信号を信号Ｓ７７Ｄとして出力する。セレクタ７７Ｇは、動作モードＭＢでは、信号Ｓselに基づいて信号Ｓ７６ＡＮを選択し、選択した信号を信号Ｓ７７Ｇとして出力する。セレクタ７７Ｈは、動作モードＭＢでは、信号Ｓselに基づいて信号Ｓ７６ＢＮを選択し、選択した信号を信号Ｓ７７Ｈとして出力する。動作モードＭＢでは、信号Ｓ７６ＡＰ，Ｓ７６ＢＰは互いに反転した信号であるので、信号Ｓ７６ＢＮは信号Ｓ７６ＡＰに対応し、信号Ｓ７６ＢＰは信号Ｓ７６ＡＮに対応する。その結果、ドライバ７９ＡのサブドライバＡＡ１～ＡＡ（Ｍ／２）は、信号Ｓ７６ＡＰ，Ｓ７６ＢＰに基づいて動作し、ドライバ７９ＣのサブドライバＣＡ１～ＣＡ（Ｍ／２）は、信号Ｓ７６ＡＰ，Ｓ７６ＢＰに応じて動作する。同様に、ドライバ７９ＢのサブドライバＢＡ１～ＢＡ（Ｍ／２）は、信号Ｓ７６ＢＰ，Ｓ７６ＡＰに基づいて動作し、ドライバ７９ＤのサブドライバＤＡ１～ＤＡ（Ｍ／２）は、信号Ｓ７６ＢＰ，Ｓ７６ＡＰに応じて動作する。
　次に、信号ＤＩ２０～ＤＩ２７に係る信号の流れを説明する。セレクタ７７Ａは、動作モードＭＢでは、信号Ｓselに基づいて信号Ｓ７６ＤＰを選択し、選択した信号を信号Ｓ７７Ａとして出力する。セレクタ７７Ｂは、動作モードＭＢでは、信号Ｓselに基づいて信号Ｓ７６ＣＰを選択し、選択した信号を信号Ｓ７７Ｂとして出力する。セレクタ７７Ｅは、動作モードＭＢでは、信号Ｓselに基づいて信号Ｓ７６ＣＮを選択し、選択した信号を信号Ｓ７７Ｅとして出力する。セレクタ７７Ｆは、動作モードＭＢでは、信号Ｓselに基づいて信号Ｓ７６ＤＮを選択し、選択した信号を信号Ｓ７７Ｆとして出力するものである。動作モードＭＢでは、信号Ｓ７６ＣＰ，Ｓ７６ＤＰは互いに反転した信号であるので、信号Ｓ７６ＤＮは信号Ｓ７６ＣＰに対応し、信号Ｓ７６ＤＰは信号Ｓ７６ＣＮに対応する。その結果、ドライバ７９ＡのサブドライバＡＢ１～ＡＢ（Ｎ／２）は、信号Ｓ７６ＤＰ，Ｓ７６ＣＰに基づいて動作し、ドライバ７９ＣのサブドライバＣＢ１～ＣＢ（Ｎ／２）は、信号Ｓ７６ＤＰ，Ｓ７６ＣＰに応じて動作する。同様に、ドライバ７９ＢのサブドライバＢＢ１～ＢＢ（Ｎ／２）は、信号Ｓ７６ＣＰ，Ｓ７６ＤＰに基づいて動作し、ドライバ７９ＤのサブドライバＤＢ１～ＤＢ（Ｎ／２）は、信号Ｓ７６ＣＰ，Ｓ７６ＤＰに応じて動作する。
　図６８Ａ，６８Ｂは、動作モードＭＣ（３相モード）における信号の流れを表すものである。
　セレクタ７７Ａ（図６８Ａ）は、動作モードＭＣでは、信号Ｓselに基づいて信号Ｓ７６ＡＰを選択し、その信号Ｓ７６ＡＰを信号Ｓ７７Ａとして出力する。セレクタ７７Ｂは、動作モードＭＣでは、信号Ｓselに基づいて信号Ｓ７６ＢＰを選択し、その信号Ｓ７６ＢＰを信号Ｓ７７Ｂとして出力する。セレクタ７７Ｅは、動作モードＭＣでは、信号Ｓselに基づいて信号Ｓ７６ＢＮを選択し、その信号Ｓ７６ＢＮを信号Ｓ７７Ｅとして出力する。セレクタ７７Ｆは、動作モードＭＣでは、信号Ｓselに基づいて信号Ｓ７６ＡＮを選択し、その信号Ｓ７６ＡＮを信号Ｓ７７Ｆとして出力する。その結果、ドライバ７９Ａは、信号Ｓ７６ＡＰ，Ｓ７６ＢＰに基づいて動作し、ドライバ７９Ｃは、信号Ｓ７６ＢＮ，Ｓ７６ＡＮに基づいて動作する。
　同様に、セレクタ７７Ｃは、動作モードＭＣでは、信号Ｓselに基づいて信号Ｓ７６ＣＰを選択し、その信号Ｓ７６ＣＰを信号Ｓ７７Ｃとして出力する。セレクタ７７Ｄは、動作モードＭＣでは、信号Ｓselに基づいて信号Ｓ７６ＤＰを選択し、その信号Ｓ７６ＤＰを信号Ｓ７７Ｄとして出力する。セレクタ７７Ｇは、動作モードＭＣでは、信号Ｓselに基づいて信号Ｓ７６ＤＮを選択し、その信号Ｓ７６ＤＮを信号Ｓ７７Ｇとして出力するものである。セレクタ７７Ｈは、動作モードＭＣでは、信号Ｓselに基づいて信号Ｓ７６ＣＮを選択し、その信号Ｓ７６ＣＮを信号Ｓ７７Ｈとして出力する。その結果、ドライバ７９Ｂは、信号Ｓ７６ＣＰ，Ｓ７６ＤＰに基づいて動作し、ドライバ７９Ｄは、信号Ｓ７６ＤＮ，Ｓ７６ＣＮに基づいて動作する。
　同様に、セレクタ７７Ｉ（図６８Ｂ）は、動作モードＭＣでは、信号Ｓselに基づいて信号Ｓ７６ＥＰを選択し、選択した信号を信号Ｓ７７Ｉとして出力する。セレクタ７７Ｊは、動作モードＭＣでは、信号Ｓselに基づいて信号Ｓ７６ＦＰを選択し、その信号Ｓ７６ＦＰを信号Ｓ７７Ｊとして出力するものである。セレクタ７７Ｍは、動作モードＭＣでは、信号Ｓselに基づいて信号Ｓ７６ＦＮを選択し、その信号Ｓ７６ＦＮを信号Ｓ７７Ｍとして出力する。セレクタ７７Ｎは、動作モードＭＣでは、信号Ｓselに基づいて信号Ｓ７６ＥＮを選択し、その信号Ｓ７６ＥＮを信号Ｓ７７Ｎとして出力する。その結果、ドライバ７９Ｅは、信号Ｓ７６ＥＰ，Ｓ７６ＦＰに基づいて動作し、ドライバ７９Ｇは、信号Ｓ７６ＦＮ，Ｓ７６ＥＮに基づいて動作する。
［変形例３－２］
　上記実施の形態では、マルチプレクサ２２の前段にエンコーダ２９を設けたが、これに限定されるものではない。これに代えて、例えば、マルチプレクサ２２の後段にエンコーダを設けてもよい。図６９Ａ，６９Ｂは、本変形例に係る送信部７８の送信回路部７８Ａ，７８Ｂの一構成例を表すものである。送信回路部７８Ａは、４つのシリアライザ２１（シリアライザ２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ）と、４つのマルチプレクサ２２（マルチプレクサ２２Ａ，２２Ｂ，２２Ｃ，２２Ｄ）と、４つのエンコーダ６４（エンコーダ６４Ａ，６４Ｂ，６４Ｃ，６４Ｄ）と、４つのインバータ７３（インバータ７３Ａ，７３Ｂ，７３Ｃ，７３Ｄ）と、４つのセレクタ２３（セレクタ２３Ａ，２３Ｂ，２３Ｃ，２３Ｄ）と、２つのドライバ２４（ドライバ２４Ａ，２４Ｂ）とを有している。送信回路部７８Ｂは、４つのシリアライザ２１（シリアライザ２１Ｅ，２１Ｆ，２１Ｇ，２１Ｈ）と、４つのマルチプレクサ２２（マルチプレクサ２２Ｅ，２２Ｆ，２２Ｇ，２２Ｈ）と、４つのエンコーダ６４（エンコーダ６４Ｅ，６４Ｆ，６４Ｇ，６４Ｈ）と、４つのインバータ７３（インバータ７３Ｅ，７３Ｆ，７３Ｇ，７３Ｈ）と、４つのセレクタ２３（セレクタ２３Ｅ，２３Ｆ，２３Ｇ，２３Ｈ）と、２つのドライバ２４（ドライバ２４Ｃ，２４Ｄ）とを有している。
［変形例３－３］
　上記実施の形態では、図３と同様の構成を有するシリアライザ２８Ａ～２８Ｈを用いたが、これに限定されるものではない。図７０Ａ，７０Ｂは、本変形例に係る送信部８１の送信回路部８１Ａ，８１Ｂの一構成例を表すものである。送信回路部８１Ａは、４つのシリアライザ６８（シリアライザ６８Ａ，６８Ｂ，６８Ｃ，６８Ｄ）と、４つのエンコーダ２９（エンコーダ２９Ａ，２９Ｂ，２９Ｃ，２９Ｄ）と、４つのマルチプレクサ２２（マルチプレクサ２２Ａ，２２Ｂ，２２Ｃ，２２Ｄ）と、４つのインバータ７３（インバータ７３Ａ，７３Ｂ，７３Ｃ，７３Ｄ）と、４つのセレクタ２３（セレクタ２３Ａ，２３Ｂ，２３Ｃ，２３Ｄ）と、２つのドライバ２４（ドライバ２４Ａ，２４Ｂ）とを有している。送信回路部８１Ｂは、４つのシリアライザ６８（シリアライザ６８Ｅ，６８Ｆ，６８Ｇ，６８Ｈ）と、４つのエンコーダ２９（エンコーダ２９Ｅ，２９Ｆ，２９Ｇ，２９Ｈ）と、４つのマルチプレクサ２２（マルチプレクサ２２Ｅ，２２Ｆ，２２Ｇ，２２Ｈ）と、４つのインバータ７３（インバータ７３Ｅ，７３Ｆ，７３Ｇ，７３Ｈ）と、４つのセレクタ２３（セレクタ２３Ｅ，２３Ｆ，２３Ｇ，２３Ｈ）と、２つのドライバ２４（ドライバ２４Ｃ，２４Ｄ）とを有している。
　本変形例に係る送信部８１では、マルチプレクサ２２の前段にエンコーダ２９を設けたが、これに限定されるものではなく、これに代えて、例えば、マルチプレクサ２２の後段にエンコーダを設けてもよい。図７１Ａ，７１Ｂは、本変形例に係る他の送信部８２における送信回路部８２Ａ，８２Ｂの一構成例を表すものである。送信回路部８２Ａは、４つのシリアライザ６８（シリアライザ６８Ａ，６８Ｂ，６８Ｃ，６８Ｄ）と、４つのマルチプレクサ２２（マルチプレクサ２２Ａ，２２Ｂ，２２Ｃ，２２Ｄ）と、２つのエンコーダ２９（エンコーダ２９Ａ，２９Ｂ）と、４つのインバータ７３（インバータ７３Ａ，７３Ｂ，７３Ｃ，７３Ｄ）と、４つのセレクタ２３（セレクタ２３Ａ，２３Ｂ，２３Ｃ，２３Ｄ）と、２つのドライバ２４（ドライバ２４Ａ，２４Ｂ）とを有している。送信回路部８２Ｂは、４つのシリアライザ６８（シリアライザ６８Ｅ，６８Ｆ，６８Ｇ，６８Ｈ）と、４つのマルチプレクサ２２（マルチプレクサ２２Ｅ，２２Ｆ，２２Ｇ，２２Ｈ）と、２つのエンコーダ２９（エンコーダ２９Ｃ，２９Ｄ）と、４つのインバータ７３（インバータ７３Ｅ，７３Ｆ，７３Ｇ，７３Ｈ）と、４つのセレクタ２３（セレクタ２３Ｅ，２３Ｆ，２３Ｇ，２３Ｈ）と、２つのドライバ２４（ドライバ２４Ｃ，２４Ｄ）とを有している。
＜４．適用例＞
　次に、上記実施の形態および変形例で説明した通信システムの適用例について説明する。
（適用例１）
　図７２は、上記実施の形態等の通信システムが適用されるスマートフォン３００（多機能携帯電話）の外観を表すものである。このスマートフォン３００には、様々なデバイスが搭載されており、それらのデバイス間でデータのやり取りを行う通信システムにおいて、上記実施の形態等の通信システムが適用されている。
　図７３は、スマートフォン３００に用いられるアプリケーションプロセッサ３１０の一構成例を表すものである。アプリケーションプロセッサ３１０は、ＣＰＵ（Central Processing Unit）３１１と、メモリ制御部３１２と、電源制御部３１３と、外部インタフェース３１４と、ＧＰＵ（Graphics Processing Unit）３１５と、メディア処理部３１６と、ディスプレイ制御部３１７と、ＭＩＰＩ（Mobile Industry Processor Interface）インタフェース３１８とを有している。ＣＰＵ３１１、メモリ制御部３１２、電源制御部３１３、外部インタフェース３１４、ＧＰＵ３１５、メディア処理部３１６、ディスプレイ制御部３１７は、この例では、システムバス３１９に接続され、このシステムバス３１９を介して、互いにデータのやり取りをすることができるようになっている。
　ＣＰＵ３１１は、プログラムに従って、スマートフォン３００で扱われる様々な情報を処理するものである。メモリ制御部３１２は、ＣＰＵ３１１が情報処理を行う際に使用するメモリ５０１を制御するものである。電源制御部３１３は、スマートフォン３００の電源を制御するものである。
　外部インタフェース３１４は、外部デバイスと通信するためのインタフェースであり、この例では、無線通信部５０２およびイメージセンサ４１０と接続されている。無線通信部５０２は、携帯電話の基地局と無線通信をするものであり、例えば、ベースバンド部や、ＲＦ（Radio Frequency）フロントエンド部などを含んで構成される。イメージセンサ４１０は、画像を取得するものであり、例えばＣＭＯＳセンサを含んで構成される。
　ＧＰＵ３１５は、画像処理を行うものである。メディア処理部３１６は、音声や、文字や、図形などの情報を処理するものである。ディスプレイ制御部３１７は、ＭＩＰＩインタフェース３１８を介して、ディスプレイ５０４を制御するものである。ＭＩＰＩインタフェース３１８は、画像信号をディスプレイ５０４に送信するものである。画像信号としては、例えば、ＹＵＶ形式やＲＧＢ形式などの信号を用いることができる。ＭＩＰＩインタフェース３１８は、例えば水晶振動子を含む発振回路３３０から供給される基準クロックに基づいて動作するようになっている。このＭＩＰＩインタフェース３１８とディスプレイ５０４との間の通信システムには、例えば、上記実施の形態等の通信システムが適用される。
　図７４は、イメージセンサ４１０の一構成例を表すものである。イメージセンサ４１０は、センサ部４１１と、ＩＳＰ（Image Signal Processor）４１２と、ＪＰＥＧ（Joint Photographic Experts Group）エンコーダ４１３と、ＣＰＵ４１４と、ＲＡＭ（Random Access Memory）４１５と、ＲＯＭ（Read Only Memory）４１６と、電源制御部４１７と、Ｉ2Ｃ（Inter-Integrated Circuit）インタフェース４１８と、ＭＩＰＩインタフェース４１９とを有している。これらの各ブロックは、この例では、システムバス４２０に接続され、このシステムバス４２０を介して、互いにデータのやり取りをすることができるようになっている。
　センサ部４１１は、画像を取得するものであり、例えばＣＭＯＳセンサにより構成されるものである。ＩＳＰ４１２は、センサ部４１１が取得した画像に対して所定の処理を行うものである。ＪＰＥＧエンコーダ４１３は、ＩＳＰ４１２が処理した画像をエンコードしてＪＰＥＧ形式の画像を生成するものである。ＣＰＵ４１４は、プログラムに従ってイメージセンサ４１０の各ブロックを制御するものである。ＲＡＭ４１５は、ＣＰＵ４１４が情報処理を行う際に使用するメモリである。ＲＯＭ４１６は、ＣＰＵ４１４において実行されるプログラムやキャリブレーションにより得られた設定値などを記憶するものである。電源制御部４１７は、イメージセンサ４１０の電源を制御するものである。Ｉ2Ｃインタフェース４１８は、アプリケーションプロセッサ３１０から制御信号を受け取るものである。また、図示していないが、イメージセンサ４１０は、アプリケーションプロセッサ３１０から、制御信号に加えてクロック信号をも受け取るようになっている。具体的には、イメージセンサ４１０は、様々な周波数のクロック信号に基づいて動作できるよう構成されている。ＭＩＰＩインタフェース４１９は、画像信号をアプリケーションプロセッサ３１０に送信するものである。画像信号としては、例えば、ＹＵＶ形式やＲＧＢ形式などの信号を用いることができる。ＭＩＰＩインタフェース４１９は、例えば水晶振動子を含む発振回路４３０から供給される基準クロックに基づいて動作するようになっている。このＭＩＰＩインタフェース４１９とアプリケーションプロセッサ３１０との間の通信システムには、例えば、上記実施の形態等の通信システムが適用される。
（適用例２）
　図７５は、上記実施の形態等の通信システムが適用される車両制御システム６００の一構成例を表すものである。車両制御システム６００は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車などの動作を制御するものである。この車両制御システム６００は、駆動系制御ユニット６１０と、ボディ系制御ユニット６２０と、バッテリ制御ユニット６３０と、車外情報検出ユニット６４０と、車内情報検出ユニット６５０と、統合制御ユニット６６０とを有している。これらのユニットは、通信ネットワーク６９０を介して互いに接続されている。通信ネットワーク６９０は、例えば、ＣＡＮ（Controller Area Network）、ＬＩＮ（Local Interconnect Network）、ＬＡＮ（Local Area Network）、ＦｌｅｘＲａｙ（登録商標）などの任意の規格に準拠したネットワークを用いることができる。各ユニットは、例えば、マイクロコンピュータ、記憶部、制御対象の装置を駆動する駆動回路、通信Ｉ／Ｆなどを含んで構成される。
　駆動系制御ユニット６１０は、車両の駆動系に関連する装置の動作を制御するものである。駆動系制御ユニット６１０には、車両状態検出部６１１が接続されている。車両状態検出部６１１は、車両の状態を検出するものであり、例えば、ジャイロセンサ、加速度センサ、アクセルペダルやブレーキペダルの操作量や操舵角などを検出するセンサなどを含んで構成されるものである。駆動系制御ユニット６１０は、車両状態検出部６１１により検出された情報に基づいて、車両の駆動系に関連する装置の動作を制御するようになっている。この駆動系制御ユニット６１０と車両状態検出部６１１との間の通信システムには、例えば、上記実施の形態等の通信システムが適用される。
　ボディ系制御ユニット６２０は、キーレスエントリシステム、パワーウィンドウ装置、各種ランプなど、車両に装備された各種装置の動作を制御するものである。
　バッテリ制御ユニット６３０は、バッテリ６３１を制御するものである。バッテリ制御ユニット６３０には、バッテリ６３１が接続されている。バッテリ６３１は、駆動用モータへ電力を供給するものであり、例えば２次電池、冷却装置などを含んで構成されるものである。バッテリ制御ユニット６３０は、バッテリ６３１から、温度、出力電圧、バッテリ残量などの情報を取得し、これらの情報に基づいて、バッテリ６３１の冷却装置などを制御するようになっている。このバッテリ制御ユニット６３０とバッテリ６３１との間の通信システムには、例えば、上記実施の形態等の通信システムが適用される。
　車外情報検出ユニット６４０は、車両の外部の情報を検出するものである。車外情報検出ユニット６４０には、撮像部６４１および車外情報検出部６４２が接続されている。撮像部６４１は、車外の画像を撮像するものであり、例えば、ＴｏＦ（Time Of Flight）カメラ、ステレオカメラ、単眼カメラ、赤外線カメラなどを含んで構成されるものである。車外情報検出部６４２は、車外の情報を検出するものであり、例えば、天候や気象を検出するセンサや、車両の周囲の他の車両、障害物、歩行者などを検出するセンサなどを含んで構成されるものである。車外情報検出ユニット６４０は、撮像部６４１により得られた画像や、車外情報検出部６４２により検出された情報に基づいて、例えば、天候や気象、路面状況などを認識し、車両の周囲の他の車両、障害物、歩行者、標識や路面上の文字などの物体検出を行い、あるいはそれらと車両との間の距離を検出するようになっている。この車外情報検出ユニット６４０と、撮像部６４１および車外情報検出部６４２との間の通信システムには、例えば、上記実施の形態等の通信システムが適用される。
　車内情報検出ユニット６５０は、車両の内部の情報を検出するものである。車内情報検出ユニット６５０には、運転者状態検出部６５１が接続されている。運転者状態検出部６５１は、運転者の状態を検出するものであり、例えば、カメラ、生体センサ、マイクなどを含んで構成されるものである。車内情報検出ユニット６５０は、運転者状態検出部６５１により検出された情報に基づいて、例えば、運転者の疲労度合、運転者の集中度合い、運転者が居眠りをしていないかどうかなどを監視するようになっている。この車内情報検出ユニット６５０と運転者状態検出部６５１との間の通信システムには、例えば、上記実施の形態等の通信システムが適用される。
　統合制御ユニット６６０は、車両制御システム６００の動作を制御するものである。統合制御ユニット６６０には、操作部６６１、表示部６６２、およびインストルメントパネル６６３が接続されている。操作部６６１は、搭乗者が操作するものであり、例えば、タッチパネル、各種ボタンやスイッチなどを含んで構成されるものである。表示部６６２は、画像を表示するものであり、例えば液晶表示パネルなどを用いて構成されるものである。インストルメントパネル６６３は、車両の状態を表示するものであり、スピードメータなどのメータ類や各種警告ランプなどを含んで構成されるものである。この統合制御ユニット６６０と、操作部６６１、表示部６６２、およびインストルメントパネル６６３との間の通信システムには、例えば、上記実施の形態等の通信システムが適用される。
　以上、いくつかの実施の形態および変形例、ならびに適用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
　例えば、第２および第３の実施の形態では、送信装置に４つの出力端子を設けたが、これに限定されるものではなく、これに代えて、例えば３つの出力端子を設けてもよい。この場合には、送信装置は、動作モードＭＡにおいて信号ＳＩＧ１，ＳＩＧ２，ＳＩ３を用いてデータを送信し、動作モードＭＢにおいて信号ＳＩＧ１Ｐ，ＳＩＧ１Ｎを用いてデータを送信し、動作モードＭＣにおいて信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣを用いてデータを送信することができる。また、例えば、５つ以上の出力端子を設けてもよい。具体的には、例えば６つの出力端子を設けた場合には、送信装置は、動作モードＭＡにおいて信号ＳＩＧ１～ＳＩＧ６を用いてデータを送信し、動作モードＭＢにおいて信号ＳＩＧ１Ｐ，ＳＩＧ１Ｎ、信号ＳＩＧ２Ｐ，ＳＩＧ２Ｎ、および信号ＳＩＧ３Ｐ，ＳＩＧ３Ｎを用いてデータを送信し、動作モードＭＣにおいて信号ＳＩＧ１Ａ，ＳＩＧ１Ｂ，ＳＩＧ１Ｃ、および信号ＳＩＧ２Ａ，ＳＩＧ２Ｂ，ＳＩＧ２Ｃを用いてデータを送信することができる。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成とすることができる。
（１）第１の制御信号に基づいて動作する第１のサブドライバ部と、前記第１の制御信号および第２の制御信号のうちの第１の選択動作により選択された信号に基づいて動作する第２のサブドライバ部とを有し、第１の出力端子における電圧を設定可能に構成された第１のドライバと、
　前記第１の選択動作を制御する制御部と
　を備えた送信装置。
（２）前記第１の制御信号および前記第２の制御信号のうちの第２の選択動作により選択された信号に基づいて動作する第３のサブドライバ部と、前記第２の制御信号に基づいて動作する第４のサブドライバ部とを有し、第２の出力端子における電圧を設定可能に構成された第２のドライバをさらに備え、
　前記制御部は、前記第２の選択動作をも制御する
　前記（１）に記載の送信装置。
（３）前記送信装置は、第１の動作モードおよび第２の動作モードを有し、
　前記制御部は、
　前記第１の動作モードでは、前記第１の選択動作において前記第１の制御信号を選択するとともに、前記第２の選択動作において前記第２の制御信号を選択し、
　前記第２の動作モードでは、前記第１の選択動作において前記第２の制御信号を選択するとともに、前記第２の選択動作において前記第１の制御信号を選択する
　前記（２）に記載の送信装置。
（４）前記第１のサブドライバ部の出力インピーダンスは、前記第２のサブドライバ部の出力インピーダンスよりも低く、
　前記第３のサブドライバ部の出力インピーダンスは、前記第４のサブドライバ部の出力インピーダンスよりも低い
　前記（２）または（３）に記載の送信装置。
（５）前記第１のサブドライバ部の出力インピーダンス、前記第２のサブドライバ部の出力インピーダンス、前記第３のサブドライバ部の出力インピーダンス、および前記第４のサブドライバ部の出力インピーダンスは、それぞれ設定可能に構成された
　前記（２）から（４）のいずれかに記載の送信装置。
（６）前記第１の選択動作を行う第１のセレクタ部と、
　前記第２の選択動作を行う第２のセレクタ部と
　をさらに備えた
　前記（２）から（５）のいずれかに記載の送信装置。
（７）前記第２のサブドライバ部は、前記第１の選択動作をさらに行い、
　前記第３のサブドライバ部は、前記第２の選択動作をさらに行う
　前記（２）から（５）のいずれかに記載の送信装置。
（８）前記第２のサブドライバ部は、
　前記第１の制御信号に基づいて動作する第５のサブドライバ部と、
　前記第２の制御信号に基づいて動作する第６のサブドライバ部と
　を有し、
　前記制御部は、前記第５のサブドライバ部および前記第６のサブドライバ部のうちの一方を有効にすることにより、前記第１の選択動作を制御する
　前記（７）に記載の送信装置。
（９）第１の信号、第２の信号、第３の信号、および第４の信号を生成するマルチプレクサ部をさらに備え、
　前記第１の制御信号は、前記第１の信号および前記第２の信号を含み、
　前記第２の制御信号は、前記第３の信号および前記第４の信号を含む
　前記（２）から（８）のいずれかに記載の送信装置。
（１０）第１のシリアル信号、第２のシリアル信号、第３のシリアル信号、および第４のシリアル信号を生成するシリアライザ部をさらに備え、
　前記マルチプレクサ部は、
　前記第１のシリアル信号および前記第３のシリアル信号に基づいて前記第１の信号を生成し、
　前記第１のシリアル信号の反転信号および前記第３のシリアル信号の反転信号に基づいて前記第２の信号を生成し、
　前記第２のシリアル信号および前記第４のシリアル信号に基づいて前記第３の信号を生成し、
　前記第２のシリアル信号の反転信号および前記第４のシリアル信号の反転信号に基づいて前記第４の信号を生成する
　前記（９）に記載の送信装置。
（１１）前記マルチプレクサ部は、
　前記第１のシリアル信号および前記第３のシリアル信号のうちの前記第１のシリアル信号に基づいて前記第１の信号を生成している場合には、前記第１のシリアル信号の反転信号および前記第３のシリアル信号の反転信号のうちの前記第１のシリアル信号の反転信号に基づいて前記第２の信号を生成し、前記第２のシリアル信号および前記第４のシリアル信号のうちの前記第２のシリアル信号に基づいて前記第３の信号を生成し、前記第２のシリアル信号の反転信号および前記第４のシリアル信号の反転信号のうちの前記第２のシリアル信号の反転信号に基づいて前記第４の信号を生成し、
　前記第１のシリアル信号および前記第３のシリアル信号のうちの前記第３のシリアル信号に基づいて前記第１の信号を生成している場合には、前記第１のシリアル信号の反転信号および前記第３のシリアル信号の反転信号のうちの前記第３のシリアル信号の反転信号に基づいて前記第２の信号を生成し、前記第２のシリアル信号および前記第４のシリアル信号のうちの前記第４のシリアル信号に基づいて前記第３の信号を生成し、前記第２のシリアル信号の反転信号および前記第４のシリアル信号の反転信号のうちの前記第４のシリアル信号の反転信号に基づいて前記第４の信号を生成する
　前記（１０）に記載の送信装置。
（１２）前記シリアライザ部は、互いに位相が異なる複数のクロック信号に基づいて、パラレル信号に含まれる各ビットデータを順次選択することにより、前記第１のシリアル信号を生成する
　前記（１０）または（１１）に記載の送信装置。
（１３）前記シリアライザ部は、シフトレジスタを用いて構成された
　前記（１０）または（１１）に記載の送信装置。
（１４）第１のシリアル信号、第２のシリアル信号、第３のシリアル信号、および第４のシリアル信号を生成するシリアライザ部と、
　第１の信号、第２の信号、第３の信号、および第４の信号を生成するマルチプレクサ部と
　をさらに備え、
　前記第１の制御信号は、前記第１のシリアル信号および前記第３のシリアル信号を含み、
　前記第２の制御信号は、前記第２のシリアル信号および前記第４のシリアル信号を含み、
　前記マルチプレクサ部は、
　前記第１のシリアル信号および前記第３のシリアル信号に基づいて前記第１の信号を生成し、前記第１のシリアル信号の反転信号および前記第３のシリアル信号の反転信号に基づいて前記第２の信号を生成し、前記第２のシリアル信号の反転信号および前記第１のシリアル信号のうちの前記第１の選択動作により選択された第１の選択信号と、前記第４のシリアル信号の反転信号および前記第３のシリアル信号のうちの前記第１の選択動作により選択された第２の選択信号とに基づいて、前記第３の信号を生成し、前記第１のシリアル信号の反転信号および前記第２のシリアル信号のうちの前記第１の選択動作により選択された第３の選択信号と、前記第３のシリアル信号の反転信号および前記第４のシリアル信号のうちの前記第１の選択動作により選択された第４の選択信号とに基づいて、前記第４の信号を生成し、
　前記第１のサブドライバ部は、前記第１の信号および前記第２の信号に基づいて動作し、
　前記第２のサブドライバ部は、前記第３の信号および前記第４の信号に基づいて動作する
　前記（２）から（６）のいずれかに記載の送信装置。
（１５）前記マルチプレクサ部は、
　前記第１のシリアル信号および前記第３のシリアル信号のうちの前記第１のシリアル信号に基づいて前記第１の信号を生成している場合には、前記第１のシリアル信号の反転信号および前記第３のシリアル信号の反転信号のうちの前記第１のシリアル信号の反転信号に基づいて前記第２の信号を生成し、前記第１の選択信号および前記第２の選択信号のうちの前記第１の選択信号に基づいて前記第３の信号を生成し、前記第３の選択信号および前記第４の選択信号のうちの前記第３の選択信号に基づいて前記第４の信号を生成し、
　前記第１のシリアル信号および前記第３のシリアル信号のうちの前記第３のシリアル信号に基づいて前記第１の信号を生成している場合には、前記第１のシリアル信号の反転信号および前記第３のシリアル信号の反転信号のうちの前記第３のシリアル信号の反転信号に基づいて前記第２の信号を生成し、前記第１の選択信号および前記第２の選択信号のうちの前記第２の選択信号に基づいて前記第３の信号を生成し、前記第３の選択信号および前記第４の選択信号のうちの前記第４の選択信号に基づいて前記第４の信号を生成する
　前記（１４）に記載の送信装置。
（１６）前記マルチプレクサ部は、さらに、前記第１のシリアル信号の反転信号および前記第２のシリアル信号のうちの前記第２の選択動作により選択された信号と、前記第３のシリアル信号の反転信号および前記第４のシリアル信号のうちの前記第２の選択動作により選択された信号とに基づいて、第５の信号を生成し、前記第２のシリアル信号の反転信号および前記第１のシリアル信号のうちの前記第２の選択動作により選択された信号と、前記第４のシリアル信号の反転信号および前記第３のシリアル信号のうちの前記第２の選択動作により選択された信号とに基づいて、第６の信号を生成し、前記第２のシリアル信号および前記第４のシリアル信号に基づいて第７の信号を生成し、前記第２のシリアル信号の反転信号および前記第４のシリアル信号の反転信号に基づいて第８の信号を生成し、
　前記第３のサブドライバ部は、前記第５の信号および前記第６の信号に基づいて動作し、
　前記第４のサブドライバ部は、前記第７の信号および前記第８の信号に基づいて動作する
　前記（１４）または（１５）に記載の送信装置。
（１７）第３の制御信号に基づいて動作する第７のサブドライバ部と、前記第３の制御信号および第４の制御信号のうちの第３の選択動作により選択された信号に基づいて動作する第８のサブドライバ部とを有し、第３の出力端子における電圧を設定可能に構成された第３のドライバをさらに備え、
　前記制御部は、前記第３の選択動作をも制御する
　前記（２）から（８）のいずれかに記載の送信装置。
（１８）前記送信装置は、単相信号を用いて通信を行う第１の動作モードと、差動信号を用いて通信を行う第２の動作モードと、第１の電圧レベルと、第２の電圧レベルと、前記第１の電圧レベルおよび前記第２の電圧レベルの間の第３の電圧レベルとを含む３つの電圧レベルを有する信号を用いて通信を行う第３の動作モードを有し、
　前記制御部は、
　前記第１の動作モードおよび前記第３の動作モードでは、前記第１の選択動作において前記第１の制御信号を選択し、前記第２の選択動作において前記第２の制御信号を選択し、前記第３の選択動作において前記第３の制御信号を選択し、
　前記第２の動作モードでは、前記第１の選択動作において前記第２の制御信号を選択し、前記第２の選択動作において前記第１の制御信号を選択し、前記第３の選択動作において前記第４の制御信号を選択する
　前記（１７）に記載の送信装置。
（１９）前記第１のサブドライバ部は、第１の電源から前記第１の出力端子への経路上に設けられた第１のスイッチと、第２の電源から前記第１の出力端子への経路上に設けられた第２のスイッチとを有し、
　前記第２のサブドライバ部は、前記第１の電源から前記第１の出力端子への経路上に設けられた第３のスイッチと、前記第２の電源から前記第１の出力端子への経路上に設けられた第４のスイッチとを有し、
　前記第１のドライバは、前記第３の動作モードにおいて、前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ、および前記第４のスイッチをともにオフ状態にすることにより、前記第１の出力端子の電圧を前記第３の電圧レベルに設定する
　前記（１８）に記載の送信装置。
（２０）前記第１のサブドライバ部は、第１の電源から前記第１の出力端子への経路上に設けられた第１のスイッチと、第２の電源から前記第１の出力端子への経路上に設けられた第２のスイッチとを有し、
　前記第２のサブドライバ部は、前記第１の電源から前記第１の出力端子への経路上に設けられた第３のスイッチと、前記第２の電源から前記第１の出力端子への経路上に設けられた第４のスイッチとを有し、
　前記第１のドライバは、前記第３の動作モードにおいて、前記第１のスイッチおよび前記第３のスイッチのうちの一方をオン状態にするとともに他方をオフ状態にし、前記第２のスイッチおよび前記第４のスイッチのうちの一方をオン状態にするとともに他方をオフ状態にすることにより、前記第１の出力端子の電圧を前記第３の電圧レベルに設定する
　前記（１８）に記載の送信装置。
（２１）第１の信号、第２の信号、第３の信号、第４の信号、第５の信号、第６の信号、第７の信号、および第８の信号を生成するマルチプレクサ部をさらに備え、
　前記第１の制御信号は、前記第１の信号および前記第２の信号を含み、
　前記第２の制御信号は、前記第３の信号および前記第４の信号を含み、
　前記第３の制御信号は、前記第５の信号および前記第６の信号を含み、
　前記第４の制御信号は、前記第７の信号および前記第８の信号を含む
　前記（１８）から（１０）のいずれかに記載の送信装置。
（２２）前記第１のドライバは、前記第３の動作モードにおいて、
　前記第１の信号および前記第２の信号が互いに異なる場合には、前記第１の出力端子の電圧を前記第１の電圧レベルまたは前記第２の電圧レベルに選択的に設定し、
　前記第１の信号および前記第２の信号が互いに等しい場合には、前記第１の出力端子の電圧を前記第３の電圧レベルに設定する
　前記（２１）に記載の送信装置。
（２３）第１のシリアル信号および第２のシリアル信号を含む８つのシリアル信号を生成するシリアライザ部と、
　前記第１の動作モードおよび前記第２の動作モードにおいて、前記第１のシリアル信号に基づいて、第１のエンコード信号および第２のエンコード信号を生成するとともに、前記第２のシリアル信号に基づいて第３のエンコード信号および第４のエンコード信号を生成するエンコーダ部と
　をさらに備え、
　前記マルチプレクサ部は、前記第１のエンコード信号および前記第３のエンコード信号に基づいて前記第１の信号を生成するとともに、前記第２のエンコード信号および前記第４のエンコード信号に基づいて前記第２の信号を生成する
　前記（２１）または（２２）に記載の送信装置。
（２４）前記エンコーダ部は、前記第３の動作モードにおいて、前記８つのシリアル信号のうちの、前記第１のシリアル信号を含む２つの信号に基づいて、前記第１のエンコード信号および前記第２のエンコード信号を生成するとともに、前記８つのシリアル信号の、前記第２のシリアル信号を含む２つの信号に基づいて、前記第３のエンコード信号および前記第４のエンコード信号を生成する
　前記（２３）に記載の送信装置。
（２５）前記マルチプレクサ部は、
　前記第１のエンコード信号および前記第３のエンコード信号のうちの前記第１のエンコード信号に基づいて前記第１の信号を生成している場合には、前記第２のエンコード信号および前記第４のエンコード信号のうちの前記第２のエンコード信号に基づいて前記第２の信号を生成し、
　前記第１のエンコード信号および前記第３のエンコード信号のうちの前記第３のエンコード信号に基づいて前記第１の信号を生成している場合には、前記第２のエンコード信号および前記第４のエンコード信号のうちの前記第４のエンコード信号に基づいて前記第２の信号を生成する
　前記（２３）または（２４）に記載の送信装置。
（２６）前記第１のシリアル信号は、第１のサブ信号および第２のサブ信号を含み、
　前記第２のシリアル信号は、第３のサブ信号および第４のサブ信号を含み、
　前記エンコーダ部は、前記第１のサブ信号および前記第２のサブ信号に基づいて、前記第１のエンコード信号および前記第２のエンコード信号を生成するとともに、前記第３のサブ信号および前記第４のサブ信号に基づいて、前記第３のエンコード信号および前記第４のエンコード信号を生成する
　前記（２３）または（２５）に記載の送信装置。
（２７）前記シリアライザ部は、第１のパラレル信号および第２のパラレル信号に基づいて前記第１のサブ信号および前記第２のサブ信号を生成し、
　前記第１の動作モードおよび前記第２の動作モードにおいて、前記第１のパラレル信号および前記第２のパラレル信号は差動パラレル信号を構成し、前記第１のサブ信号および前記第２のサブ信号は差動信号を構成し、
　前記シリアライザ部は、前記第１の動作モードおよび前記第２の動作モードにおいて、前記差動パラレル信号に含まれる各ビットデータを順次選択することにより、前記第１のサブ信号および前記第２のサブ信号を生成する
　前記（２６）に記載の送信装置。
（２８）前記第３の動作モードにおいて、前記第１のパラレル信号および前記第２のパラレル信号は個別の信号であり、
　前記シリアライザ部は、前記第３の動作モードにおいて、前記第１のパラレル信号に含まれる第１のビットデータと、および前記第２のパラレル信号に含まれる第２のビットデータとをともに選択し、
　前記第１のビットデータおよび前記第２のビットデータが互いに異なる場合には、前記第１のビットデータおよび前記第２のビットデータに基づいて、互いに反転した前記第１のサブ信号および前記第２のサブ信号を生成し、
　前記第１のビットデータおよび前記第２のビットデータが互いに等しい場合には、互いに等しい所定の信号レベルを有する前記第１のサブ信号および前記第２のサブ信号を生成する
　前記（２７）に記載の送信装置。
（２９）第１のエンコード信号、第２のエンコード信号、第３のエンコード信号、第４のエンコード信号、第５のエンコード信号、第６のエンコード信号、第７のエンコード信号、および第８のエンコード信号を生成するエンコーダ部をさらに備え、
　前記第１の制御信号は、前記第１のエンコード信号および前記第２のエンコード信号を含み、
　前記第２の制御信号は、前記第３のエンコード信号および前記第４のエンコード信号を含み、
　前記第３の制御信号は、前記第５のエンコード信号および前記第６のエンコード信号を含み、
　前記第４の制御信号は、前記第７のエンコード信号および前記第８のエンコード信号を含む
　前記（１８）から（２０）のいずれかに記載の送信装置。
（３０）第１の信号および第２の信号を含む８つの信号を生成するマルチプレクサ部をさらに備え、
　前記エンコーダ部は、
　前記第１の動作モードおよび前記第２の動作モードにおいて、前記第１の信号に基づいて前記第１のエンコード信号を生成するとともに、前記第２の信号に基づいて前記第２のエンコード信号を生成し、
　前記第３の動作モードにおいて、前記８つの信号のうちの前記第１の信号を含む２つの信号に基づいて、前記第１のエンコード信号を生成するとともに、前記８つの信号のうちの前記第２の信号を含む２つの信号に基づいて、前記第２のエンコード信号を生成する
　前記（２９）に記載の送信装置。
（３１）第１の信号および第２の信号を含む８つの信号を生成するマルチプレクサ部をさらに備え、
　前記エンコーダ部は、前記第１の信号および前記第２の信号に基づいて、前記第１のエンコード信号および前記第２のエンコード信号を生成する
　前記（２９）に記載の送信装置。
（３２）第１のシリアル信号および第２のシリアル信号を含む８つのシリアル信号を生成するシリアライザ部をさらに備え、
　前記第１のシリアル信号は、第１のサブ信号および第２のサブ信号を含み、
　前記第２のシリアル信号は、第３のサブ信号および第４のサブ信号を含み、
　前記マルチプレクサ部は、前記第１のサブ信号および前記第３のサブ信号に基づいて前記第１の信号を生成するとともに、前記第２のサブ信号および前記第４のサブ信号に基づいて前記第２の信号を生成する
　前記（３１）に記載の送信装置。
（３３）第１の制御信号および第２の制御信号を準備し、
　前記第１の制御信号に基づいて第１のサブドライバ部を動作させるとともに、前記第１の制御信号および前記第２の制御信号のうちの第１の選択動作により選択された信号に基づいて第２のサブドライバ部を動作させることにより、第１の出力端子における電圧を設定する
　送信方法。
（３４）送信装置と、
　受信装置と
　を備え、
　前記送信装置は、
　第１の制御信号に基づいて動作する第１のサブドライバ部と、前記第１の制御信号および第２の制御信号のうちの第１の選択動作により選択された信号に基づいて動作する第２のサブドライバ部とを有し、第１の出力端子における電圧を設定可能に構成された第１のドライバと、
　前記第１の選択動作を制御する制御部と
　を含む
　通信システム。
　本出願は、日本国特許庁において２０１６年７月１４日に出願された日本特許出願番号２０１６－１３９０２４号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (34)

  1. 　第１の制御信号に基づいて動作する第１のサブドライバ部と、前記第１の制御信号および第２の制御信号のうちの第１の選択動作により選択された信号に基づいて動作する第２のサブドライバ部とを有し、第１の出力端子における電圧を設定可能に構成された第１のドライバと、
    　前記第１の選択動作を制御する制御部と
    　を備えた送信装置。
  2. 　前記第１の制御信号および前記第２の制御信号のうちの第２の選択動作により選択された信号に基づいて動作する第３のサブドライバ部と、前記第２の制御信号に基づいて動作する第４のサブドライバ部とを有し、第２の出力端子における電圧を設定可能に構成された第２のドライバをさらに備え、
    　前記制御部は、前記第２の選択動作をも制御する
    　請求項１に記載の送信装置。
  3. 　前記送信装置は、第１の動作モードおよび第２の動作モードを有し、
    　前記制御部は、
    　前記第１の動作モードでは、前記第１の選択動作において前記第１の制御信号を選択するとともに、前記第２の選択動作において前記第２の制御信号を選択し、
    　前記第２の動作モードでは、前記第１の選択動作において前記第２の制御信号を選択するとともに、前記第２の選択動作において前記第１の制御信号を選択する
    　請求項２に記載の送信装置。
  4. 　前記第１のサブドライバ部の出力インピーダンスは、前記第２のサブドライバ部の出力インピーダンスよりも低く、
    　前記第３のサブドライバ部の出力インピーダンスは、前記第４のサブドライバ部の出力インピーダンスよりも低い
    　請求項２に記載の送信装置。
  5. 　前記第１のサブドライバ部の出力インピーダンス、前記第２のサブドライバ部の出力インピーダンス、前記第３のサブドライバ部の出力インピーダンス、および前記第４のサブドライバ部の出力インピーダンスは、それぞれ設定可能に構成された
    　請求項２に記載の送信装置。
  6. 　前記第１の選択動作を行う第１のセレクタ部と、
    　前記第２の選択動作を行う第２のセレクタ部と
    　をさらに備えた
    　請求項２に記載の送信装置。
  7. 　前記第２のサブドライバ部は、前記第１の選択動作をさらに行い、
    　前記第３のサブドライバ部は、前記第２の選択動作をさらに行う
    　請求項２に記載の送信装置。
  8. 　前記第２のサブドライバ部は、
    　前記第１の制御信号に基づいて動作する第５のサブドライバ部と、
    　前記第２の制御信号に基づいて動作する第６のサブドライバ部と
    　を有し、
    　前記制御部は、前記第５のサブドライバ部および前記第６のサブドライバ部のうちの一方を有効にすることにより、前記第１の選択動作を制御する
    　請求項７に記載の送信装置。
  9. 　第１の信号、第２の信号、第３の信号、および第４の信号を生成するマルチプレクサ部をさらに備え、
    　前記第１の制御信号は、前記第１の信号および前記第２の信号を含み、
    　前記第２の制御信号は、前記第３の信号および前記第４の信号を含む
    　請求項２に記載の送信装置。
  10. 　第１のシリアル信号、第２のシリアル信号、第３のシリアル信号、および第４のシリアル信号を生成するシリアライザ部をさらに備え、
    　前記マルチプレクサ部は、
    　前記第１のシリアル信号および前記第３のシリアル信号に基づいて前記第１の信号を生成し、
    　前記第１のシリアル信号の反転信号および前記第３のシリアル信号の反転信号に基づいて前記第２の信号を生成し、
    　前記第２のシリアル信号および前記第４のシリアル信号に基づいて前記第３の信号を生成し、
    　前記第２のシリアル信号の反転信号および前記第４のシリアル信号の反転信号に基づいて前記第４の信号を生成する
    　請求項９に記載の送信装置。
  11. 　前記マルチプレクサ部は、
    　前記第１のシリアル信号および前記第３のシリアル信号のうちの前記第１のシリアル信号に基づいて前記第１の信号を生成している場合には、前記第１のシリアル信号の反転信号および前記第３のシリアル信号の反転信号のうちの前記第１のシリアル信号の反転信号に基づいて前記第２の信号を生成し、前記第２のシリアル信号および前記第４のシリアル信号のうちの前記第２のシリアル信号に基づいて前記第３の信号を生成し、前記第２のシリアル信号の反転信号および前記第４のシリアル信号の反転信号のうちの前記第２のシリアル信号の反転信号に基づいて前記第４の信号を生成し、
    　前記第１のシリアル信号および前記第３のシリアル信号のうちの前記第３のシリアル信号に基づいて前記第１の信号を生成している場合には、前記第１のシリアル信号の反転信号および前記第３のシリアル信号の反転信号のうちの前記第３のシリアル信号の反転信号に基づいて前記第２の信号を生成し、前記第２のシリアル信号および前記第４のシリアル信号のうちの前記第４のシリアル信号に基づいて前記第３の信号を生成し、前記第２のシリアル信号の反転信号および前記第４のシリアル信号の反転信号のうちの前記第４のシリアル信号の反転信号に基づいて前記第４の信号を生成する
    　請求項１０に記載の送信装置。
  12. 　前記シリアライザ部は、互いに位相が異なる複数のクロック信号に基づいて、パラレル信号に含まれる各ビットデータを順次選択することにより、前記第１のシリアル信号を生成する
    　請求項１０に記載の送信装置。
  13. 　前記シリアライザ部は、シフトレジスタを用いて構成された
    　請求項１０に記載の送信装置。
  14. 　第１のシリアル信号、第２のシリアル信号、第３のシリアル信号、および第４のシリアル信号を生成するシリアライザ部と、
    　第１の信号、第２の信号、第３の信号、および第４の信号を生成するマルチプレクサ部と
    　をさらに備え、
    　前記第１の制御信号は、前記第１のシリアル信号および前記第３のシリアル信号を含み、
    　前記第２の制御信号は、前記第２のシリアル信号および前記第４のシリアル信号を含み、
    　前記マルチプレクサ部は、
    　前記第１のシリアル信号および前記第３のシリアル信号に基づいて前記第１の信号を生成し、前記第１のシリアル信号の反転信号および前記第３のシリアル信号の反転信号に基づいて前記第２の信号を生成し、前記第２のシリアル信号の反転信号および前記第１のシリアル信号のうちの前記第１の選択動作により選択された第１の選択信号と、前記第４のシリアル信号の反転信号および前記第３のシリアル信号のうちの前記第１の選択動作により選択された第２の選択信号とに基づいて、前記第３の信号を生成し、前記第１のシリアル信号の反転信号および前記第２のシリアル信号のうちの前記第１の選択動作により選択された第３の選択信号と、前記第３のシリアル信号の反転信号および前記第４のシリアル信号のうちの前記第１の選択動作により選択された第４の選択信号とに基づいて、前記第４の信号を生成し、
    　前記第１のサブドライバ部は、前記第１の信号および前記第２の信号に基づいて動作し、
    　前記第２のサブドライバ部は、前記第３の信号および前記第４の信号に基づいて動作する
    　請求項２に記載の送信装置。
  15. 　前記マルチプレクサ部は、
    　前記第１のシリアル信号および前記第３のシリアル信号のうちの前記第１のシリアル信号に基づいて前記第１の信号を生成している場合には、前記第１のシリアル信号の反転信号および前記第３のシリアル信号の反転信号のうちの前記第１のシリアル信号の反転信号に基づいて前記第２の信号を生成し、前記第１の選択信号および前記第２の選択信号のうちの前記第１の選択信号に基づいて前記第３の信号を生成し、前記第３の選択信号および前記第４の選択信号のうちの前記第３の選択信号に基づいて前記第４の信号を生成し、
    　前記第１のシリアル信号および前記第３のシリアル信号のうちの前記第３のシリアル信号に基づいて前記第１の信号を生成している場合には、前記第１のシリアル信号の反転信号および前記第３のシリアル信号の反転信号のうちの前記第３のシリアル信号の反転信号に基づいて前記第２の信号を生成し、前記第１の選択信号および前記第２の選択信号のうちの前記第２の選択信号に基づいて前記第３の信号を生成し、前記第３の選択信号および前記第４の選択信号のうちの前記第４の選択信号に基づいて前記第４の信号を生成する
    　請求項１４に記載の送信装置。
  16. 　前記マルチプレクサ部は、さらに、前記第１のシリアル信号の反転信号および前記第２のシリアル信号のうちの前記第２の選択動作により選択された信号と、前記第３のシリアル信号の反転信号および前記第４のシリアル信号のうちの前記第２の選択動作により選択された信号とに基づいて、第５の信号を生成し、前記第２のシリアル信号の反転信号および前記第１のシリアル信号のうちの前記第２の選択動作により選択された信号と、前記第４のシリアル信号の反転信号および前記第３のシリアル信号のうちの前記第２の選択動作により選択された信号とに基づいて、第６の信号を生成し、前記第２のシリアル信号および前記第４のシリアル信号に基づいて第７の信号を生成し、前記第２のシリアル信号の反転信号および前記第４のシリアル信号の反転信号に基づいて第８の信号を生成し、
    　前記第３のサブドライバ部は、前記第５の信号および前記第６の信号に基づいて動作し、
    　前記第４のサブドライバ部は、前記第７の信号および前記第８の信号に基づいて動作する
    　請求項１４に記載の送信装置。
  17. 　第３の制御信号に基づいて動作する第７のサブドライバ部と、前記第３の制御信号および第４の制御信号のうちの第３の選択動作により選択された信号に基づいて動作する第８のサブドライバ部とを有し、第３の出力端子における電圧を設定可能に構成された第３のドライバをさらに備え、
    　前記制御部は、前記第３の選択動作をも制御する
    　請求項２に記載の送信装置。
  18. 　前記送信装置は、単相信号を用いて通信を行う第１の動作モードと、差動信号を用いて通信を行う第２の動作モードと、第１の電圧レベルと、第２の電圧レベルと、前記第１の電圧レベルおよび前記第２の電圧レベルの間の第３の電圧レベルとを含む３つの電圧レベルを有する信号を用いて通信を行う第３の動作モードを有し、
    　前記制御部は、
    　前記第１の動作モードおよび前記第３の動作モードでは、前記第１の選択動作において前記第１の制御信号を選択し、前記第２の選択動作において前記第２の制御信号を選択し、前記第３の選択動作において前記第３の制御信号を選択し、
    　前記第２の動作モードでは、前記第１の選択動作において前記第２の制御信号を選択し、前記第２の選択動作において前記第１の制御信号を選択し、前記第３の選択動作において前記第４の制御信号を選択する
    　請求項１７に記載の送信装置。
  19. 　前記第１のサブドライバ部は、第１の電源から前記第１の出力端子への経路上に設けられた第１のスイッチと、第２の電源から前記第１の出力端子への経路上に設けられた第２のスイッチとを有し、
    　前記第２のサブドライバ部は、前記第１の電源から前記第１の出力端子への経路上に設けられた第３のスイッチと、前記第２の電源から前記第１の出力端子への経路上に設けられた第４のスイッチとを有し、
    　前記第１のドライバは、前記第３の動作モードにおいて、前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ、および前記第４のスイッチをともにオフ状態にすることにより、前記第１の出力端子の電圧を前記第３の電圧レベルに設定する
    　請求項１８に記載の送信装置。
  20. 　前記第１のサブドライバ部は、第１の電源から前記第１の出力端子への経路上に設けられた第１のスイッチと、第２の電源から前記第１の出力端子への経路上に設けられた第２のスイッチとを有し、
    　前記第２のサブドライバ部は、前記第１の電源から前記第１の出力端子への経路上に設けられた第３のスイッチと、前記第２の電源から前記第１の出力端子への経路上に設けられた第４のスイッチとを有し、
    　前記第１のドライバは、前記第３の動作モードにおいて、前記第１のスイッチおよび前記第３のスイッチのうちの一方をオン状態にするとともに他方をオフ状態にし、前記第２のスイッチおよび前記第４のスイッチのうちの一方をオン状態にするとともに他方をオフ状態にすることにより、前記第１の出力端子の電圧を前記第３の電圧レベルに設定する
    　請求項１８に記載の送信装置。
  21. 　第１の信号、第２の信号、第３の信号、第４の信号、第５の信号、第６の信号、第７の信号、および第８の信号を生成するマルチプレクサ部をさらに備え、
    　前記第１の制御信号は、前記第１の信号および前記第２の信号を含み、
    　前記第２の制御信号は、前記第３の信号および前記第４の信号を含み、
    　前記第３の制御信号は、前記第５の信号および前記第６の信号を含み、
    　前記第４の制御信号は、前記第７の信号および前記第８の信号を含む
    　請求項１８に記載の送信装置。
  22. 　前記第１のドライバは、前記第３の動作モードにおいて、
    　前記第１の信号および前記第２の信号が互いに異なる場合には、前記第１の出力端子の電圧を前記第１の電圧レベルまたは前記第２の電圧レベルに選択的に設定し、
    　前記第１の信号および前記第２の信号が互いに等しい場合には、前記第１の出力端子の電圧を前記第３の電圧レベルに設定する
    　請求項２１に記載の送信装置。
  23. 　第１のシリアル信号および第２のシリアル信号を含む８つのシリアル信号を生成するシリアライザ部と、
    　前記第１の動作モードおよび前記第２の動作モードにおいて、前記第１のシリアル信号に基づいて、第１のエンコード信号および第２のエンコード信号を生成するとともに、前記第２のシリアル信号に基づいて第３のエンコード信号および第４のエンコード信号を生成するエンコーダ部と
    　をさらに備え、
    　前記マルチプレクサ部は、前記第１のエンコード信号および前記第３のエンコード信号に基づいて前記第１の信号を生成するとともに、前記第２のエンコード信号および前記第４のエンコード信号に基づいて前記第２の信号を生成する
    　請求項２１に記載の送信装置。
  24. 　前記エンコーダ部は、前記第３の動作モードにおいて、前記８つのシリアル信号のうちの、前記第１のシリアル信号を含む２つの信号に基づいて、前記第１のエンコード信号および前記第２のエンコード信号を生成するとともに、前記８つのシリアル信号の、前記第２のシリアル信号を含む２つの信号に基づいて、前記第３のエンコード信号および前記第４のエンコード信号を生成する
    　請求項２３に記載の送信装置。
  25. 　前記マルチプレクサ部は、
    　前記第１のエンコード信号および前記第３のエンコード信号のうちの前記第１のエンコード信号に基づいて前記第１の信号を生成している場合には、前記第２のエンコード信号および前記第４のエンコード信号のうちの前記第２のエンコード信号に基づいて前記第２の信号を生成し、
    　前記第１のエンコード信号および前記第３のエンコード信号のうちの前記第３のエンコード信号に基づいて前記第１の信号を生成している場合には、前記第２のエンコード信号および前記第４のエンコード信号のうちの前記第４のエンコード信号に基づいて前記第２の信号を生成する
    　請求項２３に記載の送信装置。
  26. 　前記第１のシリアル信号は、第１のサブ信号および第２のサブ信号を含み、
    　前記第２のシリアル信号は、第３のサブ信号および第４のサブ信号を含み、
    　前記エンコーダ部は、前記第１のサブ信号および前記第２のサブ信号に基づいて、前記第１のエンコード信号および前記第２のエンコード信号を生成するとともに、前記第３のサブ信号および前記第４のサブ信号に基づいて、前記第３のエンコード信号および前記第４のエンコード信号を生成する
    　請求項２３に記載の送信装置。
  27. 　前記シリアライザ部は、第１のパラレル信号および第２のパラレル信号に基づいて前記第１のサブ信号および前記第２のサブ信号を生成し、
    　前記第１の動作モードおよび前記第２の動作モードにおいて、前記第１のパラレル信号および前記第２のパラレル信号は差動パラレル信号を構成し、前記第１のサブ信号および前記第２のサブ信号は差動信号を構成し、
    　前記シリアライザ部は、前記第１の動作モードおよび前記第２の動作モードにおいて、前記差動パラレル信号に含まれる各ビットデータを順次選択することにより、前記第１のサブ信号および前記第２のサブ信号を生成する
    　請求項２６に記載の送信装置。
  28. 　前記第３の動作モードにおいて、前記第１のパラレル信号および前記第２のパラレル信号は個別の信号であり、
    　前記シリアライザ部は、前記第３の動作モードにおいて、前記第１のパラレル信号に含まれる第１のビットデータと、および前記第２のパラレル信号に含まれる第２のビットデータとをともに選択し、
    　前記第１のビットデータおよび前記第２のビットデータが互いに異なる場合には、前記第１のビットデータおよび前記第２のビットデータに基づいて、互いに反転した前記第１のサブ信号および前記第２のサブ信号を生成し、
    　前記第１のビットデータおよび前記第２のビットデータが互いに等しい場合には、互いに等しい所定の信号レベルを有する前記第１のサブ信号および前記第２のサブ信号を生成する
    　請求項２７に記載の送信装置。
  29. 　第１のエンコード信号、第２のエンコード信号、第３のエンコード信号、第４のエンコード信号、第５のエンコード信号、第６のエンコード信号、第７のエンコード信号、および第８のエンコード信号を生成するエンコーダ部をさらに備え、
    　前記第１の制御信号は、前記第１のエンコード信号および前記第２のエンコード信号を含み、
    　前記第２の制御信号は、前記第３のエンコード信号および前記第４のエンコード信号を含み、
    　前記第３の制御信号は、前記第５のエンコード信号および前記第６のエンコード信号を含み、
    　前記第４の制御信号は、前記第７のエンコード信号および前記第８のエンコード信号を含む
    　請求項１８に記載の送信装置。
  30. 　第１の信号および第２の信号を含む８つの信号を生成するマルチプレクサ部をさらに備え、
    　前記エンコーダ部は、
    　前記第１の動作モードおよび前記第２の動作モードにおいて、前記第１の信号に基づいて前記第１のエンコード信号を生成するとともに、前記第２の信号に基づいて前記第２のエンコード信号を生成し、
    　前記第３の動作モードにおいて、前記８つの信号のうちの前記第１の信号を含む２つの信号に基づいて、前記第１のエンコード信号を生成するとともに、前記８つの信号のうちの前記第２の信号を含む２つの信号に基づいて、前記第２のエンコード信号を生成する
    　請求項２９に記載の送信装置。
  31. 　第１の信号および第２の信号を含む８つの信号を生成するマルチプレクサ部をさらに備え、
    　前記エンコーダ部は、前記第１の信号および前記第２の信号に基づいて、前記第１のエンコード信号および前記第２のエンコード信号を生成する
    　請求項２９に記載の送信装置。
  32. 　第１のシリアル信号および第２のシリアル信号を含む８つのシリアル信号を生成するシリアライザ部をさらに備え、
    　前記第１のシリアル信号は、第１のサブ信号および第２のサブ信号を含み、
    　前記第２のシリアル信号は、第３のサブ信号および第４のサブ信号を含み、
    　前記マルチプレクサ部は、前記第１のサブ信号および前記第３のサブ信号に基づいて前記第１の信号を生成するとともに、前記第２のサブ信号および前記第４のサブ信号に基づいて前記第２の信号を生成する
    　請求項３１に記載の送信装置。
  33. 　第１の制御信号および第２の制御信号を準備し、
    　前記第１の制御信号に基づいて第１のサブドライバ部を動作させるとともに、前記第１の制御信号および前記第２の制御信号のうちの第１の選択動作により選択された信号に基づいて第２のサブドライバ部を動作させることにより、第１の出力端子における電圧を設定する
    　送信方法。
  34. 　送信装置と、
    　受信装置と
    　を備え、
    　前記送信装置は、
    　第１の制御信号に基づいて動作する第１のサブドライバ部と、前記第１の制御信号および第２の制御信号のうちの第１の選択動作により選択された信号に基づいて動作する第２のサブドライバ部とを有し、第１の出力端子における電圧を設定可能に構成された第１のドライバと、
    　前記第１の選択動作を制御する制御部と
    　を含む
    　通信システム。
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