JP2006093988A - エンコーダ装置およびデコーダ装置 - Google Patents

Abstract

【課題】 ３本の伝送路を用いてより高速にデータを伝送する。
【解決手段】 第１及び第２の３ビットラッチは、クロックＮ１００の立ち上がり及び立ち下がりで交互にホールド動作を繰り返す。第１の状態遷移部は、クロックの立ち上がりに対応して、３ビット信号Ｎ１５４〜Ｎ１５６をデータ１１２の値で決まる方向に遷移し、クロックでホールドして反転した結果を第１のラッチ出力Ｎ１３４〜Ｎ１３６へ出力する。第２の状態遷移部は、クロックの立ち上がりに対応して、３ビット信号Ｎ１３４〜Ｎ１３６を、データ１１３の値で決まる方向に遷移し、クロックでホールドして反転した結果を第１のラッチ出力Ｎ１５４〜Ｎ１５６へ出力する。第３の３ビット２入力１出力マルチプレクサは、クロックＮ１０２及びＮ１０３により第１及び第２の３ビットラッチの出力のうち後から変化した方を選択し、エンコード出力Ｎ１８７〜Ｎ１８９とする。
【選択図】 図５

Description

この発明は、３本の伝送路を用い、６種類の状態遷移によってディジタルデータを伝送する際に用いて好適なエンコーダ装置およびデコーダ装置に関する。

一般に、コンピュータ装置と周辺機器との間のデータ伝送やマルチプロセッサ間のデータ伝送、ディジタルビデオ信号の伝送などには、伝送路の数を少なくするために、ディジタルデータをシリアルデータに変換して伝送するシリアル伝送が広く採用されている。このシリアル伝送方式を伝送系に採用する場合、伝送路を介して伝送される、"０"および"１"の情報ビットで表されるディジタルデータを受信側で正しく再生するためには、送信側での情報ビットの送り出しタイミングを示すクロックが必要とされる。

シリアル伝送によってデータおよびクロックを伝送する場合、データとクロックとを別々に伝送する方式と、データとクロックとを時間的に合成して伝送する方式とが考えられる。データとクロックとを別々に伝送する方法では、少なくとも４本の伝送路が必要となる。一方、データとクロックとを合成して伝送する方式では、伝送路は、２乃至３本で済み、データとクロックとを別々に伝送する方式に比べ、有利である。

また、２本の伝送路を用いてデータとクロックとを時間的に合成して伝送する方式（以下、２線式と呼ぶ）としては、マンチェスタ符号化と呼ばれる符号化方式により、クロックをデータと共に符号化して、共通の伝送路を介して伝送する方式が既に実用化されている。この従来の２線式では、クロック再生のためにＰＬＬ(Phase Locked Loop)を必要とし、復調手段のハードウェアが複雑になる。また、より高速な通信速度が要求されるような場合、ＰＬＬがクロック周波数に追従できずにクロックを再生できなくなるという欠点があった。

３本の伝送路を用いる方式（以下、３線式と呼ぶ）では、データおよびクロックを、１乃至２個の"０"および１乃至２個の"１"からなる３ビットの信号で表現する。３線式では、３本の伝送路に伝送されるこれらの３本の信号の状態遷移によって、データおよびクロックを検出する。復調側では、ＰＬＬを用いる必要がないので、上述の２線式と比べ、より高速な通信を行うことが可能である。

一方、３線式では、伝送路の信号がバランスしていないので、信号の変化点でＥＭＩ(Electro-Magnetic Interference)などの問題を引き起こす可能性が高い。例えば、３本の伝送路による３ビットの信号が"１００"から"０１１"に変化するときに、ＥＭＩなどの問題が発生し易い。これを回避するためには、３本の伝送路に伝送される信号の電圧の合計が、信号が変化する前後で一定値になるように、符号化を行えばよい。これには、信号の状態が"０"および"１"の２状態では対応できないため、３種類の電圧を用意する。以下、このような信号を、３値３差動論理信号と呼ぶ。

特許文献１には、３値３差動論理信号を用いてデータ伝送を行うデータ伝送方法および伝送装置が記載されている。この特許文献１によれば、送信側は、変調器において、入力されたシリアルディジタルデータをサンプリングして３本の２値論理信号に変換し、それをさらに３値３差動論理信号に変換し、３本の伝送路に対して出力する。受信側は、それとは逆に、３本の伝送路を介して伝送された３値３差動論理信号を３本の２値論理信号に変換し、復調器でこの３本の２値論理信号から元のシリアルディジタルデータを復元する。
特許第３３６０８６１号

図４９は、この特許文献１による変調器１００の構成例を示し、図５０および図５１は、この変調器に用いられる変調論理回路１０２の状態遷移表を示す。変調器は、クロックＣｉが各クロック入力端に入力される３個のＤフリップフロップ１０１ｕ、１０１ｖおよび１０１ｗと、シリアルディジタルデータＤｉが入力されると共に、Ｄフリップフロップ１０１ｕ、１０１ｖおよび１０１ｗによるラッチ出力データＤＦｕ、ＤＦｖおよびＤＦｗが供給される変調論理回路１０２により構成され、状態番号１から状態番号６までの６種類の出力状態をとる。入力されたシリアルディジタルデータＤｉが論理「Ｈ」のときは、図５０に示されるように、クロックＣｉが立ち上がる毎に１ずつ状態番号が減り、シリアルディジタルデータＤｉが論理「Ｌ」のときは、図５１に示されるように、クロックＣｉが立ち上がる毎に１ずつ状態番号が増える。変調論理回路１０２は、状態番号に応じた３本の２値論理信号を出力する。

図５２は、上述の特許文献１による復調器の構成例を示す。復調器は、上述の変調器１００の変調動作に対応して図５３の状態遷移表に示されるような復調動作を行い、元のシリアルディジタルデータを復元する。復調器において、クロック再生回路３１は、入力伝送データＩｕ、ＩｖおよびＩｗの論理「Ｈ」および「Ｌ」を検出して、図５４の状態遷移表に示されるように現在の状態番号に応じた論理値を出力するクロック復調論理回路３２と、クロック論理復調回路３２の出力を微分してクロックの変化を取り出す微分回路３３と、微分回路３３による微分出力の立ち上がりエッジパルスを再生クロックＣｏとして取り出す絶対値回路３４とから構成される。

クロック再生回路３１により入力データＩｕ、ＩｖおよびＩｗから再生された再生クロックＣｏは、フリップフロップ３５ｕ、３５ｖ、３５ｗ、３６ｕ、３６ｖおよび３６ｗの各クロック入力端に供給されると共に、復調器の外部に出力される。フリップフロップ３５ｕ、３５ｖおよび３５ｗは、再生クロックＣｏに同期したラッチ動作を行い、入力された現在の伝送データＩｕ、ＩｖおよびＩｗを１クロック期間保持する。フリップフロップ３５ｕ、３５ｖおよび３５ｗのラッチ出力データＱＭｕ、ＱＭｖおよびＱＭｗは、フリップフロップ３６ｕ、３６ｖおよび３６ｗの各データ入力端に供給されると共に、復調論理回路３７に供給される。

フリップフロップ３６ｕ、３６ｖおよび３６ｗは、再生クロックＣｏに同期したラッチ動作を行い、フリップフロップ３５ｕ、３５ｖおよび３５ｗのラッチ出力データＱＭｕ、ＱＭｖおよびＱＭｗをさらに１クロック期間、保持する。これらフリップフロップ３６ｕ、３６ｖおよび３６ｗのラッチ出力データＱＬｕ、ＱＬｖおよびＱＬｗは、復調論理回路３７に供給される。

復調論理回路３７は、フリップフロップ３５ｕ、３５ｖおよび３５ｗのラッチ出力データＱＭｕ、ＱＭｖおよびＱＭｗ、すなわち現在の入力伝送データと、フリップフロップ３６ｕ、３６ｖおよび３６ｗのラッチ出力データＱＬｕ、ＱＬｖおよびＱＬｗ、すなわち１クロック前の入力伝送データとを比較することで、シリアルディジタルデータを再生し、出力データとして出力する。

ところで、近年では、例えばコンピュータ装置などにおけるＣＰＵ(Central Processing Unit)の動作周波数の高速化などに伴い、コンピュータ装置の内部で各パーツを接続する内部バスや、外部の機器との間でデータ転送を行う外部バスなどにおいて、データ転送速度のより一層の高速化が求められている。

上述した特許文献１に記載される従来の変調器１００すなわちエンコーダ装置は、クロックの立ち上がりエッジのみを利用して、入力されるシリアルディジタルデータのサンプリングを行っていた。この場合、エンコーダ装置に入力するクロックは、入力されるシリアルディジタルデータの伝送速度の２倍の周波数の信号である必要があった。このため、エンコーダ装置内部の論理回路やラッチの動作周波数の上限を十分に生かし切れず、符号化出力信号におけるクロック周波数の速度向上に限界があるという問題点があった。

また、上述した特許文献１に記載される従来の復調器３０すなわちデコーダ装置は、入力データＩｕ、ＩｖおよびＩｗからクロックＣｏを再生するために微分回路３３を用いていた。そのため、微分回路３３の時定数の決め方によってシリアルディジタルデータの伝送帯域が制約を受けることになり、データの伝送帯域を自由に選択することができないという問題点があった。

また、従来の復調器３０では、再生したクロックＣｏをトリガとして、エッジトリガ動作のフリップフロックにより入力データを直接的にサンプリングしていた。そのため、入力データの最小反転間隔が短く、入力データをサンプリングするフリップフロップのセットアップタイムやホールドタイムのマージンが小さいという問題点があった。

したがって、この発明の目的は、３本の伝送路を用い、６種類の状態遷移によってディジタルデータを伝送する際に、伝送速度のより一層の高速化が可能なエンコーダ装置およびデコーダ装置を提供することにある。

この発明は、上述した課題を解決するために、入力されたディジタルデータとクロックとを、３ビット６状態遷移に基づくエンコード出力に変換して出力するエンコード装置において、入力クロックの正エッジをきっかけに第１のデータ入力に基づいて状態を遷移させる第１の状態遷移制御手段と、入力クロックの負エッジをきっかけに第２のデータ入力に基づいて状態を遷移させる第２の状態遷移制御手段と、第１の状態遷移制御手段の状態と第２の状態遷移制御手段の状態とを交互に選択して出力する出力選択手段とを備えることを特徴とするエンコード装置である。

また、この発明は、入力されたディジタルデータとクロックとを、３ビット６状態遷移に基づくエンコード出力に変換して出力するエンコード装置において、入力されるデータに対して位相をずらして加えられる第１の入力クロックの正エッジをきっかけに第１のデータ入力に基づいて内部の状態を遷移させる第１の状態遷移制御手段と、第１の入力クロックに対して位相が略９０度遅れた第２の入力クロックの正エッジをきっかけに第２のデータ入力に基づいて内部の状態を遷移させる第２の状態遷移制御手段と、第１の入力クロックの負エッジをきっかけに第３のデータ入力に基づいて内部の状態を遷移させる第３の状態遷移制御手段と、第２の入力クロックの負エッジをきっかけに第４のデータ入力に基づいて内部の状態を遷移させる第４の状態遷移制御手段と、第１、第２、第３および第４の状態遷移制御手段の出力を順次交替させてエンコード出力へ出力させる出力選択手段とを備えることを特徴とするエンコード装置である。

また、この発明は、３ビットで表される６種類の状態のうち１ビットの変化による状態遷移に基づきデータとクロックとがエンコードされ、３本の伝送路を用いて伝送された信号から、データとクロックとを分離して再生するデコーダ装置において、３ビットで表される６種類の状態のうち１ビットの変化による状態遷移に基づきデータとクロックとがエンコードされた３ビットの入力データの１回の状態遷移毎に状態を反転させて再生クロックを出力するクロック再生手段と、入力データの１回以上の状態遷移毎に遷移の直前の状態を保持するデータホールド手段と、データホールド手段によって保持された過去の状態を用いて複数の状態を比較し、比較結果に基づき入力データの状態遷移を判定する遷移判定手段と、遷移判定手段の判定結果に基づき、２回の状態遷移毎に更新される第１および第２のデータ出力を交互に出力するデコード出力手段とを備えることを特徴とするデコード装置である。

また、この発明は、３ビットで表される６種類の状態のうち１ビットの変化による状態遷移に基づきデータとクロックとがエンコードされ、３本の伝送路を用いて伝送された信号からデータとクロックとを分離して再生するデコーダ装置において、３ビットで表される６種類の状態のうち１ビットの変化による状態遷移に基づきデータとクロックとがエンコードされた３ビットの入力データの２回の状態遷移毎に、相互に１回ずつずれて値が反転する第１の再生クロックと第２の再生クロックとを出力するクロック再生手段と、入力データの１回以上の状態遷移毎に遷移の直前の状態を保持するデータホールド手段と、データホールド手段によって保持された過去の状態を用いて複数の状態を比較し、比較結果に基づき入力データの状態遷移を判定する遷移判定手段とを備え、遷移判定手段の判定結果に基づき、第１の再生クロックおよび第２の再生クロックそれぞれでサンプリング可能な複数のデコード出力を出力するようにしたことを特徴とするデコード装置である。

上述したように、第１の発明は、入力クロックの正エッジをきっかけに第１のデータ入力に基づいて状態を遷移させる第１の状態遷移制御手段の状態と、入力クロックの負エッジをきっかけに第２のデータ入力に基づいて状態を遷移させる第２の状態遷移制御手段の状態とを、出力選択手段で交互に選択して出力するようにしているため、クロックの正負両エッジによって入力データのサンプリングを行うことにより、論理回路やラッチ回路の最大動作周波数が同じであっても、より高速にデータ伝送を行うことができる。

また、第２の発明は、入力されるデータに対して位相をずらして加えられる第１の入力クロックの正エッジをきっかけに第１のデータ入力に基づいて内部の状態を遷移させる第１の状態遷移制御手段の出力と、第１の入力クロックに対して位相が略９０度遅れた第２の入力クロックの正エッジをきっかけに第２のデータ入力に基づいて内部の状態を遷移させる第２の状態遷移制御手段の出力と、第１の入力クロックの負エッジをきっかけに第３のデータ入力に基づいて内部の状態を遷移させる第３の状態遷移制御手段の出力と、第２の入力クロックの負エッジをきっかけに第４のデータ入力に基づいて内部の状態を遷移させる第４の状態遷移制御手段の出力とを、出力選択手段で順次交替させてエンコード出力へ出力させるようにしているため、第１および第２のクロックの正負両エッジによって入力データのサンプリングを行うことにより、同一速度の論理回路を使用した場合により、高速が可能となる。また、伝送速度が同一であれば、より低速な論理回路を用いることができるため、消費電力の低減を図ることができると共に、コストも削減できる。

また、第３の発明は、３ビットで表される６種類の状態のうち１ビットの変化による状態遷移に基づきデータとクロックとがエンコードされた３ビットの入力データの１回の状態遷移毎に状態を反転させて再生クロックをクロック再生手段から出力すると共に、入力データの１回以上の状態遷移毎に遷移の直前の状態を保持するデータホールド手段によって保持された過去の状態を用いて複数の状態を比較し、比較結果に基づき入力データの状態遷移を判定した判定結果に基づき、デコード出力手段から、２回の状態遷移毎に更新される第１および第２のデータ出力を交互に出力するようにしているため、デコード装置を一般的なディジタル回路のみを用いて構成することができ、クロックを再生するための微分回路などが不要となり、デコード可能な伝送速度の範囲が広い。また、エンコードされたデータを、入力のサンプリングに先立ってデータホールド回路に入力しているため、サンプリング対象信号の最小反転間隔が延長され、タイミングマージンが増大し、論理回路やラッチ回路等の動作速度が同じであれば、最大伝送帯域が向上され、最大伝送帯域が同じであれば、より低速に動作する論理回路や論理回路を用いてデコーダを構成することが可能であり、消費電力やコストを低減できる。

また、第４の発明は、３ビットで表される６種類の状態のうち１ビットの変化による状態遷移に基づきデータとクロックとがエンコードされた３ビットの入力データの２回の状態遷移毎に、相互に１回ずつずれて値が反転する第１の再生クロックと第２の再生クロックとをクロック再生手段から出力すると共に、入力データの１回以上の状態遷移毎に遷移の直前の状態を保持するデータホールド手段によって保持された過去の状態を用いて複数の状態を比較し、比較結果から判定した入力データの状態遷移の判定結果に基づき、第１の再生クロックおよび第２の再生クロックそれぞれでサンプリング可能な複数のデコード出力を出力するようにしているため、デコード装置を一般的なディジタル回路のみを用いて構成することができ、クロックを再生するための微分回路などが不要となり、デコード可能な伝送速度の範囲が広い。また、エンコードされたデータを、入力のサンプリングに先立ってデータホールド回路に入力しているため、サンプリング対象信号の最小反転間隔が延長され、タイミングマージンが増大し、論理回路やラッチ回路等の動作速度が同じであれば、最大伝送帯域が向上され、最大伝送帯域が同じであれば、より低速に動作する論理回路や論理回路を用いてデコーダを構成することが可能であり、消費電力やコストを低減できる。

第１の発明によれば、クロックの正負両エッジによって入力データのサンプリングを行う構成となっているため、論理回路やラッチ回路の最大動作周波数が同じであっても、より高速にデータ伝送を行うことができる。

また、３状態で安定を保つ３ビットラッチ回路を使用する構成となっているため、初期化回路が不要であり、尚かつ、ノイズなどの影響による不正な状態遷移が起こりにくい。

さらに、２系統のデータ入力を独立させる構成となっているため、ラッチのタイミングマージンを大きくすることができる。

また、第２の発明によれば、第１および第２のクロックの正負両エッジによって入力データのサンプリングを行うことにより、同一速度の論理回路を使用した場合により、高速が可能となる。また、伝送速度が同一であれば、より低速な論理回路を用いることができるため、消費電力の低減を図ることができると共に、コストも削減できる。

さらに、第１および第２のクロックの正負両エッジによって入力データのサンプリングを行うことにより、内部で信号をサンプリングするタイミングの前後で信号が変化しない期間を長く取れるため、より広いタイミングマージンを確保することができる。

また、第３の発明によれば、デコード装置を一般的なディジタル回路のみを用いて構成することができるため、クロックを再生するための微分回路などが不要となり、デコード可能な伝送速度の範囲が広い。

また、エンコードされたデータを、入力のサンプリングに先立ってデータホールド回路に入力するようにしているため、サンプリング対象信号の最小反転間隔が延長される。その結果、タイミングマージンが増大し、論理回路やラッチ回路等の動作速度が同じであれば、最大伝送帯域が向上され、最大伝送帯域が同じであれば、より低速に動作する論理回路や論理回路を用いてデコーダを構成することが可能であり、消費電力やコストを低減できる。

さらに、入力データをホールドするデータホールド回路の出力をクロックでラッチする中間ラッチ回路を設けているため、内部的なタイミングマージンが増大する。その結果、状態遷移の判定に必要な組み合わせ論理回路の遅延の大小に関わらず、デコード動作を安定的に行うことができる。

さらにまた、３状態で安定を保つ３ビット３安定ラッチ回路を、入力データをホールドするデータホールド回路に用いているため、ノイズ等による不正な状態遷移が起こりにくい。

また、入力データをホールドするデータホールド回路の入出力、組み合わせ論理回路の入出力やラッチ回路の入出力を差動にした構成により、論理回路やラッチ回路の内部的な非対称性（例えば立ち上がり時間と立ち下がり時間の非対称性や、立ち上がり駆動能力と立ち下がり駆動能力の非対称性など）によるタイミングマージンの減少を最小限にすることができる。

また、第４の発明によれば、デコード装置を一般的なディジタル回路のみを用いて構成することができるため、クロックを再生するための微分回路などが不要となり、デコード可能な伝送速度の範囲が広い。

また、エンコードされたデータを、入力のサンプリングに先立ってデータホールド回路に入力するようにしているため、サンプリング対象信号の最小反転間隔が延長される。その結果、タイミングマージンが増大し、論理回路やラッチ回路等の動作速度が同じであれば、最大伝送帯域が向上され、最大伝送帯域が同じであれば、より低速に動作する論理回路や論理回路を用いてデコーダを構成することが可能であり、消費電力やコストを低減できる。

さらに、入力データをホールドするデータホールド回路の出力をクロックでラッチする中間ラッチ回路を設けるようにしているため、内部的なタイミングマージンが増大する。その結果、状態遷移の判定に必要な組み合わせ論理回路の遅延の大小に関わらず、デコード動作を安定的に行うことができる。

さらにまた、３状態で安定を保つ３ビット３安定ラッチ回路を、入力データをホールドするデータホールド回路に用いているため、ノイズ等による不正な状態遷移が起こりにくい。

また、入力データをホールドするデータホールド回路の入出力、組み合わせ論理回路の入出力やラッチ回路の入出力を差動にしているため、論理回路やラッチ回路の内部的な非対称性（例えば立ち上がり時間と立ち下がり時間の非対称性や、立ち上がり駆動能力と立ち下がり駆動能力の非対称性など）によるタイミングマージンの減少を最小限にすることができる。

以下、この発明の実施の形態について、以下の順序に従って説明する。
１．発明を適用可能なシステムの概要
２−１．発明の実施の第１の形態について
２−１−１．シミュレーションモデルについて
２−１−２．エンコーダの構成について
２−１−３．エンコーダの動作について
２−２．発明の実施の第１の形態の変形例について
３−１．実施の第２の形態について
３−１−１．シミュレーションモデルについて
３−１−２．エンコーダの構成について
３−１−３．エンコーダの動作について
３−２．実施の第２の形態の変形例について
３−２．発明の実施の第１および第２の形態の補足
４−１．発明の実施の第３の形態について
４−１−１．シミュレーションモデルについて
４−１−２．デコーダの構成について
４−１−３．デコーダの動作について
４−２．発明の実施の第３の形態の変形例について
４−２−１．デコーダの構成について
４−２−２．デコーダの動作について
４−３．発明の実施の第３の形態の他の変形例について
４−４．発明の実施の第３の形態の補足
５−１．発明の実施の第４の形態について
５−１−１．シミュレーションモデルについて
５−１−２．デコーダの構成について
５−１−３．デコーダの動作について
５−２．発明の実施の第４の形態の変形例について
５−２−１．シミュレーションモデルについて
５−２−２．デコーダの構成について
５−２−３．デコーダの動作について
５−３．発明の実施の第４の形態の補足

１．発明を適用可能なシステムの概要
先ず、この発明を適用可能な一例のシステム構成を図１を用いて説明する。送信装置１に対して、例えばデータ幅が１ビットのシリアルディジタル信号３が入力される。このシリアルディジタル信号３は、送信装置１内のこの発明の実施の第１の形態および第１の形態の変形例、ならびに、実施の第２の形態に係るエンコーダ６で、３組の２値論理信号に変換される。このとき、エンコーダ６は、３組の２値論理信号からなる３ビットの信号が１乃至２個の"０"および１乃至２個の"１"からなるようにし、３ビットが同時に同値にならないように変換を行う。

エンコーダ６の出力は、ドライバ７に供給される。ドライバ７は、供給された３組の２値論理信号を、３値３差動論理信号に変換する。この３値３差動論理信号は、背景技術で既に説明したような、低レベル、中位レベルおよび高レベルの３種類の電圧を、３本の伝送路において必ず一つずつ用い、入力信号の状態の遷移の度に３個のうち２個を入れ替えるようにされた信号である。

ドライバ７から出力された３値３差動論理信号は、３本の伝送路からなる伝送路４を介して受信装置２に対して伝送される。受信装置２は、伝送された信号を受信し、レシーバ８に供給する。レシーバ８は、受信された信号から伝送路４に対して変動的に付加されるコモンモード電圧を除去する。そして、ドライバ７と逆の動作を行い、受信された３値３差動論理信号からクロックを抽出すると共に、この３値３差動論理信号を３組の２値論理信号に変換して出力する。レシーバ８の出力は、この発明の実施の第３の形態、第３の形態の変形例および第３の形態の他の変形例、ならびに、実施の第４の形態および第４の形態の変形例に係るデコーダ９に供給される。デコーダ９では、供給された３組の２値論理信号を元の例えばデータ幅が１ビットのシリアルディジタル信号５に復号して、出力する。

２−１．発明の実施の第１の形態について
この発明の実施の第１の形態について説明する。この実施の第１の形態によるエンコーダは、２相のシリアルディジタルデータに対してクロックの立ち上がりおよび立ち下がりの両エッジでデータをサンプリングし、３本の伝送路を用いて６種類の状態遷移によってデータを伝送するようにしている。

２−１−１．シミュレーションモデルについて
図２は、この実施の第１の形態によるエンコーダ１０の動作の検証に用いたシミュレーションモデルの概要について示す。テストユニット５００は、エンコーダ１０を動作させるためのクロック信号Ｎ０８０を発生させると共に、データ信号Ｎ０９２およびＮ０９３を疑似乱数に基づいて発生する。データ信号Ｎ０９２およびＮ０９３は、擬似乱数を交互にサンプリングし、クロックＮ０８０のそれぞれ逆のエッジに同期して伝送できるようにされる。クロックＮ０８０は、エンコーダ１０のクロック入力Ｎ１００に加えられる。データ信号Ｎ０９２およびＮ０９３は、エンコーダ１０のデータ入力Ｎ１１２およびＮ１１３にそれぞれ加えられる。

エンコーダ１０の出力Ｎ１８７〜Ｎ１８９を、動作説明用の状態番号を生成する状態番号変換回路５１０に入力することで、変換回路の状態番号出力Ｎ１８７Ｓが得られる。状態番号は、以後の説明で使用する、整数値で"１"〜"６"までの値をとり、１回に"１"ずつ加減算される値である。状態番号は、"６"の状態で"１"が加算されれば"１"となり、"１"の状態から"１"が減算されれば、"６"になる。

図３は、状態番号変換回路５１０における一例の真理値表を示す。このように、状態番号変換回路５１０は、６状態を表す３ビット（ｘ，ｘ，ｘ）が入力されると、入力された６状態を"１"から"６"までの状態番号に変換して出力する。この例では、３ビットが状態（０，０，１）で状態番号"１"、状態（０，１，１）で状態番号"２"、状態（０，１，０）で状態番号"３"、状態（１，１，０）で状態番号"４"、状態（１，０，０）で状態番号"５"、状態（１，０，１）で状態番号"６"とされる。図３において、状態番号"０"に相当する状態は、状態（０，０，０）であり、状態番号"７"に相当する状態は、状態（１，１，１）であるが、これらの３ビットが全て同値になる状態は、用いられない。

なお、この発明の説明の全般にわたって、状態番号および状態番号変換回路は、シミュレーション結果の波形表示などにおいて説明のために用いるものであり、各エンコーダおよびデコーダの実際の作用は、状態番号に変換する元の３ビットに基づいて行われる。

図４は、この実施の第１の形態における３ビット６状態の状態遷移図を示す。クロックＮ１００の立ち上がり（図４では「０→１」と表記、以降の状態遷移図でも、同様である）でデータ入力Ｎ１１２をサンプリングすると、出力において、状態番号が奇数から偶数へと変化する状態遷移が発生する。このとき、データ入力Ｎ１１２が"１"のときは、状態番号Ｎ１８７Ｓ＝３から状態番号Ｎ１８７Ｓ＝４の状態遷移のように、状態番号が増える遷移が発生する。また、データ入力Ｎ１１２が"０"のときは、状態番号Ｎ１８７Ｓ＝３から状態番号Ｎ１８７Ｓ＝２、ならびに、状態番号Ｎ１８７Ｓ＝５から状態番号Ｎ１８７Ｓ＝４のように、状態番号が減る遷移が発生する。

クロックＮ１００の立ち下がり（図４では「１→０」と表記、以降の状態遷移図でも同様である）でデータ入力Ｎ１１３をサンプリングすると、出力において、状態番号が偶数から奇数へ変化する状態遷移が発生する。このとき、データ入力Ｎ１１３が"１"のときは、状態番号Ｎ１８７Ｓ＝２から状態番号Ｎ１８７Ｓ＝３、ならびに、状態番号Ｎ１８７Ｓ＝４から状態番号Ｎ１８７Ｓ＝５のように、状態番号が増える遷移が発生する。また、データ入力Ｎ１１３が"０"のときは、状態番号Ｎ１８７Ｓ＝４から状態番号Ｎ１８７Ｓ＝３のように、状態番号が減る遷移が発生する。

２−１−２．エンコーダの構成について
図５は、この実施の第１の形態によるエンコーダ１０の一例の回路を示す。エンコーダ１０は、データ入力Ｎ１１２およびＮ１１３と、正負エッジを用いる１ビットのクロック入力Ｎ１００を入力し、エンコード処理を行う。エンコード結果は、３ビットのデータとしてエンコーダ出力Ｎ１８７、Ｎ１８８およびＮ１８９に出力される。

エンコーダ１０は、第１の３ビット２入力１出力マルチプレクサ、第１の３ビットラッチ、第２の３ビット２入力１出力マルチプレクサ、第２の３ビットラッチ、ならびに、第３の３ビット２入力１出力マルチプレクサにより構成される。第１の３ビットラッチと第２の３ビットラッチは、クロック入力Ｎ１００の立ち上がりのタイミングと立ち下がりのタイミングとで、交互にホールド動作を繰り返す。

第１の３ビット２入力１出力マルチプレクサと第１の３ビットラッチとで、第１の状態遷移部を構成する。第１の状態遷移部は、クロック入力Ｎ１００の立ち上がりに対応する状態遷移を行う。状態遷移は、３ビット信号Ｎ１５４〜Ｎ１５６を、データ入力１１２の値によって決まる方向に遷移し、クロックでホールドして反転した結果を第１のラッチ出力Ｎ１３４〜Ｎ１３６へ出力することによって行う。

第１の３ビット２入力１出力マルチプレクサは、第１の組み合わせ論理回路であって、ＡＮＤゲートＡ１２１〜Ａ１２６およびＯＲゲートＡ１２７〜Ａ１２９より構成される。選択入力であるデータ入力Ｎ１１２およびＮ１１３は、何方か一方だけが必ず"１"になるので、マルチプレクサとして動作し、入力と出力の組み合わせが変化する。第１の３ビット２入力１出力マルチプレクサの出力は、第１の３ビットラッチに供給される。

第１の３ビットラッチは、３ビット３安定ＮＡＮＤ型トランスペアレントラッチであり、ＯＲゲートＡ１３１〜Ａ１３３およびＮＡＮＤゲートＡ１３４〜Ａ１３６から構成される。この第１の３ビットラッチは、３個のＮＡＮＤゲートＡ１３４〜Ａ１３６から構成される第１の３安定順序論理回路の入力に、ＯＲゲートＡ１３１〜Ａ１３３によるホールド回路を追加したものである。図６は、ＮＡＮＤゲートＡ１３４〜Ａ１３６から構成される３安定順序論理回路の真理値表を示す。ＯＲゲートＡ１３１〜Ａ１３３に対するクロックＮ１０２が"０"の場合（イネーブル動作）の、データＮ１２７〜Ｎ１２９による、現在の入力（ｔ）および直前の入力（ｔ−１）による入力状態と、データ出力Ｎ１４７〜Ｎ１４９の出力状態との関係を示す。

イネーブル動作時において、第１の３安定順序論理回路は、データＮ１２７〜Ｎ１２９の何れか２つが値"０"である場合に、データ出力Ｎ１４７〜Ｎ１４９として対応する入力の反転信号を出力する。次に、データＮ１２７〜Ｎ１２９の２つの値"０"のうち何れかが値"０"から値"１"に変化し、データＮ１２７〜Ｎ１２９の値"０"が２個から１個になったときは、直前の状態をホールドする。一方、データＮ１２７〜Ｎ１２９の値"０"の個数が１個から２個に変化したときは、データ出力Ｎ１４７〜Ｎ１４９に対して、対応する入力の反転信号を出力する。このような第１の３安定順序論理回路は、真理値表に示されるように、出力状態として（０，１，１）、（１，０，１）および（１，１，０）の、安定的な３状態を得ることができる。

ＯＲゲートＡ１３１〜Ａ１３３に対するクロックＮ１０２が"０"から"１"になると、第１の３安定順序論理回路の安定状態がホールドされる。ホールド動作時には、データ出力Ｎ１４７〜Ｎ１４９の３出力のうち１本だけが"０"で、他の２本が"１"になるような３通りの安定状態のうち、１通りを保つ。また、イネーブル動作時には、図６に示した真理値表に従った振る舞いを示し、データ入力Ｎ１２７〜Ｎ１２９のうち１ビットだけが値"０"で、それ以外が値"１"の入力があった場合、データ入力Ｎ１２７〜Ｎ１２９の値を反転してデータ出力Ｎ１３４〜Ｎ１３６とする。

第１の３ビットラッチの出力は、第２の３ビット２入力１出力マルチプレクサと、第３の３ビット２入力１出力マルチプレクサにそれぞれ供給される。

第２の３ビット２入力１出力マルチプレクサと第２の３ビットラッチとで、第２の状態遷移部を構成する。第２の状態遷移部は、クロック入力Ｎ１００の立ち上がりに対応する状態遷移を行う。状態遷移は、３ビット信号Ｎ１３４〜Ｎ１３６を、データ入力１１３の値によって決まる方向に遷移し、クロックでホールドして反転した結果を第１のラッチ出力Ｎ１５４〜Ｎ１５６へ出力することによって行う。

第２の３ビット２入力１出力マルチプレクサは、第２の組み合わせ論理回路であって、ＡＮＤゲートＡ１４１〜Ａ１４６およびＯＲゲートＡ１４７〜Ａ１４９より構成される。選択入力であるデータ入力Ｎ１１２およびＮ１１３は、何方か一方だけが必ず"１"になるので、マルチプレクサとして動作し、入力と出力の組み合わせが変化する。第２の３ビット２入力１出力マルチプレクサの出力は、第２の３ビットラッチに供給される。

第２の３ビットラッチは、３ビット３安定ＮＯＲ型トランスペアレントラッチであり、ＡＮＤゲートＡ１５１〜Ａ１５３およびＮＯＲゲートＡ１５４〜Ａ１５６から構成される。この第１の３ビットラッチは、３個のＮＯＲゲートＡ１５４〜Ａ１５６から構成される第２の３安定順序論理回路の入力に、ＡＮＤゲートＡ１５１〜Ａ１５３によるホールド回路を追加したものであって、上述した第１の３ビットラッチに対して正負の論理が反転した出力を得る。図７は、ＮＯＲゲートＡ１５４〜Ａ１５６から構成される第２の３安定順序論理回路の真理値表を示す。ＡＮＤゲートＡ１５１〜Ａ１５３に対するクロックＮ１０２が"０"の場合（イネーブル動作）の、データＮ１４７〜Ｎ１４９による、現在の入力（ｔ）および直前の入力（ｔ−１）による入力状態と、データ出力Ｎ１５４〜Ｎ１５６の出力状態との関係を示す。

イネーブル動作時において、第２の３安定順序論理回路は、データＮ１４７〜Ｎ１４９の何れか２つが値"１"である場合に、データ出力Ｎ１５４〜Ｎ１５６として対応する入力の反転信号を出力する。次に、データＮ１４７〜Ｎ１４９の２つの値"１"のうち何れかが値"１"から値"０"に変化し、データＮ１４７〜Ｎ１４９の値"１"が２個から１個になったときは、直前の状態をホールドする。一方、データＮ１４７〜Ｎ１４９の値"０"の個数が１個から２個に変化したときは、データ出力Ｎ１５４〜Ｎ１５４に対して、対応する入力の反転信号を出力する。このような第２の３安定順序論理回は、真理値表に示されるように、出力状態として（０，０，１）、（０，１，０）および（１，０，０）の、安定的な３状態を得ることができる。

ＡＮＤゲートＡ１５１〜Ａ１５３に対するクロックＮ１０２が"１"から"０"になると、第２の３安定順序論理回路の安定状態がホールドされる。ホールド動作時には、データ出力Ｎ１５４〜Ｎ１５６の３出力のうち１本だけが"１"で、他の２本が"０"になるような３通りの安定状態のうち、１通りを保つ。また、イネーブル動作時には、図７に示した真理値表に従った振る舞いを示し、データ入力Ｎ１４７〜Ｎ１４９のうち１ビットだけが値"１"で、それ以外が値"０"の入力があった場合、データ入力Ｎ１４７〜Ｎ１４９の値を反転してデータ出力Ｎ１５４〜Ｎ１５６とする。

第２の３ビットラッチの出力は、第３の３ビット２入力１出力マルチプレクサおよび第１の３ビット２入力１出力マルチプレクサにそれぞれ供給される。

第３の３ビット２入力１出力マルチプレクサは、第３の組み合わせ論理回路であって、ＯＲゲートＡ１８１〜Ａ１８６およびＡＮＤゲートＡ１８７〜Ａ１８９より構成される。この第３の３ビット２入力１出力マルチプレクサにより、出力選択部が形成される。第３の３ビット２入力１出力マルチプレクサは、クロックＮ１０２およびＮ１０３によって第１の３ビットラッチの出力と、第２の３ビットラッチの出力のうち後から変化した方を選択し、エンコーダ１０の最終的な出力であるエンコード出力Ｎ１８７〜Ｎ１８９に出力する。

なお、エンコード出力Ｎ１８７〜Ｎ１８９は、所定の状態番号変換回路により、図２に一例が示されるような、対応する状態番号Ｎ１８７Ｓに変換される。

２−１−３．エンコーダの動作について
次に、上述のエンコーダ１０の一例の動作について、図８のタイミングチャートを用いて説明する。なお、この図８やこの発明の説明に用いる他のタイミングチャートは、ソフトウェア「Ｂａｉｇｅ Ｂａｇ Ｓｏｆｔｗａｒｅ社製 Ｂ２Ｓｐｉｃｅ Ａ／Ｄ リリース４．２６」を用い、同ソフトウエアに付属のＸＳｐｉｃｅディジタルゲートモデルを用いて各回路の動作をシミュレートした結果得られたものである。付属のディジタルゲートモデルの遅延はすべて１００ｐｓとしている。

タイミングチャートは、エンコーダ１０の入力クロックＮ１００の電圧ｖ（ｎ１００）、データ入力Ｎ１１２の電圧ｖ（ｎ１１２）およびデータ入力Ｎ１１３の電圧ｖ（ｎ１１３）と、エンコーダ１０の出力であるデータ出力Ｎ１８７〜Ｎ１８９に対応する状態番号Ｎ１８７Ｓと、時間軸との関係をプロットしたものである。状態番号Ｎ１８７Ｓの遷移は、上述した図３の状態遷移図に基づき発生することになる。

クロックＮ１００の立ち上がりエッジＮ１００−２１２のタイミングで、データ入力１１２がサンプリングされる。サンプリングされた結果は、論理"０"であるので、直前の状態番号Ｎ１８７Ｓの"５"が"１"だけ減算される遷移が生じ、状態番号Ｎ１８７Ｓが"４"となる。次にクロックＮ１００の立ち下がりエッジＮ１００−２１６のタイミングで、データ入力Ｎ１１３がサンプリングされる。サンプリングされた結果は、論理"１"であるので、直前の状態番号Ｎ１８７Ｓの"４"が"１"だけ加算される遷移が生じ、状態番号Ｎ１８７Ｓが"５"となる。

さらに、その次のクロックＮ１００の立ち上がりエッジＮ１００−２２０のタイミングで、データ入力Ｎ１１２がサンプリングされる。サンプリングされた結果は、論理"１"であるので、直前の状態番号Ｎ１８７Ｓの"５"が"１"だけ加算される遷移が生じ、状態番号Ｎ１８７Ｓが"６"となる。次のクロックＮ１００の立ち下がりエッジＮ１００−２２４のタイミングで、データ入力Ｎ１１３がサンプリングされる。サンプリングされた結果は、論理"０"であるので、直前の状態番号Ｎ１８７Ｓの"６"が"１"だけ減算される遷移が生じ、状態番号Ｎ１８７Ｓが"５"となる。

エンコーダ１０は、以下同様にしてサンプリングと状態遷移とを繰り返すことにより、順序論理回路によるエンコード動作を行う。

２−２．発明の実施の第１の形態の変形例について
次に、この発明の実施の第１の形態の変形例について説明する。この変形例は、上述した実施の第１の形態のエンコーダ１０において、別のシミュレーションモデルを用いた例である。図９は、実施の第１の形態の変形例による別のシミュレーションモデルの概要について示す。この別のシミュレーションモデルの構成要素は、図２を用いて説明したシミュレーションモデルと、構成要素は同一であり、エンコーダ１０も、図５で説明したものと同一の構成とする。図９の別のシミュレーションモデルでは、テストユニット５００において１ビットの擬似乱数が取り出されるデータ出力Ｎ０９０に対し、エンコーダ１０のデータ入力Ｎ１１２およびＮ１１３が共通に接続される。また、データ出力Ｎ０９０は、クロックＮ０８０の正負両エッジで擬似乱数をサンプリングできるタイミングで出力される。

図１０は、この別のシミュレーションモデルの場合におけるエンコーダ１０の動作を、上述のシミュレーションソフトウェアを用いてシミュレートした結果の一例のタイミングチャートである。このタイミングチャートは、上述した図８のタイムチャートと同様に、エンコーダ１０の入力クロックＮ１００の電圧ｖ（ｎ１００）、データ入力Ｎ１１２の電圧ｖ（ｎ１１２）およびデータ入力Ｎ１１３の電圧ｖ（ｎ１１３）と、エンコーダ１０の出力であるデータ出力Ｎ１８７〜Ｎ１８９に対応する状態番号Ｎ１８７Ｓと、時間軸との関係をプロットしたものである。状態番号Ｎ１８７Ｓの遷移は、上述した図３の状態遷移図に基づき発生することになる。

図１０において、クロックＮ１００の立ち上がりエッジＮ１００−２１２のタイミングで、データ入力Ｎ１１２がサンプリングされる。サンプリングされた結果は、論理"１"であるので、状態番号Ｎ１８７Ｓの"５"が"１"だけ加算される遷移が生じ、状態番号Ｎ１８７Ｓが"６"となる。次にクロックＮ１００の立ち下がりエッジＮ１００−２１６のタイミングで、データ入力１１２と共通のデータ入力Ｎ１１３がサンプリングされる。サンプリングされた結果は、論理"１"であるので、状態番号Ｎ１８７Ｓの"６"が"１"だけ加算される遷移が生じ、状態番号Ｎ１８７Ｓが"１"となる。

その次のクロックＮ１００の立ち上がりエッジＮ１００−２２０のタイミングで、データ入力Ｎ１１２がサンプリングされる。サンプリングされた結果は、論理"０"であるので、状態番号Ｎ１８７Ｓの"１"が"１"だけ減算される遷移が生じ、状態番号Ｎ１８７Ｓが"６"となる。さらにその次のクロックＮ１００の立ち下がりエッジＮ１００−２２４のタイミングで、データ入力１１３がサンプリングされる。サンプリングされた結果は、論理"０"であるので、状態番号Ｎ１８７Ｓの"６"が"１"だけ減算される遷移が生じ、状態番号Ｎ１８７Ｓが"５"となる。

エンコーダ１０は、以下同様にしてサンプリングと状態遷移とを繰り返すことにより、第１および第２の３安定順序論理回路によるエンコード動作を行う。

この発明の実施の第１の形態および第１の形態の変形例によれば、クロックの正負両エッジによって入力データのサンプリングを行う構成となっているため、論理回路やラッチ回路の最大動作周波数が同じであっても、より高速にデータ伝送を行うことができる。

また、３状態で安定を保つ３ビットラッチ回路を使用する構成となっているため、初期化回路が不要であり、尚かつ、ノイズなどの影響による不正な状態遷移が起こりにくい。

さらに、２系統のデータ入力を独立させる構成となっているため、ラッチのタイミングマージンを大きくすることができる。

３−１．実施の第２の形態について
次に、この発明の実施の第２の形態について説明する。この実施の第２の形態における、図１のエンコーダ６に対応するエンコーダ１１（図１１参照）は、４相のシリアルディジタルデータに対し、位相が９０度ずれた２つのクロックの立ち上がりおよび立ち下がりの両エッジでデータをサンプリングし、３本の伝送路を用いて６種類の状態遷移によってデータを伝送するようにしている。

３−１−１．シミュレーションモデルについて
図１１は、この実施の第２の形態によるエンコーダ１１の動作の検証に用いたシミュレーションモデルの概要について示す。テストユニット５０１は、エンコーダ１１を動作させるための、互いに９０度位相がずれたクロック信号Ｎ０８１およびＮ０８２を発生させると共に、データ信号Ｎ０９６、Ｎ０９７、Ｎ０９８およびＮ０９９を擬似乱数に基づいて発生させる。クロック信号Ｎ０８１およびＮ０８２は、エンコーダ１１のクロック入力Ｎ２００およびＮ２０１にそれぞれ加えられる。データ信号Ｎ０９６、Ｎ０９７、Ｎ０９８およびＮ０９９は、エンコーダ１１のデータ入力Ｎ２１６、Ｎ２１７、Ｎ２１８およびＮ２１９にそれぞれ加えられる。

エンコーダ１１の出力Ｎ３９７、Ｎ３９８およびＮ３９９を、動作説明用の状態番号を生成する状態番号変換回路５１１に入力することで、変換回路の状態番号出力ＮＮ３９７Ｓが得られる。状態番号は、以後の説明で使用する、整数値で"１"〜"６"までの値をとり、１回に"１"ずつ加減算される値である。状態番号は、"６"の状態で"１"が加算されれば"１"となり、"１"の状態から"１"が減算されれば、"６"になる。

図１２は、状態番号変換回路５１１における一例の真理値表を示す。この状態番号変換回路５１１は、上述した実施の第１の形態で説明した、状態番号変換回路５１０と同様の変換を行う。すなわち、状態番号変換回路５１１は、６状態を表す３ビット（ｘ，ｘ，ｘ）が入力されると、入力された６状態を"１"から"６"までの状態番号に変換して出力する。この例では、３ビットが状態（０，０，１）で状態番号"１"、状態（０，１，１）で状態番号"２"、状態（０，１，０）で状態番号"３"、状態（１，１，０）で状態番号"４"、状態（１，０，０）で状態番号"５"、状態（１，０，１）で状態番号"６"とされる。図１２において、状態番号"０"に相当する状態は、状態（０，０，０）であり、状態番号"７"に相当する状態は、状態（１，１，１）であるが、これらの３ビットが全て同値になる状態は、用いられない。

図１３は、この実施の第２の形態における３ビット６状態の入出力の一例の状態遷移図を示す。状態番号Ｎ３９７Ｓは、エンコーダ１１の出力の状態番号を示す。クロックＮ２００の立ち下がり（図１３では「Ｎ２００→０」と表記）で、データ入力Ｎ２１６に基づき、内部状態の状態番号Ｎ３３７Ｓに対する状態遷移の結果が、状態番号Ｎ２７７Ｓに入力される。このとき、データ入力Ｎ２１６が"１"であれば、状態番号Ｎ３３７Ｓ＝"４"から状態番号Ｎ２７７Ｓ＝"５"のように状態番号が増える遷移が発生する。また、データ入力Ｎ２１６が"０"であれば、状態番号Ｎ３３７Ｓ＝"４"から状態番号Ｎ２７７Ｓ＝"３"のように、状態番号が減る遷移が発生する。これらの場合において、結果として得られる状態番号は、奇数である。状態番号の遷移と共に、状態番号Ｎ３３７Ｓを決定する３ビットがエンコード結果として出力される。

次に、クロックＮ２０１の立ち下がり（図１３では「Ｎ２０１→０」と表記）のタイミングで、データ入力Ｎ２１７に基づき、内部状態の状態番号Ｎ２７７Ｓに対する状態遷移の結果が、状態番号Ｎ２９７Ｓに入力される。このとき、データ入力Ｎ２１７が"１"であれば、状態番号Ｎ２７７Ｓ＝"５"から状態番号Ｎ２９７Ｓ＝"６"のように状態番号が増える遷移が発生する。また、データ入力Ｎ２１７が"０"であれば、状態番号Ｎ２７７Ｓ＝"５"から状態番号Ｎ２７７Ｓ＝"４"のように、状態番号が減る遷移が発生する。これらの場合において、結果として得られる状態番号は、偶数である。状態番号の遷移と共に、状態番号Ｎ２７７Ｓを決定する３ビットがエンコード結果として出力される。

次に、クロックＮ２００の立ち上がり（図１３では「Ｎ２００→１」と表記）のタイミングで、データ入力Ｎ２１８に基づき、内部状態の状態番号Ｎ２９７Ｓに対する状態遷移の結果が、状態番号Ｎ３１７Ｓに入力される。このとき、データ入力Ｎ２１８が"１"であれば、状態番号Ｎ２９７Ｓ＝"４"から状態番号Ｎ３１７Ｓ＝"５"のように状態番号が増える遷移が発生する。また、データ入力Ｎ２１８が"０"であれば、状態番号Ｎ２９７Ｓ＝"４"から状態番号Ｎ３１７Ｓ＝"５"のように、状態番号が減る遷移が発生する。これらの場合において、結果として得られる状態番号は、奇数である。状態番号の遷移と共に、状態番号Ｎ２９７Ｓを決定する３ビットがエンコード結果として出力される。

次に、クロックＮ２０１の立ち上がり（図１３では「Ｎ２０１→１」と表記）のタイミングで、データ入力Ｎ２１９に基づき、内部状態の状態番号Ｎ３１７Ｓに対する状態遷移の結果が、状態番号Ｎ３３７Ｓに入力される。このとき、データ入力Ｎ２１９が"１"であれば、状態番号Ｎ３１７Ｓ＝"３"から状態番号Ｎ３３７Ｓ＝"４"のように状態番号が増える遷移が発生する。また、データ入力Ｎ２１９が"０"であれば、状態番号Ｎ３１７Ｓ＝"３"から状態番号Ｎ３３７Ｓ＝"２"のように、状態番号が減る遷移が発生する。これらの場合において、結果として得られる状態番号は、偶数である。状態番号の遷移と共に、状態番号Ｎ３１７Ｓを決定する３ビットがエンコード結果として出力される。

エンコーダ１１では、以上で述べた４種類の状態遷移の繰り返しにより入力データがエンコードされ、出力される。

３−１−２．エンコーダの構成について
図１４は、この実施の第２の形態によるエンコーダ１１の一例の回路を示す。エンコーダ１１は、４ビットのデータ入力Ｎ２１６〜Ｎ２１９と、正負エッジを用いる２ビットのクロックＮ２００およびＮ２０１とを入力し、エンコードを行う。エンコード結果は、３ビットのデータとしてエンコーダ出力Ｎ３９７、Ｎ３９８およびＮ３９９に出力される。

エンコーダ１１は、第１〜第４の３ビット２入力１出力マルチプレクサ、第１〜第４の３ビット３安定ラッチ（３ビットラッチ）、ならびに、第１〜第３の３ビット４入力１出力マルチプレクサにより構成される。

第１の３ビット２入力１出力マルチプレクサは、ＯＲゲートＡ２６１〜Ａ２６６およびＡＮＤゲートＡ２６７〜Ａ２６９により構成される。この第１の３ビット２入力１出力マルチプレクサは、第４の３ビット３安定ラッチの出力と、データ入力Ｎ２１６とに基づいて、次の状態番号を決定する。データ入力Ｎ２１６が"１"のときには、状態番号が"１"増加する状態を出力し、データ入力Ｎ２１６が"０"のときには、状態番号が"１"減少する状態を出力する。第１の３ビット２入力１出力マルチプレクサの出力は、第１の３ビット３安定ラッチに供給される。

第１の３ビット３安定ラッチは、実施の第１の形態で図６の真理値表を用いて既に説明した３ビット３状態ＮＡＮＤ型トランスペアレントラッチと同様の回路であって、ＮＡＮＤゲートＡ２７４、Ａ２７５およびＡ２７６から構成される３安定順序論理回路にＮＡＮＤゲートＡ２７１〜Ａ２７３によるホールド回路が付加されてなる。第１の３ビット３安定ラッチは、クロックＮ２００が"０"且つクロックＮ２０１が"１"のときにイネーブル動作とされ、その他の状態でホールド動作とされる。第１の３ビット３安定ラッチの出力は、反転されて３ビット４入力１出力マルチプレクサに供給される。

これら第１の３ビット２入力１出力マルチプレクサと、第１の３ビット３安定ラッチにより、第１の状態遷移制御部が構成される。

第２の３ビット２入力１出力マルチプレクサは、ＯＲゲートＡ２８１〜Ａ２８６およびＡＮＤゲートＡ２８７〜Ａ２８９により構成される。この第２の３ビット２入力１出力マルチプレクサは、第１の３ビット３安定ラッチの出力と、データ入力Ｎ２１７とに基づいて、次の状態番号を決定する。データ入力Ｎ２１７が"１"のときには、状態番号が"１"増加する状態を出力し、データ入力Ｎ２１７が"０"のときには、状態番号が"１"減少する状態を出力する。第２の３ビット２入力１出力マルチプレクサの出力は、第２の３ビット３安定ラッチに供給される。

第２の３ビット３安定ラッチは、ＮＡＮＤゲートＡ２９４、Ａ２９５およびＡ２９６から構成される３安定順序論理回路にＮＡＮＤゲートＡ２９１〜Ａ２９３によるホールド回路が付加されてなる。第２の３ビット３安定ラッチは、クロックＮ２００が"０"且つクロックＮ２０１が"０"のときにイネーブル動作とされ、その他の状態でホールド動作とされる。

これら第２の３ビット２入力１出力マルチプレクサと、第２の３ビット３安定ラッチにより、第２の状態遷移制御部が構成される。

第３の３ビット２入力１出力マルチプレクサは、ＯＲゲートＡ３０１〜Ａ３０６およびＡＮＤゲートＡ３０７〜Ａ３０９により構成される。この第３の３ビット２入力１出力マルチプレクサは、第２の３ビット３安定ラッチの出力と、データ入力Ｎ２１８とに基づいて、次の状態番号を決定する。データ入力Ｎ２１８が"１"のときには、状態番号が"１"増加する状態を出力し、データ入力Ｎ２１８が"０"のときには、状態番号が"１"減少する状態を出力する。

第３の３ビット３安定ラッチは、ＮＡＮＤゲートＡ３１４、Ａ３１５およびＡ３１６から構成される３安定順序論理回路にＮＡＮＤゲートＡ３１１〜Ａ３１３によるホールド回路が付加されてなる。第３の３ビット３安定ラッチは、クロックＮ２００が"１"且つクロックＮ２０１が"０"のときにイネーブル動作とされ、その他の状態でホールド動作とされる。

これら第３の３ビット２入力１出力マルチプレクサと、第３の３ビット３安定ラッチにより、第３の状態遷移制御部が構成される。

第４の３ビット２入力１出力マルチプレクサは、ＯＲゲートＡ３２１〜Ａ３２６およびＡＮＤゲートＡ３２７〜Ａ３２９により構成される。この第４の３ビット２入力１出力マルチプレクサは、第３の３ビット３安定ラッチの出力と、データ入力Ｎ２１９とに基づいて、次の状態番号を決定する。データ入力Ｎ２１９が"１"のときには、状態番号が"１"増加する状態を出力し、データ入力Ｎ２１８が"０"のときには、状態番号が"１"減少する状態を出力する。

第４の３ビット３安定ラッチは、ＮＡＮＤゲートＡ３３４、Ａ３３５およびＡ３３６から構成される３安定順序論理回路にＮＡＮＤゲートＡ３３１〜Ａ３３３によるホールド回路が付加されてなる。第４の３ビット３安定ラッチは、クロックＮ２００が"１"且つクロックＮ２０１が"１"のときにイネーブル動作とされ、その他の状態でホールド動作とされる。

これら第４の３ビット２入力１出力マルチプレクサと、第４の３ビット３安定ラッチにより、第４の状態遷移制御部が構成される。

出力選択部は、第１〜第３の３ビット４入力１出力マルチプレクサから構成される。第１の３ビット４入力１出力マルチプレクサは、３入力ＮＡＮＤゲートＡ３６５、Ａ３６６、Ａ３６７およびＡ３６８、ならびに、４入力ＮＡＮＤゲートＡ３６９から構成される。第２の３ビット４入力１出力マルチプレクサは、３入力ＮＡＮＤゲートＡ３７５、Ａ３７６、Ａ３７７およびＡ３７８、ならびに、４入力ＮＡＮＤゲートＡ３７９から構成される。第３の３ビット４入力１出力マルチプレクサは、３入力ＮＡＮＤゲートＡ３８５、Ａ３８６、Ａ３８７およびＡ３８８、ならびに、４入力ＮＡＮＤゲートＡ３８９から構成される。第１〜第３の３ビット４入力１出力マルチプレクサは、第１〜第４の３ビット３安定ラッチの出力がそれぞれ供給され、供給された信号の中から、クロックＮ２００およびＮ２０１の組み合わせに応じて１組を選択し、エンコード出力Ｎ３９７、Ｎ３９８およびＮ３９９に出力する。

すなわち、出力選択部では、クロックＮ２００が"０"且つクロックＮ２０１が"０"のときに、第１の３ビット３安定ラッチの出力Ｎ２７７〜Ｎ２７９が選択される。クロックＮ２００が"１"且つクロックＮ２０１が"０"のときに、第２の３ビット３安定ラッチの出力の反転出力Ｎ２９７〜Ｎ２９９が選択される。クロックＮ２００が"１"且つクロックＮ２０１が"１"のときに、第３の３ビット３安定ラッチの出力Ｎ３１７〜Ｎ３１９が選択される。また、クロックＮ２００が"０"且つクロックＮ２０１が"１"のときに、第４の３ビット３安定ラッチの出力の反転出力Ｎ３３７〜Ｎ３３９が選択される。

なお、エンコード出力Ｎ３９７〜Ｎ３９９は、所定の状態番号変換回路により、図１２に一例が示されるような、対応する状態番号Ｎ３９７Ｓに変換される。

３−１−３．エンコーダの動作について
次に、上述のエンコーダ１１の一例の動作について、上述のシミュレーションソフトウェアを用いてシミュレートした一例の結果の、図１５および図１６のタイミングチャートを用いて説明する。タイミングチャートは、エンコーダ１１の入力クロックＮ２００およびＮ２０１の電圧ｖ（ｎ２００）およびｖ（ｎ２０１）、ならびに、データ入力Ｎ２１６、Ｎ２１７、Ｎ２１８およびＮ２１９の電圧ｖ（ｎ２１６）、ｖ（ｎ２１７）、ｖ（ｎ２１８）およびｖ（ｎ２１９）と、時間との関係をプロットしている。そして、これらのプロットに対応して、エンコーダ１１の内部における、３ビットの値で表される状態番号Ｎ２７７Ｓ、Ｎ２９７Ｓ、Ｎ３１７Ｓ、Ｎ３３７Ｓと時間との関係をそれぞれプロットすると共に、エンコーダ１１から出力される３ビットの値で表される状態番号Ｎ３９７Ｓと時間との関係をプロットしたものである。

なお、図１５および図１６は、タイミングチャートとしては同一の内容であって、説明用の符号などが異なっている。

先ず、図１５を用いて、クロックとデータの入力に基づく状態遷移の作用について説明する。クロックＮ２００の立ち下がりＮ２００−２０４のタイミングで、データ入力Ｎ２１６に基づく状態遷移の結果をサンプリングする。この図１５の例では、立ち下がりＮ２００−２０４の直前の状態番号Ｎ３３７Ｓが"２"であり、立ち下がりＮ２００−２０４によりサンプリングされるデータ入力Ｎ２１６の値が"０"なので、図１３の状態遷移を参照し、状態番号が減少する状態遷移が発生する。その結果、立ち下がりＮ２００−２０４によりサンプリングされた状態番号Ｎ２７７Ｓは、"１"となる。

次に生じるクロックＮ２０１の立ち下がりＮ２０１−２０８のタイミングで、データ入力Ｎ２１７に基づく状態遷移の結果をサンプリングする。立ち下がりＮ２０１−２０８の直前の状態番号Ｎ２７７Ｓが"１"であり、データ入力Ｎ２１７の値が"０"なので、状態番号が減少する状態遷移が発生する。その結果、立ち下がりＮ２０１−２０８によりサンプリングされた状態番号Ｎ２９７Ｓは、"６"になる。

さらに、クロックＮ２００の立ち上がりＮ２００−２１２のタイミングで、データ入力Ｎ２１８に基づく状態遷移の結果をサンプリングする。直前の状態番号Ｎ２９７Ｓは"６"であり、データ入力Ｎ２１８の値は"０"なので、状態番号が減少する状態遷移が発生する。その結果、立ち下がりＮ２００−２１２によりサンプリングされた状態番号Ｎ３１７Ｓは、"５"になる。

同様に、次に生じるクロックＮ２０１の立ち上がりＮ２０１−２１６のタイミングで、データ入力２１９に基づく状態遷移の結果をサンプリングする。直前の状態番号Ｎ３１７Ｓは"５"であり、データ入力Ｎ２１９の値は"０"であるので、状態番号が減少する状態遷移が発生する。その結果、立ち上がりＮ２０１−２１６によりサンプリングされた状態番号Ｎ３３７Ｓは、"４"になる。

以上で、上述した第１〜第４の状態遷移制御部の作用が一巡する。これら第１〜第４の状態遷移制御部による状態遷移の結果としてサンプリングされた状態番号は、最短でも、サンプリングのきっかけになったクロックが変化するまでの間は、ホールドされる。

図１５において、一巡後の再度のクロックＮ２００の立ち上がりＮ２００−２２０は、データ入力Ｎ２１６に基づく状態遷移の結果をサンプリングする。直前の状態番号Ｎ３３７Ｓは"４"であり、データ入力Ｎ２１６の値は"１"なので、状態番号が増加する状態遷移が発生する。その結果、立ち上がりＮ２００−２２０によりサンプリングされた状態番号Ｎ２７７Ｓは、"５"となる。以下同様にして、サンプリングと状態遷移の作用の繰り返しによって、順序回路によるエンコード動作が行われる。

次に、図１６のタイミングチャートを用いて、エンコーダ１１における出力選択の作用について説明する。これは、上述した出力選択部を構成する３ビット４入力１出力マルチプレクサによる作用である。

クロックＮ２００が"０"且つクロックＮ２０１が"１"になったとき、内部状態番号Ｎ３３７Ｓに対応する３ビットの内部状態が選択されて出力される。その結果、出力の状態番号Ｎ３９７Ｓは、内部状態番号Ｎ３３７Ｓと同一の値（図１６の例では"２"）になる。

クロックＮ２００が"０"且つクロックＮ２０１が"０"になったとき、内部状態番号Ｎ２７７Ｓに対応する３ビットの内部状態が選択されて出力される。その結果、出力の状態番号Ｎ３９７Ｓは、内部状態番号Ｎ２７７Ｓと同一の値（図１６の例では"２"）になる。

クロックＮ２００が"１"且つクロックＮ２０１が"０"になったとき、内部状態番号Ｎ２９７Ｓに対応する３ビットの内部状態が選択されて出力される。その結果、出力の状態番号Ｎ３９７Ｓは、内部状態番号Ｎ２９７Ｓと同一の値（図１６の例では"２"）になる。

クロックＮ２００が"１"且つクロックＮ２０１が"１"になったとき、内部状態番号Ｎ３１７Ｓに対応する３ビットの内部状態が選択されて出力される。その結果、出力の状態番号Ｎ３９７Ｓは、内部状態番号Ｎ３１７Ｓと同一の値（図１６の例では"２"）になる。

以上の繰り返しにより、４種類の内部状態が３ビット４入力１出力マルチプレクサにより順次選択され、出力の状態番号Ｎ３９７Ｓが表す状態番号に対応する３ビットの組み合わせが出力される。

３−２．実施の第２の形態の変形例について
次に、この実施の第２の形態の変形例について説明する。図１７は、この実施の第２の形態の変形例によるエンコーダ１１の動作の検証に用いたシミュレーションモデルの概要について示す。テストユニット５０２は、エンコーダ１１を動作させるための、互いに９０度位相がずれたクロック信号Ｎ０８１およびＮ０８２を発生させると共に、データ信号Ｎ０９２およびＮ０９３を擬似乱数に基づいて発生させる。このとき、クロックＮ０８２の正負両エッジでＮ０９２が、クロックＮ０８３の正負両エッジでＮ０９３を、サンプリングできるタイミングで疑似乱数の値を出力する。

この実施の第２の形態の変形例では、エンコーダ１１は、４相のデータ入力のうちデータ入力Ｎ２１６とデータ入力Ｎ２１８とを接続して共通の１本の入力とし、テストユニット５０２のデータ信号Ｎ０９２を入力する。同様に、データ入力Ｎ２１７とデータ入力Ｎ２１９とを接続して共通の１本の入力とし、テストユニット５０２のデータ信号Ｎ０９３を入力する。エンコーダ１１は、図１４を用いて説明した実施の第２の形態の構成と同一の回路構成を適用することができる。

この実施の第２の形態の変形例によるエンコーダ１１の一例の動作について、上述のシミュレーションソフトウェアを用いてシミュレートした一例の結果の、図１８および図１９のタイミングチャートを用いて説明する。タイミングチャートは、エンコーダ１１の入力クロックＮ２００およびＮ２０１の電圧ｖ（ｎ２００）およびｖ（ｎ２０１）、ならびに、データ入力Ｎ２１６、Ｎ２１７、Ｎ２１８およびＮ２１９の電圧ｖ（ｎ２１６）、ｖ（ｎ２１７）、ｖ（ｎ２１８）およびｖ（ｎ２１９）と、時間との関係をプロットしている。そして、これらのプロットに対応して、エンコーダ１１の内部における、３ビットの値で表される状態番号Ｎ２７７Ｓ、Ｎ２９７Ｓ、Ｎ３１７Ｓ、Ｎ３３７Ｓと時間との関係をそれぞれプロットすると共に、エンコーダ１１から出力される３ビットの値で表される状態番号Ｎ３９７Ｓと時間との関係をプロットしたものである。

なお、図１８および図１９は、タイミングチャートとしては同一の内容であって、説明用の符号などが異なっている。

先ず、図１８を用いて、エンコーダ１１におけるクロック信号とデータ入力に基づく状態遷移の作用について説明する。なお、この図１８におけるクロック信号とデータ入力に基づく状態遷移の作用は、データ入力が２本ずつ共通であることと、データ入力のクロックとタイミングの関係が異なることを除き、図１５のタイミングチャートを用いて説明した作用と同等である。

クロックＮ２００の立ち下がりＮ２００−２０４のタイミングで、データ入力Ｎ２１６に基づく状態遷移の結果をサンプリングする。この図１８の例では、立ち下がりＮ２００−２０４の直前の状態番号Ｎ３３７Ｓが"２"であり、立ち下がりＮ２００−２０４によりサンプリングされるデータ入力の値が"０"なので、状態番号が減少する状態遷移が発生する。その結果、クロックＮ２００の立ち下がりＮ２００−２０４でサンプリングされた状態番号Ｎ２７７は、"１"となる。

次に生じるクロックＮ２０１の立ち下がりＮ２０１−２０８のタイミングで、データ入力２１７に基づく状態遷移の結果をサンプリングする。立ち下がりＮ２０１−２０８の直前の状態番号Ｎ２７７Ｓが"１"であり、データ入力Ｎ２１７の値が"０"なので、状態番号が減少する状態遷移が発生する。その結果、クロックＮ２０１の立ち下がりＮ２０１−２０８でサンプリングされた状態番号Ｎ２９７Ｓは、"６"になる。

さらに、クロックＮ２００の立ち上がりＮ２００−２１２のタイミングで、データ入力Ｎ２１８に基づく状態線の結果をサンプリングする。立ち上がりＮ２００−２１２の直前の状態番号Ｎ２９７Ｓは"６"であり、データ入力Ｎ２１８の値が"０"なので、状態番号が減少する状態遷移が発生する。その結果、クロックＮ２００の立ち上がりＮ２００−２１２でサンプリングされた状態番号Ｎ３１７Ｓは、"５"となる。

同様に、次に生じるクロックＮ２０１の立ち上がりＮ２０１−２１６のタイミングで、データ入力Ｎ２１９に基づく状態遷移の結果をサンプリングする。立ち上がりＮ２０１−２１６の直前の状態番号Ｎ３１７Ｓが"５"であり、データ入力Ｎ２１９の値が"１"なので、状態番号が増加する状態遷移が発生する。その結果、クロックＮ２０１の立ち上がりＮ２０１−２１６でサンプリングされた状態番号Ｎ２９７Ｓは、"６"となる。

以上で、上述した第１〜第４の状態遷移制御部の作用が一巡する。これら第１〜第４の状態遷移制御部による状態遷移の結果としてサンプリングされた状態番号は、最短でも、サンプリングのきっかけになったクロックが変化するまでの間は、ホールドされる。

図１８において、一巡後の再度のクロックＮ２００の立ち上がりＮ２００−２２０のタイミングで、データ入力Ｎ２１６に基づく状態遷移の結果をサンプリングする。直前の状態番号Ｎ３３７Ｓは"６"であり、データ入力Ｎ２１６の値は"１"なので、状態番号が増加する状態遷移が発生する。その結果、立ち上がりＮ２００−２２０によりサンプリングされた状態番号Ｎ２７７Ｓは、"１"となる。以下同様にして、サンプリングと状態遷移の作用の繰り返しによって、順序回路によるエンコード動作が行われる。

次に、図１９を用いて、エンコーダ１１の出力選択の作用について説明する。これは、上述した図１６と同様に、図１４に示す出力選択部を構成する３ビット４入力１出力マルチプレクサによる作用である。なお、図１９は、タイミングチャートとしては上述の図１８と同一のもので、説明のための符号が異なる。

クロックＮ２００が"０"且つクロックＮ２０１が"１"の場合、内部状態番号Ｎ３３７Ｓに対応する３ビットの内部状態が選択されて出力される。その結果、出力の状態番号Ｎ３９７Ｓは、内部状態番号Ｎ３３７Ｓと同じ値（図１９の例では"２"）になる。

クロックＮ２００が"０"且つクロックＮ２０１が"０"の場合、内部状態番号Ｎ２７７Ｓに対応する３ビットの内部状態が選択されて出力される。その結果、出力の状態番号Ｎ３９７Ｓは、内部状態番号Ｎ２７７Ｓと同じ値（図１９の例では"１"）になる。

クロックＮ２００が"１"且つクロックＮ２０１が"０"の場合、内部状態番号Ｎ２９７Ｓに対応する３ビットの内部状態を選択して出力する。その結果、出力の状態番号Ｎ３９７Ｓは、内部状態番号Ｎ２９７Ｓと同じ値（図１９の例では"６"）になる。

クロックＮ２００が"１"且つクロックＮ２０１が"１"の場合、内部状態番号Ｎ３１７Ｓに対応する３ビットの内部状態を選択して出力する。その結果、出力の状態番号Ｎ３９７Ｓは、内部状態番号Ｎ３１７Ｓと同じ値（図１９の例では"５"）になる。

この発明の実施の第２の形態および第２の形態の変形例によれば、４相クロックを採用していることにより、同一速度の論理回路を使用した場合により、高速が可能となる。また、伝送速度が同一であれば、より低速な論理回路を用いることができるため、消費電力の低減を図ることができると共に、コストも削減できる。

さらに、４相クロックを用いることで、内部で信号をサンプリングするタイミングの前後で信号が変化しない期間を長く取れるため、より広いタイミングマージンを確保することができる。

３−２．発明の実施の第１および第２の形態の補足
なお、実施の第１の形態および第１の形態の変形例、ならびに、実施の第２の形態（および第２の形態の変形例）で説明したエンコーダ１０、１０’および１１は、３ビット２入力１出力マルチプレクサをＡＮＤゲートやＯＲゲートを組み合わせて用いて、実現しているが、これはこの例に限定されない。例えば、３ビット２入力１出力マルチプレクサを、トランスファゲートや３ステートバッファゲート回路を用いて構成してもよい。

また、実施の第１の形態および第１の形態の変形例、ならびに、実施の第２の形態（および第２の形態の変形例）で説明したエンコーダ１０、１０’および１１では、３安定順序論理回路に基づく３ビットラッチを用いているが、これはこの例に限定されない。例えば、通常のトランスペアレントラッチとその反転出力を用いることもできる。この場合には、適切な初期化回路またはブービートラップ回路を付加する必要がある。

また、実施の第１の形態および第１の形態の変形例、ならびに、実施の第２の形態（および第２の形態の変形例）で説明したエンコーダ１０、１０’のエンコーダ出力Ｎ１８７〜Ｎ１８９や、エンコーダ１１のエンコード出力Ｎ３９７〜Ｎ３９９に、本出願人による特許である特許公報第３３６０８６１号に示すような差動ドライバ回路等を接続することによって、３値３差動伝送が可能となる。

図２０は、この特許公報第３３６０８６１号に示される差動ドライバ回路５０の構成を示し、図２１に、この差動ドライバ回路５０による入力と出力の真理値表を示す。差動ドライバ回路５０において、３個の差動ラインドライバ５１Ａ、５１Ｂおよび５１Ｃ、６個の抵抗器５２Ａ、５２Ｂおよび５２Ｃ、ならびに、抵抗器５３Ａ、５３Ｂおよび５３Ｃを有する。各差動ドライバ５１Ａ、５１Ｂおよび５１Ｃのうち１の正のドライバ出力端と、他の１の差動ラインドライバの負のドライバ出力端とがそれぞれ抵抗器を介して出力端に接続される。例えば、差動ラインドライバ５１Ａの正のドライバ出力端は、抵抗器Ｒ５３Ａを介して出力端Ｏｒに接続される。差動ラインドライバ５１Ｂの負のドライバ出力端が抵抗器Ｒ５２Ｂを介して出力端Ｏｒに接続される。出力端Ｏｓおよび出力端Ｏｔについても、同様である。このような構成の差動ドライバ装置５０の入力端Ｏｕ、ＯｖおよびＯｗに対し、図２１の真理値表のドライバ入力が入力されると、出力端Ｏｒ、ＯｓおよびＯｔにドライバ出力のような出力が現れる。

４−１．発明の実施の第３の形態について
次に、この発明の実施の第３の形態について説明する。この実施の第３の形態は、３本の伝送路を用いて伝送された６種類の状態遷移を示す３値３差動論理信号を、２相シリアルディジタル信号にデコードするデコード装置に関する。

図２２は、この実施の第３の形態に適用可能な一例のシステム構成を示す。エンコーダ６０１は、２相のシリアルディジタル信号Ｎ１１２およびＮ１１３を、クロック入力Ｎ１００に基づき、信号Ｎ１８７〜Ｎ１８９による３ビット６状態間の遷移へと変換する。信号Ｎ１８７〜Ｎ１８９は、ドライバ６０３で電圧レベルの変換やシングルエンドから差動信号への変化などが施され、３本の伝送路に送出される。信号Ｎ１８７〜Ｎ１８９は、伝送路を介してレシーバ６０４に受信され、電圧レベルの変換や差動信号からシングルエンドへの変換処理などを施される。そして、３ビット６状態遷移信号として、データ出力Ｎ６９１〜Ｎ６９３から出力され、デコーダ２１のデータ入力Ｎ９０１〜Ｎ９０３に入力される。この実施の第３の形態に関わるデコーダ２１は、入力された３ビット６状態遷移信号に対し、データとクロックとを分離する処理を行う。こうして得られたクロック信号は、クロック出力Ｎ９３０から出力される。また、位相の異なる２相のデータがデータ出力Ｎ９３８およびＮ９３９にそれぞれ出力される。

なお、テストユニット６００は、テスト用の信号を発生するためのもので、エンコーダ６０２を動作させるためのクロックを発生し、クロック出力Ｎ０８９から出力すると共に、擬似乱数に基づき発生させた２相のデータ信号を、データ出力Ｎ０９２〜Ｎ０９３から出力する。

４−１−１．シミュレーションモデルについて
図２３は、この実施の第３の形態によるデコーダ２１の動作の検証に用いたシミュレーションモデルの概要について示す。このシミュレーションモデルは、デコーダ２１の入出力の関係を検証するのが目的であるので、送信側のドライバおよび受信側のレシーバは省略して、エンコーダ６０１とデコーダ２１とを直結した状態でシミュレーションを行う。エンコーダ６０１は、上述した実施の第１および第２の形態で説明したエンコーダ１０および１１を用いてもよいし、２相シリアルディジタルデータを６種類の状態遷移を示す３値３差動論理信号に変換して、３本の伝送路を用いて伝送することができれば、他の構成のエンコーダを用いてもよい。

テストユニット６００は、エンコーダ６０１に入力するためのクロックＮ０８０と、擬似乱数に基づき生成した２相シリアルディジタル信号Ｎ０９２およびＮ０９３を出力する。クロックＮ０８０および２相シリアルディジタル信号Ｎ０９２およびＮ０９３は、エンコーダ６０１に入力される。エンコーダ６０１は、入力された２相シリアルディジタル信号を、クロックに基づき、６種類の状態遷移を示す３値３差動論理信号に変換し、データ出力Ｎ１８７、Ｎ１８８およびＮ１８９として３本の伝送路に対して出力する。

エンコーダ６０１の３本の出力は、デコーダ２１にデータ入力Ｎ９０１、Ｎ９０２およびＮ９０３として入力されると共に、動作説明用の状態番号を生成する状態番号変換回路６０２に入力する。状態番号変換回路６０２は、入力信号に応じた状態番号出力Ｎ９０１Ｓが得られる。状態番号は、以後の説明で使用する、整数値で"１"〜"６"までの値をとり、１回に"１"ずつ加減算される値である。状態番号は、"６"の状態で"１"が加算されれば"１"となり、"１"の状態から"１"が減算されれば、"６"になる。

図２４Ａは、状態番号変換回路６０２における一例の真理値表を示す。このように、状態番号変換回路６０２は、６状態を表す３ビット（ｘ，ｘ，ｘ）が入力されると、入力された６状態を"１"から"６"までの状態番号に変換して出力する。この例では、３ビットが状態（０，０，１）で状態番号"１"、状態（０，１，１）で状態番号"２"、状態（０，１，０）で状態番号"３"、状態（１，１，０）で状態番号"４"、状態（１，０，０）で状態番号"５"、状態（１，０，１）で状態番号"６"とされる。図２４Ａにおいて、状態番号"０"に相当する状態は、状態（０，０，０）であり、状態番号"７"に相当する状態は、状態（１，１，１）であるが、これらの３ビットが全て同値になる状態は、用いられない。

また、図２４Ａは、デコーダ２１の内部状態として現れるホールド出力Ｎ９２４、Ｎ９２２およびＮ９２６を状態番号Ｎ９２２Ｓに変換する際の一例の真理値表が同時に示されている。また、図２４Ｂは、同様にして内部状態Ｎ９２１、Ｎ９２５およびＮ９２３をビット反転して状態番号Ｎ９２１Ｓに変換する論理の一例の真理値表が示されている。

なお、状態番号変換回路６０２などの変換回路や状態番号は、シミュレーション結果の波形表示などにおいて説明のために用いるものであり、デコーダ２１の実際の作用は、状態番号に変換する元の３ビットのデータ入力について行われる。

図２５は、この発明の実施の第３の形態によるデコーダ２１の一例の状態遷移を示す。デコーダ２１は、入力された３ビットから、図２４Ａの真理値表に従い変換した状態番号Ｎ９０１Ｓで表される入力データの、現在の値と変化後の値とに基づいてクロックＮ９８３が毎回反転し、それに伴い、データ出力Ｎ９３８およびＮ９３９が交互に更新される。

４−１−２．デコーダの構成について
図２６は、この実施の第３の形態によるデコーダ２１の一例の回路図を示す。このデコーダ２１は、デコード入力Ｎ９０１、Ｎ９０２およびＮ９０３に２値３ビット６状態遷移の信号を入力し、クロック出力Ｎ９８２およびＮ９８３にクロックと反転クロックとを出力する。また、デコード出力Ｎ９３８およびＮ９３９に、それぞれ位相の異なる出力データを出力する。

デコード入力Ｎ９０１、Ｎ９０２およびＮ９０３は、ゲート回路Ａ９０４〜Ａ９０９からなる入力バッファ回路に供給され、入力信号とその反転信号がそれぞれ生成される。なお、この入力バッファ回路は、デコーダ２１に対して３ビットのエンコード入力と、当該エンコード入力の反転信号が入力される場合には、省略することができる。

第１の組み合わせ論理回路は、ＥＸＯＲゲートＡ９８３およびＡ９８２からなる。これらの回路Ａ９８３およびＡ９８２は、入力された値のうち値"１"の個数が奇数か偶数かを検出する。ＥＸＯＲゲートＡ９８３には、デコード入力Ｎ９０１、Ｎ９０２およびＮ９０３の入力信号がそのまま入力される。一方、ＥＸＯＲゲートＡ９８４には、デコード入力Ｎ９０１、Ｎ９０２およびＮ９０３の反転信号が入力される。

３値３差動論理信号においては、上述の実施の第１および第２の形態で図３および図４、ならびに、図１２および図１３を用いて説明したように、状態番号が"１"ずつ増減し、それに伴い、エンコーダ１０または１１の３本の出力は、"１"または"０"の個数が偶数個、奇数個を交互に繰り返して変化する。そのため、ＥＸＯＲゲートＡ９８３およびＥＸＯＲゲートＡ９８４は、互いに逆位相のクロック出力である、クロック出力Ｎ９８２および反転クロック出力Ｎ９８３をそれぞれ出力する。

第１のデータホールド回路は、ＮＡＮＤゲートＡ９２１、Ａ９２３およびＡ９２５からなる。この第１のデータホールド回路および後述する第２のデータホールド回路は、実施の第１の形態で図６の真理値表を用いて説明した３安定順序論理回路と同等の回路である。第１のデータホールド回路は、データ入力Ｎ９０１〜Ｎ９０３の状態番号が奇数から偶数に変化したときに、変化の直前の状態を反転した信号をホールドする。第１のデータホールド回路の出力と対応する状態番号を図２４Ｂに示す。なお、図２４Ｂでは、第１のデータホールド回路の出力がＮＡＮＤゲートＡ９２１、Ａ９２５およびＡ９２３の順に並べられている。

第２のデータホールド回路は、ＮＡＮＤゲートＡ９２２、Ａ９２４およびＡ９２６からなる。第２のデータホールド回路は、入力データＮ９０１〜Ｎ９０３の状態番号が偶数から奇数に変化したときに、変化の直前の状態の信号をホールドする。第２のデータホールド回路の出力と対応する状態番号を図２２Ａに示す。なお、図２４Ａでは、第２のデータホールド回路の出力がＮＡＮＤゲートＮ９２４、Ｎ９２２およびＮ９２６の順に並べられている。第１のデータホールド回路の出力と第２のホールド回路の出力とは、このように、状態番号に対して互いに反転関係にある。

第２の組み合わせ論理回路は、ＯＲゲートＡ９３１、Ａ９３３およびＡ９３５と、ＮＡＮＤゲートＡ９３７とからなる。ＯＲゲートＡ９３１、Ａ９３３およびＡ９３５は、第１および第２のデータホールド回路の３本ずつの出力のそれぞれが第１および第２のデータホールド回路で対とされて、それぞれ入力される。ＯＲゲートＡ９３１、Ａ９３３およびＡ９３５の出力は、３入力のＮＡＮＤゲートに入力される。この第２の組み合わせ論理回路は、第１および第２のデータホールド回路のうち一方がホールドした直前の状態と、他方が出力する現在の状態とを比較して、状態遷移方向を判定する。

図２７は、この第２の組み合わせ論理回路の一例の真理値表を示す。第２の組み合わせ論理回路は、状態番号が奇数の状態をホールドする第１のデータホールド回路と、状態番号が偶数の状態をホールドする第２のデータホールド回路とを比較し、奇数の状態番号が偶数の状態番号より大きいときに"１"、偶数の状態番号が奇数の状態番号より大きいときに"０"をＮＡＮＤゲートＡ９３７（すなわち第２の組み合わせ論理回路）から出力する。なお、状態番号"６"と"１"との比較においては、状態番号"６"が小さいと判定される。

奇数の状態番号の状態から偶数の状態番号の状態に遷移した場合、ＮＡＮＤゲートＡ９３７の出力が"１"の場合は、状態番号が減少する遷移が判定される。また、ＮＡＮＤゲートＡ９３７の出力が"０"の場合は、状態番号が増加する遷移が判定される。一方、偶数の状態番号の状態から奇数の異の状態番号の状態に遷移した場合、ＮＡＮＤゲートＡ９３７の出力が"１"の場合は、状態番号が増加する遷移が判定される。また、ＮＡＮＤゲートＡ９３７の出力が"０"の場合は、状態番号が減少する遷移が判定される。

第１および第２の出力ラッチ回路は、ラッチ回路Ａ９３８およびＡ９３９によりそれぞれ構成される。これら第１および第２のラッチ回路は、ラッチ入力に第２の組み合わせ論理回路の出力が供給されると共に、第１の組み合わせ論理回路から出力される、互いに逆位相のクロックＮ９８２およびＮ９８３がそれぞれイネーブル信号として入力される。これら第１および第２のラッチ回路は、交互に判定した状態遷移をラッチして、デコード出力Ｎ９３８およびＮ９３９として出力する。クロックの位相によって、第２の組み合わせ論理回路に現れる結果が逆になるので、第２のラッチ回路Ａ９３９は、反転出力Ｎ９３９をデコード出力として用いる。

４−１−３．デコーダの動作について
この実施の第３の形態によるデコーダ２１の一例の動作について、図２８および図２９のタイミングチャートを用いて説明する。図２８および図２９のタイミングチャートは、このデコーダ２１の動作を、上述のシミュレーションソフトウェアを用いてシミュレートした一例の結果を示す。このタイミングチャートは、データ出力信号電圧Ｎ９３８およびＮ９３９、デコーダ２１で再生されるクロック信号Ｎ９８３、ならびに、シミュレーションにおける参照用のエンコーダのデータ入力ｖ（ｎ１１２）およびｖ（ｎ１１３）と、時間との関係をプロットしている。そして、これらのプロットに対応して、デコーダ２１の内部における状態番号Ｎ９２１およびＮ９２２と時間との関係をそれぞれプロットすると共に、デコーダ２１の入力信号を表す状態番号Ｎ９０１と時間との関係をプロットしている。

なお、図２８および図２９は、タイミングチャートとしては同一の内容であって、説明用の符号などが異なっている。

先ず、図２８のタイミングチャートを用いて、デコーダ２１のクロック再生の作用と、データホールドの作用について説明する。クロック再生の作用に関しては、デコード入力Ｎ９０１、Ｎ９０２およびＮ９０３の状態番号が奇数であれば"１"、偶数であれば"０"がクロック出力Ｎ９８３に出力される。すなわち、図２４を参照して、入力信号中の値"１"の個数は、状態番号が偶数のときは２個で、奇数のときは１個である。また、図２５を参照し、状態番号は、偶数および奇数の間で遷移を繰り返すので、ＥＸＯＲゲートＮ９３８の出力によりクロックが再生される。

データホールドの作用は、第１のデータホールド回路と第２のデータホールド回路によってなされ、第１のデータホールド回路は、内部状態Ｎ９２１Ｓとして、状態番号が奇数である最も新しい状態を保持する。また、第２のデータホールド回路は、内部状態Ｎ９２２Ｓとして、状態番号が偶数である最も新しい状態を保持する。

図２８のタイミングチャートにおいて、状態遷移Ｎ９０１Ｓ−２０４では、入力の状態番号Ｎ９０１が"１"から"６"に変化している。その結果、入力の状態番号Ｎ９０１Ｓは、偶数であり、クロックＮ９８３は、"０"レベルとなる。また、最も新しい、偶数の状態番号が"６"となるので、内部状態Ｎ９２２Ｓとして保持される状態番号は、"６"である。

次に、状態遷移Ｎ９０１Ｓ−２０８では、入力の状態番号Ｎ９０１Ｓが"６"から"５"に変化している。その結果、入力の状態番号Ｎ９０１Ｓは、偶数であり、クロックＮ９８３は"１"レベルとなる。また、最も新しい、奇数の状態番号が"５"となったので、内部状態Ｎ９２１Ｓとして保持される状態番号は、"５"となる。

同様に、状態遷移Ｎ９０１Ｓ−２１２では、入力の状態番号Ｎ９０１Ｓが"５"から"４"に変化している。その結果、入力の状態番号Ｎ９０１Ｓは、偶数であり、クロックＮ９８３は、"０"レベルとなる。また、最も新しい、偶数の状態番号が"４"となるので、内部状態Ｎ９２２Ｓとして保持される状態番号は、"４"となる。

さらに、状態遷移Ｎ９０１Ｓ−２１６では、入力の状態番号が４から５に変化している。その結果、入力の状態番号Ｎ９０１Ｓは、奇数であり、クロックＮ９８３は、１レベルとなる。また、最も新しい奇数の状態番号が５となるので、内部状態Ｎ９２１Ｓとして保持される状態番号は、５のまま変化しない。

このようなクロック再生作用と状態番号の保持作用は、入力信号が状態遷移する度に繰り返される。

図２９を用いて、デコーダ２１におけるデータ再生の作用について説明する。クロックＮ９８３の再生については、図２８を用いて既に説明したので、このクロックＮ９８３と、第１および第２のデータホールド回路によりそれぞれ保持されている内部状態Ｎ９２１ＳおよびＮ９２２Ｓに基づいたデコード作用について説明する。

第１および第２のラッチ回路は、クロックＮ９８３の立ち下がりエッジＮ９８３−２０４のタイミングで、第２の組み合わせ論理回路の出力、すなわち内部状態Ｎ９２１ＳとＮ９２２Ｓとの比較結果をサンプリングする。クロックＮ９８３の立ち下がりＮ９８３−２０４によって生じた状態遷移は、状態番号が奇数（"１"）から偶数（"６"）への遷移であり、内部状態Ｎ９２１Ｓが"１"で、内部状態Ｎ９２２Ｓが"６"であるので、遷移によって状態番号が減少したことになる。この結果から、データ出力Ｎ９３８に対して論理値"０"が出力される。

同様に、クロックＮ９８３の立ち上がりＮ９８３−２０８のタイミングで、内部状態Ｎ９２１ＳとＮ９２２Ｓとの比較結果をサンプリングする。クロックＮ９８３の立ち上がりＮ９８３−２０８によって生じた状態遷移は、状態番号が偶数（"６"）ら奇数（"５"）への遷移であり、内部状態Ｎ９２１Ｓが"５"で内部状態Ｎ９２２Ｓが"６"であるので、状態番号が減少する遷移が判定される。この結果から、データ出力Ｎ９３９に対して論理値０が出力される。

さらに同様に、クロックＮ９８３の立ち下がりエッジＮ９８３−２１２のタイミングで、内部状態Ｎ９２１ＳとＮ９２２Ｓとの比較結果をサンプリングする。クロックＮ９８３の立ち下がりＮ９８３−２１２によって生じた状態遷移は、状態番号が奇数（"５"）から偶数（"４"）への遷移であり、内部状態Ｎ９２１Ｓが"５"で内部状態Ｎ９２２Ｓが"４"であるので、状態番号が減少する遷移が判定される。この結果から、データ出力Ｎ９３８に対して論理値"０"が出力される。

同様に、クロックＮ９８３の立ち上がりＮ９８３−２１６のタイミングの、立ち上がり前の状態遷移は、状態番号が偶数"４"から奇数"５"への遷移であり、内部状態Ｎ９２１Ｓが前のタイミングと変わらず"５"で、内部状態Ｎ９２２Ｓが"４"であるので、状態番号が増加する遷移が判定される。この結果から、データ出力Ｎ９３９に対して論理値"１"が出力される。

なお、タイミングチャート上では、クロックＮ９８３の変化と、内部状態Ｎ９２１ＳおよびＮ９２２Ｓの変化とがほぼ同時に生じているように見えるが、実際には、ゲート回路の遅延などによりタイミングが一定の許容範囲内なれば、このデコーダ２１は、動作可能である。

また、シミュレータによるエンコードの結果は、多少のグリッチが見られるものの、エンコーダのデータ入力ｖ（ｎ１１２）およびｖ（ｎ１１３）を遅延した波形と略一致しており、正常に動作していることが確認される。

４−２．発明の実施の第３の形態の変形例について
次に、この発明の実施の第３の形態の変形例について説明する。この実施の第３の形態の変形例は、上述した実施の第３の形態の異なる実装例である。図３０は、この実施の第３の形態の変形例で用いるシミュレーションモデルを示す。デコーダ２１’がこの発明の実施の第３の形態の変形例によるデコーダ装置である。テストユニット６００、エンコーダ６０１および状態番号変換回路６０２や、状態番号変換回路６０２の真理値表は、上述した実施の第３の形態と同一であるため、詳細な説明を省略する。

デコーダ２１’に対して、エンコーダ６０１の３本の出力がデコード入力Ｎ９０１、Ｎ９０２およびＮ９０３として入力される。デコーダ２１’の出力は、デコード出力Ｎ９９６およびＮ９９７に導出される。また、再生されたクロック信号がクロック出力Ｎ９８３に導出され、反転クロックが図示されない反転クロック出力Ｎ９８２に導出される。

４−２−１．デコーダの構成について
図３１は、この発明の実施の第３の形態の変形例によるデコーダ２１’の一例の回路を示す。デコーダ２１’は、上述したように、デコード入力Ｎ９０１、Ｎ９０２およびＮ９０３に２値３ビット６状態遷移の信号を入力し、クロック出力Ｎ９８２およびＮ９８３にクロックと反転クロックとを出力する。また、デコード出力Ｎ９９６およびＮ９９７に、それぞれ位相の異なる出力データを出力する。

デコード入力Ｎ９０１、Ｎ９０２およびＮ９０３は、ゲート回路Ａ９０４〜Ａ９０９からなる入力バッファ回路に供給され、入力信号とその反転信号がそれぞれ生成される。入力バッファ回路から出力された入力信号およびその反転信号は、第１の組み合わせ論理回路のＥＸＯＲゲートＡ９８３およびＡ９８２にそれぞれ入力され、非反転の入力信号および反転入力信号のそれぞれについて、値"１"の数が奇数か偶数かが検出され、ＥＸＯＲゲートＡ９８３およびＥＸＯＲゲートＡ９８４から、互いに逆位相のクロック出力である、クロック出力Ｎ９８２および反転クロック出力Ｎ９８３がそれぞれ出力される。

入力バッファ回路から出力された非反転の入力信号は、ＮＡＮＤゲートＡ９２１、Ａ９２３およびＡ９２５からなる第１のデータホールド回路に入力される。第１のデータホールド回路は、３安定順序論理回路であり、上述した実施の第３の形態と同様に、データ入力Ｎ９０１〜Ｎ９０３の非反転信号による状態番号が奇数から偶数に変化したときに、変化の直前の状態を反転した信号をホールドする。入力バッファから出力された反転入力信号は、ＮＡＮＤゲートＡ９２２、Ａ９２４およびＡ９２６による３安定順序論理回路である第２のデータホールド回路に入力される。第２のデータホールド回路は、データ入力Ｎ９０１〜Ｎ９０３の反転信号による状態番号が偶数から奇数に変化したときに、変化の直前の状態の信号をホールドする。

第１および第２のデータホールド回路の出力は、第１および第２の中間ラッチ回路にそれぞれ供給される。第１の中間ラッチ回路と第２の中間ラッチ回路は、ＥＸＯＲゲートＡ９８２およびＡ９８３から供給されるクロック出力の立ち上がりと立ち下がりとで、交互にホールド動作を繰り返す。

第１のラッチ回路は、３ビットエッジトリガＤフリップフロップであり、ラッチ回路Ａ９４１、Ａ９４３およびＡ９４５によって構成される中間ラッチ回路である。この第１のラッチ回路は、クロックＮ９８２が"１"から"０"に変化したときに、第１のデータホールド回路の出力Ｎ９２１、Ｎ９２３およびＮ９２５（それぞれＮＡＮＤゲートＡ９２１、Ａ９２３およびＡ９２５の出力）をサンプリングする。第１の中間ラッチ回路の出力は、第２の組み合わせ論理回路に供給される。

第２の組み合わせ論理回路は、上述した実施の第３の形態における第２の組み合わせ論理回路と同等の回路であって、ＯＲゲートＡ９４２、Ａ９４４およびＡ９４６、ならびに、ＮＡＮＤゲートＡ９４７からなる。第１の中間ラッチ回路を構成するラッチ回路Ａ９４１、Ａ９４３およびＡ９４５の出力は、それぞれＯＲゲートＡ９４２、Ａ９４４およびＡ９４６の一方の入力端に入力される。ＯＲゲートＡ９４２、Ａ９４４およびＡ９４６の他方の入力端には、第２のデータホールド回路の３本の出力がそれぞれ入力される。第２の組み合わせ論理回路は、第１のラッチ回路の出力と第２のデータホールド回路の出力とを比較して、状態遷移方向を判定し、状態番号が増加すれば"１"、減少すれば"０"を出力する。

第２の組み合わせ論理回路の出力は、第３のラッチ回路Ａ９９６に供給される。第３のラッチ回路Ａ９９６は、出力ラッチ回路であって、１ビットエッジトリガＤフリップフロップであって、ＮＡＮＤゲートＡ９４７の出力をクロックＮ９８３の変化によってサンプリングし、その結果としてデコード出力Ｎ９９６を得る。

第２のラッチ回路は、３ビットエッジトリガＤフリップフロップであり、ラッチ回路Ａ９５２、Ａ９５４およびＡ９５６によって構成される中間ラッチ回路である。この第２のラッチ回路は、クロックＮ９８３が"１"から"０"に変化したときに、第２のデータホールド回路の出力Ｎ９２２、Ｎ９２４およびＮ９２６（それぞれＮＡＮＤゲートＡ９２２、Ａ９２４およびＡ９２６の出力）をサンプリングする。第１の中間ラッチ回路の出力は、第３の組み合わせ論理回路に供給される。

第３の組み合わせ論理回路は、上述した第２の組み合わせ論理回路と同等の回路であって、ＯＲゲートＡ９５１、Ａ９５３およびＡ９５５、ならびに、ＮＡＮＤゲートＡ９５７からなる。第２の中間ラッチ回路を構成するラッチ回路Ａ９５２、Ａ９５４およびＡ９５６の出力は、それぞれＯＲゲートＡ９５３、Ａ９５５およびＡ９５１の一方の入力端に入力される。ＯＲゲートＡ９５３、Ａ９５５およびＡ９５１の他方の入力端には、第１のデータホールド回路の３本の出力がそれぞれ入力される。第３の組み合わせ論理回路は、第２のラッチ回路の出力と第１のデータホールド回路の出力とを比較して、状態遷移方向を判定し、状態番号が増加すれば"１"、減少すれば"０"を出力する。

第３の組み合わせ論理回路の出力は、第４のラッチ回路Ａ９９７に供給される。第４のラッチ回路Ａ９９７は、出力ラッチ回路であって、１ビットエッジトリガＤフリップフロップであって、ＮＡＮＤゲートＡ９５７の出力をクロックＮ９８２の変化によってサンプリングし、その結果としてデコード出力Ｎ９９７を得る。

４−２−２．デコーダの動作について
この実施の第３の形態の変形例によるデコーダ２１’の動作について、図３２のタイミングチャートを用いて説明する。図３２は、このデコーダ２１’の動作を、上述のシミュレーションソフトウェアを用いてシミュレートした一例の結果を示す。このタイミングチャートは、データ出力信号電圧Ｎ９９２およびＮ９９３、デコーダ２１’で再生されるクロック信号Ｎ９８３、ならびに、シミュレーションにおける参照用のエンコーダのクロックｖ（ｎ１００）、データ入力ｖ（ｎ１１２）およびｖ（ｎ１１３）と、時間との関係をプロットしている。そして、これらのプロットに対応して、デコーダ２１の内部における状態番号Ｎ９２１およびＮ９２２と時間との関係をそれぞれプロットすると共に、デコーダ２１の入力信号を表す状態番号Ｎ９０１と時間との関係をプロットしている。

この実施の第３の形態の変形例におけるクロック再生の作用と、データホールドの作用については、図２８を用いて既に説明した実施の第３の形態と同様なので、説明を省略する。ここでは、データ再生の作用に先立って生じる中間ラッチの作用について説明する。

第１の中間ラッチ回路の出力Ｎ９４１Ｓ（ラッチ回路Ａ９４１、Ａ９４３およびＡ９４５の出力Ｎ９４１、Ｎ９４３およびＮ９４５）は、第１のデータホールド回路の出力Ｎ９２１Ｓ（ＮＡＮＤゲートＡ９２１、Ａ９２３およびＡ９２５の出力Ｎ９２１、Ｎ９２３およびＮ９２５）をサンプリングによって半周期遅延させた信号である。また、第２の中間ラッチ回路の出力Ｎ９５２Ｓ（ラッチ回路Ａ９５２、Ａ９５４およびＡ９５６の出力Ｎ９５２、Ｎ９５４およびＮ９５６）は、第２のデータホールド回路の出力Ｎ９２２Ｓ（ＮＡＮＤゲートＡ９２２、Ａ９２４およびＡ９２６の出力Ｎ９２２、Ｎ９２４およびＮ９２６）をサンプリングによって半周期遅延させた信号である。

図３２において、クロックＮ９８３の立ち下がりエッジＮ９８３−２０４のタイミングで、第３の組み合わせ論理回路の出力、すなわち内部状態Ｎ９５２とＮ９２１Ｓとの比較結果をサンプリングする。クロックＮ９８３の立ち下がりＮ９８３−２０４によって生じた状態遷移は、状態番号が"２"から"１"への遷移であるので、状態番号の減少が判定され、データ出力Ｎ９９６に対して論理値"０"が出力される。

クロックＮ９８３の立ち上がりＮ９８３−２０８のタイミングで、第２の組み合わせ論理回路の出力、すなわち内部状態Ｎ９４１ＳとＮ９２２Ｓとの比較結果をサンプリングする。クロックＮ９８３の立ち上がりＮ９８３−２０８によって生じた状態遷移は、状態番号が"６"から"１"への遷移であるので、状態番号の減少が判定され、データ出力Ｎ９９７に対して論理値"０"が出力される。

クロックＮ９８３の立ち下がりエッジＮ９８３−２１２のタイミングで、内部状態Ｎ９５２ＳとＮ９２１Ｓとの比較結果をサンプリングする。クロックＮ９８３の立ち下がりＮ９８３−２１２によって生じた状態遷移は、状態番号が"６"から"５"への遷移であるので、状態番号の減少が判定され、データ出力Ｎ９９６には、論理値"０"が出力される。

クロックＮ９８３の立ち上がりＮ９８３−２１６のタイミングで、内部状態Ｎ９５２ＳとＮ９２１Ｓとの比較結果をサンプリングする。クロックＮ９８３の立ち上がりＮ９８３−２１６によって生じた状態遷移は、状態番号が"５"から"４"への遷移であるので、状態番号の減少が判定され、データ出力Ｎ９９７には、論理値"０"が出力される。

クロックＮ９８３の立ち下がりエッジＮ９８３−２２０のタイミングで、内部状態Ｎ９５２とＮ９２１Ｓとの比較結果をサンプリングする。クロックＮ９８３の立ち下がりＮ９８３−２２０によって生じた状態遷移は、状態番号が"４"から"５"への遷移であるので、状態番号の増加が判定され、データ出力Ｎ９９６には論理値"１"が出力される。

この実施の第３の形態の変形例において、第３および第４のラッチ回路Ａ９９６およびＡ９９７がサンプリングする信号は、クロックの前後の凡そ半周期の間、変化することがない。このため、サンプリングのタイミングマージンが、上述の実施の第３の形態の例に比較して増大している。一方、この実施の第３の形態の変形例の構成では、データの出力タイミングが実施の第３の形態の構成に対して、半周期分だけ、遅延する。

また、図３２において、参照用のエンコーダ入力ｖ（ｎ１１２）とデコーダ出力Ｎ９９６（図３２中ではｖ（ｎ９９６））とを比較すると、上述の実施の第３の形態に比較すると（図２８、図２９参照）、グリッチも少なく、エンコーダに入力された信号がデコーダにおいて略忠実に復元されていることが分かる。参照用のエンコーダ入力ｖ（ｎ１１３）とデコーダ出力ｖ（ｎ９９７）を比較した場合も、同様である。

４−３．発明の実施の第３の形態の他の変形例について
図３３は、この発明の実施の第３の形態の他の変形例によるデコーダ２１”の一例の回路を示す。この実施の第３の形態の他の変形例は、シミュレーションモデルの概要は、上述の実施の第３の形態および第３の形態の変形例と同様である。デコードされた信号は、デコード出力Ｎ９９２およびＮ９９３から取り出される。

また、この実施の第３の形態の他の変形例によるデコーダ２１”は、上述した実施の第３の形態の変形例によるデコーダ２１’におけるエッジトリガＤフリップフロップを、トランスペアレントラッチに置き換えている。すなわち、図３１を参照し、実施の第３の形態の変形例において第１の中間ラッチ回路を形成する、エッジトリガＤフリップフロップによるラッチ回路Ａ９４１、Ａ９４３およびＡ９４５が、トランスペアレントラッチによるラッチ回路Ａ９６１、Ａ９６３およびＡ９６５に置き換えられている。同様に、図３１において第２の中間ラッチ回路を形成する、エッジトリガＤフリップフロップによるラッチ回路Ａ９５２、Ａ９５４およびＡ９５６が、トランスペアレントラッチによるラッチ回路Ａ９７２、Ａ９７４およびＡ９７６に置き換えられている。さらに、図３１において第３および第４のラッチ回路を形成する、エッジトリガＤフリップフロップによるラッチ回路Ａ９９６およびＡ９９７が、それぞれトランスペアレントラッチによるラッチ回路Ａ９９２およびＡ９９３に置き換えられている。デコードされた出力は、これらラッチ回路Ａ９９２およびＡ９９３から取り出される。

なお、図３３に示す構成は、図３１に示した構成と接続関係などが共通なので、構成に関する詳細な説明は、省略する。

この実施の第３の形態の他の変形例では、第１および第２のラッチ回路、ならびに、第３および第４のラッチ回路を構成するラッチ回路を、エッジトリガＤフリップフロップからトランスペアレントラッチに置き換えたので、第１および第２の中間ラッチがデータをホールドする時間が短く、データ出力のタイミングが上述の実施の第３の形態と略同等になる。

図３４は、この実施の第３の形態の他の変形例によるデコーダ２１”の一例の動作について、上述のシミュレーションソフトウェアを用いてシミュレートした一例の結果を示すタイミングチャートである。この図３４のタイミングチャートと、図２８の、上述した実施の第３の形態によるデコーダ２１のタイミングチャートとを比較すると、図３４のデコード出力ｖ（ｎ９９２）およびｖ（ｎ９９３）と、図２８のデコード出力ｖ（ｎ９３８）およびｖ（ｎ９３９）とにおいて、略同様の結果が得られていることが分かる。

この発明の実施の第３の形態、第３の形態の変形例および第３の形態の他の変形例では、デコーダ２１、２１’および２１”を、一般的なディジタル回路のみを用いて構成している。そのため、クロックを再生するための微分回路などが不要となり、デコード可能な伝送速度の範囲が広い。

また、エンコードされたデータを、入力のサンプリングに先立ってデータホールド回路に入力する構成により、サンプリング対象信号の最小反転間隔が延長される。その結果、タイミングマージンが増大し、論理回路やラッチ回路等の動作速度が同じであれば、最大伝送帯域が向上される。一方、最大伝送帯域が同じであれば、より低速に動作する論理回路や論理回路を用いてデコーダを構成することが可能であり、消費電力やコストを低減できる。

さらに、入力データをホールドするデータホールド回路の出力をクロックでラッチする中間ラッチ回路を設けた構成により、内部的なタイミングマージンが増大する。その結果、状態遷移の判定に必要な組み合わせ論理回路の遅延の大小に関わらず、デコード動作を安定的に行うことができる。

さらにまた、３状態で安定を保つ３ビット３安定ラッチ回路を、入力データをホールドするデータホールド回路に用いているため、ノイズ等による不正な状態遷移が起こりにくい。

また、入力データをホールドするデータホールド回路の入出力、組み合わせ論理回路の入出力やラッチ回路の入出力を差動にした構成により、論理回路やラッチ回路の内部的な非対称性によるタイミングマージンの減少を最小限にすることができる。なお、ここでいう内部的な非対称性とは、例えば立ち上がり時間と立ち下がり時間の非対称性や、立ち上がり駆動能力と立ち下がり駆動能力の非対称性などを指す。

４−４．発明の実施の第３の形態の補足
この発明の実施の第３の形態、第３の形態の変形例および第３の形態の他の変形例では、第１および第２のデータホールド回路に、ＮＡＮＤ型データホールド回路を用いたが、これらをＮＯＲ型に置き換えても、入出力の論理を反転すれば、同等の作用を得られる。

また、第１のデータホールド回路は、正論理のエンコード入力をＮＡＮＤ型データホールド回路に接続したものと、負論理のエンコード入力をＮＯＲ型データホールドに接続したものとを組み合わせ、データホールド出力を差動出力としても、同等の作用を得られる。同様に、第２の入力ホールド回路は、負論理のエンコード入力をＮＡＮＤ型データホールド回路に接続しものと、負論理のエンコード入力をＮＯＲ型データホールド回路に接続したものとを組み合わせ、データホールド出力を差動出力としても、同等の作用を得られる。

さらに、第１の組み合わせ論理回路および第２の組み合わせ論理回路を差動入力とし、差動の第１および第２のデータホールド出力をそれぞれ接続しても、同等の作用を得られる。

さらにまた、状態遷移表上の表記で、第１および第２の組み合わせ論理回路は、状態番号が増加する遷移を検出しても、減少する遷移を検出しても、増加する遷移と減少する遷移を両方検出して差動出力としても、何れの場合も、同等の作用を得られる。

また、第１のラッチ回路および第２のラッチ回路として正負両入力を備えるラッチやセンスアンプ等を用い、組み合わせ論理回路の差動出力を接続しても、同等の作用を得られる。

さらに、上述では、第１のラッチ回路ならびに第２のラッチ回路をトランスペアレントラッチを用いて構成したが、この例に限らず、第１および第２のラッチを３状態ラッチ回路を用いて構成しても、同等の作用を得られる。

さらにまた、第３のラッチ回路および第４のラッチ回路を省略し、デコード出力を別のモジュールに入力してそのモジュールでクロックによってサンプリングしても、同等の作用を得られる。また、第３のラッチ回路および第４のラッチ回路を、エッジトリガＤフリップフロップなどに置き換えても、同等の作用を得られる。

また、この実施の第３の形態、第３の形態の変形例および第３の形態の他の変形例によるデコーダのデコーダ入力Ｎ９０１〜Ｎ９０３に、例えば本出願人による特許である特許公報第３３６０８６１号に示すような差動レシーバ回路を接続した構成によって、３値３差動入力が可能となる。

図３５は、この特許公報第３３６０８６１号による差動レシーバ装置７０の構成を示し、この差動レシーバ装置７０による入力と出力の真理値表を図３６に示す。この差動レシーバ装置７０は、３値３差動論理信号が伝送される３本の伝送路にそれぞれ接続された３個の入力端子７０ｒ、７０ｓおよび７０ｔを有し、３本の伝送路のインピーダンス整合をとるために、各入力端子７０ｒ、７０ｓおよび７０ｔ間に３角接続された３個の終端抵抗７２ｒｓ、７２ｓｔおよび７２ｔｒと、終端抵抗７２ｒｓ、７２ｓｔおよび７２ｔｒの各端子電圧を入力とする３個の電圧比較器７１ｕ、７１ｖおよび７１ｗを備える。電圧比較器７１ｕ、７１ｖおよび７１ｗは、例えば差動増幅回路を用いて、正負の入力端にそれぞれ入力された信号の電圧を比較する。そして、差動レシーバ装置７０は、図３６の真理値表の伝送路入力が入力端子７０ｒ、７０ｓおよび７０ｔに入力されると、出力端子Ｏｕ、ＯｖおよびＯｗに、レシーバ出力のような出力が現れる。

さらに、この実施の第３の形態、第３の形態の変形例および第３の形態の他の変形例におけるシミュレーションでは、上述の実施の第１の形態または実施の第１の形態の変形例で説明したエンコーダを用いたが、これはこの例に限られない。すなわち、この実施の第３の形態、第３の形態の変形例および第３の形態の他の変形例によるデコーダは、背景技術で図４９を用いて既に説明したようなエンコーダ装置や、この発明の実施の第２の形態および第２の形態の変形例で説明したような、他のエンコーダ装置の出力を用いて駆動してもよい。

５．発明の実施の第４の形態について
次に、この発明の実施の第４の形態について説明する。この実施の第４の形態は、３本の伝送路を用いて伝送された６種類の状態遷移を示す３値３差動論理信号を、４相シリアルディジタル信号にデコードするデコード装置に関する。

図３７は、この実施の第４の形態に適用可能な一例のシステム構成を示す。エンコーダ６０２は、４相のシリアルディジタル信号Ｎ２１６〜Ｎ２１９を、クロック入力Ｎ２００およびＮ２０１に基づき、信号Ｎ３９７〜Ｎ３９９による３ビット６状態間の遷移へと変換する。信号Ｎ３９７〜Ｎ３９９は、ドライバ６０３で電圧レベルの変換やシングルエンドから差動信号への変化などが施され、３本の伝送路に送出される。信号Ｎ３９７〜Ｎ３９９は、伝送路を介してレシーバ６０４に受信され、電圧レベルの変換や差動信号からシングルエンドへの変換処理などを施される。そして、３ビット６状態遷移信号として、データ出力Ｎ６９１〜Ｎ６９３から出力され、デコーダ２２のデータ入力Ｎ８０１〜Ｎ８０３に入力される。この実施の第４の形態に関わる、図１のデコーダ９に対応するデコーダ２２は、入力された３ビット６状態遷移信号に対し、データとクロックとを分離する処理を行う。こうして得られたクロック信号は、クロック出力Ｎ８８２およびＮ８８３から出力される。また、位相の異なる４相のデータがデータ出力Ｎ８９６〜Ｎ８９９にそれぞれ出力される。

なお、テストユニット６０５は、テスト用の信号を発生するためのもので、エンコーダ６０２を動作させるためのクロックを発生し、クロック出力Ｎ０８１およびＮ０８２からそれぞれ出力すると共に、擬似乱数に基づき発生させた、互いに位相が異なる４相のデータ信号を、データ出力Ｎ０９６〜Ｎ０９９から出力する。

５−１−１．シミュレーションモデルについて
図３８は、この実施の第４の形態によるデコーダ２２の動作の検証に用いたシミュレーションモデルの概要について示す。このシミュレーションモデルは、デコーダ２２の入出力の関係を検証するのが目的であるので、送信側のドライバ６０３および受信側のレシーバ６０４を省略し、エンコーダ６０２とデコーダ２２とを直結した状態でシミュレーションを行う。エンコーダ６０２の出力信号Ｎ３９７〜Ｎ３９９は、デコーダ２２に入力すると共に、分岐させて、動作説明用の状態番号を生成する状態番号変換回路６０６の入力Ｎ８０１〜Ｎ８０３にそれぞれ入力する。状態番号変換回路６０２は、入力信号を状態番号に変換し、状態番号出力Ｎ８０１Ｓを得る。状態番号は、既に説明したように、整数値で"１"〜"６"までの値を取り、１回に"１"ずつ加減算される。また、状態番号は、巡回的な値であって、"６"に"１"が加算されれば"１"となり、"１"から"１"が減算されれば"６"になる。

図３９Ａは、状態番号変換回路６０６における一例の真理値表を示す。状態番号変換回路６０６は、入力された６状態を"１"から"６"までの状態番号に変換して出力する。この例では、３ビットが状態（０，０，１）で状態番号"１"、状態（０，１，１）で状態番号"２"、状態（０，１，０）で状態番号"３"、状態（１，１，０）で状態番号"４"、状態（１，０，０）で状態番号"５"、状態（１，０，１）で状態番号"６"とされる。状態番号"０"および状態番号"７"に相当する状態は、３ビットが全て同値になるため用いられない。

なお、図３９Ａには、デコーダ２２の内部状態として現れる、後述する第１のデータホールド回路によるホールド出力Ｎ８２４、Ｎ８２２およびＮ８２６（図４１参照）を状態番号Ｎ８２２Ｓに変換する際の真理値表が同時に示されている。また、図３９Ｂは、第１のデータホールド回路に対応する第２のデータホールド回路によるホールド出力Ｎ８２１、Ｎ８２５およびＮ８２３をビット反転して状態番号Ｎ８２１Ｓに変換する論理の真理値表が示されている。

なお、状態番号変換回路６０７などの変換回路や状態番号は、シミュレーション結果の波形表示などにおいて説明のために用いるものであり、デコーダ２２の実際の作用は、状態番号に変換する元の３ビットのデータ入力について行われる。

図４０は、この発明の実施の第４の形態によるデコーダ２２の一例の状態遷移を示す。デコーダ２２は、入力された３ビットから、図３９Ａの真理値表に従い変換した状態番号Ｎ８０１Ｓで表される入力データの、現在の値と変化後の値とに基づいて、第１のクロック出力Ｎ８８２と第２のクロック出力Ｎ８８３とが交互に反転し、データ出力Ｎ８９６〜Ｎ８９９が順次更新される。

５−１−２．デコーダの構成について
図４１は、この発明の実施の第４の形態によるデコーダ２２の一例の回路を示す。このデコーダ２２は、デコード入力Ｎ８０１、Ｎ８０２およびＮ８０３に２値３ビット６状態遷移の信号を入力し、クロック出力Ｎ８８２およびＮ８８３に、位相が９０度異なるクロック信号を出力する。また、デコード出力Ｎ８９６〜Ｎ８９９に、それぞれ位相の異なる出力データを出力する。

デコード入力Ｎ８０１、Ｎ８０２およびＮ８０３は、ゲート回路Ａ８０４〜Ａ８０９からなる入力バッファ回路に供給され、入力信号とその反転信号がそれぞれ形成される。なお、この入力バッファ回路は、デコーダ２２に対して３ビットのエンコード入力と、当該エンコードの反転信号が入力される場合には、省略することができる。

デコード入力Ｎ８０１の非反転および反転信号は、トランスペアラッチＡ８１１およびＡ８１４からなる第１の順序論理回路に供給される。トランスペアラッチＡ８１１およびＡ８１４は、２個を一組としてＴフリップフロップを構成しており、各ラッチの出力をそれぞれ利用して、デコード入力Ｎ８０１の立ち上がりのタイミングで反転する出力と、デコード入力Ｎ８０１の立ち下がりのタイミングで反転する出力とを得る。

デコード入力Ｎ８０２の非反転および反転信号は、トランスペアラッチＡ８１５およびＡ８１２からなる第２の順序論理回路に供給される。トランスペアラッチＡ８１５およびＡ８１２は、２個を一組としてＴフリップフロップを構成し、各ラッチの出力をそれぞれ利用して、デコード入力Ｎ８０２の立ち上がりのタイミングで反転する出力と、デコード入力Ｎ８０２の立ち下がりのタイミングで反転する出力とを得る。

同様に、デコード入力Ｎ８０３の非反転および反転信号は、トランスペアラッチＡ８１３およびＡ８１６からなる第３の順序論理回路に供給される。トランスペアラッチＡ８１３およびＡ８１６は、２個を一組としてＴフリップフロップを構成し、各ラッチの出力をそれぞれ利用して、デコード入力Ｎ８０３の立ち上がりのタイミングで反転する出力と、デコード入力Ｎ８０３の立ち下がりのタイミングで反転する出力とを得る。

トランスペアレントラッチＡ８１４、Ａ８１６およびＡ８１２の非反転出力は、ＥＸ−ＮＯＲゲートＡ８３１およびＥＸ−ＯＲゲートＡ８３３からなる第１の組み合わせ論理回路に供給される。また、トランスペアレントラッチＡ８１１、Ａ８１３およびＡ９１５の非反転出力は、ＥＸ−ＮＯＲゲートＡ８３０およびＥＸ−ＯＲゲートＡ８３２からなる第２の組み合わせ論理回路に供給される。

すなわち、第１および第２の組み合わせ論理回路は、デコード入力Ｎ８０１〜Ｎ８０３の何れかの立ち上がりのタイミングで反転する３本の入力を持つＥＸ−ＯＲゲートおよびＥＸ−ＮＯＲゲートと、デコード入力Ｎ８０１〜Ｎ８０３の何れかの立ち下がりのタイミングで反転する３本の入力を持つＥＸ−ＯＲゲートおよびＥＸ−ＮＯＲゲートとにより構成される。第１の組み合わせ論理回路は、第１のクロックＮ８８３を生成する。第２の組み合わせ論理回路は、第１のクロックＮ８８３と位相が９０度異なる第２のクロックＮ８８２を生成する。

第１のデータホールド回路は、ＮＡＮＤゲートＡ８２１、Ａ８２３およびＡ８２５からなる。この第１のデータホールド回路および後述する第２のデータホールド回路は、実施の第１の形態で図６の真理値表を用いて説明した３安定順序回路と同等の回路である。第１のデータホールド回路には、デコード入力Ｎ８０１〜Ｎ８０３の非反転信号が入力され、デコード入力Ｎ８０１〜Ｎ８０３の状態番号が奇数から偶数に変化したときに、変化の直前の状態を反転した信号をホールドする。第１のデータホールド回路の出力と対応する状態番号を図３９Ｂに示す。なお、図３９Ｂでは、第１のデータホールド回路の出力がＮＡＮＤゲートＡ８２１、Ａ８２５およびＡ８２３の順に並べられている。

第２のデータホールド回路は、ＮＡＮＤゲートＡ８２２、Ａ８２４およびＡ８２６からなる。第２のデータホールド回路には、デコード入力Ｎ８０１〜Ｎ８０３の反転信号が入力され、デコード入力Ｎ８０１〜Ｎ８０３の状態番号が偶数から奇数に変化したときに、変化の直前のデータをホールドする。第２のデータホールド回路の出力と対応する状態番号を図３９Ａに示す。なお、図３９Ａでは、第２のデータホールド回路の出力がＮＡＮＤゲートＡ８２４、Ａ８２２およびＡ８２６の順に並べられている。第１のデータホールド回路の出力と第２のホールド回路の出力とは、このように、状態番号に対して互いに反転関係にある。

第１のデータホールド回路の出力は、第１の中間ラッチ回路および第３の中間ラッチ回路、ならびに、第４の組み合わせ論理回路および第６の組み合わせ論理回路に供給される。第２のデータホールド回路の出力は、第２の中間ラッチ回路および第４の中間ラッチ回路、ならびに、第３の組み合わせ論理回路および第５の組み合わせ論理回路に供給される。

第１の中間ラッチ回路は、トランスペアレントラッチＡ８４１、Ａ８４３およびＡ８４５から構成され、ＥＸ−ＮＯＲゲートＡ８３０から出力されるクロックにより、第１のデータホールド回路の出力をサンプリングする。サンプリング出力は、第３の組み合わせ論理回路に供給される。

第３の組み合わせ論理回路は、ＯＲゲートＡ８４２、Ａ８４４およびＡ８４６、ならびに、ＮＡＮＤゲートＡ８４７により構成される。第３の組み合わせ論理回路は、第１の中間ラッチ回路がホールドした直前の状態と、第２のデータホールド回路が出力する現在の状態とを比較して、状態遷移を判定する。第３の組み合わせ論理回路の出力は、フリップフロップ回路Ａ８９７に供給される。

第２の中間ラッチ回路は、トランスペアレントラッチＡ８５２、Ａ８５４およびＡ８５６から構成され、ＥＸ−ＮＯＲゲートＡ８３１から出力されるクロックにより、第２のデータホールド回路の出力をサンプリングする。サンプリング出力は、第４の組み合わせ論理回路に供給される。

第４の組み合わせ論理回路は、ＯＲゲートＡ８５３、Ａ８５５およびＡ８５７、ならびに、ＮＡＮＤゲートＡ８５７により構成される。第４の組み合わせ論理回路は、第２の中間ラッチ回路がホールドした直前の状態と、第１のデータホールド回路が出力する現在の状態とを比較して、状態遷移を判定する。第４の組み合わせ論理回路の出力は、フリップフロップ回路Ａ８９８に供給される。

第３の中間ラッチ回路は、トランスペアレントラッチＡ８６１、Ａ８６３およびＡ８６５から構成され、ＥＸ−ＯＲゲートＡ８３２から出力されるクロックにより、第１のデータホールド回路の出力をサンプリングする。サンプリング出力は、第５の組み合わせ論理回路に供給される。

第５の組み合わせ論理回路は、ＯＲゲートＡ８６２、Ａ８６４およびＡ８６６、ならびに、ＮＡＮＤゲートＡ８６７により構成される。第５の組み合わせ論理回路は、第３の中間ラッチ回路がホールドした直前の状態と、第２のデータホールド回路が出力する現在の状態とを比較して、状態遷移を判定する。第５の組み合わせ論理回路の出力は、フリップフロップ回路Ａ８９９に供給される。

第４の中間ラッチ回路は、トランスペアレントラッチＡ８７２、Ａ８７４およびＡ８７６から構成され、ＥＸ−ＯＲゲートＡ８３３から出力されるクロックにより、第２のデータホールド回路の出力をサンプリングする。サンプリング出力は、第６の組み合わせ論理回路に供給される。

第６の組み合わせ論理回路は、ＯＲゲートＡ８７３、Ａ８７５およびＡ８７７、ならびに、ＮＡＮＤゲートＡ８７７により構成される。第６の組み合わせ論理回路は、第４の中間ラッチ回路がホールドした直前の状態と、第１のデータホールド回路が出力する現在の状態とを比較して、状態遷移を判定する。第６の組み合わせ論理回路の出力は、フリップフロップ回路Ａ８９６に供給される。

フリップフロップ回路Ａ８９６は、第１の出力ラッチ回路を構成し、第６の組み合わせ論理回路が判定した状態遷移の判定結果に基づく論理値を、ＥＸ−ＯＲゲートＡ８３２から出力されるクロックによりラッチして、デコード出力Ｎ８９６として出力する。

フリップフロップ回路Ａ８９７は、第２の出力ラッチ回路を構成し、第３の組み合わせ論理回路が判定した状態遷移の判定結果に基づく論理値を、ＥＸ−ＯＲゲートＡ８３３から出力されるクロックによりラッチして、デコード出力Ｎ８９７として出力する。

フリップフロップ回路Ａ８９８は、第３の出力ラッチ回路を構成し、第４の組み合わせ論理回路が判定した状態遷移の判定結果に基づく論理値を、ＥＸ−ＮＯＲゲートＡ８３０から出力されるクロックによりラッチして、デコード出力Ｎ８９８として出力する。

フリップフロップ回路Ａ８９９は、第４の出力ラッチ回路を構成し、第５の組み合わせ論理回路が判定した状態遷移の判定結果に基づく論理値を、ＥＸ−ＮＯＲゲートＡ８３１から出力されるクロックによりラッチして、デコード出力Ｎ８９９として出力する。

５−１−３．デコーダの動作について
この実施の第４の形態によるデコーダ２２の一例の動作について、図４２および図４３のタイミングチャートを用いて説明する。図４２および図４３のタイミングチャートは、このデコーダ２２の動作を、上述のシミュレーションソフトウェアを用いてシミュレートした一例の結果を示す。このタイミングチャートは、データ出力信号電圧Ｎ８９６〜Ｎ８９９、デコーダ２２で再生されるクロック信号Ｎ８８２およびＮ８８３、ならびに、シミュレーションにおける参照用のエンコーダのデータ入力ｖ（ｎ２００）、ｖ（ｎ２０１）、ｖ（ｎ２１６）およびｖ（ｎ２１７）、ならびに、クロック電圧ｖ（ｎ２００）と、時間との関係をプロットしている。そして、これらのプロットに対応して、デコーダ２２の内部における状態番号Ｎ８２１Ｓ、Ｎ８２２Ｓ、Ｎ８４１Ｓ、Ｎ８５２Ｓ、Ｎ８６１ＳおよびＮ８７２Ｓと時間との関係をそれぞれプロットすると共に、デコーダ２１の入力信号を表す状態番号Ｎ８０１Ｓと時間との関係をプロットしている。

なお、図４２および図４３は、タイミングチャートとしては同一の内容であって、説明用の符号などが異なっている。

先ず、図４２のタイミングチャートを用いて、デコーダ２２のクロック再生の作用と、データホールドの作用について説明する。クロック再生の作用に関しては、デコード入力Ｎ８０１〜Ｎ８０３の状態番号Ｎ８０１Ｓが奇数から偶数に変化する度に、クロック信号Ｎ８８２が反転する。また、デコード入力Ｎ８０１〜Ｎ８０３の状態番号Ｎ８０１Ｓが偶数から奇数に変化する度に、クロック信号Ｎ８８３が反転する。以上の結果から、位相が９０度ずれた２種類のクロック信号が再生される。

データホールドの作用は、第１および第２のデータホールド回路によってなされ、第１のデータホールド回路は、内部状態Ｎ８２１Ｓとして入力信号の状態番号Ｎ８０１Ｓが偶数になったときにその状態をホールドし、再度偶数になるまでその状態を保つ。また、第２のデータホールド回路は、内部状態Ｎ８２２Ｓとして入力信号の状態番号Ｎ８０１Ｓが奇数になったときにその状態をホールドし、再度奇数になるまでその状態を保つ。変化によって現れた状態番号は、４つの内部状態Ｎ８４１Ｓ、Ｎ８５２Ｓ、Ｎ８６１ＳおよびＮ８７２Ｓのうちの一つにコピーされ、コピーされた状態番号は、クロックが少なくとも３回変化する間、同じ状態を保つ。

図４２のタイミングチャートにおいて、状態遷移Ｎ８０１Ｓ−２０４では、入力の状態番号Ｎ８０１Ｓが"３"から"２"へ変化している。その結果、入力の状態番号Ｎ８０１Ｓは、偶数となり、クロック信号Ｎ８８２が反転して"１"レベルとなる。また、最も新しい偶数の状態番号が"２"となるので、内部状態Ｎ８２２Ｓとして保持される状態番号は、"２"である。内部状態Ｎ８２２Ｓの状態番号は、内部状態Ｎ８７２Ｓにコピーされ、内部状態Ｎ８７２Ｓは、クロックが３回変化する間、その状態を保つ。

次に、状態遷移Ｎ８０１Ｓ−２０８では、入力の状態番号Ｎ８０１Ｓが"２"から"１"へ変化している。その結果、入力の状態番号Ｎ８０１Ｓは、奇数となり、クロック信号Ｎ８８３が反転して"１"レベルとなる。また、最も新しい奇数の状態番号が"１"となるので、内部状態Ｎ８２１Ｓとして保持される状態番号は、"２"である。内部状態Ｎ８２１Ｓの状態番号は、内部状態Ｎ８４１Ｓにコピーされ、内部状態Ｎ８４１Ｓは、クロックが３回変化する間、その状態を保つ。

同様に、状態遷移Ｎ８０１Ｓ−２１２では、入力の状態番号Ｎ８０１Ｓが"１"から"６"へ変化している。その結果、入力の状態番号Ｎ８０１Ｓは、偶数となり、クロック信号Ｎ８８２が反転して"０"レベルとなる。また、最も新しい偶数の状態番号が"６"となるので、内部状態Ｎ８２２Ｓとして保持される状態番号は、"６"である。内部状態Ｎ８２２Ｓの状態番号は、内部状態Ｎ８５２Ｓにコピーされ、内部状態Ｎ８５２Ｓは、クロックが３回変化する間、その状態を保つ。

さらに、状態遷移Ｎ８０１Ｓ−２１６では、入力の状態番号Ｎ８０１Ｓが"６"から"５"へ変化している。その結果、入力の状態番号Ｎ８０１Ｓは、奇数となり、クロック信号Ｎ８８３が反転して"０"レベルとなる。また、最も新しい偶数の状態番号が"５"となるので、内部状態Ｎ８２１Ｓとして保持される状態番号は、"５"である。内部状態Ｎ８２１Ｓの状態番号は、内部状態Ｎ８６１Ｓにコピーされ、内部状態Ｎ８６１Ｓは、クロックが３回変化する間、その状態を保つ。

このようなクロック再生作用と、状態番号の保持作用は、入力信号の状態遷移毎に繰り返される。

図４３を用いて、デコーダ２２におけるデータ再生の作用について説明する。クロックＮ８８２およびＮ８８３の再生については、図４２を用いて既に説明したので、このクロックＮ８８２およびＮ８８３と、第１および第２のホールド回路によりそれぞれ保持されている内部状態Ｎ８２１ＳおよびＮ８２２Ｓ、ならびに、第１〜第４の中間ラッチ回路でそれぞれ保持されている内部状態Ｎ８４１Ｓ、Ｎ８５２Ｓ、Ｎ８６１ＳおよびＮ８７２Ｓに基づいたデコード作用について説明する。

クロックＮ８８３の立ち上がりＮ８８３−２０８のタイミングで、２クロック前の内部状態Ｎ８６１Ｓと直前の内部状態Ｎ８２２Ｓとの比較結果がサンプリングされる。すなわち、クロックＮ８８３の立ち上がりＮ８８３−２０８のタイミングで、第４のラッチ回路Ａ８９９により第５の組み合わせ論理回路の出力がラッチされる。内部状態Ｎ８６１Ｓの状態番号が"３"で、内部状態Ｎ８２２Ｓの状態番号が"２"であるので、状態番号が減少する遷移が判定され、データ出力Ｎ８９９に対して論理値"０"が出力される。

次に、クロックＮ８８２の立ち下がりエッジＮ８８２−２１２のタイミングで、２クロック前の内部状態Ｎ８７２Ｓと直前の内部状態Ｎ８２１Ｓとの比較結果がサンプリングされる。すなわち、クロックＮ８８２の立ち下がりエッジＮ８８２−２１２のタイミングで、第１のラッチ回路Ａ８９６により第６の組み合わせ論理回路の出力がラッチされる。内部状態Ｎ８７２Ｓの状態番号が"２"で、内部状態Ｎ８２１Ｓの状態番号が"１"であるので、状態番号が減少する遷移が判定され、データ出力Ｎ８９６に対して論理値"０"が出力される。

同様に、クロックＮ８８３の立ち下がりエッジＮ８８３−２１６のタイミングで、２クロック前の内部状態Ｎ８４１Ｓと直前の内部状態Ｎ８２２Ｓとの比較結果がサンプリングされる。すなわち、クロックＮ８８３の立ち下がりエッジＮ８８３−２１６のタイミングで、第２のラッチ回路により第３の組み合わせ論理回路の出力がラッチされる。内部状態Ｎ８４１Ｓの状態番号が"１"で、内部状態Ｎ８２２Ｓの状態番号が"６"であるので、状態番号が減少する遷移が判定され、データ出力Ｎ８９７に対して論理値"０"が出力される。

さらに、クロックＮ８８２の立ち上がりＮ８８２−２２０のタイミングで、２クロック前の内部状態Ｎ８５２Ｓと直前の内部状態Ｎ８２１Ｓとの比較結果がサンプリングされる。すなわち、クロックＮ８８２の立ち上がりＮ８８２−２２０のタイミングで、第３のラッチ回路により第４の組み合わせ論理回路の出力がラッチされる。内部状態Ｎ８５２Ｓの状態番号が６で、内部状態Ｎ８２２Ｓの状態番号が５であるので、状態番号が減少する遷移が判定され、データ出力Ｎ８９８に対して論理値０が出力される。

同様の作用の繰り返しにより、４本のデータ出力Ｎ８９６、Ｎ８９７、Ｎ８９８およびＮ８９９に対して、デコード結果として得られる論理値が順次、出力される。

図４４は、デコーダ２２の動作のシミュレーション結果をより長い時間範囲で示す一例のタイミングチャートである。なお、図４４では、状態番号の表示は省略されている。ラッチやフリップフロップが初期化されていない初期のサイクル（０ｎｓ〜２５ｎｓ付近）を除き、エンコーダ６０２に対して入力されたデータ入力Ｎ２１６、Ｎ２１７、Ｎ２１８およびＮ２１９が、エンコーダ６０２およびデコーダ２２を通した結果として、それぞれ遅延したデコーダ出力Ｎ８９６、Ｎ８９７、Ｎ８９８およびＮ８９９として現れていることが分かる。

５−２．発明の実施の第４の形態の変形例について
５−２−１．シミュレーションモデルについて
次に、この発明の実施の第４の形態の変形例について説明する。図４５は、この実施の第４の形態の変形例によるデコーダ２２’の動作の検証に用いたシミュレーションモデルの概要について示す。エンコーダ６０２および状態番号変換回路６０６、ならびに、状態番号変換回路６０６の真理値表などは、上述の実施の第４の形態と同一である。テストユニット６０５’は、エンコーダ６０２を動作させるクロック信号をクロック出力Ｎ０８１およびＮ０８２から出力すると共に、疑似乱数に基づき発生させた、互いに位相が異なる２相のデータ信号を、データ出力Ｎ０９２およびＮ０９３から出力する。データ出力Ｎ０９２から出力されたデータ信号は、エンコーダ６０２のエンコード入力Ｎ２１６およびＮ２１８にそれぞれ供給される。データ出力Ｎ０９３から出力されたデータ信号は、エンコーダ６０２のエンコード入力Ｎ２１７およびＮ２１９にそれぞれ入力される。

図４６は、この発明の実施の第４の形態の変形例によるデコーダ２２’の一例の状態遷移を示す。デコーダ２２’は、入力された３ビットから、上述した図３９Ａの真理値表に従い変換した状態番号Ｎ８０１Ｓで表される入力データの、現在の値と変化後の値とに基づいて、第１のクロック出力Ｎ８８２と第２のクロック出力Ｎ８８３とが交互に反転する。また、組み合わせ論理回路による状態遷移の判定結果に基づき、状態Ｎ８４７、Ｎ８５７、Ｎ８６７およびＮ８６８が順次更新される。これらの判定結果は、次のクロックエッジにおいて、デコード出力Ｎ８９３またはＮ８９２を交互に更新する。

５−２−２．デコーダの構成について
図４７は、この発明の実施の第４の形態の変形例によるデコーダ２２’の一例の回路を示す。デコーダ２２’は、デコード入力Ｎ８０１〜Ｎ８０３に２値３ビット６状態遷移の信号を入力し、クロック出力Ｎ８８２およびＮ８８３にクロックと反転クロックとを出力し、デコード出力Ｎ８９２およびＮ８９３に、それぞれ位相の異なる出力データを出力する。

このデコーダ２２’は、図４１に示したデコーダ２２における第１〜第４の出力ラッチ回路（フリップフロップ回路Ａ８９６、Ａ８９７、Ａ８９８およびＡ８９９）がデコーダ２２とは異なる構成とされ、他の部分は、デコーダ２２およびデコーダ２２’で共通である。以下では、共通部分についての説明は、省略する。

トランスペアレントラッチＡ８８０は、第１の出力ラッチ回路を構成し、第６の組み合わせ論理回路が判定した状態遷移の判定結果に基づく論理値を、ＥＸ−ＯＲゲートＡ８３２から出力されるクロックによりラッチする。第１の出力ラッチ回路の出力は、第１の出力選択回路に供給される。

トランスペアレントラッチＡ８８１は、第２の出力ラッチ回路を構成し、第３の組み合わせ論理回路が判定した状態遷移の判定結果に基づく論理値を、ＥＸ−ＯＲゲートＡ８３３から出力されるクロックによりラッチする。第２のラッチ出力回路の出力は、第２の出力選択回路に供給される。

トランスペアレントラッチＡ８８２は、第３の出力ラッチ回路を構成し、第４の組み合わせ論理回路が判定した状態遷移の判定結果に基づく論理値を、ＥＸ−ＮＯＲゲートＡ８３０から出力されるクロックによりラッチする。第３の出力ラッチ回路の出力は、第１の出力選択回路に供給される。

また、トランスペアレントラッチＡ８８３は、第４の出力ラッチ回路を構成し、第５の組み合わせ論理回路が判定した状態遷移の判定結果に基づく論理値を、ＥＸ−ＮＯＲゲートＡ８３１から出力されるクロックによりラッチする。第４のラッチ出力回路の出力は、第２の出力選択回路に供給される。

なお、トランスペアレントラッチＡ８８０〜Ａ８８３は、入力が"０"でデータをホールドするトランスペアレントラッチである。これはこの例に限らず、ネガティブエッジトリガＤフリップフロップを用いても同等の効果を得ることができる。

第１の出力選択回路は、ＡＮＤゲートＡ８８４およびＡ８８６、ならびに、ＯＲゲートＡ８９３から構成される１ビット２入力１出力マルチプレクサである。この第１の出力選択回路は、クロックＮ８８２によって、第１の出力ラッチ回路の出力と、第３の出力ラッチ回路の出力とを交互に切り替えて、デコード出力Ｎ８９３として出力する。

第２の出力選択回路は、ＡＮＤゲートＡ８８５およびＡ８８７、ならびに、ＯＲゲートＡ８９２から構成される１ビット２入力１出力マルチプレクサである。この第２の出力選択回路は、クロックＮ８８３によって、第２の出力ラッチ回路の出力と、第４の出力ラッチ回路の出力とを交互に切り替えて、デコード出力Ｎ８９２として出力する。

５−２−３．デコーダの動作について
この実施の第４の形態の変形例によるデコーダ２２’の一例の動作について、図４８のタイミングチャートを用いて説明する。図４８のタイミングチャートは、このデコーダ２２’の動作を、上述のシミュレーションソフトウェアを用いてシミュレートした一例の結果を示す。このタイミングチャートは、データ出力信号電圧Ｎ８９２およびＮ８９３、デコーダ２２’で再生されるクロック信号Ｎ８８３、ならびに、シミュレーションにおける参照用のエンコーダのデータ入力ｖ（ｎ２１２）およびｖ（ｎ２１３）ならびに、クロック電圧ｖ（ｎ２００）と、時間との関係をプロットしている。そして、これらのプロットに対応して、デコーダ２２’の内部における状態番号Ｎ８２１Ｓ、Ｎ８２２Ｓ、Ｎ８４１Ｓ、Ｎ８５２Ｓ、Ｎ８６１ＳおよびＮ８７２Ｓと時間との関係をそれぞれプロットすると共に、デコーダ２１の入力信号を表す状態番号Ｎ８０１Ｓと時間との関係をプロットしている。

この実施の第４の形態の変形例では、デコーダ２２’において、クロック再生の作用、データホールドの作用、データホールド結果を中間ラッチ回路でクロックが３回変化する間、保持する作用といった各作用は、上述した実施の第４の形態によるデコーダ２２と同一であるので、ここでは説明を省略する。以下では、デコーダ２２と異なる点、すなわち、データ再生の作用、第１〜第４の出力ラッチ回路の作用、第１および第２の出力選択回路の作用について説明する。デコーダ２２’は、第１および第２の出力選択回路の作用により、デコード出力となる論理値が２系統の出力に交互に出力される点が、上述のデコーダ２２と異なる点である。

クロックＮ８８３の立ち上がりＮ８８３−２０８のタイミングで、内部状態Ｎ８６１Ｓと内部状態Ｎ８２２Ｓとの比較結果がサンプリングされる。すなわち、クロックＮ８８３の立ち上がりＮ８８３−２０８のタイミングで、第１の出力ラッチ回路により第６の組み合わせ論理回路の出力がラッチされる。内部状態Ｎ８６１Ｓの状態番号が"３"で、内部状態Ｎ８２２Ｓの状態番号が"２"であるので、状態番号が減少する遷移が判定され、データ出力Ｎ８９２に対して論理値"０"が出力される。

クロックＮ８８２の立ち下がりＮ８８２−２１２のタイミングで、内部状態Ｎ８７２Ｓと内部状態Ｎ８２１Ｓとの比較結果がサンプリングされる。すなわち、クロックＮ８８２の立ち下がりＮ８８２−２１２のタイミングで、第４の出力ラッチ回路により第５の組み合わせ論理回路の出力がラッチされる。内部状態Ｎ８７２Ｓの状態番号が"２"で、内部状態Ｎ８２１Ｓの状態番号が"１"であるので、状態番号が減少する遷移が判定され、データ出力Ｎ８９３に対して論理値"０"が出力される。

クロックＮ８８３の立ち下がりＮ８８３−２１６のタイミングで、内部状態Ｎ８４１Ｓと内部状態Ｎ８２２Ｓとの比較結果がサンプリングされる。すなわち、クロックＮ８８３の立ち下がりＮ８８３−２１６のタイミングで、第２の出力ラッチ回路により第３の組み合わせ論理回路の出力がラッチされる。内部状態Ｎ８４１Ｓの状態番号が"１"で、内部状態Ｎ８２２Ｓの状態番号が"６"であるので、状態番号が減少する遷移が判定され、データ出力Ｎ８９２に対して論理値"０"が出力される。

クロックＮ８８２の立ち上がりＮ８８２−２２０のタイミングで、内部状態Ｎ８５２Ｓと内部状態Ｎ８２１Ｓとの比較結果がサンプリングされる。すなわち、クロックＮ８８２の立ち上がりＮ８８２−２２０のタイミングで、第３の出力ラッチ回路により第４の組み合わせ論理回路の出力がラッチされる。内部状態Ｎ８５２Ｓの状態番号が"６"で、内部状態Ｎ８２１Ｓの状態番号が"５"であるので、状態番号が減少する遷移が判定され、データ出力Ｎ８９３に対して論理値"０"が出力される。

クロックＮ８８３の立ち上がりＮ８８３−２２４のタイミングで、内部状態Ｎ８６１Ｓと内部状態Ｎ８２２Ｓとの比較結果がサンプリングされる。すなわち、クロックＮ８８３の立ち上がりＮ８８３−２２４のタイミングで、第４の出力ラッチ回路により第５の組み合わせ論理回路の出力がラッチされる。内部状態Ｎ８６１Ｓの状態番号が"５"で、内部状態Ｎ８２２Ｓの状態番号が"６"であるので、状態番号が増加する遷移が判定され、データ出力Ｎ８９２に対して論理値"１"が出力される。

同様の状態遷移の判定作用の繰り返しにより、データ出力Ｎ８９２およびＮ８９３に対して、デコード結果として得られる論理値が交互に出力される。

なお、上述した実施の第４の形態および第４の形態の変形例において、第１および第２のデータホールド回路をＮＡＮＤゲートを用いて構成したが、これらをＮＯＲゲートに置き換えることもできる。この場合には、入出力の論理を反転することで、同等の作用を得ることができる。

この発明の実施の第４の形態および第４の形態の変形例では、デコーダ２２および２２’を、一般的なディジタル回路のみを用いて構成している。そのため、クロックを再生するための微分回路などが不要となり、デコード可能な伝送速度の範囲が広い。

また、エンコードされたデータを、入力のサンプリングに先立ってデータホールド回路に入力する構成により、サンプリング対象信号の最小反転間隔が延長される。その結果、タイミングマージンが増大し、論理回路やラッチ回路等の動作速度が同じであれば、最大伝送帯域が向上される。一方、最大伝送帯域が同じであれば、より低速に動作する論理回路や論理回路を用いてデコーダを構成することが可能であり、消費電力やコストを低減できる。

さらに、入力データをホールドするデータホールド回路の出力をクロックでラッチする中間ラッチ回路を設けた構成により、内部的なタイミングマージンが増大する。その結果、状態遷移の判定に必要な組み合わせ論理回路の遅延の大小に関わらず、デコード動作を安定的に行うことができる。

さらにまた、３状態で安定を保つ３ビット３安定ラッチ回路を、入力データをホールドするデータホールド回路に用いているため、ノイズ等による不正な状態遷移が起こりにくい。

また、入力データをホールドするデータホールド回路の入出力、組み合わせ論理回路の入出力やラッチ回路の入出力を差動にした構成により、論理回路やラッチ回路の内部的な非対称性によるタイミングマージンの減少を最小限にすることができる。なお、ここでいう内部的な非対称性とは、例えば立ち上がり時間と立ち下がり時間の非対称性や、立ち上がり駆動能力と立ち下がり駆動能力の非対称性などを指す。

５−３．発明の実施の第４の形態の補足
なお、上述の実施の第４の形態および第４の形態の変形例では、第１および第２のデータホールド回路にＮＡＮＤ型データホールド回路を用いたが、これらをＮＯＲ型に置き換えても、入出力の論理を反転すれば、同等の作用を得られる。

また、第１および第２のデータホールド回路は、正論理のエンコード入力をＮＡＮＤ型データホールド回路に接続したものと、負論理のエンコード入力をＮＯＲ型データホールドに接続したものの組み合わせとして、データホールド出力を差動出力としても、同等の作用を得られる。

さらに、第３〜第６の組み合わせ論理回路を差動入力とし、差動動作とした第１および第２のデータホールド出力をそれぞれ接続しても作用は同じである。

状態遷移表上の表記で、第３〜第６の組み合わせ論理回路は、状態番号が増加する遷移を検出しても、減少する遷移を検出しても、増加する遷移と減少する遷移を両方検出して差動出力としても、何れの場合も、同等の作用を得られる。

また、第１〜第３の順序論理回路や、第１〜第４のラッチ回路として、正負両入力を備えるラッチやセンスアンプなどを用い、組み合わせ論理回路の差動出力を接続しても、同等の作用を得られる。

さらに、第１のラッチ回路および第２のラッチ回路でトランスペアレントラッチを用いたが、これに限らず、例えば第１および第２のラッチ回路として３状態ラッチ回路を用いても、同等の作用を得られる。

さらにまた、第３および第４のラッチ回路を省略し、デコード出力を別のモジュールに入力し、そのモジュールでクロックによってサンプリングしても、同等の作用を得られる。第３および第４のラッチ回路を、エッジトリガＤフリップフロップなどに置き換えても、同等の作用を得られる。

さらに、この実施の第３の形態、第３の形態の変形例および第３の形態の他の変形例によるデコーダのデコーダ入力Ｎ８０１〜Ｎ８０３に、図３５および図３６を用いて既に説明したような差動レシーバ回路を接続した構成によって、３値３差動入力が可能となる。

この発明を適用可能な一例のシステム構成を示すブロック図である。 実施の第１の形態によるエンコーダの動作の検証に用いたシミュレーションモデルの概要について示すブロック図である。 状態番号変換回路における一例の真理値表を示す略線図である。 実施の第１の形態における３ビット６状態の状態遷移図を示す略線図である。 実施の第１の形態によるエンコーダの一例の回路を示す回路図である。 ＮＡＮＤゲートから構成される第１の３安定順序論理回路の真理値表を示す略線図である。 ＮＯＲゲートから構成される第２の３安定順序論理回路の真理値表を示す略線図である。 エンコーダの一例の動作を説明するためのタイミングチャートである。 実施の第１の形態の変形例による別のシミュレーションモデルの概要について示すブロック図である。 実施の第１の形態の変形例による別のシミュレーションモデルの場合におけるエンコーダの一例の動作を説明するためのタイミングチャートである。 実施の第２の形態によるエンコーダの動作の検証に用いたシミュレーションモデルの概要について示すブロック図である。 状態番号変換回路における一例の真理値表を示す略線図である。 実施の第２の形態における３ビット６状態の入出力の一例の状態遷移図である。 実施の第２の形態によるエンコーダの一例の回路を示す回路図である。 実施の第２の形態によるエンコーダの、クロックとデータの入力に基づく状態遷移の作用について説明するための一例のタイミングチャートである。 実施の第２の形態によるエンコーダにおける出力選択の作用について説明するための一例のタイミングチャートである。 実施の第２の形態の変形例によるエンコーダの動作の検証に用いたシミュレーションモデルの概要について示すブロック図である。 実施の第２の形態の変形例によるエンコーダにおけるクロック信号とデータ入力に基づく状態遷移の作用について説明するための一例のタイミングチャートである。 実施の第２の形態の変形例によるエンコーダの出力選択の作用について説明するための一例のタイミングチャートである。 差動ドライバ回路の一例の構成を示す回路図である。 差動ドライバ装置による入力と出力の真理値表を示す略線図である。 実施の第３の形態に適用可能な一例のシステム構成を示すブロック図である。 実施の第３の形態によるデコーダの動作の検証に用いたシミュレーションモデルの概要について示すブロック図である。 状態番号変換回路における一例の真理値表およびデコーダの内部状態として現れるホールド出力を状態番号に変換する際の一例の真理値表を示す略線図である。 実施の第３の形態によるデコーダの一例の状態遷移を示す状態遷移図である。 実施の第３の形態によるデコーダの一例の回路を示す回路図でる。 第２の組み合わせ論理回路の一例の真理値表を示す略線図である。 実施の第３の形態によるデコーダのクロック再生の作用と、データホールドの作用について説明するための一例のタイミングチャートである。 実施の第３の形態によるデコーダにおけるデータ再生の作用について説明するための一例のタイミングチャートである。 実施の第３の形態の変形例で用いるシミュレーションモデルを示すブロック図である。 実施の第３の形態の変形例によるデコーダの一例の回路を示す回路図である。 実施の第３の形態の変形例によるデコーダの動作について説明するための一例のタイミングチャートである。 実施の第３の形態の他の変形例によるデコーダの一例の回路を示す回路図である。 実施の第３の形態の他の変形例によるデコーダの動作を説明するための一例のタイミングチャートである。 差動レシーバ装置の一例の構成を示す回路図である。 差動レシーバ装置による入力と出力の真理値表を示す略線図である。 実施の第４の形態に適用可能な一例のシステム構成を示すブロック図である。 実施の第４の形態によるデコーダの動作の検証に用いたシミュレーションモデルの概要について示すブロック図である。 状態番号変換回路における一例の真理値表を示す略線図である。 実施の第４の形態によるデコーダの一例の状態遷移を示す状態遷移図である。 実施の第４の形態によるデコーダの一例の回路を示す回路図である。 実施の第４の形態によるデコーダのクロック再生の作用と、データホールドの作用について説明するための一例のタイミングチャートである。 実施の第４の形態によるデコーダにおけるデータ再生の作用について説明するための一例のタイミングチャートである。 実施の第４の形態によるデコーダの動作のシミュレーション結果をより長い時間範囲で示す一例のタイミングチャートである。 実施の第４の形態の変形例によるデコーダの動作の検証に用いたシミュレーションモデルの概要について示すブロック図である。 実施の第４の形態の変形例によるデコーダの一例の状態遷移を示す状態遷移図である。 実施の第４の形態の変形例によるデコーダの一例の回路を示す回路図である。 実施の第４の形態の変形例によるデコーダの動作を説明するための一例のタイミングチャートである。 従来技術による変調器の一例の構成を示す回路図である。 従来技術による変調器に用いられる変調論理回路の状態遷移表を示す略線図であるである。 従来技術による変調器に用いられる変調論理回路の状態遷移表を示す略線図であるである。 従来技術による復調器の一例の構成を示す回路図である。 従来技術による復調器の状態遷移表を示す略線図である。 従来技術による復調器の状態遷移表を示す略線図である。

符号の説明

１０，１０’，１１ エンコーダ
２１，２１’，２１”，２２，２２’ デコーダ

Claims (44)

1. 入力されたディジタルデータとクロックとを、３ビット６状態遷移に基づくエンコード出力に変換して出力するエンコード装置において、
   入力クロックの正エッジをきっかけに第１のデータ入力に基づいて状態を遷移させる第１の状態遷移制御手段と、
   上記入力クロックの負エッジをきっかけに第２のデータ入力に基づいて状態を遷移させる第２の状態遷移制御手段と、
   上記第１の状態遷移制御手段の状態と上記第２の状態遷移制御手段の状態とを交互に選択して出力する出力選択手段と
   を備えることを特徴とするエンコード装置。
2. 請求項１に記載のエンコード装置において、
   上記第１の状態遷移制御手段は、上記入力クロックの立ち上がり後に状態をホールドする第１のラッチ回路と、上記入力クロックの立ち下がり後に状態をホールドする第２のラッチ回路の出力と上記第１の入力データとに基づき上記第１のラッチ回路の入力データを決定する第１の組み合わせ倫理回路とを備え、
   上記第２の状態遷移制御手段は、上記第２のラッチ回路と、上記入力データに基づき上記第２のラッチ回路の入力データを決定する第２の組み合わせ論理回路とを備え、
   上記出力選択手段は、上記入力クロックの値に基づき上記第１の状態遷移制御手段の出力と上記第２の状態遷移制御手段の出力とのうち一方を選択し、エンコード出力を生成する第３の組み合わせ論理回路を備える
   ことを特徴とするエンコード装置。
3. 請求項２に記載のエンコード装置において、
   上記第１の組み合わせ論理回路は、第１のデータ入力によって複数の入力が選択される第１の３ビット２対１マルチプレクサからなり、
   上記第１の３ビット２対１マルチプレクサの３ビットの出力と入力との対応関係を、上記第２のラッチ回路がホールド状態へ変化したときの上記第１のデータ入力の値によって異なる状態遷移を行うように決定し、
   上記第２の組み合わせ論理回路は、第２のデータ入力によって複数の入力が選択される第２の３ビット２対１マルチプレクサからなり、
   上記第２の３ビット２対１マルチプレクサの３ビットの出力と入力との対応関係を、上記第１のラッチ回路がホールド状態へ変化したときの上記第２のデータ入力の値によって異なる状態遷移を行うように決定する
   ことを特徴とするエンコード装置。
4. 請求項２に記載のエンコード装置において、
   上記第３の組み合わせ論理回路は、上記入力クロックによって上記第１および第２のデータ入力のうち一方が選択される第３の３ビット２対１マルチプレクサからなり、
   上記第１のラッチ回路の３ビットの出力と、上記第２のラッチ回路の３ビットの出力とのうち、ラッチされている方を上記入力クロックの値によって交互に選択して上記エンコード出力を生成することを特徴とするエンコード装置。
5. 請求項２に記載のエンコード装置において、
   上記第１および第２のラッチ回路は、それぞれ３ビットのトランスペアレントラッチ回路であることを特徴とするエンコード装置。
6. 請求項２に記載のエンコード装置において、
   上記第１および第２のラッチ回路は、それぞれ３安定３ビットラッチ回路であることを特徴とするエンコード装置。
7. 請求項１に記載のエンコード装置において、
   上記第１のデータ入力と上記第２のデータ入力とは、共通に接続された単一のデータ入力であることを特徴とするエンコード装置。
8. 請求項１に記載のエンコード装置において、
   ３値３差動ドライバをさらに備え、上記出力選択部から出力された３ビット出力を上記３値３差動ドライバを介して外部に出力するようにしたことを特徴とするエンコード装置。
9. 入力されたディジタルデータとクロックとを、３ビット６状態遷移に基づくエンコード出力に変換して出力するエンコード装置において、
   入力されるデータに対して位相をずらして加えられる第１の入力クロックの正エッジをきっかけに第１のデータ入力に基づいて内部の状態を遷移させる第１の状態遷移制御手段と、
   上記第１の入力クロックに対して位相が略９０度遅れた第２の入力クロックの正エッジをきっかけに第２のデータ入力に基づいて内部の状態を遷移させる第２の状態遷移制御手段と、
   上記第１の入力クロックの負エッジをきっかけに第３のデータ入力に基づいて内部の状態を遷移させる第３の状態遷移制御手段と、
   上記第２の入力クロックの負エッジをきっかけに第４のデータ入力に基づいて内部の状態を遷移させる第４の状態遷移制御手段と、
   上記第１、第２、第３および第４の状態遷移制御手段の出力を順次交替させてエンコード出力へ出力させる出力選択手段と
   を備えることを特徴とするエンコード装置。
10. 請求項９に記載のエンコード装置において、
    上記第１の状態遷移制御手段は、上記第１の入力クロックの立ち上がり後に状態をホールドする第１のラッチ回路と、上記第２の入力クロックの立ち下がり後に状態をホールドする第４のラッチ回路の出力と上記第１のデータ入力とに基づき上記第１のラッチ回路の入力データを決定する第１の組み合わせ論理回路とを備え、
    上記第２の状態遷移制御手段は、上記第２の入力クロックの立ち上がり後に状態をホールドする第２のラッチ回路と、上記第１のラッチ回路の出力と上記第２のデータ入力に基づき上記第２のラッチ回路の入力データを決定する第２の組み合わせ論理回路とを備え、
    上記第３の状態遷移制御手段は、上記第１の入力クロックの立ち下がり後に状態をホールドする第３のラッチ回路と、上記第２のラッチ回路の出力と上記第３のデータ入力に基づき上記第３のラッチ回路の入力データを決定する第３の組み合わせ論理回路とを備え、
    上記第４の状態遷移制御手段は、上記第４のラッチ回路と、上記第３のラッチ回路の出力と上記第４のデータ入力に基づき上記第４のラッチ回路の入力データを決定する第４の組み合わせ論理回路とを備える
    ことを特徴とするエンコード装置。
11. 請求項１０に記載のエンコード装置において、
    上記第１の組み合わせ論理回路は、上記第１のデータ入力に基づき複数の入力が選択される第１の３ビット２対１マルチプレクサからなり、
    上記第１の３ビット２対１マルチプレクサの３ビットの出力と入力の対応関係を、上記第４のラッチ回路がホールド状態になったときの上記第１のデータ入力の値に基づき異なる状態遷移をするように決定し、
    上記第２の組み合わせ論理回路は、上記第２のデータ入力に基づき複数の入力が選択される第２の３ビット２対１マルチプレクサからなり、
    上記第２の３ビット２対１マルチプレクサの３ビットの出力と入力の対応関係を、上記第１のラッチ回路がホールド状態になったときの上記第２のデータ入力の値に基づき異なる状態遷移をするように決定し、
    上記第３の組み合わせ論理回路は、上記第３のデータ入力に基づき複数の入力が選択される第３の３ビット２対１マルチプレクサからなり、
    上記第３の３ビット２対１マルチプレクサの３ビットの出力と入力の対応関係を、上記第２のラッチ回路がホールド状態になったときの上記第３のデータ入力の値に基づき異なる状態遷移をするように決定し、
    上記第４の組み合わせ論理回路は、上記第４のデータ入力に基づき複数の入力が選択される第４の３ビット２対１マルチプレクサからなり、
    上記第４の３ビット２対１マルチプレクサの３ビットの出力と入力の対応関係を、上記第３のラッチ回路がホールド状態になったときの上記第４のデータ入力の値に基づき異なる状態遷移をするように決定するようにされ、
    上記第１および第２のクロック入力の値の組み合わせに基づき上記第１、第２、第３および第４のデータ入力のうち１が選択される、３ビット４対１マルチプレクサからなる第５の組み合わせ論理回路をさらに備え、
    上記第５の組み合わせ論理回路は、上記第１、第２、第３および第４のラッチ回路それぞれの３ビット出力のうち１を上記第１および第２のクロックの値の組み合わせに応じて交互に選択してエンコード出力として出力する
    ことを特徴とするエンコード装置。
12. 請求項１０に記載のエンコード装置において、
    上記第１、第２、第３および第４のラッチ回路は、それぞれ３ビットトランスペアレントラッチ回路であることを特徴とするエンコード装置。
13. 請求項１０に記載のエンコード装置において、
    上記第１、第２、第３および第４のラッチ回路は、それぞれ３安定３ビットラッチ回路であることを特徴とするエンコード装置。
14. 請求項９に記載のエンコード装置において、
    上記第１のデータ入力と上記第３のデータ入力とが共通に接続された第１の単一のデータ入力とされると共に、上記第２のデータ入力と上記第４のデータ入力とが供給に接続された第２の単一のデータ入力とされ、
    上記第１の単一のデータ入力は、上記第１のクロック入力の正負両エッジでサンプリングされると共に、上記第２の単一のデータ入力は、上記第２のクロック入力の正負両エッジでサンプリングされ、
    上記単一の第１のデータ入力のサンプリングと、上記単一の第２のデータ入力のサンプリングとは、互いに位相の異なる上記第１と第２のクロック入力により交互になされるようにしたことを特徴とするエンコード装置。
15. 請求項９に記載のエンコーダ装置において、
    ３値３差動ドライバをさらに備え、上記エンコード出力の３ビット出力を上記３値３差動ドライバを介して外部に出力するようにしたことを特徴とするエンコーダ装置。
16. ３ビットで表される６種類の状態のうち１ビットの変化による状態遷移に基づきデータとクロックとがエンコードされ、３本の伝送路を用いて伝送された信号から、データとクロックとを分離して再生するデコーダ装置において、
    ３ビットで表される６種類の状態のうち１ビットの変化による状態遷移に基づきデータとクロックとがエンコードされた３ビットの入力データの１回の状態遷移毎に状態を反転させて再生クロックを出力するクロック再生手段と、
    上記入力データの１回以上の状態遷移毎に遷移の直前の状態を保持するデータホールド手段と、
    上記データホールド手段によって保持された過去の状態を用いて複数の状態を比較し、比較結果に基づき上記入力データの状態遷移を判定する遷移判定手段と、
    上記遷移判定手段の判定結果に基づき、２回の状態遷移毎に更新される第１および第２のデータ出力を交互に出力するデコード出力手段と
    を備えることを特徴とするデコード装置。
17. 請求項１６に記載のデコード装置において、
    上記クロック再生手段は、３ビットからなる上記入力データのうち値が１であるビットが奇数の状態で上記再生クロックに１を出力し、偶数の状態で上記再生クロックに０を出力するようにした第１の組み合わせ論理回路からなることを特徴とするデコード装置。
18. 請求項１６に記載のデコード装置において、
    上記データホールド手段は、
    ３ビットからなる上記入力データのうち値が１であるビットの数が奇数から偶数に変化した場合に、該変化の直前の３ビットの上記入力データの状態を保持する第１のデータホールド回路と、
    ３ビットからなる上記入力データのうち値が１であるビットの数が偶数から奇数に変化した場合に、該変化の直前の３ビットの上記入力データの状態を保持する第２のデータホールド回路と
    からなることを特徴とするデコード装置。
19. 請求項１８に記載のデコード装置において、
    上記遷移判定手段は、
    上記第１のデータホールド回路によって保持された状態と、上記第２のデータホールド回路によって保持された状態とを比較し、上記再生クロックの正負両エッジに伴う状態遷移を判定するようにした第２の組み合わせ論理回路からなることを特徴とするデコード装置。
20. 請求項１９に記載のデコード装置において、
    上記再生クロックの立ち上がりに基づき上記第２の組み合わせ論理回路の出力をサンプリングし、サンプリングされた信号を上記第１のデータ出力として出力する第１の出力ラッチ回路と、
    上記再生クロックの立ち下がりに基づき上記第２の組み合わせ倫理回路の出力をサンプリングし、サンプリング結果を反転した信号を上記第２のデータ出力として出力する第２の出力ラッチ回路と
    をさらに備えることを特徴とするデコード装置。
21. 請求項２０に記載のデコード装置において、
    上記クロックの正エッジに基づく上記第１のデータホールド回路の出力の値をホールドする第１の中間ラッチ回路と、
    上記クロックの負エッジに基づく上記第２のデータホールド回路の出力の値をホールドする第２の中間ラッチ回路と
    をさらに備えることを特徴とするデコード装置。
22. 請求項２１に記載のデコード装置において、
    上記第１および第２の中間ラッチ回路は、３ビットトランスペアレントラッチからなることを特徴とするデコード装置。
23. 請求項２１に記載のデコード装置において、
    上記第１および第２の中間ラッチ回路は、３ビットエッジトリガＤフリップフロップからなることを特徴とするデコード装置。
24. 請求項２１に記載のデコード装置において、
    上記第１および第２の中間ラッチ回路は、３ビット３状態ラッチからなることを特徴とするデコード装置。
25. 請求項１６に記載のデコード装置において、
    上記遷移判定手段は、
    上記再生クロックの正エッジに伴う状態遷移の方向を判定する第３の組み合わせ論理回路と、
    上記再生クロックの負エッジに伴う状態遷移の方向を判定する第４の組み合わせ論理回路と、
    上記再生クロックのエッジに基づき上記第３の組み合わせ論理回路の出力をサンプリングする第１の出力ラッチ回路と、
    上記再生クロックのエッジに基づき上記第４の組み合わせ論理回路の出力をサンプリングする第２の出力ラッチ回路と
    からなり、
    上記第１の出力ラッチ回路から上記第１のデコード出力が出力され、上記第２の出力ラッチ回路から上記第２のデコード出力が出力されることを特徴とするデコード装置。
26. 請求項２５に記載のデコード装置において、
    上記第３および第４の組み合わせ論理回路は、それぞれ状態番号が増える状態遷移と状態番号が減る状態遷移とを検出することを特徴とするデコード装置。
27. 請求項２５に記載のデコード装置において、
    上記第１および第２の出力ラッチ回路は、３ビットトランスペアレントラッチからなることを特徴とするデコード装置。
28. 請求項２５に記載のデコード装置において、
    上記第１および第２の出力ラッチ回路は、３ビットエッジトリガＤフリップフロップからなることを特徴とするデコード装置。
29. 請求項１６に記載のデコード装置において、
    上記データホールド手段は、
    ３ビットからなる上記入力データのうち値が１であるビットの数が奇数から偶数に変化した場合に、該変化の直前の３ビットの上記入力データを反転した値を保持する第３のデータホールド回路と、
    ３ビットからなる上記入力データのうち値が１であるビットの数が偶数から奇数に変化した場合に、該変化の直前の３ビットの上記入力データを反転した値を保持する第４のデータホールド回路と
    からなることを特徴とするデコード装置。
30. 請求項１６に記載のデコード装置において、
    ３値３差動レシーバをさらに備え、上記３ビットの入力データは、上記３値３差動レシーバを介して入力されることを特徴とするデコード装置。
31. ３ビットで表される６種類の状態のうち１ビットの変化による状態遷移に基づきデータとクロックとがエンコードされ、３本の伝送路を用いて伝送された信号からデータとクロックとを分離して再生するデコーダ装置において、
    ３ビットで表される６種類の状態のうち１ビットの変化による状態遷移に基づきデータとクロックとがエンコードされた３ビットの入力データの２回の状態遷移毎に、相互に１回ずつずれて値が反転する第１の再生クロックと第２の再生クロックとを出力するクロック再生手段と、
    上記入力データの１回以上の状態遷移毎に遷移の直前の状態を保持するデータホールド手段と、
    上記データホールド手段によって保持された過去の状態を用いて複数の状態を比較し、比較結果に基づき上記入力データの状態遷移を判定する遷移判定手段と
    を備え、
    上記遷移判定手段の判定結果に基づき、上記第１の再生クロックおよび上記第２の再生クロックそれぞれでサンプリング可能な複数のデコード出力を出力するようにしたことを特徴とするデコード装置。
32. 請求項３１に記載のデコード装置において、
    上記クロック再生手段は、
    上記３ビットの入力データのうち第１のビットの入力データの立ち上がりのタイミングで反転する第１の出力と、該第１のビットの入力データの立ち下がりのタイミングで反転する第２の出力とを得る第１の順序論理回路と、
    上記３ビットの入力データのうち第２のビットの入力データの立ち上がりのタイミングで反転する第３の出力と、該第２のビットの入力データの立ち下がりのタイミングで反転する第４の出力とを得る第２の順序論理回路と、
    上記３ビットの入力データのうち第３のビットの入力データの立ち上がりのタイミングで反転する第５の出力と、該第３のビットの入力データの立ち下がりのタイミングで反転する第６の出力とを得る第３の順序論理回路と、
    上記第１、第３および第５の出力のうち１または０の個数に応じて反転する信号を上記第１の再生クロックとして出力する第１の組み合わせ論理回路と、
    上記第２、第４および第６の出力のうち１または０の個数に応じて反転する信号を上記第２の再生クロックとして出力する第２の組み合わせ論理回路と
    からなることを特徴とするデコード装置。
33. 請求項３１に記載のデコード装置において、
    上記データホールド手段は、
    ３ビットからなる上記入力データのうち値が１であるビットの数が奇数から偶数に変化した場合に、該変化の直前の３ビットの上記入力データの状態を保持する上記第１のデータホールド回路と、
    ３ビットからなる上記入力データのうち値が１であるビットの数が偶数から奇数に変化した場合に、該変化の直前の３ビットの上記入力データの状態を保持する第２のデータホールド回路と
    からなることを特徴とするデコード装置。
34. 請求項３３に記載のデコード装置において、
    上記第１の再生クロックの立ち下がりエッジのタイミングで上記第１のデータホールド回路の出力の値をホールドする第１の中間ラッチ回路と、
    上記第２の再生クロックの立ち下がりエッジのタイミングで上記第２のデータホールド回路の出力の値をホールドする第２の中間ラッチ回路と、
    上記第１の再生クロックの立ち上がりエッジのタイミングで上記第１のデータホールド回路の出力の値をホールドする第３の中間ラッチ回路と、
    上記第２の再生クロックの立ち上がりエッジのタイミングで上記第２のデータホールド回路の出力の値をホールドする第４の中間ラッチ回路と
    をさらに備えることを特徴とするデコード装置。
35. 請求項３４に記載のデコード装置において、
    上記遷移判定手段は、
    上記第１の中間ラッチ回路がホールドした状態と、上記第２のデータホールド回路によってホールドされた状態との比較に基づき状態遷移を判定する第３の組み合わせ論理回路と、
    上記第２の中間ラッチ回路がホールドした状態と、上記第１のデータホールド回路によってホールドされた状態との比較に基づき状態遷移を判定する第４の組み合わせ論理回路と、
    上記第３の中間ラッチ回路がホールドした状態と、上記第２のデータホールド回路によってホールドされた状態との比較に基づき状態遷移を判定する第５の組み合わせ論理回路と、
    上記第４の中間ラッチ回路がホールドした状態と、上記第１のデータホールド回路によってホールドされた状態との比較に基づき状態遷移を判定する第６の組み合わせ論理回路と
    を備えることを特徴とするデコード装置。
36. 請求項３５に記載のデコード装置において、
    上記第３の組み合わせ論理回路から出力された状態遷移の判定結果を上記デコード出力手段の第１のデコード出力とし、
    上記第４の組み合わせ論理回路から出力された状態遷移の判定結果を上記デコード出力手段の第２のデコード出力とし、
    上記第５の組み合わせ論理回路から出力された状態遷移の判定結果を上記デコード出力手段の第３のデコード出力とし、
    上記第６の組み合わせ論理回路から出力された状態遷移の判定結果を上記デコード出力手段の第４のデコード出力とたことを特徴とするデコード装置。
37. 請求項３５に記載のデコード装置において、
    第１および第２の再生クロック、ならびに、立ち上がりエッジおよび立ち下がりエッジのタイミングの、それぞれ異なる組み合わせに基づき上記第３、第４、第５および第６の組み合わせ論理回路の各出力をそれぞれサンプリングする、第１、第２、第３および第４の出力ラッチ回路をさらに備えることを特徴とするデコード装置。
38. 請求項３７に記載のデコード装置において、
    上記第１の出力ラッチ回路の出力を上記デコード出力手段の第１のデコード出力とし、
    上記第２の出力ラッチ回路の出力を上記デコード出力手段の第２のデコード出力とし、
    上記第３の出力ラッチ回路の出力を上記デコード出力手段の第３のデコード出力とし、
    上記第４の出力ラッチ回路の出力を上記デコード出力手段の第４のデコード出力とたことを特徴とするデコード装置。
39. 請求項３７に記載のデコード装置において、
    上記第１の出力ラッチ回路の出力と上記第２の出力ラッチ回路の出力とを交互に選択し、選択された側の出力を第１のデコード出力とする第１の出力選択手段と、
    上記第２の出力ラッチ回路の出力と上記第４の出力ラッチ回路の出力とを交互に選択し、選択された側の出力を第２のデコード出力とする第２の出力選択手段と
    をさらに備えることを特徴とするデコード装置。
40. 請求項３７に記載のデコード装置において、
    上記第３、第４、第５および第６の組み合わせ論理回路は、それぞれ状態番号が増える状態遷移と状態番号が減る状態遷移とを検出し、上記判定結果を差動論理として出力し、
    上記第１、第２、第３および第４の出力ラッチ回路は、サンプリングする入力を差動電圧で入力するようにされ、上記第３、第４、第５および第６の組み合わせ論理回路から上記差動論理で出力された上記判定結果を、直接的に入力するようにしたことを特徴とするデコード装置。
41. 請求項３４に記載のデコード装置において、
    上記第１、第２、第３および第４の中間ラッチ回路は、それぞれ３ビットトランスペアレントラッチからなることを特徴とするデコード装置。
42. 請求項３４に記載のデコード装置において、
    上記第１、第２、第３および第４の中間ラッチ回路は、それぞれ３ビットエッジトリガＤフリップフロップからなることを特徴とするデコード装置。
43. 請求項３４に記載のデコード装置において、
    上記第１、第２、第３および第４の中間ラッチ回路は、３ビット３状態ラッチからなることを特徴とするデコード装置。
44. 請求項３１に記載のデコード装置において、
    ３値３差動レシーバをさらに備え、上記３ビットの入力データは、上記３値３差動レシーバを介して入力されることを特徴とするデコード装置。

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