KR950013803B1 - 다중 복호화모드를 가지는 복호화기 - Google Patents

Abstract

내용 없음.

Description

다중 복호화모드를 가지는 복호화기

제 1 도는 본 발명에 따른 복호화기의 회로도.

제 2 도는 제 1 도의 제1-제 6 선택래치회로(38-48)의 상세회로도.

제 3 도 내지 제 6 도는 본 발명에 따른 제 1 도의 각 부분의 동작 파형도.

* 도면의 주요부분에 대한 부호의 설명

38-48 : 제1-제 6 선택래치회로

50 : 리타이밍회로 52 : 위배검출회로

54 : 에러검출회로 56 : 정보복원회로

56 : 위배검출 혼합회로 60 : 에러검출 혼합회로

62 : 데이타 혼합회로.

본 발명은 이진부호(binary code) 전송시스템의 복호화기(decoder)에 관한 것으로, 특히 B3ZS(Bipolar with "3" Zero Substitution), HDB3(High Density Bipolar Codes), AMI(Alternate Mark Inversion) 부호화방식의 이진부호를 복호화하는데 공용할 수 있는 복호화기에 관한 것이다.

일반적으로 B3ZS, HDB3, AMI등의 이진부호화방식들은 이진정보를 전송시 사용되며 전송시스템의 특성에 따라 서로 다르게 사용되고 있다. 통상적으로 B3ZS 부호화방식은 북미방식이라고 불리는 24채널 교환방식을 사용하는 전송시스템에서 사용되고 있고, HDB3 부호화방식은 유럽방식이라 불리는 32채널 교환방식을 사용하는 전송시스템에서 사용되고 있다. AMI 부호화방식은 B3ZS, HDB3 부호화방식에 비해 단순한 방식으로 단말기와 교환기간 데이타를 전송하는데 사용되고 있다. B3ZS, HDB3 부호화방식에 대하여는 본원 출원인과 동일 출원인에 의해 1992년 특허 출원된 제20708호 "듀얼코딩 모드를 갖는 부호기"에 개시되어 있으며, AMI 부호화방식에 대하여는 본원 출원인과 동일 출원인에 의해 1989년 특허 출원된 제5712호 "훅크-오프 이중 통화회로"에 개시되어 있다.

상기 특허출원 제92-20708호 및 89-5712호를 참조하여 B3ZS, HDB3, AMI 부호화 방식을 개략적으로 설명하면 다음과 같다. AMI 부호화방식은 부호화할 이진정보가 논리 "1"일때에만 전송신호의 극성을 바꾸면서 그 극성을 정(positive), 부(negative)로 교대로 바꾸는 방식이다. 상기와 같이 전송신호의 극성을 바꾸게 되는 논리 "1"을 양극성비트(bipolar bit)라 하며 "B"로 나타낸다. B3ZS, HDB3 부호화방식은 부호화할 이진정보의 논리 "0"비트가 특정 비트수 이상 계속될때 데이타의 전송 에러를 방지하기 위해 위배비트(violation bit) "V"를 삽입하는 방식이다. B3ZS 부호화방식은 연속되는 논리 "0"의 비트수가 3개일 경우 "000"을 "00V" 또는 "BOV"로 변환한다. HDB3 부호화방식은 연속되는 논리 "0"의 비트수가 4개일 경우 "0000"을 "000V" 또는 "B00V"로 변환시킨다. 이때 "00V" 또는 "B0V","00V" 또는 "B00V"는 하나의 위배비트 "V"와 다음의 위배비트 "V" 사이에 양극성 비트 "B"의 수가 홀수개가 되도록 선택된다. 실예로서 이진정보에 대하여 각각 B3ZS, HDB3, AMI 부호화방식으로 부호화한 각 부호 데이타들을 보이면 하기 표(1)과 같이 된다.

[표 1]

상기 표(1)에서 ※는 표(1)에 나타내지 않은 이전의 위배비트 "V"로부터 양극성 비트 "B"의 갯수에 따라 논리 "0" 또는 "B"가 된다.

한편 상기와 같은 B3ZS, HDB3, AMI 부호화방식으로 부호화된 이진부호를 복호화하기 위한 복호화기는 각 부호화방식마다 별도의 회로로서 제작 및 사용되고 있으며, 각 부호화방식의 복호화기는 각각 별도의 원칩(one chip) IC(Integrated Circuit)로 생산 및 판매되어 왔다. 즉, B3ZS, HDB3, AMI 부호화방식은 상술한 바와 같이 서로 다른 부호화방식이기 때문에 각 부호화방식마다 복호화기도 서로 다르게 구성하여야만 한다. 이에따라 전송시스템에서 B3ZS, HDB3, AMI 부호화방식중 두가지 이상을 겸용하고자 할 경우 각각 해당 부호화방식에 맞는 복호화기를 별도로 구성하여 사용하여야만 한다. 예를 들면 전송시스템을 B3ZS, HDB3 부호화방식에 공용하고자 할 경우에는 별개로 구성한 B3ZS 복호화기와 HDB3 복호화기를 함께 사용하여야만 한다.

따라서 종래에는 상기한 바와 같이 각 부호화방식마다 별도의 복호화기를 제작하여 사용해야함에 따라 전송시스템에서 B3ZS, HDB3, AMI 부호화방식중 두가지 이상을 겸용하고자 할 경우 복호화기의 회로가 복잡해지고 부품이 많이 소요되는 문제점이 있었다. 또한 종래의 복호화기는 수신되는 이진부호에 에러(error)가 포함되어 있을 경우에도 이를 그대로 복호화하였었다. 이에따라 복호화 에러에 의한 오동작이 발생하는 문제점이 있었다.

따라서 본 발명의 목적은 B3ZS, HDB3, AMI 부호화방식에 의해 부호화된 이진부호를 복호화하는데 공용할 수 있는 다중 복호화모드를 가지는 복호화기를 제공함에 있다.

본 발명의 다른 목적은 이진부호에 포함되어 있는 에러를 검출하여 복호화시 오동작을 방지토록 할 수 있는 다중 복호화모드를 가지는 복호화기를 제공함에 있다.

이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.

제 1 도는 본 발명에 따른 다중 복호화모드를 가지는 복호화기의 일실시예를 보인 회로도이다.

제 1 도는 리타이밍(retiming)회로(50)는 D플립플롭(10,12)으로 구성되어 입력되는 제1, 제 2 이진부호데이타 DIN+, DIN-를 클럭신호 CLK에 의해 리타이밍한다. D플립플롭(10,12)은 제1,제 2 이진부호데이타 DIN+, DIN-를 각각 클럭신호 CLK에 의해 래치하여 출력한다.

위배검출회로(52)는 JK플립플롭(14)과 논리곱게이트(16,18)와 위배검출 혼합회로(58)로 구성되어 리타이밍된 제1, 제 2 이진부호데이타 DINp, DINn을 디코딩하여 위배비트를 검출한다. JK플립플롭(14)은 D플립플롭(10,12)의 출력신호 DINp, DINn를 클럭신호 CLK에 의해 상보적으로 래치하여 비반전출력단자 Q 및 반전출력단자를 통해 각각 제 1 상태신호 Dp, 제 2 상태신호 Dn로서 출력한다. 논리곱게이트(16)는 제 1 상태신호 Dp를 리타이밍된 제 1 이진부호데이타 DINp와 논리곱하는 것에 의해 비교하여 제 1 이진부호데이타 DIN+에 나타나는 위배비트를 검출한다. 논리곱게이트(18)는 제 2 상태신호 Dn을 리타이밍된 제 2 이진부호데이타 DINn과 논리곱하는 것에 의해 비교하여 제 2 이진부호데이타 DIN-에 나타나는 위배비트를 검출한다. 위배검출 혼합회로(58)는 논리합게이트(20)와 D플립플롭(22)으로 구성된다. 논리합게이트(20)는 논리곱게이트(16,18)에서 각각 출력되는 신호 DETp, DETn을 논리합하여 혼합한다. D플립플롭(22)은 논리합게이트(20)의 출력신호를 클럭신호 CLK에 의해 래치하여 검출신호 DET를 출력한다.

에러검출회로(54)는 JK플립플롭(24)과 논리곱게이트(26,28)와 에러검출 혼합회로(60)로 구성되어 위배검출회로(52)에서 검출되는 위배비트를 디코딩하여 제 1 이진부호데이타 DIN+, 제 2 이진부호데이타 DIN-에 포함되어 있는 에러를 검출한다. JK플립플롭(24)은 논리곱게이트(16,18)의 출력신호 DETp, DETn를 클럭신호 CLK에 의해 상보적으로 래치하여 비반전출력단자 Q 및 반전출력단자를 통해 각각 제 1 에러상태신호 Ep, 제 2 에러상태신호 En으로서 출력한다. 논리곱게이트(26)는 제 1 에러상태신호 Ep를 논리곱게이트(16)의 출력신호 DETp와 논리곱함으로써 비교하여 제 1 이진부호데이타 DIN+에 나타나는 에러비트를 검출한다. 논리곱게이트(28)는 제 2 에러상태신호 En을 논리곱게이트(18)의 출력신호 DETn과 논리곱하여 비교함으로써 제 2 이진부호데이타 DIN-에 나타나는 에러비트를 검출한다. 에러검출 혼합회로(60)는 논리합게이트(30)와 D플립플롭(32)으로 구성된다. 논리합게이트(30)는 논리곱게이트(26,28)에서 검출된 에러비트 EDETp, EDETn을 논리합하여 혼합한다. D플립플롭(32)은 논리합게이트(30)의 출력신호를 클럭신호 CLK에 의해 래치하여 검출신호 EDET로서 출력한다.

정보복원회로(56)는 데이타 혼합회로(62)와 제1-제 4 선택래치회로(38-44)로 구성되어 리타이밍된 제1, 제 2 이진부호데이타 DINp, DINn을 혼합한 후 미리 설정된 복호화모드에 대응하는 쉬프트 비트수만큼 쉬프트시키면서 위배검출회로(52)에서 위배비트를 검출하는 것에 응답하여 부호화시에 삽입되었던 비트를 부호화 이전의 상태로 변환하여 이진정보를 복원한다. 데이타 혼합회로(62)는 논리합게이트(34)와 D플립플롭(36)으로 구성된다. 논리합게이트(34)는 D플립플롭(10,12)의 출력신호 DINp, DINn을 논리합하여 혼합한다. D플립플롭 (36) 은 논리합게이트(34)의 출력신호 DSO를 클럭신호 CLK에 의해 래치 출력한다. 제 1 선택래치회로(38)는 D플립플롭(22)의 출력신호 DET의 논리상태에 따라 D플립플롭(36)의 출력 데이타 DS1와 미리 논리 "0"으로 설정된 데이타중 하나를 선택하여 클럭신호 CLK에 의해 래치함으로써 1비트 쉬프트시킨다. 제 2 선택래치회로(40)는 D플립플롭(22)의 출력신호 DET의 논리상태에 따라 제 1 선택래치회로(38)의 출력 데이타 DS2와 미리 논리 "0"으로 설정된 데이타중 하나를 선택하여 클럭신호 CLK에 의해 래치함으로써 1비트 쉬프트시킨다. 제 3 선택래치회로(42)는 D플립플롭(22)의 출력신호 DET의 논리상태에 따라 제 2 선택래치회로(40)의 출력 데이타 DS3와 미리 논리 "0"으로 설정된 데이타중 하나를 선택하여 클럭신호 CLK에 의해 래치함으로써 1비트 쉬프트시킨다. 제 4 선택래치회로(44)는 D플립플롭(22)의 출력신호 DET의 논리상태에 따라 제 3 선택래치신호(42)의 출력 데이타 DS4와 미리 논리 "0"으로 설정된 데이타중 하나를 선택하여 클럭신호 CLK에 의해 래치함으로써 1비트 쉬프트시킨다.

제 5 선택래치회로(46)는 D플립플롭(22,23)의 출력신호 DET, EDET중에서 하나를 모드선택신호 CS에 의해 선택하여 래치함으로써 에러검출신호 Eout으로서 출력한다. 제 6 선택래치회로(48)는 D플립플롭(36)의 출력데이타 DS1과 제 4 선택래치회로(44)의 출력데이타 DS5중에서 하나를 모드선택신호 CS에 의해 선택하여 래치 출력한다.

제 2 도는 제 1 도중 제1~제 6 선택래치회로(38-48)의 상세회로도로서, 선택래치회로(38-48)는 각각 멀티플렉서(202)와 래치회로(204)로 구성된다. 제 2 도에서 단자 DA, DB, SE, CP는 입력단자이고 단자 Q는 출력단자이다. 제 1 도 및 제 2 도에서 서로 동일한 참조부호는 각각 동일한 단자를 나타낸다. 그러므로 제1~제 6 선택래치회로(38-48)는 입력단자 SE에 인가되는 신호의 논리상태에 따라 입력단자 DA, DB중 하나의 입력을 선택하여 입력단자 CP에 입력되는 신호에 의해 래치하여 출력단자 Q를 통해 출력한다. 이하의 설명에서는 입력단자 SE에 논리 "0"의 신호가 인가되면 입력단자 DA의 입력을 선택하고, 입력단자 SE에 논리 "1"의 신호가 인가되면 입력단자 DB의 입력을 선택하는 것으로 가정하여 설명한다.

제 1 도의 복호화기에 입력되는 제1, 제 2 이진부호데이타 DIN+, DIN-는 송신측으로부터 수신되는 양극성 이진부호신호가 정,부 극성에 각각 대응하여 극성정렬된 데이타이고, 클럭신호 CLK는 양극성 이진부호신호로부터 복원된 것이다. 양극성 이진부호신호는 B3ZS, HDB3, AMI 부호화방식 중 어느 한 방식의 이진부호가 양극성신호로 변화되어 있는 신호를 말한다. 일반적으로 B3ZS, HDB3, AMI 부호화방식을 사용하는 전송시스템에서는 이진정보를 B3ZS, HDB3, AMI 부호화방식중 해당하는 부호화방식으로 부호화한 후 양극성신호를 변환하여 전송하고 있다. 이에따라 수신시에는 양극성 이진부호신호를 정,부 극성에 각각 대응하여 극성정렬한 후 복호화하고 있다. 이때 수신되는 양극성 이진부호신호로부터 클럭신호를 복원하여 복호화하는데 사용하고 있다. 모드선택신호 CS는 제 1 도의 복호화기의 복호화모드를 B3ZS/HDB3 복호화모드 또는 AMI 복호화모드로 선택하기 위한 신호이다. 후술하는 바와 같이 모드선택신호 CS가 논리 "1"로 인가되면 AMI 복호화모드로 선택되고, 논리 "0"으로 인가되면 B3ZS 복호화모드 또는 HDB3 복호화모드로 선택된다.

제 3 도는 제 1 도의 복호화기가 B3ZS 복호화모드로 동작할 경우 각 부분의 동작 파형을 보인 것으로, 입력 데이타가 정상일 경우의 동작 파형을 보인 것이다. 상기 제 3 도는 제 1 도에 보인 복호화기의 구성중 위배검출회로(52)와, 정보복원회로(56)중 데이타 혼합회로(62)와 제1-제 3 선택래치회로(38-42)의 동작 파형만을 보인 것이다. 이제 제 1 도의 복호화기가 B3ZS 복호화모드로 동작할때 입력 데이타가 정상일 경우의 동작을 제 3 도를 참조하여 설명한다. 이때는 B3ZS 복호화모드이고 에러가 발생하지 않은 경우이므로 에러 검출회로(54)와 제4-제 6 선택래치회로(44-48)의 동작은 무관하다. 그러므로 위배검출회로(52)와, 정보복원회로(56)중 데이타 혼합회로(62)와 제1-제 3 선택래치회로(38-42)의 동작만을 살펴본다.

이때 입력되는 제1, 제 2 이진부호데이타 DIN+, DIN-는 B3ZS 부호화방식으로 부호화된 데이타가 된다. 그러므로 제1, 제 2 이진부호데이타 DIN+, DIN- 중에서 "00V", "B0V"에 해당하는 비트만을 원래대로 복원하면 복호화가 이루어진다. 즉, 전술한 바와 같이 부호화시 "000"을 "00V" 또는 "B0V"으로 부호화함에 따라 변환 삽입한 양극성비트 "B"나 위배비트 "V"를 부호화 이전의 상태인 논리 "0"으로 다시 변환하면 된다. 이해를 돕기 위해 제1, 제 2 이진부호데이타 DIN+, DIN-가 제 3 도와 같이 입력된다고 가정한다. 제1, 제 2 이진부호데이타 DIN+, DIN-는 D플립플롭(10,12)에 입력되어 클럭신호 CLK에 의해 래치됨으로써 리타이밍된다. 이에따라 제 3 도와 같이 클럭신호 CLK의 한 펄스주기만큼 지연이 이루어지고 D플립플롭(10,12)의 각각의 출력 DINp, DINn은 JK플립플롭(14)의 입력단자 J,K에 인가되는 동시에 논리합게이트(34)에 인가된다.

그러면 JK플립플롭(14)은 DINp, DINn을 각각 입력단자 J,K에 입력하여 클럭신호 CLK에 의해 상보적으로 래치한다. 이에따라 JK플립플롭(14)의 비반전출력단자 Q 및 반전출력단자에서는 각각 제1, 제 2 상태신호 Dp, Dn가 제 3 도와 같이 출력된다. 제 1 상태신호 Dp는 논리곱게이트(16)에 의해 DINp와 논리곱되고, 제 2 상태신호 Dn은 논리곱게이트(18)에 의해 DINn과 논리곱된다. 논리곱게이트(16,18)의 출력은 각각 제 3 도와 같은 DETp, DETn이 되는데, 제 1 이진부호데이타 DIN+에 위배비트 "V"가 있을 경우 해당 비트만큼 DETp가 논리 "1"이 되고 제 2 이진부호데이타 DIN-에 위배비트 "V"가 있을 경우 해당 비트만큼 DETn이 논리 "1"이 된다.

DETp, DETn은 논리합게이트(20)에 의해 논리합됨으로써 혼합된 후 D플립플롭(22)에 의해 래치되어 제 3 도와 같은 DET로 나타난다.

이때 논리합게이트(34)는 DINp, DINn을 논리합하여 혼합하고, 혼합된 신호 DS0는 클럭신호 CLK에 의해 D플립플롭 (36)에 래치됨으로써 클럭신호 CLK의 한 펄스주기만큼 지연되어 제 3 도와 같은 DS1으로 나타난다. 상기와 같은 상태에서 위배비트 "V"가 검출되지 않을때는 DET가 논리 "0"으로서 제1-제 3 선택래치회로(38-42)의 입력단자 SE에 인가된다. 그러면 제1-제 3 선택래치회로(38-42)는 입력단자 DA에 입력되는 데이타를 선택하여 클럭신호 CLK에 의해 래치함으로써 각각 1비트씩 쉬프트시키게 된다. 이에따라 제 1 선택래치회로(38)는 DS1을 1비트 쉬프트시켜 제 3 도와 같이 DS2로서 출력하고, 제 2 선택래치회로(40)는 DS2를 1비트 쉬프트시켜 제 3 도와 같이 DS3으로서 출력하고, 제 3 선택래치회로(42)는 DS3을 1비트 쉬프트시켜 제 3 도와 같이 DS4로서 출력한다. 즉, DS1이 제1- 제 3 선택래치회로(38-42)에 의해 순차로 1비트씩 쉬프트된다. 이와 달리 위배비트 "V"가 검출될때는 DET가 논리 "1"로서 제1-제 3 선택래치회로(38-42)의 입력단자 SE가 인가된다. 그러면 제1- 제 3 선택래치회로(38-42)는 입력단자 DB에 입력되는 데이타를 선택하여 클럭신호 CLK에 의해 래치함으로써 각각 1비트씩 쉬프트시키게 된다. 이때 제1-제 3 선택래치회로(38-42)의 입력단자 DB는 모두 접지되어 있으므로 제1-제 3 선택래치회로(38-42)는 논리 "0"을 쉬프트 출력한다. 즉, 이 순간 DS2, DS3, DS4는 제 3 도와 같이 모두 미리 설정된 논리상태의 데이타인 논리 "0"으로 된다.

따라서 "00V" 또는 "B0V"가 "000"으로 변환됨으로써 원래의 데이타가 복원되는 것이다. 여기서 제 3 선택 래치회로(42)의 출력인 DS4가 B3ZS 복호화 모드로 복원한 이진정보 Dout1으로서 제 3 도와 같이 출력된다.

제 4 도는 제 1 도의 복호화기가 B3ZS 복호화모드로 동작할때 입력 데이타에서 에러가 발생한 경우 각 부분의 동작 파형을 보인 것이다. 상기 제 4 도는 제 1 도에 보인 복호화기의 구성중 위배검출회로(52)중 JK플립플롭(14)과 논리곱게이트(16,18)와, 에러검출회로(54)와, 제 5 선택래치회로(46)의 동작 파형만을 보인 것이며, 입력 데이타에서 "V0BB0V"의 에러가 발생한 예를 보인 것이다. 즉, 전술한 바와 같이 B3ZS 부호화방식인 경우 하나의 위배비트 "V"와 다음의 위배비트 "V" 사이에 양극성 비트 "B"의 수가 홀수개가 되어야만 하는데, 이 경우에는 2개가 됨으로써 에러가 발생한 것이다.

이제 제 1 도의 복호화기가 B3ZS 복호화모드로 동작할때 입력 데이타에서 에러가 발생한 경우의 동작을 제 4 도를 참조하여 설명한다. 이때는 B3ZS 복호화모드이고 에러가 발생한 경우이므로 정보복원회로(56)와 제 6 선택래치회로(48)의 동작은 무관하다. 그러므로 위배검출회로(52)중 JK플립플롭(14)과 논리곱게이트(16,18)와, 에러검출회로(54)와, 제 5 선택래치회로(46)의 동작만을 살펴본다.

이때 입력되는 제1, 제 2 이진부호데이타 DIN+, DIN-는 전술한 제 3 도에서와 마찬가지로 B3ZS 부호화 방식으로 부호화된 데이타가 된다. 상기 제1, 제 2 이진부호데이타 DIN+, DIN-는 D플립플롭(10,12)에 입력되어 클럭신호 CLK에 의해 래치됨으로써 리타이밍된다. 이에따라 제 4 도와 같이 클럭신호 CLK의 한 펄스주기만큼 지연이 이루어지고 D플립플롭(10,12)의 각각의 출력 DINp, DINn은 JK플립플롭(14)의 입력단자 J,K에 인가된다. JK플립플롭(14)은 DINp, DINn을 각각 입력단자 J,K에 입력하여 클럭신호 CLK에 의해 상보적으로 래치한다. 이에따라 JK플립플롭(14)의 비반전출력단자 Q 및 반전출력단자에서는 각각 제1, 제 2 상태신호 Dp, Dn가 제 4 도와 같이 출력된다. 제 1 상태신호 Dp는 논리곱게이트(16)에 의해 DINp와 논리곱되고, 제 2 상태신호 Dn은 논리곱게이트(18)에 의해 DINn과 논리곱된다. 논리곱게이트(16,18)의 출력은 각각 제 4 도와 같은 DETp, DETn이 되는데, 제 1 이진부호데이타 DIN+에 위배비트 "V"가 있을 경우 해당 비트만큼 DETp가 논리 "1"이 되고 제 2 이진부호데이타 DIN-에 위배비트 "V"가 있을 경우 해당 비트만큼 DETn이 논리 "1"이 된다.

상기 논리곱게이트(16,18)의 출력신호 DETp, DETn은 각각 JK 플립플롭(24)의 입력단자 J,K에 인가된다. JK플립플롭(24)은 DETp, DETn을 각각 입력단자 J,K에 입력하여 클럭신호 CLK에 의해 상보적으로 래치한다. 이에따라 JK플립플롭(24)의 비반전출력단자 Q 및 반전출력단자에서는 각각 제1, 제 2 에러상태신호 Ep,En이 제 4 도와 같이 출력된다. 제 1 에러상태신호 Ep는 논리곱게이트(26)에 의해 DETp와 논리곱되고, 제 2 에러상태신호 En은 논리곱게이트(28)에 의해 DETn과 논리곱된다. 논리곱게이트(26,28)의 출력은 각각 제 4 도와 같은 EDETp, EDETn이 되는데, 두개의 위배비트 "V" 사이에 양극성비트 "B"가 홀수개가 될때 두번째 위배비트 "V"의 위치에서 EDETp가 논리 "1"이 됨을 알 수 있다. 이후 EDETp, EDETn은 논리합게이트(30)에 의해 논리합됨으로써 혼합된 후 클럭신호 CLK에 의해 D플립플롭(32)에 래치되어 제 4 도와 같은 EDET로 나타난다. 상기 D플립플롭(32)의 출력 EDET는 제 5 선택래치회로(46)의 입력단자 DA에 입력된다.

이때 제 5 선택래치회로(46)의 입력단자 SE에는 모드선택신호 CS가 논리 "0"으로 입력되고 있는 상태이다. 그러므로 제 5 선택래치회로(46)는 D플립플롭(22,32)의 출력신호 DET, EDET중 D플립플롭(32)의 출력인 EDET를 논리 "0"의 모드선택신호 CS에 의해 선택하여 래치함으로써 제 4 도와 같이 에러검출신호 Eout으로서 전송시스템에 출력한다.

따라서 전송시스템은 복호화기가 B3ZS 복호화모드로 동작할때 입력 데이타에서 에러가 발생한 경우 상기한 바와 같은 에러검출신호 Eout에 의해 에러를 알 수 있게 됨으로써 오동작을 방지할 수 있게 된다.

제 5 도는 제 1 도의 복호화기가 HDB3 복호화모드로 동작할 경우 각 부분의 동작 파형을 보인 것으로, 입력 데이타가 정상일 경우의 동작 파형을 보인 것이다. 상기 제 5 도는 제 1 도에 보인 복호화기의 구성중 위배검출회로(52)와 정보복원회로(56)와 제 6 선택래치회로(48)의 동작 파형만을 보인 것이다.

이제 제 1 도의 복호화기가 HDB3 복호화모드로 동작할때 입력 데이타가 정상일 경우의 동작을 제 5 도를 참조하여 설명한다. 이때는 HDB3 복호화모드로서 에러가 발생하지 않은 경우이므로 에러검출회로(54)와 제 5 선택래치회로(46)의 동작은 무관하다. 그러므로 위배검출회로(52)와 정보복원회로(56)와 제 6 선택래치회로(48)의 동작만을 살펴본다.

이때 입력되는 제1, 제 2 이진부호데이타 DIN+, DIN-는 HDB3 부호화 방식으로 부호화된 데이타가 된다. 그러므로 제1, 제 2 이진부호데이타 DIN+, DIN-중에서 "000V", "B00V"에 해당하는 비트만을 원래대로 복원하면 복호화가 이루어진다. 즉, 전술한 바와 같이 부호화시 "0000"을 "000V" 또는 "B00V"으로 부호화함에 따라 변환 삽입한 양극성비트 "B"나 위배비트 "V"를 부호화 이전의 상태인 논리 "0"으로 다시 변환하면 된다. 이해를 돕기 위해 제1, 제 2 이진부호데이타 DIN+, DIN-가 제 5 도와 같이 입력된다고 가정한다. 제1,제 2 이진부호데이타 DIN+, DIN-는 D플립플롭(10,12)에 입력되어 클럭신호 CLK에 의해 래치됨으로써 리타이밍된다. 이에따라 제 5 도와 같이 클럭신호 CLK의 한 펄스주기만큼 지연이 이루어지고 D플립플롭(10,12)의 각각의 출력 DINp, DINn은 JK플립플롭(14)의 입력단자 J,K에 인가되는 동시에 논리합게이트(34)에 인가된다.

그러면 JK플립플롭(14)은 DINp, DINn을 각각 입력단자 J,K에 입력하여 클럭신호 CLK에 의해 상보적으로 래치한다. 이에따라 JK플립플롭(14)의 비반전출력단자 Q 및 반전출력단자에서는 각각 제1, 제 2 상태신호 Dp,Dn가 제 5 도와 같이 출력된다. 제 1 상태신호 Dp는 논리곱게이트(16)에 의해 DINp와 논리곱되고, 제 2 상태신호 Dn은 논리곱게이트(18)에 의해 DINn과 논리곱된다. 논리곱게이트(16,18)의 출력은 각각 제 5 도와 같은 DETp, DETn이 되는데, 제 1 이진부호데이타 DIN+에 위배비트 "V"가 있을 경우 해당 비트만큼 DETp가 논리 "1"이 되고 제 2 이진부호데이타 DIN-에 위배비트 "V"가 있을 경우 해당 비트만큼 DETn이 논리 "1"이 된다.DETp, DETn은 논리합게이트(20)에 의해 논리합됨으로써 혼합된 후 클럭신호 CLK에 의해 D플립플롭(22)에 래치되어 제 5 도와 같은 DET로 나타난다.

이때 논리합게이트(34)는 DINp, DINn을 논리합하여 혼합하고, 혼합된 신호 DS0는 클럭신호 CLK에 의해 D플립플롭(36)에 래치됨으로써 클럭신호 CLK의 한 펄스주기만큼 지연되어 제 5 도와 같은 DS1으로 나타난다. 상기와 같은 상태에서 위배비트 "V"가 검출되지 않을때는 DET가 논리 "0"으로서 제1-제 4 선택래치회로(38-44)의 입력단자 SE에 인가된다. 그러면 제1-제 4 선택래치회로(38-44)는 입력단자 DA에 입력되는 데이타를 선택하여 클럭신호 CLK에 의해 각각 1비트씩 쉬프트시키게 된다. 이에따라 제 1 선택래치회로(38)는 DS1을 1비트 쉬프트시켜 제 5 도와 같이 DS2로서 출력 하고, 제 2 선택래치회로(40)는 DS2를 1비트 쉬프트시켜 제 5 도와 같이 DS3으로서 출력하고, 제 3 선택래치회로(42)는 DS3을 1비트 쉬프트시켜 제 5도와 같이 DS4로서 출력하고, 제 4 선택래치회로(44)는 DS4를 1비트 쉬프트시켜 제 5 도와 같이 DS5로서 출력한다. 즉, DS1이 제1-제 4 선택래치회로(38-44)에 의해 순차로 1비트씩 쉬프트된다. 이와 달리 위배비트 "V"가 검출될 때는 DET가 논리 "1"로서 제1 -제 4 선택래치회로(38-44)의 입력단자가 SE에 인가된다. 그러면 제1- 제 4 선택래치회로(38-44)는 입력단자 DB에 입력되는 데이타를 선택하여 클럭신호 CLK에 의해 래치함으로써 1비트씩 쉬프트시키게 된다. 이때 제1- 제 4 선택래치회로(38-44)의 입력단자 DB는 모두 접지 되어 있으므로 제1- 제 4 선택래치회로(38-44)는 논리 "0"을 쉬프트 출력한다. 즉, 이 순간 DS2, DS3, DS4, DS5는 제 5 도와 같이 모두 미리 설정된 논리상태의 데이타인 논리 "0"으로 된다.

따라서 "000V" 또는 "B00V"가 "0000"으로 변환됨으로써 원래의 데이타가 복원되는 것이다. 여기서 제 4 선택래치회로(44)의 출력인 DS5가 HDB3 복호화모드로 복원한 이진정보가 되는데, 이는 제 6 선택래치회로(48)의 입력단자 DA에 입력된다.

이때 제 6 선택래치회로(48)의 입력단자 SE에는 모드선택신호 CS가 논리 "0"으로 입력되고 있는 상태이다. 그러므로 제 6 선택래치회로(48)는 D플립플롭(36)의 출력신호 DS1과 제 4 선택래치회로(44)의 출력신호 DS5중 제 4 선택래치회로(44)의 출력인 DS5를 논리 "0"의 모드선택신호 CS에 의해 선택하여 제 5 도와 같이 HDB3 복호화모드로 복원한 이진정보 Dout2로서 출력한다.

제 6 도는 제 1 도의 복호화기가 AMI 복호화모드로 동작할 경우 각 부분의 동작 파형을 보인 것으로, 입력데이타가 정상일 경우의 동작 파형을 보인 것이다. 상기 제 6 도는 제 1 도에 보인 복호화기의 구성중 위배검출회로(52)와, 정보복원회로(56)중 데이타 혼합회로(62)와, 제 6 선택래치회로(48)의 동작 파형만을 보인 것이다.

이제 제 1 도의 복호화기가 AMI 복호화모드로 동작할때 입력 데이타가 정상일 경우의 동작을 제 6 도를 참조하여 설명한다. 이때는 AMI 복호화모드로서 에러가 발생하지 않은 경우이므로 에러검출회로(54)와 제 1-제 5 선택래치회로(38-46)의 동작은 무관하다. 그러므로 위배검출회로(52)와, 정보복원회로(56)중 데이타 혼합회로(62)와, 제 6 선택래치회로(48)의 동작만을 살펴본다.

이때 입력되는 제1, 제 2 이진부호데이타 DIN+, DIN-는 AMI 부호화 방식으로 부호화 된 데이타가 된다. 그러므로 제1, 제 2 이진부호데이타 DIN+, DIN-중에서 양극성비트 "B"에 해당하는 비트만을 논리 "1"로 복원하면 복호화가 이루어진다. 즉, 전술한 바와 같이 부호화시 논란 "1"일때에만 양극성비트 "B"으로 부호화함에 따라 변환 삽입한 양극성비트 "B"를 부호화 이전의 상태인 논리 "1"로 다시 변환하면 된다. 이해를 돕기 위해 제1, 제 2 이진부호데이타 DIN+, DIN-가 제 6 도와 같이 입력된다고 가정한다. 제1, 제 2 이진부호데이타 DIN+, DIN-는 D플립플롭(10,12)에 입력되어 클럭신호 CLK에 의해 래치됨으로써 리타이밍된다. 이에따라 제 6 도와 같이 클럭신호 CLK의 한 펄스주기만큼 지연이 이루어지고 D플립플롭(10,12)의 각각의 출력 DINp, DINn은 논리합게이트(34)에 인가된다.

그러면 논리합게이트(34)는 DINp, DINn을 논리합하여 혼합하고, 혼합된 신호 DS0는 클럭신호 CLK에 의해 D플립플롭(36)에 래치됨으로써 클럭신호 CLK의 한 펄스 주기만큼 지연되어 제 6 도와 같은 DS1으로 나타난다.

따라서 양극성비트 "B"가 논리 "1"로 변환됨으로써 원래의 데이타가 복원되는 것이다. 여기서 D플립플롭(36)의 출력인 DS1이 AMI 복호화모드로 복원한 이진정보가 되는데, 이는 제 6 선택래치신호(48)의 입력단자 DB에 입력된다.

이때 제 6 선택래치회로(48)의 입력단자 SE에는 모드선택신호 CS가 논리 "1"로 입력되고 있는 상태이다. 그러므로 제 6 선택래치회로(48)는 D플립플롭(36)의 출력신호 DS1과 제 4 선택래치회로(44)의 출력신호 DS5중 D플립플롭(36)의 출력인 DS1을 논리 "1"의 모드선택신호 CS에 의해 선택하여 래치함으로써 제 6 도와 같이 AMI 복호화모드로 복원한 이진정보 Dout2로서 출력한다.

따라서 한가지의 복호화기로서 B3ZS, HDB3, AMI 부호화방식의 이진부호를 복호화하는데 공용할 수 있을 뿐만 아니라 위배검출회로(52)와 데이타 혼합회로(36)와 같은 부분을 공통으로 사용함으로써 부호화방식에 따라 각각 별도의 회로를 제작 및 사용하였던 것에 비해 간단해지고 부품의 소요를 줄일 수 있게 된다.

한편 HDB3 복호화모드, AMI복호화모드시 에러가 발생한 경우에 대한 동작은 전술한 바와 같은 B3ZS 복호화모드시 에러가 발생한 경우에 대한 동작 설명으로부터 용이하게 알 수 있을 것이다. 그러므로 이에 대한 상세한 동작 설명은 생략한다. 상술한 바와 같이 본 발명은 간단한 구성의 회로로서 B3ZS, HDB3, AMI 부호화방식의 이진부호를 복호화하는데 공용함으로써 24채널 교환방식, 32채널 교환방식등을 겸용하는 전송시스템에 유용하게 사용할 수 있는 잇점이 있다. 또한 이진부호를 복호화시 이진부호에 포함되어 있는 에러를 검출하여 전송시스템에 알림으로써 에러에 의한 오동작을 방지할 수 있는 잇점이 있다.

Claims (2)

1. AMI, B3ZS, HDB3 부호화방식중 어느 하나의 부호화방식에 의해 부호화된 양극성 이진부호신호로부터 정,부 극성에 각각 대응하여 극성정렬되어 입력되는 제1, 제 2 이진부호데이타를 복호화하기 위한 다중 복호화모드를 가지는 복호화기에 있어서, 상기 입력되는 제1, 제 2 이진부호데이타를 디코딩하여 상기 제1, 제 2 이진부호데이타에 나타나는 위배비트를 검출하는 위배검출회로(52)와, 상기 제1, 제 2 이진부호데이타를 혼합하는 데이타 혼합회로(58)와, 상기 위배검출회로(52)와 데이타 혼합회로(58)의 출력단에 접속되며 상기 위배검출회로(52)에서의 위배비트 검출여부에 따라 상기 데이타 혼합회로(58)의 출력 데이타와 미리 설정된 논리상태의 데이타중 하나를 선택하여 1비트 쉬프트시키는 제 1 선택래치회로(38)와, 상기 위배검출회로(52)와 제 1 선택래치회로(38)의 출력단에 접속되며 상기 위배검출회로(52)에서의 위배 검출여부에 따라 상기 제 1 선택래치회로(38)의 출력데이타와 상기 미리 설정된 논리상태의 데이타중 하나를 선택하여 1비트 쉬프트시키는 제 2 선택래치회로(40)와, 상기 위배검출회로(52)와 제 2 선택래치회로(40)의 출력단에 접속되며 상기 위배검출회로(52)에서의 위배비트 검출여부에 따라 상기 제 2 선택래치회로(40)의 출력데이타와 상기 미리 설정된 논리상태의 데이타중 하나를 선택하여 1비트 쉬프트시켜 출력하는 동시에 상기 B3ZS 복호화방식의 복원된 이진정보로서 출력하는 제 3 선택래치회로(42)와, 상기 위배검출회로(52)와 제 3 선택래치회로(42)의 출력단에 접속되며 상기 위배검출회로(52)에서의 위배비트 검출여부에 따라 상기 제 3 선택래치회로(42)의 출력데이타와 상기 미리 설정된 논리상태의 데이타중 하나를 선택하여 1비트 쉬프트시키는 제 4 선택래치회로(44)와, 상기 데이타 혼합회로(58)와 제 4 선택래치회로(44)의 출력단에 접속되며, 모드선택신호에 의해 AMI 복호화모드로 설정되는 경우에는 상기 데이타 혼합회로(36)의 출력데이타를 선택하여 상기 AMI 복호화방식의 복원된 이진정보로서 출력하고, 상기 모드선택신호에 의해 HDB3 복호화모드로 설정되는 경우에는 상기 제 4 선택래치회로(44)의 출력데이타를 상기 모드선택신호에 의해 선택하여 상기 HDB3 복호화방식의 복원된 이진정보로서 출력하는 제 6 선택래치회로(48)를 구비하는 것을 특징으로 하는 다중 복호화모드를 가지는 복호화기.
2. AMI, B3ZS, HDB3 부호화방식중 어느 하나의 부호화방식에 의해 부호화된 양극성 이진부호신호로부터 정,부 극성에 각각 대응하여 극성정렬되어 입력되는 제1,제 2 이진부호데이타를 복호화하기 위한 다중 복호화모드를 가지는 복호화기에 있어서, 상기 제1,제 2 이진부호데이타를 상보적으로 래치하여 비반전출력단자 Q 및 반전출력단자를 통해 각각 제1,제 2 상태신호로서 출력하는 JK플립플롭(14)과, 상기 JK플립플롭(14)의 비반전출력단자 Q로부터 출력되는 상기 제 1 상태신호를 상기 제 1 이진부호데이타와 논리곱하는 것에 의해 비교하여 상기 제 1 이진부호데이타에 나타나는 위배비트를 검출하는 논리곱게이트(16)와, 상기 JK플립플롭(14)의 반전출력단자로부터 출력되는 상기 제 2 상태신호를 상기 제 2 이진부호데이타와 논리곱하는 것에 의해 비교하여 상기 제 2 이진부호데이타에 나타나는 위배비트를 검출하는 논리곱게이트(18)와, 상기 논리곱게이트(16, 18)에서 검출된 위배비트를 혼합하여 상기 AMI 복호화방식으로 복호화시의 에러검출신호로서 출력하는 위배검출 혼합회로(58)와, 상기 논리곱게이트(16,18)의 출력신호를 상보적으로 래치하여 비반전출력단자 Q 및 반전출력단자를 통해 각각 제1,제 2 에러상태신호로서 출력하는 JK플립플롭(24)과, 상기 JK플립플롭(24)의 비반전출력단자 Q로부터 출력되는 상기 제 1 에러상태신호를 상기 논리곱게이트(16)의 출력신호와 논리곱하는 것에 의해 비교하여 상기 제 1 이진부호데이타에 나타나는 에러비트를 검출하는 논리곱게이트(26)와, 상기 JK플립플롭(14)의 반전출력단자 Q로부터 출력되는 상기 제 2 에러상태신호를 상기 논리곱게이트(18)의 출력신호와 논리곱하는 것에 의해 비교하여 상기 제 2 이진부호데이타에 나타나는 에러비트를 검출하는 논리곱게이트(28)와, 상기 논리곱게이트(26,28)에서 검출된 에러비트를 혼합하여 상기 B3ZS, HDB3 복호화방식으로 복호화시의 에러검출신호로서 출력하는 에러검출 혼합회로(60)와, 상기 위배검출 혼합회로(58) 및 에러검출 혼합회로(60)의 출력단에 접속되며, 상기 위배검출 혼합회로(58)의 출력신호와 에러검출 혼합회로(60)의 출력신호중 하나를 모드선택신호에 의해 선택하여 출력하는 선택래치회로(46)를 구비하는 것을 특징으로 하는 다중 복호화모드를 가지는 복호화기.