KR20080112893A - 신호 인코더 및 신호 디코더 - Google Patents

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Abstract

본 발명의 신호 인코더와 신호 디코더는 제 1 코드 출력단자와 제 2 코드 출력단자를 포함하고 데이터 신호 및 클록신호를 수신하기 위한 신호 인코더를 수반한다. 상기 데이터 신호가 논리 1인 경우, 상기 신호 인코더는 상기 제 1 코드 출력단자를 통해 변조된 신호를 출력하고 상기 제 2 코드 출력단자를 통해 고정된 레벨신호를 출력한다. 상기 데이터 신호가 논리 0인 경우, 상기 신호 인코더는 상기 제 1 코드 출력단자를 통해 고정된 레벨신호를 출력하고 상기 제 2 코드 출력단자를 통해 변조된 신호를 출력한다. 상기 신호 디코더는 상기 신호 인코더에서 출력된 변조된 신호와 고정된 레벨신호를 데이터 신호와 클록신호로 변환시킨다.
Figure P1020070086961
신호 인코더, 신호 디코더, 신호 송신기

Description

신호 인코더 및 신호 디코더{Signal Encoder And Signal Decoder}
본 정규출원은 2007년 6월 22일자로 대만에 출원된 특허출원번호 096122505의 우선권을 주장하며, 그 전체 내용은 참조로 본 명세서 합체되어 있다.
본 발명은 신호 송신기에 관한 것으로, 보다 상세하게는 신호 인코더(signal encoder) 및 신호 디코더(signal decoder)에 관한 것이다.
고속회로의 인기로, 클록 지터(clock jitter) 및 클록 스큐(clock skew)의 신호특성이 많은 기술자들에게 지대한 관심을 끌고 있다. 전송속도가 점점 더 빨라짐에 따라, 클록들이 보다 더 빽빽하게 배열되고 싸이클도 이에 따라 더 짧아지게 되었다. 따라서, 클록 지터가 이제 더 큰 영향을 행사한다.
종래 디지털 시리얼 전송 시스템은 데이터-클록(data-clock) 전송모드를 채택한다. 전송시스템은 2개의 신호라인, 즉, 데이터 신호를 전송하는 데이터 라인과 클록신호를 전송하는 클록라인을 사용한다. 데이터 신호와 클록신호가 별개로 전송되기 때문에, 클록 복구 문제가 수신 단말기에 있지 않다. 따라서, 데이터 라인으로부터 전송된 데이터 신호가 논리 0 또는 논리 1인지를 결정하는데 상승 에지 트리거 또는 하강 에지 트리거가 직접적으로 사용될 수 있다. 데이터 신호가 임계치 보다 더 큰 경우, 논리 1인 것으로 결정된다. 그렇지 않으면, 논리 0인 것으로 결정된다. 이 모드는 전송거리의 확장으로 데이터 전송을 구현하나, 데이터 클록 전송의 상기 모드는 잡음에 쉽게 간섭받게 되므로 데이터 신호의 레벨을 전체적으로 올리거나 내리게 하고 수신 단자에서 데이터 결정의 오류를 초래하게 된다. 예컨대, 본래 논리 0인 신호의 레벨이 잡음 간섭으로 인해 위로 올라가 상기 결정의 임계치를 초과하는 경우, 수신 단자는 신호가 논리 1인 것으로 결정할 것이며, 이에 따라 데이터 결정 오류를 초래하게 된다.
상술한 문제를 해결하기 위해, 차동 전송모드(differential transmission mode)가 현재 디자인 중 일부에 채택되고 있다. 이 모드에서, 2개의 출력단자(데이터 라인)는 모두 데이터 신호이다(하나는 데이터 신호 D+이고, 다른 하나는 데이터 신호 D-이다). 즉, 논리 1의 데이터가 전송되는 경우, 데이터 신호 D+는 논리 0의 레벨을 갖고 데이터 신호 D-는 역위상(inverted phase)을 갖는 신호이다. 논리 0의 신호가 전송되는 경우, 데이터 신호 D-는 논리 1의 역 신호이며 데이터 신호 D+는 논리 1의 레벨을 갖는다. 수신단자가 신호를 수신하면, 데이터 신호 D+ 빼기 데이터 신호 D-로 구하여진 전압차가 논리 0 또는 논리 1을 결정하는데 사용된다. 전압차가 0보다 큰 경우, 논리 0인 것으로 결정된다. 그렇지 않으면, 논리 1인 것으로 결정된다. 이런 식으로, 잡음 간섭에 대한 상기 문제가 효과적으로 완화될 수 있다. 전송된 신호가 잡음에 의해 간섭받는 경우, 2개의 데이터 라인들이 병렬 배열되어 있기 때문에, 2개의 데이터 라인들이 동시에 간섭되어 데이터 신호의 레벨이 동시에 올라가거나 내려가게 된다. 따라서, 수신단자가 데이터 신호D+ 빼기 데이터 신호 D-후에 데이터를 수신하는 경우, 간섭신호가 빼어지므로 결정오류가 방지된다.
차동 전송모드가 잡음 간섭의 문제를 해결하나, 수신단자는 데이터 라인들에 대응하는 클록신호들을 갖지 않기 때문에, 수신단자는 데이터 출력단자로부터 출력된 데이터가 항상 로우레벨(논리 0) 또는 하이레벨(논리 1)에서 계속해서 있지 않 는 것을 필요로 하는 클록복원을 수행하기 위해 2개의 데이터 라인을 사용해야 한다. 그렇지 않으면, 클록복원에 오류가 있게 되어 데이터 결정도 또한 오류가 있게 된다. 클록복원의 오류를 방지하기 위해, 업계는 데이터 신호 변환방식을 개발하였다. 이 방식에 따르면, 본래 4비트 데이터가 5비트로 전송되거나(즉, 4B5B), 본래 8비트 데이터가 10비트로 전송되어(즉, 8B10B), 로우레벨 또는 하이레벨에서 3개의 연이은 신호가 전송된 데이터 신호로부터 제거되어 정확한 펄스 복원을 구현하게 된다. 그러나, 이러한 모드가 클록 복원의 문제를 해결하나, 본래 4비트 데이터가 5비트로 전송되어야 하므로 따라서 전송속도가 (1.25배 정도) 낮아지게 된다.
또한, 도 1을 참조하면, 상술한 차동 전송모드는 다른 단점이 있다. 즉, 데이터 신호가 상술한 바와 같이 2개의 데이터 라인에 전송되면, 데이터가 스위치되는 경우(예컨대, 논리 1에서 논리 0으로) 스위칭 잡음 문제(300)가 발생하게 되며, 이는 전송품질을 저하시키게 된다.
따라서, 본 발명 과제는 쉬운 클록복원을 구현하고 잡음 간섭을 방지하는 신호 송신기를 제공하는 것이다.
그러므로, 본 발명은 특정 인코딩 및 디코딩 과정을 통해 신호를 전송하고, 간단한 방식으로 클록신호와 데이터 신호를 복원함으로써, 신호전송 품질을 향상하는 신호 인코더와 신호 디코더를 제공하고자 한다.
본 발명에 개시된 신호 인코더는 데이터 신호와 클록신호를 수신하고, 상기 데이터 신호와 클록신호에 따른 차동신호를 출력하는데 사용된다. 데이터 신호는 복수의 논리 0과 복수의 논리 1에 의해 형성된다. 신호 인코더는 제 1 코드 출력단자와 제 2 코드 출력단자를 포함한다. 데이터 신호가 논리 1인 경우, 신호 인코더는 제 1 코드 출력단자를 통해 변조된 신호를 출력하고, 제 2 코드 출력단자를 통해 고정된 레벨신호를 출력한다. 데이터 신호가 논리 0인 경우, 신호 인코더는 제 1 코드 출력단자를 통해 고정된 레벨신호를 출력하고, 제 2 코드 출력단자를 통해 변조된 신호를 출력한다.
본 발명에 개시된 신호 디코더는 제 1 디코드 출력단자와 제 2 디코드 출력단자를 포함한다. 신호 디코더는 신호 인코더의 제 1 코드 출력단자와 제 2 코드 출력단자로부터 출력된 차동신호를 수신한다. 제 1 코드 출력단자가 변조된 신호이고 제 2 코드 출력단자가 고정된 레벨신호인 경우, 신호 디코더는 제 2 디코드 출력단자를 통해 논리 1의 데이터 신호를 출력하고, 제 1 디코드 출력단자를 통해 클록신호를 출력한다. 제 1 코드 출력단자가 고정된 레벨신호이고 제 2 코드 출력단자가 변조된 신호인 경우, 신호 디코더는 제 2 디코드 출력단자를 통해 논리 0의 데이터 신호를 출력하고, 제 1 디코드 출력단자를 통해 클록신호를 출력한다.
신호 인코더와 신호 디코더의 사용에 의해, 부호화된 클록신호와 데이터 신호가 인코딩 연산과정을 통해 수신단자에 전송되고, 디코딩 연산과정을 통해 수신단자에서 클록신호와 데이터 신호가 복원된다. 따라서, 신호전송 과정은 차동 전송모드와 같은 잡음방지의 이점이 있고, 신호복원 과정은 데이터 클록 전송모드와 같이 복원이 쉬운 이점이 있어, 신호전송 품질을 향상시킨다.
본 발명의 특징 및 예를 위해, 바람직한 실시예들이 첨부도면을 참조로 하기 에 상세히 예시되어 있다.
본 발명의 다른 적용 범위는 하기에 주어진 상세한 설명으로부터 명백해진다. 그러나, 본 발명의 기술사상 및 범위내에서 다양한 변형 및 변경들이 상세한 설명으로부터 당업자에게는 명백해지므로, 본 발명의 바람직한 실시예를 나타내는 한편, 상세한 설명과 특정예는 단지 예시로서 주어진 것을 알아야 한다.
상기에서 설명한 본 발명에 따른 신호 인코더 및 신호 디코더의 효과는, 본 발명의 신호 인코더와 신호 디코더의 사용에 의해, 신호전송 과정시 잡음방지의 이점과 신호복원 과정시 복원이 용이해지므로 신호전송 품질이 향상되는 이점이 있다는 것이다.
도 2는 본 발명의 실시예의 개통 블록도이다. 도 2에 도시된 바와 같이, 본 발명의 신호 송신기는 신호 인코더(100)와 신호 디코더(200)를 포함한다.
신호 인코더(100)는 데이터 신호 및 클록신호를 수신하고 상기 데이터 신호와 클록신호에 따른 차동신호들(이하 예시의 편의를 위해 제 1 차동신호와 제 2 차동신호라 함)을 출력한다. 데이터 신호 및 클록신호는 디지털 신호이다. 데이터 신호는 논리 0의 복수의 레벨 신호(예컨대, 0볼트)와 논리 1의 복수의 레벨신호(예컨대, 3.3볼트)로 구성된다. 신호 인코더(100)는 제 1 코드 출력단자와 제 2 코드 출력단자를 포함한다. 데이터 신호가 논리 1인 경우, 신호 인코더(100)는 제 1 코드 출력단자를 통해 변조된 신호를 출력하고 제 2 코드 출력단자를 통해 고정된 레벨 신호(예컨대, 논리 0의 레벨 신호 또는 논리 1의 레벨 신호)를 출력한다. 데이터 신호가 논리 0인 경우, 신호 인코더(100)는 제 1 코드 출력단자를 통해 고정된 레벨신호를 출력하고 제 2 코드 출력단자를 통해 변조된 신호를 출력한다.
논리회로(10)는 데이터 신호와 클록신호를 수신하는 신호 인코더(100)에 배치되어 있다. 데이터 신호가 논리 1인 경우, 논리회로(10)는 신호 인코더(100)의 제 1 코드 출력단자를 통해 변조된 신호를 출력하고, 상기 신호 인코더(100)의 제 2 코드 출력단자를 통해 고정된 레벨신호를 출력한다. 데이터 신호가 논리 0인 경우, 논리회로(10)는 제 1 코드 출력단자를 통해 고정된 레벨신호를 출력하고, 제 2 코드 출력단자를 통해 변조된 신호를 출력한다. 변조된 신호는 복수의 로우레벨 신호와 복수의 하이레벨 신호에 의해 형성된다. 변조된 신호의 펄스폭은 클록신호의 1/2 싸이클의 펄스폭과 같을 수 있거나 실제 요건에 따라 고정된 값으로 조절될 수 있다. 바람직하기로, 펄스폭은 클록신호의 1/2 싸이클의 펄스폭과 같도록 설정된다. 따라서, 수신단자는 클록신호를 형성하기 위해 제 1 차동신호(ix)와 제 2 차동신호(iy)를 직접 통합한다.
신호 디코더(200)는 클록신호와 데이터 신호를 읽기 위한 수신단자를 제공한다. 신호 디코더(200)는 제 1 디코드 출력단자와 제 2 디코드 출력단자를 포함한다. 신호 디코더(200)는 신호 인코더의 상기 제 1 코드 출력단자와 제 2 코드 출력단자에서 출력된 제 1 차동신호(ix)와 제 2 차동신호(iy)를 수신하고, 상기 제 1 차동신호(ix)와 상기 제 2 차동신호(iy)에 대해 논리연산을 수행한다. 논리연산의 결과에 따라, 제 1 코드 출력단자가 변조된 신호이고 제 2 코드 출력단자가 고정된 레벨신호인 경우, 신호 디코더(200)는 제 2 디코드 출력단자를 통해 논리 1의 데이터 신호를 출력하고, 상기 제 1 디코드 출력단자를 통해 클록신호를 출력한다. 제 1 코드 출력단자가 고정된 레벨신호이고 제 2 코드 출력단자가 변조된 신호인 경우, 신호 디코더(200)는 제 2 디코드 출력단자를 통해 논리 0의 데이터 신호를 출력하고, 제 1 디코드 출력단자를 통해 클록신호를 출력한다.
레벨정정회로(20)가 신호 인코더(100)와 신호 디코더(200) 사이에 배치되어 있고, 상기 신호 인코더(100)로부터 출력된 제 1 차동신호(ix)와 제 2 차동신호(iy)를 수신하고, 소정의 범위내에 있도록 상기 제 1 차동신호(ix)와 상기 제 2 차동신호(iy)의 레벨을 정정하여, 상기 제 1 차동신호(ix)와 상기 제 2 차동신호(iy)의 레벨이 수신단자의 레벨과 일치하게 한 후 상기 신호 디코더(200)로 전송되어 진다. 또한, 레벨정정회로(20)는 신호 인코더(100) 또는 신호 디코더(200)에 배치될 수 있다.
도 3a는 본 발명의 제 1 실시예에 따른 신호 인코더의 개략적인 회로도이다. 도 3a에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 신호 인코더는 제 1 NAND 게이트(11), 제 1 인버터(12), 제 1 원샷 트리거(13), 제 2 인버터(14), 제 1 NOR 게이트(15) 및 제 2 원샷 트리거(16)를 포함한다.
제 1 NAND 게이트(11)는 2개의 입력단자와 하나의 출력단자를 갖는다. 제 1 NAND 게이트(11)의 제 1 입력단자는 데이터 신호를 수신하고 제 1 NAND 게이트(11)의 제 2 입력단자는 클록신호를 수신한다. 제 1 NAND 게이트(11)가 데이터 신호 및 클록신호에 대해 NAND 연산을 수행하는 경우, 상기 제 1 NAND 게이트(11)의 출력단 자에서 제 1 신호가 출력된다. NAND 연산의 규칙은 다음과 같이 기술되어 있다. 제 1 NAND 게이트(11)의 제 1 입력단자 또는 제 2 입력단자에 의해 수신된 신호가 로우레벨 상태에 있는 경우, 제 1 NAND 게이트(11)의 출력단자로부터 출력된 제 1 신호는 하이레벨 상태에 있다. 제 1 NAND 게이트(11)의 제 1 입력단자 또는 제 2 입력단자에 의해 수신된 신호가 동시에 하이레벨 상태에 있는 경우, 제 1 NAND 게이트(11)의 출력단자로부터 출력된 제 1 신호는 로우레벨 상태에 있다.
제 1 인버터(12)는 제 1 NAND 게이트(11)의 출력단자와 전기 연결되어 있고, 하나의 입력단자와 하나의 출력단자를 가지며, 제 1 NAND 게이트(11)에서 출력된 제 1 신호를 수신하는데 사용되고, 상기 제 1 신호에 대한 역 논리연산을 수행하며, 상기 제 1 인버터(12)의 출력단자를 통해 역산된 제 1 신호를 출력한다. 역 논리연산의 규칙들이 하기에 기술되어 있다. 제 1 인버터(12)의 입력단자에 의해 수신된 제 1 신호가 로우레벨 상태에 있는 경우, 상기 제 1 인버터(12)의 출력단자에 의해 출력된 제 1 신호는 하이레벨 상태에 있다. 제 1 인버터(12)의 입력단자에 의해 수신된 제 1 신호가 하이레벨 상태에 있는 경우, 상기 제 1 인버터(12)의 출력단자에 의해 출력된 제 1 신호는 로우레벨 상태에 있다.
제 1 원샷 트리거(13)는 제 1 인버터(12)와 전기연결되어 있고, 하나의 입력단자와 하나의 출력단자를 가지며, 상기 제 1 인버터(12)에서 출력된 제 1 신호를 수신하고 상기 제 1 신호의 펄스 트리거를 통해 다른 펄스폭을 가진 제 1 신호를 출력하는데 사용된다. 예컨대, 제 1 원샷 트리거(13)에서 출력된 펄스폭은 상기 제 1 인버터(12)에 의해 출력된 펄스폭보다 더 크거나 클록신호의 1/2 싸이클의 펄스 폭과 동일하게 설정된다. 제 1 원샷 트리거(13)는 양의 에지 트리거된(positive-edge-triggered) 원샷 트리거이며 음의 에지 트리거된 원샷 트리거일 수 있다.
제 2 인버터(14)는 하나의 입력단자와 하나의 출력단자를 가지며 클록신호를 수신하고, 상기 클록신호에 대해 역 논리연산을 수행하며 그런 후 상기 제 2 인버터(14)의 출력단자를 통해 역산된 클록신호를 출력한다. 연적 논리연산의 규칙이 하기에 기술되어 있다. 제 2 인버터(14)의 입력단자에 의해 수신된 클록신호가 로우레벨 상태에 있는 경우, 제 2 인버터(14)의 출력단자에서 출력된 클록신호는 하이레벨 상태에 있다. 제 2 인버터(14)의 입력단자에 의해 수신된 클록신호가 하이레벨 상태에 있는 경우, 제 2 인버터(14)의 출력단자에서 출력된 클록신호는 로우레벨 상태에 있다.
제 1 NOR 게이트(15)는 제 2 인버터(14)의 출력단자와 전기 연결되어 있고 2개의 입력단자와 하나의 출력단자를 갖는다. 제 1 NOR 게이트(15)의 제 1 입력단자는 제 2 인버터(14)로부터 출력된 역산된 클록신호를 수신하고, 제 1 NOR 게이트(15)의 제 2 입력단자는 데이터 신호를 수신한다. 제 1 NOR 게이트(15)는 데이터 신호와 역산된 클록신호에 대해 NOR 연산을 수행하고, 제 1 NOR 게이트(15)의 출력단자를 통해 제 2 신호를 출력한다. NOR 연산의 규칙들이 하기에 기술되어 있다. 제 1 NOR 게이트(15)의 제 1 입력단자 또는 제 2 입력단자에 의해 수신된 신호가 하이레벨 상태에 있는 경우, 상기 제 1 NOR 게이트(15)의 출력단자에서 출력된 제 2 신호는 로우레벨 상태에 있다. 상기 제 1 NOR 게이트(15)의 제 1 입력단자 및 제 2 입력단자에 의해 수신된 신호가 동시에 로우레벨 상태에 있는 경우, 상기 제 1 NOR 게이트(15)의 출력단자로부터 출력된 제 2 신호는 하이레벨 상태에 있다.
제 2 원샷 트리거(16)는 제 1 NOR 게이트(15)의 출력단자와 전기연결되어 있고, 입력단자와 출력단자를 가지며, 상기 제 1 NOR 게이트(15)에서 출력된 제 2 신호를 수신하고 상기 제 2 신호의 펄스 트리거를 통해 다른 펄스폭의 제 2 신호를 출력한다. 예컨대, 제 2 원샷 트리거(16)에 의해 출력된 펄스폭은 제 1 NOR 게이트(15)로부터 출력된 펄스폭보다 더 크다. 여기서, 제 2 원샷 트리거(16)는 양의 에지 트리거된 원샷 트리거이다.
그런 후, 회로의 동작 원리가 다음과 같이 예시되어 있다.
데이터 신호가 논리 1인 경우, 제 1 NAND 게이트(11)가 클록신호 및 데이터 신호에 대해 NAND 논리연산을 수행하고 그런 후 제 1 신호를 출력한다. 제 1 인버터(12)는 상기 제 1 신호에 대한 역 논리연산을 수행하고 그런 후 역산된 제 1 신호를 출력한다. 그리고 나서, 제 1 원샷 트리거(13)가 상기 역산된 제 1 신호의 출력 펄스폭을 설정하고 (도 6a에 도시된 바와 같이) 변조된 신호, 즉, 제 1 차동신호(ix)를 출력한다.
데이터 신호가 논리 1인 경우, 제 2 인버터(14)는 클록신호에 대한 역 논리연산을 수행하고 역산된 클록신호를 출력한다. 그런 후, 제 1 NOR 게이트(15)가 상기 역산된 클록신호와 데이터 신호에 대해 NOR 연산을 수행하고 제 2 신호를 출력한다. 제 2 원샷 트리거(16)는 제 2 신호의 출력 펄스폭을 설정하고 (도 6a에 도시된 바와 같이) 고정된 레벨신호, 즉, 제 2 차동신호(iy)를 출력한다.
데이터 신호가 논리 0인 경우, 제 1 NAND 게이트(11)는 클록신호 및 데이터 신호에 대해 NAND 논리연산을 수행하고 제 1 신호를 출력한다. 제 1 인버터(12)는 상기 제 1 신호에 대한 역 논리연산을 수행하고 역산된 제 1 신호를 출력한다. 그리고 나서, 제 1 원샷 트리거(13)가 상기 역산된 제 1 신호의 출력 펄스폭을 설정하고 (도 6a에 도시된 바와 같이) 고정된 레벨신호, 즉, 제 1 차동신호(ix)를 출력한다.
데이터 신호가 논리 0인 경우, 제 2 인버터(14)가 클록신호에 대해 역 논리연산을 수행하고 역산된 클록신호를 출력한다. 그런 후, 제 1 NOR 게이트(15)는 상기 역산된 클록신호와 데이터 신호에 대해 NOR 논리연산을 수행하고 제 2 신호를 출력한다. 제 2 원샷 트리거(16)는 제 2 신호의 출력 펄스폭을 설정하고 (도 6a에 도시된 바와 같이) 변조된 신호, 즉, 제 2 차동신호(iy)를 출력한다.
도 3b는 본 발명의 제 2 실시예에 따른 신호 인코더의 개략적인 회로도이다. 도 3b에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 신호 인코더는 제 1 NAND 게이트(11), 제 1 원샷 트리거(18), 제 2 인버터(140), OR 게이트(17) 및 제 2 원샷 트리거(19)를 포함한다.
제 1 NAND 게이트(11)는 2개의 입력단자와 하나의 출력단자를 갖는다. 제 1 NAND 게이트(11)의 제 1 입력 단자는 데이터 신호를 수신하고 제 1 NAND 게이트(11)의 제 2 입력 단자는 클록신호를 수신한다. 제 1 NAND 게이트(11)는 데이터신호와 클록신호에 대해 NAND 연산을 수행하고 상기 제 1 NAND 게이트(11)의 출력단자를 통해 제 1 신호를 출력한다. NAND 연산 규칙들이 하기에 기술되어 있다. 제 1 NAND 게이트(11)의 제 1 입력단자 또는 제 2 입력단자에 의해 수신된 신호가 로 우레벨 상태에 있는 경우, 상기 제 1 NAND 게이트(11)의 출력단자로부터 출력된 상기 제 1 신호는 하이레벨 상태에 있다. 제 1 NAND 게이트(11)의 제 1 입력단자 또는 제 2 입력단자에 의해 수신된 신호가 동시에 하이레벨 상태에 있는 경우, 상기 제 1 NAND 게이트(11)의 출력단자로부터 출력된 상기 제 1 신호는 로우레벨 상태에 있다.
제 1 원샷 트리거(18)는 제 1 NAND 게이트(11)의 출력단자와 전기 연결되어 있고, 입력단자와 출력단자를 가지며, 제 1 NAND 게이트(11)에서 출력된 제 1 신호를 수신하고 상기 제 1 신호의 펄스 트리거를 통해 다른 펄스폭의 제 1 신호를 출력하는데 사용된다. 예컨대, 제 1 원샷 트리거(18)의 출력 펄스폭은 제 1 NAND 게이트(11)의 출력 펄스폭보다 더 크다. 여기서, 제 1 원샷 트리거(18)는 음의 에지 트리거된 원샷 트리거이다.
인버터(140)는 하나의 입력단자와 하나의 출력단자를 가지며 클록신호를 수신하고 상기 클록신호에 대한 역산을 수행한 후 상기 인버터(140)의 출력단자를 통해 상기 역산된 클록신호를 출력하는데 사용된다. 역산의 규칙들이 하기에 기술되어 있다. 인버터(140)의 입력단자에 의해 수신된 클록신호가 로우레벨 상태에 있는 경우, 인버터(14)의 출력단자에서 출력된 클록신호는 하이레벨 상태에 있다. 인버터(14)의 입력단자에 의해 수신된 클록신호가 하이레벨 상태에 있는 경우, 인버터(140)의 출력단자에서 출력된 클록신호는 로우레벨 상태에 있다.
OR 게이트(17)는 인버터(40)의 출력단자와 전기 연결되어 있고 2개의 입력단자와 하나의 출력단자를 갖는다. OR 게이트(17)의 제 1 입력단자는 인버터(40)에 의해 출력된 역산된 클록신호를 수신하고 OR 게이트(17)의 제 2 입력단자는 데이터 신호를 수신한다. OR 게이트(17)는 데이터 신호와 역산된 클록신호에 대해 OR 연산을 수행하고 상기 OR 게이트(17)의 출력단자를 통해 제 2 신호를 출력한다. OR 연산의 규칙들이 하기에 기술되어 있다. OR 게이트(17)의 제 1 입력단자 또는 제 2 입력단자에 의해 수신된 신호가 하이레벨 상태에 있는 경우, 상기 OR 게이트(17)의 출력단자에서 출력된 제 2 신호는 하이레벨 상태에 있다. OR 게이트(17)의 제 1 입력단자 또는 제 2 입력단자에 의해 수신된 신호가 동시에 로우레벨 상태에 있는 경우, 상기 OR 게이트(17)의 출력단자에서 출력된 제 2 신호는 로우레벨 상태에 있다.
제 2 원샷 트리거(19)는 OR 게이트(17)의 출력 단자와 전기 연결되어 있고 하나의 입력단자와 하나의 출력단자를 가지며, 상기 OR 게이트(17)로부터 출력된 제 2 신호를 수신하고, 상기 제 2 신호의 펄스 트리거를 통해 다른 펄스폭의 제 2 신호를 출력하는데 사용된다. 예컨대, 제 2 원샷 트리거(19)에 의해 출력된 펄스폭은 OR 게이트(17)의 출력 펄스폭보다 더 크다. 여기서, 제 2 원샷 트리거(19)는 음의 에지 트리거된 원샷 트리거이다.
그런 후, 회로의 동작 원리가 하기와 같이 예시되어 있다.
데이터 신호가 논리 1인 경우, 제 1 NAND 게이트(11)는 클록신호와 데이터 신호에 대한 NAND 논리연산을 수행하고 제 1 신호를 출력한다. 그리고 나서, 제 1 원샷 트리거(18)가 상기 제 1 신호의 출력 펄스폭을 설정하고 변조된 신호, 즉, 제 1 차동신호(ix)를 출력한다.
데이터 신호가 논리 1인 경우, 인버터(140)가 클록신호에 대해 역 논리연산을 수행하고 역산된 클록신호를 출력한다. 그런 후, OR 게이트(17)가 역산된 클록신호와 데이터 신호에 대해 OR 논리연산을 수행하고 제 2 신호를 출력한다. 제 2 원샷 트리거(19)는 제 2 신호의 출력 펄스폭을 설정하고 고정된 레벨신호, 즉, 제 2 차동신호(iy)를 출력한다.
데이터 신호가 논리 0인 경우, 제 1 NAND 게이트(11)는 클록신호 및 데이터 신호에 대한 NAND 논리연산을 수행하고 제 1 신호를 출력한다. 그런 후, 제 1 원샷 트리거(18)는 제 1 신호의 출력 펄스폭을 설정하고 고정된 레벨신호, 즉, 제 1 차동신호(ix)를 출력한다.
데이터 신호가 논리 0인 경우, 인버터(140)는 클록신호에 대해 역전 논리연산을 수행하고 역산된 클록신호를 출력한다. 그리고 나서, OR 게이트(17)는 역산된 클록신호와 데이터 신호에 대해 OR 논리 연산을 수행하고, 제 2 신호를 출력한다. 제 2 원샷 트리거(19)는 제 2 신호의 출력 펄스폭을 설정하고, 변조된 신호, 즉, 제 2 차동신호(iy)를 출력한다.
도 4는 본 발명의 레벨정정회로의 개략도이다. 도 4에 도시된 바와 같이, 본 발명의 레벨정정회로는 제 1 비교기(21)와 제 2 비교기(22)를 포함한다.
제 1 비교기(21)는 2개의 입력단자와 1개의 출력단자를 갖는다. 제 1 비교기(21)의 제 1 입력단자(즉, 논인버팅(non-inverting) 입력단자 Vi+)는 신호 인코더(100)의 제 1 코드 출력단자로부터 출력된 제 1 차동신호(ix)를 수신하고, 상기 제 1 비교기(21)의 제 2 입력단자(즉, 인버팅 입력단자 Vi-)는 신호 인코더(100)의 제 2 코드 출력단자로부터 출력된 제 2 차동신호(iy)를 수신한다. 제 1 비교기(21)는 정확한 레벨의 제 3 차동신호(ix1)를 출력하기 위해 제 1 차동신호(ix)와 제 2 차동신호(iy)에 대한 비교연산을 수행한다. 따라서, 상기 제 1 차동신호(ix)의 신호감쇠 문제가 해결될 수 있다. 제 1 비교기(21)의 2개의 입력단자의 입력신호가 모두 논리 1인 경우 문제발생을 해결하기 위해, 제 1 비교기(21)는 인버팅 입력단자(Vi-)의 레벨을 0보다 크지만 전압원(VCC)보다 작게(예컨대, 1/2VCC까지) 올린다.
제 2 비교기(22)는 2개의 입력단자와 1개의 출력단자를 갖는다. 제 2 비교기(22)의 제 1 입력단자(즉, 논인버팅 입력단자 Vi+)는 신호 인코더(100)의 제 2 출력단자(즉, 인버팅 입력단자 Vi-)로부터 출력된 제 2 차동신호(iy)를 수신하고, 상기 제 2 비교기(22)의 제 2 입력단자는 신호 인코더(100)의 제 1 코드 출력단자로부터 출력된 제 1 차동신호(ix)를 수신한다. 제 2 비교기(22)는 정확한 레벨의 제 4 차동신호(iy1)를 출력하기 위해 제 1 차동신호(ix)와 제 2 차동신호(iy)에 대한 비교연산을 수행한다. 따라서, 상기 제 2 차동신호(iy)의 신호감쇠 문제가 해결될 수 있다. 제 2 비교기(22)의 2개의 입력단자의 입력신호가 모두 논리 0인 경우 문제발생을 해결하기 위해, 제 2 비교기(22)는 인버팅 입력단자(Vi-)의 레벨을 0보다 크지만 전압원(VCC)보다 작게(예컨대, 1/2VCC까지) 올린다.
도 5a는 본 발명의 제 1 비교기의 개략적인 회로도이다. 도 5a에 도시된 본 발명의 제 1 비교기는 복수의 트랜지스터 스위치를 포함한다. 제 1 차동신호(ix)와 제 2 차동신호(iy)가 트랜지스터 스위치에 입력된 후, 트랜지스터 스위치는 정확한 레벨의 제 3 차동신호(ix1)를 출력하기 위해 상기 제 1 차동신호(ix)와 상기 제 2 차동신호(iy)의 레벨에 따라 온 또는 오프되게 제어된다. 또한, 본 발명의 제 2 비교기의 회로는 제 1 비교기의 회로와 동일하며 그 차이가 하기에 기술되어 있다. 제 1 비교기(21)의 제 1 출력단자(즉, 논인버팅 입력단자 Vi+)는 (도 6a에 도시된 바와 같이) 신호 인코더(100)의 제 1 코드 출력단자로부터 출력된 제 1 차동신호(ix)를 수신하는 한편, 제 2 비교기(22)의 제 1 입력단자(즉, 논인버팅 입력단자 Vi+)는 (도 6a에 도시된 바와 같이) 신호 인코더(100)의 제 2 출력단자(즉, 인버팅 입력단자 Vi-)로부터 출력된 제 2 차동신호(iy)를 수신한다. 회로의 다른 동작원리는 동일하며 본 명세서엣 다시 기술하지 않을 것이다.
도 5b는 본 발명의 제 1 비교기의 또 다른 개략적인 회로도이다. 도 5b에 도시된 바와 같이 본 발명의 제 1 비교기는 복수의 트랜지스터 스위치를 포함한다. 도 5b에서 수신된 (도 6d에 도시된 바와 같은) 제 1 차동신호(ix)와 (도 6d에 도시된 바와 같은) 제 2 차동신호(iy)는 위상이 반대이다. 회로의 다른 동작원리는 도 5a의 원리와 같으며 본 명세서에서 다시 기술하지 않을 것이다.
도 6a는 본 발명과 종래 기술의 신호파형들 간의 개략적인 비교도이다. 도 6a에 도시된 바와 같이, 종래 기술에 따르면, 데이터 신호(data)와 역산된 데이터 신호(
Figure 112007062902123-PAT00001
)는 전송품질을 저하시키는 전송간 스위칭 잡음 문제가 있다. 그러나, 본 발명의 신호 인코더(100)가 클록신호와 데이터 신호를 수신한 후, 데이터 신호와 클록신호는 소정의 인코딩 규칙에 따라 제 1 차동신호(ix)와 제 2 차동신 호(iy)로 부호화된다. 수신단자에서, 제 1 차동신호(ix) 더하기 제 2 차동신호(iy)는 소정의 디코딩 규칙에 따라 클록신호를 복원할 수 있고, 제 1 차동신호(ix) 빼기 제 2 차동신호(iy)는 데이터 신호를 복원할 수 있다. 제 1 차동신호(ix)의 펄스폭과 제 2 차동신호(iy)의 펄스폭은 클록신호(clk)의 1/2 싸이클과 같다. 따라서, 본 발명은 데이터 신호와 클록신호를 변조된 신호와 고정된 레벨신호로 각각 변환시킨다. 변조된 신호와 고정된 레벨신호는 반대 위상의 스위칭 관계를 갖지 않기 때문에, 스위칭 잡음의 문제가 발생하지 않는다. 따라서, 본 발명은 종래 차동 전송모드에 비해 더 나은 전송품질을 갖는다.
도 6b는 본 발명의 신호 파형과 종래 기술 간의 또 다른 개략적이 비교도이다. 도 6b와 도 6a 간의 차이가 다음과 같이 기술되어 있다. 도 6b의 제 1 차동신호(ix)의 펄스폭은 도 6a의 제 1 차동신호(ix)의 펄스폭보다 더 작다. 다르게 말하면, 도 6b의 제 1 차동신호(ix)의 펄스폭은 클록신호(clk)의 1/2 주기보다 더 작다. 도 6b의 제 2 차동신호(iy)의 펄스폭은 도 6a의 제 2 차동신호(iy)의 펄스폭보다 더 작다. 다르게 말하면, 도 6b의 제 2 차동신호(iy)의 펄스폭이 클록신호(clk)의 1/2 싸이클보다 더 작다. 펄스폭은 원샷 트리거를 통해 조절될 수 있다.
도 6c는 본 발명의 신호 파형과 종래 기술간의 또 다른 개략적인 비교도이다. 도 6c 및 도 6a 사이의 차이가 다음과 같이 기술되어 있다. 도 6c의 제 1 차동신호(ix)의 펄스폭은 도 6a의 제 1 차동신호(ix)의 펄스폭보다 더 크다. 다르게 말하면, 도 6c의 제 1 차동신호(ix)의 펄스폭은 클록신호(clk)의 1/2 주기보다 더 크다. 도 6c의 제 2 차동신호(iy)의 펄스폭은 도 6a의 제 2 차동신호(iy)의 펄스폭보 다 더 크다. 다르게 말하면, 도 6c의 제 2 차동신호(iy)의 펄스폭이 클록신호(clk)의 1/2 싸이클보다 더 크다. 펄스폭은 원샷 트리거를 통해 조절될 수 있다.
도 7a는 본 발명의 신호 디코더의 개략적인 회로도이다. 도 7a에 도시된 바와 같이, 본 발명의 신호 디코더는 제 1 플립플롭(flip-flop)(40), 제 2 플립플롭(41), 제 1 지연기(delayer)(50), 제 2 지연기(51), 제 3 지연기(52), 제 2 NAND 게이트(110), 제 3 NAND 게이트(111), 제 3 인버터(141), 제 4 인버터(142), 및 제 2 NOR 게이트(150)를 포함한다. 제 1 플립플롭(40)과 제 1 지연기(50)는 양의 에지 트리거된 제 3 원샷 트리거를 구성하고, 제 2 플립플롭(41), 제 2 지연기(51) 및 제 3 지연기(52)는 양의 에지 트리거된 제 4 원샷 트리거를 구성한다.
제 2 NOR 게이트(150)는 제 1 차동신호(ix)와 제 2 차동신호(iy)에 대해 NOR 논리연산을 수행한다. 연산 결과에 따라, 제 2 NOR 게이트(150)는 제 2 NAND 게이트(110)에 신호를 출력한다. 제 2 NAND 게이트(110)는 상기 제 2 NOR 게이트(150)로 부터 출력된 신호와 소거신호(clear)에 대해 NAND 논리연산을 수행한다. 소거신호(clear)는 시스템이 온된 후 침묵주기(silence period)동안 하이레벨 상태로 유지하고 제 2 NAND 게이트(110)는 연산결과에 따라 제 3 인버터(141)에 신호를 출력한다. 그런 후, 제 3 인버터(141)는 제 2 NAND 게이트(110)로부터 출력된 신호를 역산시키고 상기 역산된 신호를 제 3 원샷 트리거에 출력한다. 마지막으로, 제 1 플립플롭(40)은 (도 6a에 도시된 바와 같이)Q 단자를 통해 클록신호(clk)를 출력한다.
제 3 NAND 게이트(111)는 제 3 차동신호(ix1)와 소거신호(clear)에 대해 NAND 논리연산을 수행한다. 연산 결과에 따라, 제 3 NAND 게이트(111)는 제 4 인버터(142)에 신호를 출력한다. 그런 후, 제 4 인버터(142)는 상기 제 3 NAND 게이트(111)로부터 출력된 신호를 역산시키고 상기 역산된 신호를 제 4 원샷 트리거에 출력한다. 마지막으로, 제 2 플립플롭(41)은 (도 6a에 도시된 바와 같이)Q 단자를 통해 데이터 신호(data)를 출력한다.
도 7b는 본 발명의 신호 디코더의 또 다른 개략적인 회로도이다. 도 7b 및 도 7a 간의 차이로는 도 7b에는 음의 에지 트리거된 제 3 원샷 트리거와 음의 에지 트리거된 제 4 원샷 트리거가 사용되고, 제 2 NOR 게이트(150)가 XOR 게이트(151)로 대체되었다는 점이다. 회로의 다른 동작방식들은 도 7a의 방식과 동일하며 본 명세서에서 다시 기술하지 않을 것이다.
도 7c는 본 발명의 신호 디코더의 또 다른 개략적인 회로도이다. 도 7c 및 도 7a 간의 차이로는 제 1 차동신호(ix)와 제 2 차동신호(iy)를 정확한 레벨의 제 3 차동신호(ix1)와 제 4 차동신호(iy1)으로 정정하기 위해 레벨정정회로(20)가 도 7c에 추가되어 있다는 점이다. 회로의 다른 동작방식들은 도 7a의 방식과 동일하며 본 명세서에서 다시 기술하지 않을 것이다.
도 8은 본 발명의 신호 선택기(signal selector)의 개략 회로도이다. 신호 선택기는 제 3 차동신호(ix1)와 제 4 차동신호(iy1)의 세트 또는 읽기 위해 (예컨대, 신호 디코더를 갖는 또는 신호 디코더가 없는) 수신단자에 제공되는 클록신호(clk)와 데이터 신호의 세트를 선택적으로 출력한다. 신호 선택기는 레벨정정회로(20) 및 신호 디코더(200) 사이에 배치될 수 있다. 도 8에 도시된 바와 같이, 본 발명의 신호 선택기는 제 1 멀티플렉서(30), 제 2 멀티플렉서(31), 제 3 플립플롭(42), 제 4 플립플롭(43), 제 5 플립플롭(44), 제 4 지연기(53), 제 5 지연기(54), 제 6 지연기(55), 제 7 지연기(56), 제 4 NAND 게이트(112), 제 5 NAND 게이트(113), 제 5 인버터(143), 및 제 6 인버터(144)를 포함한다. 제 3 플립플롭(42)과 제 4 지연기(53)는 제 5 원샷 트리거를 구성하고, 제 4 플립플롭(43)과 제 5 지연기(54)는 제 6 원샷 트리거를 구성하며, 제 5 플립플롭(44), 제 6 지연기(55) 및 제 7 지연기(56)는 제 7 원샷 트리거를 구성한다.
제 1 멀티플렉서(30)는 제 1 비교기(21)에서 출력된 제 3 차동신호(ix1)와 클록신호(clk)를 수신하고, 선택 신호(sel)에 따라 제 3 차동신호(ix1) 또는 클록신호(clk)를 선택적으로 출력한다. 제 5 원샷 트리거는 제 3 차동신호(ix1) 또는 클록신호(clk)를 수신하고 출력하며, 제 3 차동신호(ix1)의 펄스폭 또는 클록신호(clk)의 1/2 싸이클 펄스폭을 본래 제 3 차동신호(ix1)의 펄스폭 또는 클록신호(clk)의 1/2 싸이클 펄스폭과 동일하게 하거나 다르게 설정하여 제 3 차동신호(ix1) 또는 클록신호(clk)를 출력한다. 제 6 원샷 트리거는 제 4 차동신호(iy1)를 수신하고, 제 4 차동신호(iy1)의 펄스폭을 본래의 제 4 차동신호(iy1)의 펄스폭과 동일하게 하거나 다르게 설정하여 제 4 차동신호(iy1)를 출력한다. 제 4 NAND 게이트(112)는 데이터 신호(data) 및 클록신호(clk)에 대한 NAND 논리연산을 수행하고 신호를 출력한다. 제 5 인버터(143)는 제 4 NAND 게이트(112)로부터 출력된 신호를 수신하고 상기 신호에 대한 역 논리연산을 수행한다. 제 7 원샷 트리거는 제 5 인버터(143)로부터 출력된 신호를 수신하고 상기 신호의 펄스폭을 본래 신호 의 펄스폭과 동일하게 하거나 다르게 설정한다. 제 5 NAND 게이트(113)는 제 7 원샷 트리거로부터 출력된 신호를 수신하고 상기 신호 및 데이터 신호(data)에 대한 NAND 논리연산을 수행한다. 제 6 인버터(144)는 제 5 NAND 게이트(113)로부터 출력된 신호를 수신하고, 상기 신호에 대한 역 논리연산을 수행한다. 제 2 멀티플렉서(31)는 제 6 원샷 트리거로부터 출력된 제 4 차동신호(iy1)와 제 6 인버터(144)로부터 출력된 신호를 수신하고, 상기 선택된 신호(sel)에 따라 제 4 차동신호(iy1)와 데이터 신호(data)를 선택적으로 출력한다.
선택 신호가 논리 1인 경우, 제 1 멀티플렉서(30)는 제 3 플립플롭(42)의 CLK 단자에 제 3 차동신호(ix1)를 출력하고, 제 3 플립플롭(42)의 Q단자는 제 3 차동신호(ix1)를 출력한다. 제 4 플립플롭(43)의 Q 단자는 제 2 멀티플렉서(31)에 제 4 차동신호(iy1)를 출력하고 제 2 멀티플렉서(31)는 제 4 차동신호(iy1)를 출력한다.
선택 신호가 논리 0인 경우, 제 1 멀티플렉서(30)는 제 3 플립플롭(42)의 CLK 단자에 클록신호(clk)를 출력하고, 제 3 플립플롭(42)의 Q단자는 클록신호(clk)를 출력한다. 제 4 NAND 게이트(112)는 데이터 신호(data) 및 클록신호(clk)에 대해 NAND 논리연산을 수행하고, 제 5 인버터(143)에 신호를 출력한다. 그런 후, 제 5 플립플롭(44), 제 6 지연기(55) 및 제 7 지연기(56)로 구성된 제 7 원샷 트리거가 상기 신호를 제 5 NAND 게이트(113)에 전송한다. 제 5 NAND 게이트(113)는 데이터 신호(data)와 제 4 플립플롭(43)의 Q단자로부터 출력된 신호에 대해 NAND 연산을 수행한 후, 상기 신호를 제 6 인버터(144)에 전송한다. 제 7 멀 티플렉서(31)는 데이터 신호(data)를 출력한다.
요약하면, 본 발명의 신호 인코더 및 신호 디코더는 부호화된 클록신호와 데이터 신호를 인코딩 연산과정을 통해 수신단자로 전송하고, 디코딩 연산과정을 통해 (또는 상기 수신단자에 디코딩 복원과정을 수행함이 없이 단지 직접 읽기를 통해) 상기 수신단자에서 클록신호와 데이터 신호를 복원한다. 따라서, 신호전송 과정은 차동 전송모드와 같이 잡음 방지의 이점을 갖고, 신호복원 과정은 데이터 클록 전송모드와 같이 복원이 쉬운 이점을 갖는다.
따라서 기술된 본 발명은 많은 방식으로 변할 수 있음이 명백해진다. 이러한 변형들은 본 발명의 기술사상 및 범위로부터 벗어난 것으로 간주되지 않아야 하며, 당업자에게 명백한 모든 이와 같은 변형들은 특허청구범위내에 포함되는 것으로 의도되어 있다.
본 발명은 단지 예로써 하기 주어진 상세한 설명으로부터 더 완전히 이해되며 따라서 본 발명을 제한하지 않는다.
도 1은 종래 기술의 신호 파형들에 대한 개략적인 비교도이다.
도 2는 본 발명의 실시예의 계통 블록도이다.
도 3a는 본 발명의 제 1 실시예에 따른 신호 인코더의 개략 회로도이다.
도 3b는 본 발명의 제 2 실시예에 따른 신호 인코더의 개략 회로도이다.
도 4는 본 발명의 레벨정정회로의 개략도이다.
도 5a는 본 발명의 제 1 비교기의 개략 회로도이다.
도 5b는 본 발명의 제 1 비교기의 또 다른 개략 회로도이다.
도 6a는 본 발명과 종래 기술의 신호 파형들 간의 개략적인 비교도이다.
도 6b는 본 발명과 종래 기술의 신호 파형들 간의 또 다른 개략적인 비교도이다.
도 6c는 본 발명과 종래 기술의 신호 파형들 간의 또 다른 개략적인 비교도이다.
도 6d는 본 발명과 종래 기술의 신호 파형들 간의 또 다른 개략적인 비교도이다.
도 7a는 본 발명의 신호 선택기의 개략적인 회로도이다.
도 7b는 본 발명의 신호 디코더의 또 다른 개략적인 회로도이다.
도 7c는 본 발명의 신호 디코더의 또 다른 개략적인 회로도이다.
도 8은 본 발명의 신호 선택기의 개략적인 회로도이다.

Claims (16)

  1. 제 1 코드 출력단자와 제 2 코드 출력단자를 구비하고, 복수의 논리 0과 복수의 논리 1로 구성된 데이터 신호와 클록신호를 수신하며, 상기 데이터 신호와 상기 클록신호에 따른 차동신호를 출력하는 신호 인코더로서,
    상기 데이터 신호가 논리 1인 경우, 상기 제 1 코드 출력단자를 통해 변조된 신호를 상기 차동신호가 되도록 출력하고, 상기 제 2 코드 출력단자를 통해 고정된 레벨신호를 상기 차동신호가 되도록 출력하며,
    상기 데이터 신호가 논리 0인 경우, 상기 제 1 코드 출력단자를 통해 고정된 레벨신호를 상기 차동신호가 되도록 출력하고, 상기 제 2 코드 출력단자를 통해 변조된 신호를 상기 차동신호가 되도록 출력하는 신호 인코더.
  2. 제 1 항에 있어서,
    상기 데이터 신호와 상기 클록신호를 수신하기 위한 논리회로를 더 구비하고,
    상기 논리회로는 상기 데이터 신호가 논리 1인 경우, 상기 제 1 코드 출력단자를 통해 변조된 신호와 상기 제 2 코드 출력단자를 통해 고정된 레벨신호를 출력하고,
    상기 논리회로는 상기 데이터 신호가 논리 0인 경우, 상기 제 1 코드 출력단자를 통해 고정된 레벨신호와 상기 제 2 코드 출력단자를 통해 변조된 신호를 출력 하는 신호 인코더.
  3. 제 1 항에 있어서,
    상기 고정된 레벨신호는 논리 0의 레벨 신호인 신호 인코더.
  4. 제 1 항에 있어서,
    상기 고정된 레벨신호는 논리 1의 레벨 신호인 신호 인코더.
  5. 제 1 항에 있어서,
    상기 변조된 신호는 복수의 로우레벨 신호와 복수의 하이레벨 신호로 구성되는 신호 인코더.
  6. 제 1 항에 있어서,
    상기 변조된 신호의 펄스폭이 상기 클록신호의 1/2 싸이클의 펄스폭과 동일한 신호 인코더.
  7. 제 1 항에 있어서,
    상기 논리회로는
    제 1 입력단자를 통해 상기 데이터 신호를 수신하고, 제 2 입력단자를 통해 상기 클록신호를 수신하며, 상기 데이터 신호와 상기 클록신호에 대해 NAND 연산을 수행하여 출력단자를 통해 제 1 신호를 출력하는 제 1 NAND 게이트와,
    상기 제 1 NAND 게이트에 전기 연결되며, 입력단자를 통해 상기 제 1 NAND 게이트로부터 출력된 상기 제 1 신호를 수신하고, 상기 제 1 신호에 대한 역산(inverting operation)을 수행하여 출력단자를 통해 상기 역산된 제 1 신호를 출력하는 제 1 인버터와,
    상기 제 1 인버터에 전기 연결되며, 상기 제 1 신호를 수신하고 상기 제 1 신호의 펄스폭을 설정하기 위한 제 1 원샷 트리거와,
    입력단자를 통해 상기 클록신호를 수신하고, 상기 클록신호에 대한 역산을 수행하여 출력단자를 통해 상기 역산된 클록신호를 출력하기 위한 제 2 인버터와,
    상기 제 2 인버터에 전기 연결되며, 제 1 입력단자를 통해 상기 제 2 인버터로부터 출력된 상기 역산된 클록신호를 수신하고, 제 2 입력단자를 통해 상기 데이터 신호를 수신하며, 상기 데이터 신호와 상기 역산된 클록신호에 대해 NOR 연산을 수행하여 출력단자를 통해 제 2 신호를 출력하는 제 1 NOR 게이트와,
    상기 제 1 인버터에 전기 연결되며, 상기 제 2 신호를 수신하고 상기 제 2 신호의 펄스폭을 설정하기 위한 제 2 원샷 트리거를 더 구비하는 신호 인코더.
  8. 제 7 항에 있어서,
    상기 제 1 원샷 트리거와 상기 원샷 트리거는 양의 에지 트리거된 원샷 트리거(positive-edge-triggered one-shot trigger)인 신호 인코더.
  9. 제 1 항에 있어서,
    상기 논리회로는
    제 1 입력단자를 통해 상기 데이터 신호를 수신하고, 제 2 입력단자를 통해 상기 클록신호를 수신하며, 상기 데이터 신호와 상기 클록신호에 대해 NAND 연산을 수행하여 출력단자를 통해 제 1 신호를 출력하기 위한 제 1 NAND 게이트와,
    상기 제 1 NAND 게이트에 전기 연결되며, 상기 제 1 신호를 수신하고 상기 제 1 신호의 펄스폭을 설정하기 위한 제 1 원샷 트리거와,
    입력단자를 통해 상기 클록신호를 수신하고, 상기 클록신호에 대한 역산을 수행하여 출력단자를 통해 상기 역산된 클록신호를 출력하기 위한 제 2 인버터와,
    상기 제 2 인버터에 전기 연결되며, 제 1 입력단자를 통해 상기 제 2 인버터로부터 출력된 상기 역산된 클록신호를 수신하고, 제 2 입력단자를 통해 상기 데이터 신호를 수신하며, 상기 데이터 신호와 상기 역산된 클록신호에 대해 OR 연산을 수행하여 출력단자를 통해 제 2 신호를 출력하는 OR 게이트와,
    상기 제 1 인버터에 전기 연결되며, 상기 제 2 신호를 수신하고 상기 제 2 신호의 펄스폭을 설정하기 위한 제 2 원샷 트리거를 더 구비하는 신호 인코더.
  10. 제 9 항에 있어서,
    상기 제 1 원샷 트리거와 상기 제 2 원샷 트리거는 음의 에지 트리거된 원샷 트리거인 신호 인코더.
  11. 수신단자가 클록신호와 데이터 신호를 읽게 하고, 제 1 디코드 출력단자와 제 2 디코드 출력단자를 구비하며, 제 1 코드 출력단자와 제 2 코드 출력단자로부터 출력된 변조된 신호와 고정된 레벨신호를 수신하는 제 1 항에 따른 신호 인코더와 함께 사용되는 신호 디코더로서,
    상기 변조된 신호가 상기 제 1 코드 출력단자에서 나오고 상기 고정된 레벨신호가 상기 제 2 코드 출력단자에서 나오는 경우, 상기 제 2 디코드 출력단자를 통해 논리 1의 데이터 신호를 출력하고, 상기 제 1 디코드 출력단자를 통해 클록신호를 출력하며,
    상기 고정된 레벨신호가 상기 제 1 코드 출력단자에서 나오고 상기 변조된 신호가 상기 제 2 코드 출력단자에서 나오는 경우, 상기 제 2 디코드 출력단자를 통해 논리 0의 데이터 신호를 출력하고, 상기 제 1 디코드 출력단자를 통해 클록신호를 출력하는 신호 디코더.
  12. 제 11 항에 있어서,
    상기 변조된 신호와 상기 고정된 레벨신호에 대해 NOR 논리연산을 수행하기 위한 제 2 NOR 게이트와,
    상기 제 2 NOR 게이트로부터 출력된 신호와 소거 신호를 수신하고, 상기 제 2 NOR 게이트에서 출력된 신호와 상기 소거 신호에 대한 NAND 논리연산을 수행하기 위한 제 2 NAND 게이트와,
    상기 제 2 NAND 게이트로부터 출력된 신호를 수신하고, 상기 제 2 NAND 게이 트로부터 출력된 신호에 대한 역 논리연산을 수행하기 위한 제 3 인버터와,
    상기 제 3 인버터로부터 출력된 신호를 수신하여 상기 클록신호를 출력하기 위한 제 3 원샷 트리거와,
    차동신호와 상기 소거신호를 수신하고, 상기 차동신호와 상기 소거신호에 대한 NAND 논리연산을 수행하기 위한 제 3 NAND 게이트와,
    상기 제 3 NAND 게이트로부터 출력된 신호를 수신하고, 상기 제 3 NAND 게이트로부터 출력된 신호에 대한 역 논리연산을 수행하기 위한 제 4 인버터와,
    상기 제 4 인버터로부터 출력된 신호를 수신하여 상기 데이터 신호를 출력하기 위한 제 4 원샷 트리거를 더 구비하는 신호 디코더.
  13. 제 11 항에 있어서,
    상기 차동신호에 대해 XOR 연산을 수행하기 위한 XOR 게이트와,
    상기 XOR 게이트로부터 출력된 신호와 소거신호를 수신하고, 상기 XOR 게이트와 상기 소거신호로부터 출력된 신호에 대해 NAND 논리연산을 수행하기 위한 제 2 NAND 게이트와,
    상기 제 2 NAND 게이트로부터 출력된 신호를 수신하고, 상기 제 2 NAND 게이트로부터 출력된 신호에 대해 역 논리연산을 수행하기 위한 제 3 인버터와,
    상기 제 3 인버터로부터 출력된 신호를 수신하여 상기 클록신호를 출력하기 위한 제 3 원샷 트리거와,
    상기 차동신호와 상기 소거신호를 수신하고, 상기 차동신호와 상기 소거신호 에 대해 NAND 연산을 수행하기 위한 제 3 NAND 게이트와,
    상기 제 3 NAND 게이트로부터 출력된 신호를 수신하고, 상기 제 3 NAND 게이트로부터 출력된 신호에 대한 역 논리연산을 수행하기 위한 제 4 인버터와,
    상기 제 4 인버터로부터 출력된 신호를 수신하여 상기 데이터 신호를 출력하기 위한 제 4 원샷 트리거를 더 구비하는 신호 디코더.
  14. 제 11 항에 있어서,
    상기 신호 인코더와 상기 신호 디코더 사이에 레벨정정회로가 또한 배치되어 있으며, 상기 레벨정정회로는 상기 신호 인코더로부터 출력된 차동신호를 수신하고 상기 차동신호의 레벨을 정정하여, 상기 수신단자의 레벨과 일치하게 한 후 상기 신호 디코더로 전송되게 상기 차동신호의 레벨을 만드는 신호 디코더.
  15. 제 14 항에 있어서,
    상기 레벨정정회로는
    제 1 입력단자를 통해 상기 신호 인코더의 제 1 코드 출력단자로부터 출력된 상기 차동신호를 수신하고, 제 2 입력단자를 통해 상기 신호 인코더의 제 2 코드 출력단자로부터 출력된 상기 차동신호를 수신하며, 출력단자를 통해 제 3 차동신호를 출력하기 위한 제 1 비교기와,
    제 1 입력단자를 통해 상기 신호 인코더의 제 2 코드 출력단자로부터 출력된 상기 차동신호를 수신하고, 제 2 입력단자를 통해 상기 신호 인코더의 제 1 코드 출력단자로부터 출력된 상기 차동신호를 수신하며, 출력단자를 통해 제 4 차동신호를 출력하기 위한 제 2 비교기를 더 구비하는 신호 디코더.
  16. 제 15 항에 있어서,
    상기 레벨정정회로와 상기 신호 디코더 사이에 신호 선택기가 배치되어 있으며,
    상기 신호 선택기는
    상기 제 1 비교기로부터 출력된 상기 제 3 차동신호와 상기 클록신호를 수신하고 선택신호에 따라 상기 제 3 차동신호 또는 상기 클록신호를 선택적으로 출력하기 위한 제 1 멀티플렉서와,
    상기 제 3 차동신호 또는 상기 클록신호를 수신하고 출력하기 위한 제 5 원샷 트리거와,
    상기 제 4 차동신호를 수신하고 출력하기 위한 제 5 원샷 트리거와,
    상기 데이터 신호와 상기 클록신호에 대해 NAND 논리연산을 수행하고 신호를 출력하기 위한 제 3 NAND 게이트와,
    상기 제 3 NAND 게이트로부터 출력된 신호를 수신하고 상기 신호에 대한 역 논리연산을 수행하기 위한 제 5 인버터와,
    상기 제 5 인버터로부터 출력된 신호를 수신하기 위한 제 6 원샷 트리거와,
    상기 제 6 원샷 트리거로부터 출력된 신호를 수신하고 상기 신호 및 상기 데이터 신호에 대한 NAND 논리연산을 수행하기 위한 제 4 NAND 게이트와,
    상기 제 4 NAND 게이트로부터 출력된 신호를 수신하고 상기 신호에 대한 역 논리연산을 수행하기 위한 제 6 인버터와,
    상기 제 5 원샷 트리거로부터 출력된 상기 제 4 차동신호와 상기 제 6 인버터로부터 출력된 신호를 수신하고 상기 선택 신호에 따라 상기 제 4 차동신호 또는 상기 데이터 신호를 선택적으로 출력하기 위한 제 2 멀티플렉서를 구비하는 신호 디코더.
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