CN101340422A - 信号编码器与信号译码器 - Google Patents

Abstract

本发明涉及一种信号编码器与信号译码器，用以接收一数据信号与一时脉信号，该信号编码器包含有第一编码输出端与第二编码输出端，该信号编码器在数据信号为逻辑一时，由第一编码输出端输出一调变信号，由第二编码输出端输出一固定电位信号，信号编码器在数据信号为逻辑零时，由第一编码输出端输出固定电位信号，由第二编码输出端输出调变信号；前述信号译码器将信号编码器输出的调变信号与固定电位信号转换为前述数据信号与时脉信号。

Description

信号编码器与信号译码器

技术领域

本发明涉及一种信号传输器，特别是一种信号编码器与信号译码器。

背景技术

由于高速电路的盛行，时序抖动(Clock Jitter)与信号偏移(Clock Skew)已成为许多工程人员非常重视的信号特性。随着传输速度的日趋加快，时脉的编排变得越来越紧凑，相对的周期也跟着越来越短，而时序抖动的影响也就越来越严重了。

传统数字串行传输系统采用的数据时脉(Data-Clock)传输方式，其传输系统采用两条信号线，一条为传输数据信号的数据线，另一条为传输时脉信号的时脉线，由于数据信号与时脉信号分开传输，所以这种方式在接收端不存在时脉复原的困扰，可以直接利用其时脉的上缘或下缘触发来判读数据线所传来的数据信号为逻辑零(Logic 0)或是逻辑一(Logic 1)，当数据信号大于设定值(Threshold)时，即判断为逻辑一，反之则判断为逻辑零，这种方式虽然可以达到数据传输的目的，但随着传输距离的加长，上述数据时脉传输方式容易受到噪声干扰而导致数据信号的电位整个往上移或往下移，使得接收端的数据判读上出现错误，例如若原本为逻辑零的信号，传输时其电位因噪声干扰而上移超过了前述判断的设定值，则接收端会判读为逻辑一，导致数据判读错误。

为解决上述问题，目前部分设计采用了差分(differential)的传输方式，其两个输出端(数据线)均为数据信号，一个为数据信号D+，另一个为数据信号D-，即，当欲传输逻辑一的信号时，数据信号D+为逻辑零的电位，而数据信号D-为其反相的信号，当欲传输逻辑零的信号时，数据信号D-为逻辑一的反向信号，数据信号D+为逻辑一的电位；当接收端在接收到信号时，即利用数据信号D+减去数据信号D-的电压差作为判断逻辑零与逻辑一的方式，当电压差大于零即表示逻辑零，反之则表示逻辑一，这种方式的传输可有效减少前述噪声干扰的问题，因为当传输的信号被噪声干扰时，由于两条数据线并排配置，使得两条数据线会被同时干扰而使得其数据信号的电位被同时上移或下移，因此，接收端接收时，经过数据信号D+减去数据信号D-后，其干扰信号即被减去，而不致于有判断错误的情形产生。

虽然上述差分传输方式解决了噪声干扰的问题，但是，由于接收端无对应数据线的时脉信号，因此，接收端需通过两条数据线来进行时脉复原(ClockRecovery)的作业，这种时脉复原的作业要求数据输出端所输出的数据不得连续为低电位(逻辑零)或高电位(逻辑一)，否则时脉复原将会产生错误，数据判读上也会发生错误，为能使得时脉复原不致出错，业界设计出了数据信号转换机制，即将原本4位的数据以5位来传输(即所谓的4B5B)，或者将原本8位的数据以10位来传输(即所谓的8B10B)，以将连续3个以上的低电位或高电位信号从传输的数据信号中移除，而让时脉复原不致出错；然而，这种方式虽解决了时脉复原的问题，但却使得原本4位的数据要花5位来传输，降低了传输速率(1.25倍)。

请参照图1，前述的差分传输方式还具有一缺点，即两条数据线的数据信号在传输时，如上所述，当数据切换时(例如从逻辑一切换为逻辑零)，会产生切换噪声(Switching Noise)问题300，从而造成传输品质的下降。

因此，如何能提供一种具有简易时脉复原与抗噪声干扰的信号传输器，成为了研究人员有待解决的问题之一。

发明内容

本发明的目的在于，提供一种信号编码器与信号译码器，通过一特定编码与译码过程传输信号，以简易方式还原时脉信号与数据信号，从而提升信号传输品质。

为了实现上述目的，本发明公开了一种信号编码器，用以接收数据信号与时脉信号，并输出对应于数据信号与时脉信号的差分信号，该数据信号由多个逻辑零与多个逻辑一所构成，该信号编码器包含有第一编码输出端与第二编码输出端，该信号编码器当数据信号为逻辑一时，从第一编码输出端输出一调变信号，从第二编码输出端输出一固定电位信号，信号编码器当数据信号为逻辑零时，从第一编码输出端输出固定电位信号，从第二编码输出端输出调变信号。

本发明还公开了一种信号译码器，包含有第一译码输出端与第二译码输出端，信号译码器接收信号编码器的第一编码输出端与第二编码输出端输出的差分信号，信号译码器当第一编码输出端为调变信号且第二编码输出端为固定电位信号时，从第二译码输出端输出逻辑一的数据信号，从第一译码输出端输出时脉信号，信号译码器当第一编码输出端为固定电位信号且第二编码输出端为调变信号时，从第二译码输出端输出逻辑零的数据信号，从第一译码输出端输出时脉信号。

使用这种信号编码器与信号译码器，通过编码运算过程，将编码后的时脉信号与数据信号传输至接收端，并在接收端通过译码运算过程，还原时脉信号与数据信号，这样，就可使得信号传输过程具有差分传输方式的抗噪声优点，而信号还原过程具有数据时脉(Data-Clock)传输方式的简易还原优点，从而可以提升信号的传输品质。

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

附图说明

图1为现有技术的信号波形比较示意图；

图2为本发明实施例的系统方块图；

图3A为本发明第一实施例的信号编码器的电路示意图；

图3B为本发明第二实施例的信号编码器的电路示意图；

图4为本发明的电位校正电路的示意图；

图5A为本发明第一比较器的电路示意图；

图5B为本发明第一比较器的另一电路示意图；

图6A为本发明与现有技术的信号波形比较示意图；

图6B为本发明与现有技术的另一信号波形比较示意图；

图6C为本发明与现有技术的另一信号波形比较示意图；

图6D为本发明与现有技术的另一信号波形比较示意图；

图7A为本发明的信号选择器的电路示意图；

图7B为本发明的信号译码器的另一电路示意图；

图7C为本发明的信号译码器的另一电路示意图；

图8为本发明的信号选择器的电路示意图。

其中，附图标记：

10-逻辑电路

11-第一与非门

12-第一反相器

13-第一单一脉冲触发器

14-第二反相器

15-第一或非门

16-第二单一脉冲触发器

17-或门

18-第一单一脉冲触发器

19-第二单一脉冲触发器

20-电位校正电路

21-第一比较器

22-第二比较器

30-第一多路复用器

31-第二多路复用器

40-第一触发器

41-第二触发器

42-第三触发器

43-第四触发器

44-第五触发器

50-第一延迟器

51-第二延迟器

52-第三延迟器

53-第四延迟器

54-第五延迟器

55-第六延迟器

56-第七延迟器

100-信号编码器

110-第二与非门

111-第三与非门

112-第四与非门

113-第五与非门

140-反相器

141-第三反相器

142-第四反相器

143-第五反相器

144-第六反相器

150-第二或非门

151-互斥或门

200-信号译码器

300-切换噪声问题

clk-时脉信号

ix-第一差分信号

iy-第二差分信号

ix1-第三差分信号

iy1-第四差分信号

data-数据信号

data-反相数据信号

Vi+-非反相输入端

Vi--反相输入端

VCC-电压源

VB1-第一偏压

VB2-第二偏压

具体实施方式

请参照图2，此为本发明实施例的系统方块图。如图2所示，本发明的信号传输器，包含有：信号编码器100与信号译码器200。

信号编码器100，用以接收数据信号与时脉信号，并输出对应于数据信号与时脉信号的差分信号(为方便说明，以下均称为第一差分信号与第二差分信号)，其中，数据信号与时脉信号为数字信号，该数据信号由多个逻辑零(例如，0伏特电压)的电位信号与多个逻辑一(例如，3.3伏特电压)的电位信号所构成，信号编码器100包含有第一编码输出端与第二编码输出端，信号编码器100在数据信号为逻辑一时，从第一编码输出端输出一调变信号，从第二编码输出端输出一固定电位信号(例如，逻辑为零的电位信号或者逻辑为一的电位信号)，信号编码器100在数据信号为逻辑零时，从第一编码输出端输出固定电位信号，从第二编码输出端输出调变信号。

逻辑电路10，设置在信号编码器100中，用以接收数据信号及时脉信号，并在数据信号为逻辑一时，从信号编码器100的第一编码输出端输出调变信号，从信号编码器100的第二编码输出端输出固定电位信号，逻辑电路10在数据信号为逻辑零时，从第一编码输出端输出固定电位信号，从第二编码输出端输出调变信号，其中，调变信号由多个低电位信号与多个高电位信号所构成，调变信号的脉冲宽度可以等于时脉信号半周期的脉冲宽度或视实际需要调整为一固定值，较佳的，为将脉冲宽度设定成相同于时脉信号半周期的脉冲宽度，这样，接收端直接将第一差分信号ix与第二差分信号iy结合后，即形成时脉信号。

信号译码器200，用以提供一接收端读取时脉信号与数据信号，包含有第一译码输出端与第二译码输出端，信号译码器200接收信号编码器的第一编码输出端与第二编码输出端输出的第一差分信号ix与第二差分信号iy，并对第一差分信号ix与第二差分信号iy进行一逻辑运算，信号译码器200根据逻辑运算的结果，在第一编码输出端为调变信号且第二编码输出端为固定电位信号时，从第二译码输出端输出逻辑一的数据信号，从第一译码输出端输出时脉信号，而信号译码器200在第一编码输出端为固定电位信号且第二编码输出端为调变信号时，从第二译码输出端输出逻辑零的数据信号，从第一译码输出端输出时脉信号。

电位校正电路20，设置在信号编码器100与信号译码器200之间，用以接收信号编码器100输出的第一差分信号ix与第二差分信号iy，并校正第一差分信号ix与第二差分信号iy的电位至一预定范围内，使第一差分信号ix与第二差分信号iy的电位符合接收端的电位后，传送至信号译码器200，此外，电位校正电路20可设置在信号编码器100中，或设置在信号译码器200中。

请参照图3A，此为本发明第一实施例的信号编码器的电路示意图。如图3A所示，本发明第一实施例的信号编码器，包含有第一与非门11、第一反相器12、第一单一脉冲(one-shot)触发器13、第二反相器14、第一或非门15与第二单一脉冲(one-shot)触发器16。

第一与非门11，具有两个输入端与一个输出端，第一与非门11的第一输入端接收数据信号，第二输入端接收时脉信号，第一与非门11对数据信号与时脉信号进行一与非运算后，由第一与非门11的输出端输出第一信号，其中与非运算的规则为：当第一与非门11的第一输入端或第二输入端接收到的信号为低电位状态时，则与非门11的输出端输出的第一信号为高电位状态；当第一与非门11的第一输入端与第二输入端接收到的信号同时为高电位状态时，则第一与非门11的输出端输出的第一信号为低电位状态。

第一反相器12，与第一与非门11的输出端电性连接，其具有一个输入端与一个输出端，用以接收第一与非门11输出的第一信号，并对第一信号进行一反相逻辑运算后，由第一反相器12的输出端输出反相的第一信号，其中，反相逻辑运算的规则为：当第一反相器12的输入端收到第一信号为低电位状态时，则第一反相器12的输出端输出的第一信号为高电位状态；当第一反相器12的输入端接收到的第一信号为高电位状态时，则第一反相器12的输出端输出的第一信号为低电位状态。

第一单一脉冲(one-shot)触发器13，与第一反相器12电性连接，具有一个输入端与一个输出端，用以接收第一反相器12输出的第一信号，由第一信号的脉冲触发动作，以输出具有不同脉冲宽度的第一信号，例如，将第一单一脉冲触发器13输出的脉冲宽度设定为大于第一反相器12输出脉冲宽度或者等于时脉信号半周期的脉冲宽度，其中，第一单一脉冲触发器13为一正缘触发单一脉冲触发器，此处也可以采用负缘触发的单一脉冲触发器。

第二反相器14，具有一个输入端与一个输出端，用以接收时脉信号，并对时脉信号进行反相逻辑运算后，由第二反相器14的输出端输出反相的时脉信号，其中，反相逻辑运算的规则为：当第二反相器14的输入端收到时脉信号为低电位状态时，则第二反相器14的输出端输出的时脉信号为高电位状态；当第二反相器14的输入端接收到的时脉信号为高电位状态时，则第二反相器14的输出端输出的时脉信号为低电位状态。

第一或非门15，与第二反相器14的输出端电性连接，具有两个输入端与一个输出端，该第一或非门15的第一输入端接收第二反相器14输出的反相的时脉信号，而第一或非门15的第二输入端接收数据信号，第一或非门15对数据信号与反相的时脉信号进行一或非运算后，由第一或非门15的输出端输出一第二信号，其中或非运算的规则为：当第一或非门15的第一输入端或第二输入端接收到的信号为高电位状态时，则第一或非门15的输出端输出的第二信号为低电位状态；当第一或非门15的第一输入端与第二输入端接收到的信号同时为低电位状态时，则第一或非门15的输出端输出的第二信号为高电位状态。

第二单一脉冲(one-shot)触发器16，与第一或非门15的输出端电性连接，具有一个输入端与一个输出端，用以接收第一或非门15输出的第二信号，由第二信号的脉冲触发动作，以输出具有不同脉冲宽度的第二信号，例如，第二单一脉冲触发器16输出的脉冲宽度大于第一或非门15输出脉冲宽度，其中，第二单一脉冲触发器16为一正缘触发单一脉冲触发器。

接下来，说明电路运作原理：

当数据信号为逻辑一时，经过第一与非门11将时脉信号与数据信号进行与非逻辑运算后，由第一与非门11输出第一信号，该第一信号经过第一反相器12进行反相逻辑运算后，由第一反相器输出反相的第一信号，接着，反相的第一信号经过第一单一脉冲触发器13设定输出的脉冲宽度，由第一单一脉冲触发器13输出调变信号，即第一差分信号ix(如图6A所示)。

当数据信号为逻辑一时，经过第二反相器14将时脉信号进行反相逻辑运算后，由第二反相器14输出反相的时脉信号，接着，第一或非门15将反相的时脉信号与数据信号进行或非逻辑运算后，由第一或非门15输出第二信号，该第二信号经过第二单一脉冲触发器16设定输出的脉冲宽度，由第二单一脉冲触发器16输出固定电位信号，即第二差分信号iy(如图6A所示)。

当数据信号为逻辑零时，经过第一与非门11将时脉信号与数据信号进行与非逻辑运算后，由第一与非门11输出第一信号，该第一信号经过第一反相器12进行反相逻辑运算后，由第一反相器12输出反相的第一信号，接着，反相的第一信号经过第一单一脉冲触发器13设定输出的脉冲宽度，由第一单一脉冲触发器13输出固定电位信号，即第一差分信号ix(如图6A所示)。

当数据信号为逻辑零时，经过第二反相器14将时脉信号进行反相逻辑运算后，由第二反相器14输出反相的时脉信号，接着，第一或非门15将反相的时脉信号与数据信号进行或非逻辑运算后，由第一或非门15输出第二信号，该第二信号经过第二单一脉冲触发器16设定输出的脉冲宽度，由第二单一脉冲触发器16输出调变信号，即第二差分信号iy(如图6A所示)。

请参照图3B，此为本发明第二实施例的信号编码器的电路示意图。如图3B所示，本发明第二实施例的信号编码器，包含有第一与非门11、第一单一脉冲(one-shot)触发器18、第二反相器14、或门17与第二单一脉冲(one-shot)触发器19。

第一与非门11，具有两个输入端与一个输出端，该第一与非门11的第一输入端接收数据信号，第二输入端接收时脉信号，第一与非门11对数据信号与时脉信号进行一与非运算后，由第一与非门11的输出端输出第一信号，其中与非运算的规则为：当第一与非门11的第一输入端或第二输入端接收到的信号为低电位状态时，则第一与非门11的输出端输出的第一信号为高电位状态；当第一与非门11的第一输入端与第二输入端接收到的信号同时为高电位状态时，则第一与非门11的输出端输出的第一信号为低电位状态。

第一单一脉冲触发器18，与第一与非门11的输出端电性连接，具有一个输入端与一个输出端，用以接收第一与非门11输出的第一信号，由第一信号的脉冲触发动作，以输出具有不同脉冲宽度的第一信号，例如，第一单一脉冲触发器18输出的脉冲宽度大于第一与非门11输出脉冲宽度，其中第一单一脉冲触发器18为一负缘触发单一脉冲触发器。

反相器140，具有一个输入端与一个输出端，用以接收时脉信号，并对时脉信号进行反相运算后，由反相器140的输出端输出反相的时脉信号，其中，反相运算的规则为：当反相器140的输入端收到时脉信号为低电位状态时，则反相器140的输出端输出的时脉信号为高电位状态；当反相器140的输入端接收到的时脉信号为高电位状态时，则反相器140的输出端输出的时脉信号为低电位状态。

或门17，与反相器140的输出端电性连接，具有两个输入端与一个输出端，该或门17的第一输入端接收反相器140输出的反相的时脉信号，该或门17的第二输入端接收数据信号，或门17对数据信号与反相的时脉信号进行一或运算后，由或门17的输出端输出第二信号，其中，或运算的规则为：当或门17的第一输入端或第二输入端接收到的信号为高电位状态时，则或门17的输出端输出的第二信号为高电位状态；当或门17的第一输入端与第二输入端接收到的信号同时为低电位状态时，则或门17的输出端输出的第二信号为低电位状态。

第二单一脉冲触发器19，与或门17的输出端电性连接，具有一个输入端与一个输出端，用以接收或门17输出的第二信号，由第二信号的脉冲触发动作，以输出具有不同脉冲宽度的第二信号，例如，第二单一脉冲触发器19输出的脉冲宽度大于或门17输出脉冲宽度，其中第二单一脉冲触发器19为一负缘触发单一脉冲触发器。

接下来，说明电路运作原理：

当数据信号为逻辑一时，经过第一与非门11将时脉信号与数据信号进行与非逻辑运算后，由第一与非门11输出第一信号，接着，该第一信号经过第一单一脉冲触发器18设定输出的脉冲宽度，由第一单一脉冲触发器18输出调变信号，即第一差分信号ix。

当数据信号为逻辑一时，经过反相器140将时脉信号进行反相逻辑运算后，由反相器140输出反相的时脉信号，接着，或门17将反相的时脉信号与数据信号进行或逻辑运算后，由或门17输出第二信号，该第二信号经过第二单一脉冲触发器19设定输出的脉冲宽度，由第二单一脉冲触发器19输出固定电位信号，即第二差分信号iy。

当数据信号为逻辑零时，经过第一与非门11将时脉信号与数据信号进行与非逻辑运算后，由第一与非门11输出第一信号，接着，该第一信号经过第一单一脉冲触发器18设定输出的脉冲宽度，由第一单一脉冲触发器18输出固定电位信号，即第一差分信号ix。

当数据信号为逻辑零时，经过反相器140将时脉信号进行反相逻辑运算后，由反相器140输出反相的时脉信号，接着，或门17将反相的时脉信号与数据信号进行或逻辑运算后，由或门17输出第二信号，该第二信号经过第二单一脉冲触发器19设定输出的脉冲宽度，由第二单一脉冲触发器19输出调变信号，即第二差分信号iy。

请参照图4，此为本发明的电位校正电路的示意图。如图4所示，本发明的电位校正电路包含有第一比较器21与第二比较器22。

第一比较器21，具有两个输入端与一个输出端，第一比较器21的第一输入端(即非反相输入端Vi+)接收信号编码器100的第一编码输出端输出的第一差分信号ix，第一比较器21的第二输入端(即反相输入端Vi-)接收信号编码器100的第二编码输出端输出的第二差分信号iy，其中第一比较器21对第一差分信号ix与第二差分信号iy进行比较运算，以输出具有准确电位的第三差分信号ix1，这样，即可解决第一差分信号ix在传输过程中信号衰减的问题，其中，第一比较器21内部将反相输入端Vi-的电位提升至大于零但小于电压源VCC(例如，1/2VCC)，以解决当第一比较器21的两个输入端的输入信号都是逻辑零时的问题。

第二比较器22，具有两个输入端与一个输出端，第二比较器22的第一输入端(即非反相输入端Vi+)接收信号编码器100的第二输出端(即反相输入端Vi-)输出的第二差分信号iy，第二比较器22的第二输入端接收信号编码器100的第一编码输出端输出的第一差分信号ix，其中，第二比较器22对第一差分信号ix与第二差分信号iy进行比较运算，以输出具有准确电位的第四差分信号iy1，这样，即可解决第二差分信号iy在传输过程中信号衰减的问题，其中，第二比较器22内部将反相输入端Vi-的电位提升至大于零但小于电压源VCC(例如，1/2VCC)，以解决当第二比较器22的两个输入端的输入信号都是逻辑零时的问题。

请参照图5A，此为本发明第一比较器的电路示意图。如图5A所示，本发明的第一比较器包含有多个晶体管开关，其中，第一差分信号ix与第二差分信号iy输入至各晶体管开关后，根据第一差分信号ix与第二差分信号iy的电位控制各晶体管开关的导通(on)或断开(off)，以输出具有准确电位的第三差分信号ix1。另外，本发明的第二比较器的电路与第一比较器相同，差别在于：第一比较器21的第一输入端(即非反相输入端Vi+)接收信号编码器100的第一编码输出端输出的第一差分信号ix(如图6A所示)，而第二比较器22的第一输入端(即非反相输入端Vi+)接收信号编码器100的第二输出端(即反相输入端Vi-)输出的第二差分信号iy(如图6A所示)，其余电路动原理相同，以下不再赘述。

请参照图5B，此为本发明第一比较器的另一电路示意图。如图5B所示，本发明的第一比较器包含有多个晶体管开关，图5B中接收的第一差分信号ix(如图6D所示)与第二差分信号iy为反相(如图6D所示)，其余电路原理与图5A类似，以下不再赘述。

请参照图6A，此为本发明与现有技术的信号波形比较示意图。如图6A所示，现有技术的数据信号data与反相数据信号data在传输上存在切换噪声(Switching Noise)问题，从而会造成传输品质的下降，本发明的信号编码器100在接收到时脉信号与数据信号后，根据编码规则将数据信号与时脉信号编码成第一差分信号ix与第二差分信号iy，并在接收端根据译码规则将第一差分信号ix与第二差分信号iy相加后，即可还原出时脉信号，将第一差分信号ix与第二差分信号iy相减后，即可还原出数据信号，其中，第一差分信号ix的脉冲宽度与第二差分信号的脉冲宽度等于时脉信号clk的半周期。这样，本发明将数据信号与时脉信号分别转换为调变信号与固定电位信号，由于调变信号与固定电位信号彼此非为正反相的切换关系，因而不存在切换噪声的问题，因此，对比于现有的差分传输方式而言，具有较佳的传输品质。

请参照图6B，此为本发明与现有技术的另一信号波形比较示意图。图6B与图6A的不同之处在于：图6B中的第一差分信号ix的脉冲宽度小于图6A中的第一差分信号ix的脉冲宽度，换句话说，图6B中的第一差分信号ix的脉冲宽度小于时脉的半周期，而图6B中的第二差分信号iy的脉冲宽度小于图6A中的第二差分信号iy的脉冲宽度，换句话说，图6B中的第二差分信号iy的脉冲宽度小于时脉信号clk的半周期，前述脉冲宽度可通过单一脉冲触发器进行调整。

请参照图6C，此为本发明与现有技术的另一信号波形比较示意图。图6C与图6A的不同之处在于：图6C中的第一差分信号ix的脉冲宽度大于图6A中的第一差分信号ix的脉冲宽度，换句话说，图6C中的第一差分信号ix的脉冲宽度大于时脉信号clk的半周期，而图6C中的第二差分信号iy的脉冲宽度大于图6A中的第二差分信号iy的脉冲宽度，换句话说，图6C中的第二差分信号iy的脉冲宽度大于时脉信号clk的半周期，前述脉冲宽度可通过单一脉冲触发器进行调整。

请参照图7A，此为本发明的信号译码器的电路示意图。如图7A所示，本发明的信号译码器包含有：第一触发器40、第二触发器41、第一延迟器50、第二延迟器51、第三延迟器52、第二与非门110、第三与非门111、第三反相器141、第四反相器142与第二或非门150，其中，第一触发器40与第一延迟器50构成一个正缘触发的第三单一脉冲触发器，第二触发器41、第二延迟器51与第三延迟器52构成一个正缘触发的第四单一脉冲触发器。

第二或非门150将第一差分信号ix与第二差分信号iy进行一或非逻辑运算，第二或非门150根据运算结果将信号输出至第二与非门110，第二与非门110将第二或非门150输出的信号与清除信号clear进行一与非逻辑运算，其中，清除信号clear在系统开机的静默时间过后维持在一高准位状态，第二与非门110根据运算结果将信号输出至第三反相器141，接着，第三反相器141将第二与非门110输出的信号反相，并输出反相后的信号至第三单一脉冲触发器，最后，由第一触发器40的Q端输出时脉信号clk(如图6A所示)。

第三与非门111将第三差分信号ix1与清除信号clear进行一与非逻辑运算，并根据运算结果将信号输出至第四反相器142，接着，第四反相器142将第三与非门11输出的信号反相，并输出反相后的信号至第四单一脉冲触发器，最后，由第五触发器44的Q端输出数据信号data(如图6A所示)。

请参照图7B，此为本发明的信号译码器的另一电路示意图。图7B与图7A的不同之处在于：图7B采用负缘触发的第三单一脉冲触发器与负缘触发的第四单一脉冲触发器，且将第二或非门150替换为互斥或门151，其余电路运作方式与图7A类似，在此不再赘述。

请参照图7C，此为本发明的信号译码器的另一电路示意图。图7C与图7A的不同之处在于：图7C增加了一个电位校正电路20，以将第一差分信号ix与第二差分信号iy校正为具有准确电位的第三差分信号ix1与第四差分信号iy1，其余电路运作方式与图7A类似，在此不再赘述。

请参照图8，此为本发明的信号选择器的电路示意图，其中，信号选择器可选择性输出一组第三差分信号ix1与第四差分信号iy1或一组时脉信号clk与数据信号data，以提供各种接收端(例如，具有信号译码器或者不具有信号译码器)读取，该信号选择器可设置在电位校正电路20与信号译码器200之间。如图8所示，本发明的信号选择器包含有：第一多路复用器30、第二多路复用器31、第三触发器42、第四触发器43、第五触发器44、第四延迟器53、第五延迟器54、第六延迟器55、第七延迟器56、第四与非门112、第五与非门113、第五反相器143与第六反相器144。其中，第三触发器42与第四延迟器53构成第五单一脉冲触发器，第四触发器43与第五延迟器54构成第六单一脉冲触发器，第五触发器44、第六延迟器55与第七延迟器56构成第七单一脉冲触发器。

第一多路复用器30，接收第一比较器21输出的第三差分信号ix1与时脉信号clk，并根据一选择信号sel选择性输出第三差分信号ix1或时脉信号clk；第五单一脉冲触发器，接收并输出第三差分信号ix1或时脉信号clk，并设定第三差分信号ix1或时脉信号clk半周期的脉冲宽度为相同或不同于原第三差分信号ix1或时脉信号clk半周期的脉冲宽度，以输出第三差分信号ix1或时脉信号clk；第六单一脉冲触发器，接收第四差分信号iy1并设定第四差分信号iy1的脉冲宽度为相同或不同于原第四差分信号iy1的脉冲宽度，以输出第四差分信号iy1；第四与非门112，用以对数据信号data与时脉信号clk进行与非逻辑运算，并输出一信号；第五反相器143，接收并对第四与非门112输出的信号进行反相逻辑运算；第七单一脉冲触发器，接收第五反相器143输出的信号，并设定该信号的脉冲宽度为相同或不同于原信号的脉冲宽度；第五与非门113，接收第七单一脉冲触发器输出的信号，并对该信号与数据信号data进行与非逻辑运算；第六反相器144，接收第五与非门113输出的信号，并对该信号进行与非逻辑运算；第二多路复用器31，接收第六单一脉冲触发器输出的第四差分信号iy1与第六反相器144输出的信号，并根据选择信号sel选择性输出第四差分信号iy1或数据信号data。

当选择信号为逻辑一时，第一多路复用器30输出第三差分信号ix1至第三触发器42的CLK端，第三触发器42的Q端输出第三差分信号ix1，第四触发器43的Q端输出第四差分信号iy1至第二多路复用器31，第二多路复用器31输出第四差分信号iy1。

当选择信号为逻辑零时，第一多路复用器30输出时脉信号clk至第三触发器42的CLK端，第三触发器42的Q端输出时脉信号clk，第四与非门112将数据信号data与时脉信号clk进行与非逻辑运算，并输出一信号至第五反相器143，接着，由第五触发器44、第六延迟器55与第七延迟器56构成的第七单一脉冲触发器将信号传送至第五与非门113，第五与非门113将数据信号data与第五触发器44的Q端输出的信号进行与非逻辑运算后，将信号传送至第六反相器144，第六反相器144再将前述信号反相后传送至第二多路复用器31，第二多路复用器31输出数据信号data。

综上所述，本发明的信号编码器与信号译码器，通过编码运算过程，将编码后的时脉信号与数据信号传输至接收端，并在接收端通过译码运算过程(接收端也可以不用进行译码还原的作业，直接判读即可)，还原时脉信号与数据信号，这样，使得信号传输过程具有差分传输方式的抗噪声优点，信号还原过程具有数据时脉(Data-Clock)传输方式的简易还原优点。

当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (16)

1、一种信号编码器，用以接收一数据信号与一时脉信号，并输出对应于该数据信号与该时脉信号的一差分信号，其特征在于，该数据信号由多个逻辑零与多个逻辑一所构成，该信号编码器包含有一第一编码输出端与一第二编码输出端，该信号编码器在该数据信号为该逻辑一时，从该第一编码输出端输出一调变信号，从该第二编码输出端输出一固定电位信号，该信号编码器在该数据信号为该逻辑零时，从该第一编码输出端输出该固定电位信号，从该第二编码输出端输出该调变信号。

2、如权利要求1所述的信号编码器，其特征在于，该信号编码器还包含一逻辑电路，该逻辑电路接收该数据信号及该时脉信号，并在该数据信号为该逻辑一时，从该第一编码输出端输出一调变信号，从该第二编码输出端输出一固定电位信号，该逻辑电路在该数据信号为该逻辑零时，从该第一编码输出端输出该固定电位信号，从该第二编码输出端输出该调变信号。

3、如权利要求1所述的信号编码器，其特征在于，该固定电位信号为一逻辑为零的电位信号。

4、如权利要求1所述的信号编码器，其特征在于，该固定电位信号为一逻辑为一的电位信号。

5、如权利要求1所述的信号编码器，其特征在于，该调变信号由多个低电位信号与多个高电位信号所构成。

6、如权利要求1所述的信号编码器，其特征在于，该调变信号的脉冲宽度相等于该时脉信号半周期的脉冲宽度。

7、如权利要求1所述的信号编码器，其特征在于，该逻辑电路还包含有：

一第一与非门，具有两输入端与一输出端，该与非门的第一输入端接收该数据信号，该第一与非门的第二输入端接收该时脉信号，该第一与非门对该数据信号与该时脉信号进行一与非运算后，由该第一与非门的该输出端输出一第一信号；

一第一反相器，与该第一与非门电性连接，具有一输入端与一输出端，接收该第一与非门输出的该第一信号，并对该第一信号进行一反相运算后，由该第一反相器的该输出端输出反相的该第一信号；

一第一单一脉冲触发器，与该第一反相器电性连接，用以接收并设定该第一信号的脉冲宽度；

一第二反相器，具有一输入端与一输出端，接收该时脉信号，并对该时脉信号进行该反相运算后，由该第二反相器的该输出端输出反相的该时脉信号；

一第一或非门，与该第二反相器电性连接，具有两输入端与一输出端，该第一或非门的第一输入端接收该第二反相器输出的反相的该时脉信号，该第一或非门的第二输入端接收该数据信号，该第一或非门对该数据信号与反相的该时脉信号进行一或非运算后，由该第一或非门的该输出端输出一第二信号；

一第二单一脉冲触发器，与该第一反相器电性连接，用以接收并设定该第二信号的脉冲宽度。

8、如权利要求7所述的信号编码器，其特征在于，该第一单一脉冲触发器与该第二单一脉冲触发器为一正缘触发单一脉冲触发器。

9、如权利要求1所述的信号编码器，其特征在于，该逻辑电路还包含有：

一第一与非门，具有两输入端与一输出端，该第一与非门的第一输入端接收该数据信号，该第一与非门的第二输入端接收该时脉信号，该第一与非门对该数据信号与该时脉信号进行一与非运算后，由该第一与非门的该输出端输出一第一信号；

一第一单一脉冲触发器，与该第一与非门电性连接，用以接收并设定该第一信号的脉冲宽度；

一第二反相器，具有一输入端与一输出端，接收该时脉信号，并对该时脉信号进行该反相运算后，由该第二反相器的该输出端输出反相的该时脉信号；

一或门，与该第二反相器电性连接，具有两输入端与一输出端，该或门的第一输入端接收该第二反相器输出的反相的该时脉信号，该或门的第二输入端接收该数据信号，该或门对该数据信号与反相的该时脉信号进行一或运算后，由该或门的该输出端输出一第二信号；

一第二单一脉冲触发器，与该第一反相器电性连接，用以接收并设定该第二信号的脉冲宽度。

10、如权利要求9所述的信号编码器，其特征在于，该第一单一脉冲触发器与该第二单一脉冲触发器为一负缘触发单一脉冲触发器。

11、一种配合如权利要求1所述信号编码器的信号译码器，以供一接收端读取该时脉信号与该数据信号，其特征在于，该信号译码器包含有一第一译码输出端与一第二译码输出端，该信号译码器接收该信号编码器的该第一编码输出端与该第二编码输出端所输出的该调变信号与该固定电位信号，该信号译码器在该第一编码输出端为该调变信号且该第二编码输出端为该固定电位信号时，从该第二译码输出端输出该逻辑一的该数据信号，从该第一译码输出端输出该时脉信号，该信号译码器在该第一编码输出端为该固定电位信号且该第二编码输出端为该调变信号时，从该第二译码输出端输出该逻辑零的该数据信号，从该第一译码输出端输出该时脉信号。

12、如权利要求11所述的信号译码器，其特征在于，还包含有：

一第二或非门，将该调变信号与该固定电位信号进行该或非逻辑运算；

一第二与非门，接收该第二或非门输出的信号与一清除信号，并对该第二或非门输出的该信号与该清除信号进行该与非逻辑运算；

一第三反相器，接收该第二与非门输出的信号，并对该第二与非门输出的该信号进行该反相逻辑运算；

一第三单一脉冲触发器，接收该第三反相器输出的信号，以输出该时脉信号；

一第三与非门，接收该差分信号与该清除信号，并对该差分信号与该清除信号进行该与非逻辑运算；

一第四反相器，接收该第三与非门输出的信号，并对该第三与非门输出的该信号进行该反相逻辑运算；

一第四单一脉冲触发器，接收该第四反相器输出的信号，以输出该数据信号。

13、如权利要求11所述的信号译码器，其特征在于，还包含有：

一互斥或门，将该差分信号进行一互斥或逻辑运算；

一第二与非门，接收该互斥或门输出的信号与一清除信号，并对该互斥或门输出的该信号与该清除信号进行该与非逻辑运算；

一第三反相器，接收该第二与非门输出的信号，并对该第二与非门输出的该信号进行该与非逻辑运算；

一第三单一脉冲触发器，接收该第三反相器输出的信号，以输出该时脉信号；

一第三与非门，接收该差分信号与该清除信号，并对该差分信号与该清除信号进行该与非逻辑运算；

一第四反相器，接收该第三与非门输出的信号，并对该第三与非门输出的该信号进行该反相逻辑运算；

一第四单一脉冲触发器，接收该第四反相器输出的信号，以输出该数据信号。

14、如权利要求11所述的信号译码器，其特征在于，该信号编码器与该信号译码器间还包含有一电位校正电路，用以接收该信号编码器输出的该差分信号，并校正该差分信号的电位，使该差分信号的该电位符合该接收端的电位后，传送至该信号译码器。

15、如权利要求14所述的信号译码器，其特征在于，该电位校正电路还包含有：

一第一比较器，具有两输入端与一输出端，该第一比较器的第一输入端接收该信号编码器的该第一编码输出端输出的该差分信号，该第一比较器的第二输入端接收该信号编码器的该第二编码输出端输出的该差分信号，并输出一第三差分信号；

一第二比较器，具有两输入端与一输出端，该第二比较器的第一输入端接收该信号编码器的该第二输出端输出的该差分信号，该第二比较器的第二输入端接收该信号编码器的该第一编码输出端输出的该差分信号，并输出一第四差分信号。

16、如权利要求15所述的信号译码器，其特征在于，该电位校正电路与该信号译码器之间还包含有一信号选择器，该信号选择器包含有：

一第一多路复用器，接收该第一比较器输出的该第三差分信号与该时脉信号，并根据一选择信号选择性输出该第三差分信号或该时脉信号；

一第五单一脉冲触发器，接收并输出该第三差分信号或该时脉信号；

一第五单一脉冲触发器，接收并输出该第四差分信号；

一第三与非门，用以对该数据信号与该时脉信号进行该与非逻辑运算，并输出一信号；

一第五反相器，接收该第三与非门输出的该信号并对该信号进行该反相逻辑运算；

一第六单一脉冲触发器，接收该第五反相器输出的该信号；

一第四与非门，接收该第六单一脉冲触发器输出的该信号，并对该信号与该数据信号进行该与非逻辑运算；

一第六反相器，接收该第四与非门输出该信号，并对该信号进行该反相逻辑运算；

一第二多路复用器，接收该第五单一脉冲触发器输出的该第四差分信号与该第六反相器输出的该信号，并根据该选择信号选择性输出该第四差分信号或该数据信号。

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