JP2024505124A - 固有のハーフレート動作を用いたｃ－ｐｈｙデータトリガ型エッジ生成 - Google Patents

固有のハーフレート動作を用いたｃ－ｐｈｙデータトリガ型エッジ生成 Download PDF

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Abstract

C-PHYインターフェースにおけるクロックおよびデータ復元のための方法、装置、およびシステムが開示される。受信デバイスは、複数の差動レシーバおよび復元回路を有する。差動レシーバは、差分信号を生成するように構成される。各差分信号は、3ワイヤシリアルバスにおけるワイヤの1つのペア間の電圧差を表す。復元回路は、第1の単位区間の中で、複数の差分信号のうちの最大電圧振幅を有する第1の差分信号を識別し、第1の単位区間の中で、第1の差分信号に対応するワイヤのペアおよび第1の差分信号の極性の識別情報に基づいて、第1の単位区間に対する3ワイヤシリアルバスのシグナリング状態を決定し、第1の単位区間中の第1の差分信号の遷移に応答してクロック信号の中で第1のエッジを生成するように構成される。

Description

相互参照/関連出願に対する優先権の主張
本特許出願は、2021年1月29日に米国特許商標庁に出願された係属中の非仮出願第17/162,497号の優先権および利益を主張し、その全体が以下に完全に記載されるかのように、かつすべての適用可能な目的のために、その内容全体が参照により本明細書に組み込まれる。
本開示は、一般に、高速データ通信インターフェースに関し、より詳細には、レシーバにおけるクロック復元の改善に関する。
セルラーフォンなどのモバイルデバイスの製造業者は、異なる製造業者を含む様々な供給元からモバイルデバイスの構成要素を取得することがある。たとえば、セルラーフォンの中のアプリケーションプロセッサが第1の製造業者から取得されることがあり、撮像デバイスまたはカメラが第2の製造業者から取得されることがあり、ディスプレイが第3の製造業者から取得されることがある。アプリケーションプロセッサ、撮像デバイス、ディスプレイコントローラ、または他のタイプのデバイスは、規格ベースの物理インターフェースまたはプロプライエタリな物理インターフェースを使用して相互接続され得る。一例では、撮像デバイスは、モバイルインダストリプロセッサインターフェース(MIPI)アライアンスによって規定されたカメラシリアルインターフェース(CSI)を使用して接続され得る。別の例では、ディスプレイは、モバイルインダストリプロセッサインターフェース(MIPI)アライアンスによって指定されたディスプレイシリアルインターフェース(DSI)規格に準拠するインターフェースを含むことがある。
C-PHYインターフェースとは、デバイス間で情報を送信するために導体の3つ組を使用する、MIPIアライアンスによって規定された多相3ワイヤインターフェースである。3つ組の中の各ワイヤは、シンボルの送信中、3つのシグナリング状態のうちの1つにあってよい。送信されるシンボルのシーケンスの中にクロック情報が符号化され、レシーバは連続するシンボル間の遷移からクロック信号を生成する。クロック情報を復元するためのクロックおよびデータ復元(CDR:clock and data recovery)回路の能力は、通信リンクの異なるワイヤ上で送信される信号の遷移に関係する最大時間変動によって限定されることがある。C-PHYレシーバの中のCDR回路は、連続的に送信されるシンボル間の最初の遷移検出以外のすべてを阻止することを意図するマスクを採用し得る。最初の遷移のタイミングの変動は、受信クロックの中でジッタを引き起こすことによって、またレシーバにおいてシンボルを取り込むために使用されるサンプリングウィンドウを著しく縮小するマスクの使用を必要とすることによって、C-PHYインターフェースを通じた最大データスループットを限定する場合がある。これらおよび他の理由のために、ますますより高いシグナリング周波数において確実に機能できる最適化されたクロック生成回路に対する進行中のニーズがある。
本明細書で開示する実施形態は、マルチワイヤかつ/または多相の通信リンク上での改善された通信を可能にするシステム、方法、および装置を提供する。通信リンクは、複数の集積回路(IC)デバイスを有するモバイル端末などの装置の中に展開され得る。本明細書で開示するいくつかの技法は、クロック情報の復元を改善することができ、より高いデータレートにおいてワイヤ状態をより確実に取り込むことができる。一態様では、受信クロックの中にエッジを生成すること、および3つの差動レシーバのうちの1つの出力に基づいてワイヤ状態を決定することによって、ジッタが低減され得る。
本開示の様々な態様では、データ通信の方法は、複数の差分信号を生成することであって、各差分信号が3ワイヤシリアルバスにおけるワイヤの1つのペア間の電圧差を表すことと、第1の単位区間の中で、複数の差分信号のうちの、最大電圧振幅を有する複数の差分信号の第1の差分信号を識別することと、第1の単位区間の中で、第1の差分信号に対応するワイヤのペアおよび第1の差分信号の極性の識別情報に基づいて、第1の単位区間に対する3ワイヤシリアルバスのシグナリング状態を決定することと、第1の単位区間中の第1の差分信号の遷移に応答してクロック信号の中で第1のエッジを生成することとを含む。
本開示の様々な態様では、データ通信のための装置は、複数の差分信号を生成するように構成された複数の差動レシーバであって、各差分信号が3ワイヤシリアルバスにおけるワイヤの1つのペア間の電圧差を表す、差動レシーバと、復元回路とを有する。復元回路は、第1の単位区間の中で、複数の差分信号のうちの、最大電圧振幅を有する第1の差分信号を識別し、第1の単位区間の中で、第1の差分信号に対応するワイヤのペアおよび第1の差分信号の極性の識別情報に基づいて、第1の単位区間に対する3ワイヤシリアルバスのシグナリング状態を決定し、第1の単位区間中の第1の差分信号の遷移に応答してクロック信号の中で第1のエッジを生成するように構成される。
本開示の様々な態様では、非一時的プロセッサ可読記憶媒体は、複数の差分信号を生成することであって、各差分信号が3ワイヤシリアルバスにおけるワイヤの1つのペア間の電圧差を表すことと、第1の単位区間の中で、複数の差分信号のうちの、最大電圧振幅を有する複数の差分信号の第1の差分信号を識別することと、第1の単位区間の中で、第1の差分信号に対応するワイヤのペアおよび第1の差分信号の極性の識別情報に基づいて、第1の単位区間に対する3ワイヤシリアルバスのシグナリング状態を決定することと、第1の単位区間中の第1の差分信号の遷移に応答してクロック信号の中で第1のエッジを生成することとを行うためのコードを含む。
本開示の様々な態様では、非一時的プロセッサ可読記憶媒体は、複数の差分信号を生成することであって、各差分信号が3ワイヤシリアルバスにおけるワイヤの1つのペア間の電圧差を表すことと、第1の単位区間の中で、複数の差分信号のうちの、最大電圧振幅を有する複数の差分信号の第1の差分信号を識別することと、第1の単位区間の中で、第1の差分信号に対応するワイヤのペアおよび第1の差分信号の極性の識別情報に基づいて、第1の単位区間に対する3ワイヤシリアルバスのシグナリング状態を決定することと、第1の単位区間中の第1の差分信号の遷移に応答してクロック信号の中で第1のエッジを生成することとを行うためのコードを維持する。
C-PHYプロトコルを含み得る複数の利用可能な規格またはプロトコルのうちの1つに従って選択的に動作させられるICデバイス間のデータリンクを採用する装置を示す図である。 複数の利用可能な規格のうちの1つに従って選択的に動作するICデバイス間のデータリンクを採用する装置のためのシステムアーキテクチャを示す図である。 C-PHY3相トランスミッタを示す図である。 C-PHY3相符号化インターフェースにおけるシグナリングを示す図である。 C-PHY3相レシーバを示す図である。 C-PHY3相符号化インターフェースにおける可能な状態遷移を示す状態図である。 C-PHYデコーダにおける遷移検出に対する信号立ち上がり時間の影響の一例を示す図である。 C-PHYデコーダにおける遷移検出を示す図である。 C-PHYインターフェース上で送信される連続するシンボルのペア間で発生する信号遷移の一例を示す図である。 C-PHYインターフェースに対するアイパターンの中の遷移領域およびアイ領域を示す図である。 本明細書で開示するいくつかの態様によるクロック生成回路の一例を示す図である。 図11のクロック生成回路に関連するタイミングのタイミング図である。 本開示のいくつかの態様に従って提供されるクロックおよびデータ復元回路を含むレシーバ回路を示す図である。 図13に示すレシーバ回路の動作のいくつかの態様を示す図である。 本開示のいくつかの態様による、較正回路を含むクロックおよびデータ復元回路を含むレシーバ回路を示す図である。 本開示のいくつかの態様による、差動レシーバの中の等化回路のための較正シーケンスを示す図である。 本明細書で開示するいくつかの態様に従って適合され得る処理回路を採用する装置の一例を示すブロック図である。 本明細書で開示するいくつかの態様による、較正の第1の方法のフローチャートである。 本明細書で開示するいくつかの態様に従って適合される処理回路を採用する装置のためのハードウェア実装形態の第1の例を示す図である。
添付の図面に関して以下に記載する詳細な説明は、様々な構成の説明として意図されており、本明細書で説明する概念が実践され得る唯一の構成を表すことは意図されていない。詳細な説明は、様々な概念の完全な理解を与える目的で具体的な詳細を含む。しかしながら、これらの概念がこれらの具体的な詳細なしに実践され得ることが、当業者には明らかとなろう。いくつかの事例では、そのような概念を不明瞭にすることを回避するために、よく知られている構造および構成要素がブロック図の形態で示される。
本出願で使用する「構成要素」、「モジュール」、「システム」などの用語は、限定はしないが、ハードウェア、ファームウェア、ハードウェアとソフトウェアとの組合せ、ソフトウェア、または実行中のソフトウェアなどの、コンピュータ関連のエンティティを含むことが意図される。たとえば、構成要素は、限定はしないが、プロセッサ上で動作するプロセス、プロセッサ、オブジェクト、実行ファイル、実行スレッド、プログラム、および/またはコンピュータであってよい。例として、コンピューティングデバイス上で動作するアプリケーションとコンピューティングデバイスとの両方が構成要素であり得る。1つまたは複数の構成要素は、プロセスおよび/または実行スレッド内に常駐することができ、構成要素は、1つのコンピュータ上に局在されてよく、かつ/または2つ以上のコンピュータ間に分散されてよい。加えて、これらの構成要素は、様々なデータ構造がその上に記憶された様々なコンピュータ可読媒体から実行することができる。構成要素は、ローカルシステムの中の、分散システムの中の、かつ/またはインターネットなどのネットワークにわたる、別の構成要素と相互作用する1つの構成要素からのデータなどの、1つまたは複数のデータパケットを有する信号に従うなどしてローカルプロセスおよび/またはリモートプロセスによって、信号を介して他のシステムと通信し得る。
その上、「または」という用語は、排他的な「または」ではなく包括的な「または」を意味することが意図される。すなわち、別段に規定されていない限り、または文脈から明白でない限り、「XはAまたはBを採用する」という句は、自然包括的並べ替えのうちのいずれかを意味することが意図される。すなわち、「XはAまたはBを採用する」という句は、以下の事例、すなわち、XはAを採用する、XはBを採用する、またはXはAとBの両方を採用するのうちの、いずれかによって満たされる。加えて、本出願および添付の特許請求の範囲で使用する冠詞「a」および「an」は、別段に規定されていない限り、または単数形を対象とすることが文脈から明白でない限り、一般に「1つまたは複数の」を意味するものと解釈すべきである。
概要
本発明のいくつかの態様は、電話、モバイルコンピューティングデバイス、アプライアンス、自動車エレクトロニクス、アビオニクスシステムなどのモバイル装置の下位構成要素である電子デバイスを接続するために展開され得る、MIPIアライアンスによって指定されるC-PHYインターフェースに適用可能であってよい。モバイル装置の例は、モバイルコンピューティングデバイス、セルラーフォン、スマートフォン、セッション開始プロトコル(SIP)電話、ラップトップ、ノートブック、ネットブック、スマートブック、携帯情報端末(PDA)、衛星ラジオ、全地球測位システム(GPS)デバイス、スマートホームデバイス、インテリジェント照明、マルチメディアデバイス、ビデオデバイス、デジタルオーディオプレーヤ(たとえば、MP3プレーヤ)、カメラ、ゲーム機、エンターテインメントデバイス、車両構成要素、アビオニクスシステム、ウェアラブルコンピューティングデバイス(たとえば、スマートウォッチ、ヘルストラッカーまたはフィットネストラッカー、アイウェアなど)、アプライアンス、センサ、セキュリティデバイス、自動販売機、スマートメーター、ドローン、マルチコプター、または同様に機能する任意の他のデバイスを含む。
C-PHYインターフェースは、帯域幅が制限されたチャネルを介して高いスループットを提供できる高速シリアルインターフェースである。C-PHYインターフェースは、ディスプレイおよびカメラを含む周辺機器にアプリケーションプロセッサを接続するために展開され得る。C-PHYインターフェースは、データを符号化して、3本のワイヤのセット上で送信されるシンボルにし、そうしたセットは、3つ組、またはワイヤの3つ組と呼ばれることがある。シンボル送信区間ごとに、3つ組のワイヤ上で異なる位相をなして3相信号が送信され、ここで、各ワイヤ上の3相信号の位相は、シンボル送信区間の中で送信されるシンボルによって規定される。各3つ組は、通信リンク上にレーンを設ける。シンボル送信区間は、単一のシンボルがその中で3つ組のシグナリング状態を制御する時間の区間として規定され得る。各シンボル送信区間の中で、3つ組の1本のワイヤは駆動されないが、残りの2本のワイヤは、差動的に駆動される2本のワイヤのうちの一方が第1の電圧レベルを呈し、かつ差動的に駆動される他方のワイヤが、第1の電圧レベルとは異なる第2の電圧レベルを呈するように、差動的に駆動される。駆動されないワイヤは浮いていてよく、駆動されてよく、かつ/または第1の電圧レベルと第2の電圧レベルとの間の中間レベル電圧における、もしくはその近くの、第3の電圧レベルを呈するように終端されてよい。一例では、非駆動電圧が0Vであって駆動電圧レベルは+Vおよび-Vであってよい。別の例では、非駆動電圧が+1/2Vであって駆動電圧レベルは+Vおよび0Vであってよい。シンボルの連続的に送信される各ペアの中で、異なるシンボルが送信され、ワイヤの異なるペアは異なるシンボル区間の中で差動的に駆動されてよい。
本明細書で開示するいくつかの態様は、C-PHYプロトコルに従って動作させられるシリアルバスからクロックおよびデータを復元するための方法および装置を提供する。3ワイヤシリアルバスにおけるワイヤの1つのペア間の電圧差を表す差分信号が生成されレベル検出器回路に提供される。最大振幅を有する第1の差分信号は、第1の単位区間の中で3ワイヤシリアルバスの2本のワイヤ間の電圧の最も強い差分を表す。第1の単位区間の中での3ワイヤシリアルバスのシグナリング状態が、第1の単位区間の中で、第1の差分信号に対応するワイヤのペアおよび第1の差分信号の極性の識別情報に基づいて決定され得る。第1の単位区間中の第1の差分信号の遷移に応答して受信クロック信号の中で第1のエッジが生成され得る。
C-PHYインターフェースを採用する装置の例
図1は、本明細書で開示するいくつかの態様に従って適合され得る装置100の一例を示す。装置100は、1つまたは複数の通信リンクを実施するためにC-PHY3相プロトコルを採用し得る。装置100は、1つもしくは複数のASICの中またはSoCの中に実装され得る複数の回路またはデバイス104、106、および/または108を有する処理回路102を含んでよい。一例では、装置100は通信デバイスであってよく、処理回路102は、ASIC104の中に設けられたプロセッサ112、1つまたは複数の周辺デバイス106、ならびに装置がアンテナ124を通じて無線アクセスネットワーク、コアアクセスネットワーク、インターネット、および/または別のネットワークと通信することを可能にするトランシーバ108を含んでよい。
ASIC104は、1つもしくは複数のプロセッサ112、1つもしくは複数のモデム110、オンボードメモリ114、バスインターフェース回路116、および/または他の論理回路もしくは機能を有してよい。処理回路102は、処理回路102の上に設けられたオンボードメモリ114またはプロセッサ可読ストレージ122の中に常駐するソフトウェアモジュールを、1つまたは複数のプロセッサ112が実行することを可能にする、アプリケーションプログラミングインターフェース(API)レイヤを提供し得る、オペレーティングシステムによって制御されてよい。ソフトウェアモジュールは、オンボードメモリ114または他のプロセッサ可読ストレージ122の中に記憶された命令およびデータを含んでよい。ASIC104は、そのオンボードメモリ114、プロセッサ可読ストレージ122、および/または処理回路102の外部にあるストレージにアクセスし得る。オンボードメモリ114、プロセッサ可読ストレージ122は、読取り専用メモリ(ROM)もしくはランダムアクセスメモリ(RAM)、電気的消去可能プログラマブルROM(EEPROM)、フラッシュカード、または処理システムおよびコンピューティングプラットフォームの中で使用され得る任意のメモリデバイスを含んでよい。処理回路102は、装置100および/または処理回路102を構成し動作させるために使用される、動作パラメータおよび他の情報を維持できるローカルデータベースまたは他のパラメータストレージを含んでよく、実装してよく、またはそれらへのアクセスを有してもよい。ローカルデータベースは、レジスタ、データベースモジュール、フラッシュメモリ、磁気媒体、EEPROM、ソフトディスクまたはハードディスクなどを使用して実装され得る。処理回路102はまた、構成要素の中でも、アンテナ124、ディスプレイ126などの外部デバイス、スイッチ128もしくはボタン130および/または一体型もしくは外部のキーパッド132などのオペレータ制御装置に、動作可能に結合され得る。ユーザインターフェースモジュールは、専用の通信リンクを通じて、または1つもしくは複数のシリアルデータ相互接続を通じて、ディスプレイ126、外部キーパッド132などとともに動作するように構成され得る。
処理回路102は、いくつかのデバイス104、106、および/または108が通信することを可能にする、1つまたは複数のバス118a、118b、120を提供し得る。一例では、ASIC104は、回路、カウンタ、タイマー、制御論理、および構成可能な他の回路またはモジュールの組合せを含む、バスインターフェース回路116を含んでよい。一例では、バスインターフェース回路116は、通信仕様または通信プロトコルに従って動作するように構成され得る。処理回路102は、装置100の動作を構成および管理する電力管理機能を含んでよく、またはそれを制御し得る。
図2は、通信リンク220を通じてデータおよび制御情報を交換できる複数のICデバイス202および230を含む装置200のいくつかの態様を示す。通信リンク220は、互いに極めて近接して配置されるか、または装置200の異なる部分に物理的に配置される、1対のICデバイス202および230を接続するために使用され得る。一例では、通信リンク220は、ICデバイス202および230を担持するチップキャリア、基板、または回路基板の上に設けられてよい。別の例では、第1のICデバイス202は、フリップフォン(flip-phone)のキーパッド部分に配置されてよく、第2のICデバイス230は、フリップフォンのディスプレイ部分に配置されてよい。別の例では、通信リンク220の一部分は、ケーブル接続または光接続を含んでよい。
通信リンク220は、複数のチャネル222、224、および226を含んでよい。1つまたは複数のチャネル226は双方向であってよく、半二重モードおよび/または全二重モードで動作し得る。1つまたは複数のチャネル222および224は単方向であってよい。通信リンク220は非対称であってよく、1つの方向においてより大きい帯域幅を提供する。本明細書で説明する一例では、第1のチャネル222は順方向チャネル222と呼ばれることがあり、第2のチャネル224は逆方向チャネル224と呼ばれることがある。ICデバイス202と230の両方がチャネル222上で送信および受信するように構成される場合でも、第1のICデバイス202はホストシステムまたはトランスミッタとして指定されてよく、第2のICデバイス230はクライアントシステムまたはレシーバとして指定されてよい。一例では、順方向チャネル222は、第1のICデバイス202から第2のICデバイス230にデータを通信するとき、より高いデータレートで動作してよく、逆方向チャネル224は、第2のICデバイス230から第1のICデバイス202にデータを通信するとき、より低いデータレートで動作してよい。
ICデバイス202および230は各々、プロセッサ206、236、コントローラ、または他の処理および/もしくはコンピューティング回路あるいはデバイスを含んでよい。一例では、第1のICデバイス202は、ワイヤレストランシーバ204およびアンテナ214を通じてワイヤレス通信を確立および維持することを含む、装置200のコア機能を実行してよく、第2のICデバイス230は、ディスプレイコントローラ232を管理するかまたは動作させるユーザインターフェースをサポートしてよく、カメラコントローラ234を使用してカメラまたはビデオ入力デバイスの動作を制御してよい。ICデバイス202および230のうちの1つまたは複数によってサポートされる他の特徴は、キーボード、音声認識構成要素、および他の入力デバイスまたは出力デバイスを含んでよい。ディスプレイコントローラ232は、液晶ディスプレイ(LCD)パネル、タッチスクリーンディスプレイ、インジケータなどのディスプレイをサポートする回路およびソフトウェアドライバを含んでよい。記憶媒体208および238は、それぞれのプロセッサ206および236ならびに/またはICデバイス202および230の他の構成要素によって使用される命令およびデータを維持するように適合された、一時的記憶デバイスおよび/または非一時的記憶デバイスを含んでよい。各プロセッサ206、236、ならびにその対応する記憶媒体208および238と、他のモジュールおよび回路との間の通信は、1つもしくは複数の内部バス212および242ならびに/または通信リンク220のチャネル222、224、および/もしくは226によって容易にされ得る。
逆方向チャネル224は順方向チャネル222と同じ方法で動作させられてよく、順方向チャネル222および逆方向チャネル224は、同等の速度または異なる速度で送信することが可能であってよく、ここで、速度はデータ転送レート、シンボル送信レート、および/またはクロッキングレートとして表現され得る。順方向データレートおよび逆方向データレートは、適用例に応じて、実質的に同じであってよく、または桁数が異なってもよい。いくつかの適用例では、単一の双方向チャネル226は、第1のICデバイス202と第2のICデバイス230との間の通信をサポートし得る。たとえば、順方向チャネル222および逆方向チャネル224が同じ物理接続を共有し、かつ半二重方式で動作するとき、順方向チャネル222および/または逆方向チャネル224は、双方向モードで動作するように構成可能であり得る。一例では、通信リンク220は、業界規格または他の規格に従って、第1のICデバイス202と第2のICデバイス230との間で制御情報、コマンド情報、および他の情報を通信するように動作させられてよい。
図2の通信リンク220は、C-PHYのためのMIPIアライアンス仕様に従って実装されてよく、複数の信号ワイヤ(M本のワイヤとして示される)を含む有線バスを提供し得る。M本のワイヤは、モバイルディスプレイデジタルインターフェース(MDDI)などの高速デジタルインターフェースの中でN相符号化データを搬送するように構成され得る。M本のワイヤは、チャネル222、224、および226のうちの1つまたは複数におけるN相極性符号化を容易にし得る。物理レイヤドライバ210および240は、通信リンク220上での送信のためにN相極性符号化データを生成するように構成または適合され得る。N相極性符号化の使用は、高速データ転送を提供し、N相極性符号化データリンクにおいて、より少数のドライバがアクティブであるので他のインターフェースの半分以下の電力しか消費しなくてよい。
物理レイヤドライバ210および240は、通常、N相極性符号化のために構成されるとき、通信リンク220上での遷移ごとに複数のビットを符号化することができる。一例では、3相符号化と極性符号化との組合せが、フレームバッファを用いずに毎秒80フレームのワイドビデオグラフィックスアレイ(WVGA)LCDドライバICをサポートするために使用されてよく、表示リフレッシュのために810Mbpsでピクセルデータを配送する。
図3は、図2に示す通信リンク220のいくつかの態様を実施するために使用され得る3ワイヤ3相極性エンコーダを示す図300である。3ワイヤ3相符号化の例は、本発明のいくつかの態様の説明を簡略化するために選択されるにすぎない。3ワイヤ3相エンコーダのために開示する原理および技法は、MワイヤN相極性エンコーダの他の構成において適用され得る。
3ワイヤ3相極性符号化方式における3本のワイヤの各々に対して規定されるシグナリング状態は、非駆動状態、正駆動状態、および負駆動状態を含んでよい。正駆動状態および負駆動状態は、信号ワイヤ318a、318b、および/もしくは318cのうちの2本の間に電圧差を与えることによって、かつ/または2本の信号ワイヤ318a、318b、および/もしくは318cの中で異なる方向に電流が流れるように、直列に接続された信号ワイヤ318a、318b、および/もしくは318cのうちの2本を通じて電流を駆動することによって、取得され得る。非駆動状態は、信号ワイヤ318a、318b、または318cのドライバの出力を高インピーダンスモードに置くことによって実現され得る。代替または追加として、「駆動されない」信号ワイヤ318a、318b、または318cを、駆動される信号ワイヤ318a、318b、および/または318cの上で与えられる正の電圧レベルと負の電圧レベルとの間の実質的に中間にある電圧レベルに受動的または能動的に到達させることによって、信号ワイヤ318a、318b、または318cの上で非駆動状態が取得され得る。通常、駆動されない信号ワイヤ318a、318b、または318cを通る著しい電流フローはない。3ワイヤ3相極性符号化方式に対して規定されるシグナリング状態は、3つの電圧状態または電流状態(+1、-1、および0)を使用して示されてよい。
3ワイヤ3相極性エンコーダは、信号ワイヤ318a、318b、および318cのシグナリング状態を制御するためにラインドライバ308を採用し得る。ラインドライバ308は、単位レベルの電流モードドライバまたは電圧モードドライバとして実装され得る。いくつかの実装形態では、各ラインドライバ308は、対応する信号ワイヤ318a、318b、および318cの出力状態を決定する信号のセット316a、316b、および316cを受信し得る。一例では、信号のセット316a、316b、および316cの各々は、ハイのとき、信号ワイヤ318a、318b、および318cを、それぞれ、より高いレベルまたはより低いレベルの電圧に向かって駆動するプルアップ回路およびプルダウン回路をアクティブ化するプルアップ信号(PU信号)およびプルダウン信号(PD信号)を含む、2つ以上の信号を含んでよい。この例では、PU信号とPD信号の両方がローであるとき、信号ワイヤ318a、318b、および318cは中間レベルの電圧に終端されてよい。
MワイヤN相極性符号化方式における各送信シンボル区間の間、少なくとも1本の信号ワイヤ318a、318b、または318cは中間レベル/非駆動(0)の電圧状態または電流状態にあり、正駆動(+1の電圧状態または電流状態)信号ワイヤ318a、318b、または318cの本数は、負駆動(-1の電圧状態または電流状態)信号ワイヤ318a、318b、または318cの本数に等しく、その結果、レシーバに流れる電流の合計は常に0である。シンボルごとに、少なくとも1本の信号ワイヤ318a、318b、または318cのシグナリング状態は、先行する送信区間の中で送信されたワイヤ状態から変化する。
動作においては、マッパ302が、16ビットデータ310を受信してよく、それを7つのシンボル312にマッピングし得る。3ワイヤ例では、7つのシンボルの各々が、1つのシンボル区間に対する信号ワイヤ318a、318b、および318cの状態を規定する。7つのシンボル312は、シンボルの時間限定されたシーケンス314を各信号ワイヤ318a、318b、および318cに提供するパラレルシリアル変換器304を使用して直列化され得る。シンボルのシーケンス314は、通常、送信クロックを使用して時間限定される。3ワイヤ3相エンコーダ306は、マッパによって生成された7つのシンボルのシーケンス314を一度に1シンボル受信し、各シンボル区間に対する各信号ワイヤ318a、318b、および318cの状態を算出する。3ワイヤ3相エンコーダ306は、現在の入力シンボル314ならびに信号ワイヤ318a、318b、および318cの以前の状態に基づいて、信号ワイヤ318a、318b、および318cの状態を選択する。
MワイヤN相符号化の使用は、シンボル当たりのビットが整数でない複数のシンボルの中でいくつかのビットが符号化されることを許容する。3ワイヤ通信リンクの例では、同時に駆動され得る2本のワイヤの3つの利用可能な組合せ、および駆動されるワイヤのペア上での極性の2つの可能な組合せがあり、6つの可能な状態を生み出す。現在の状態から各遷移が発生するので、あらゆる遷移において6つの状態のうちの5つが利用可能である。各遷移において少なくとも1本のワイヤの状態が変化することが必要とされる。5つの状態を用いると、シンボルごとにlog2(5)≒2.32ビットが符号化され得る。したがって、シンボルごとに2.32ビットを搬送する7つのシンボルが16.24ビットを符号化できるので、マッパは、16ビットワードを受け取ってよくそれを7つのシンボルに変換してよい。言い換えれば、5つの状態を符号化する7つのシンボルの組合せは、57(78,125)個の順列を有する。したがって、7つのシンボルは、16ビットの216(65,536)個の順列を符号化するために使用され得る。
図4は、循環状態図450に基づく、3相変調データ符号化方式を使用して符号化された信号に対するタイミングチャート400の一例を含む。シグナリング状態のシーケンスの中で情報が符号化されてよく、ここで、たとえば、ワイヤまたはコネクタは、循環状態図450によって規定される3つの位相状態S1、S2、およびS3のうちの1つにある。各状態は、他の状態から120°の位相シフトだけ分離されてよい。一例では、データは、ワイヤまたはコネクタ上での位相状態の回転の方向に符号化され得る。信号における位相状態は、時計回り方向452および452'または反時計回り方向454および454'に回転し得る。たとえば、時計回り方向452および452'では、位相状態は、S1からS2への遷移、S2からS3への遷移、およびS3からS1への遷移のうちの1つまたは複数を含むシーケンスの中で進んでよい。反時計回り方向454および454'では、位相状態は、S1からS3への遷移、S3からS2への遷移、およびS2からS1への遷移のうちの1つまたは複数を含むシーケンスの中で進んでよい。3本の信号ワイヤ318a、318b、および318cは、同じ信号の異なるバージョンを搬送し、ここで、そのバージョンは互いに対して120°だけ位相シフトされてよい。各シグナリング状態は、ワイヤもしくはコネクタ上での異なる電圧レベル、および/またはワイヤもしくはコネクタを通る電流フローの方向として、表されてよい。3ワイヤシステムにおけるシグナリング状態のシーケンスの各々の間、各信号ワイヤ318a、318b、および318cは、他のワイヤとは異なるシグナリング状態にある。3本よりも多い信号ワイヤ318a、318b、および318cが3相符号化システムにおいて使用されるとき、2本以上の信号ワイヤ318a、318b、および/または318cが、各シグナリング区間において同じシグナリング状態にあり得るが、あらゆるシグナリング区間の中で少なくとも1本の信号ワイヤ318a、318b、および/または318c上に各状態が存在する。
情報は各位相遷移410における回転の方向に符号化されてよく、3相信号は各シグナリング状態に対して方向を変化させ得る。駆動されない信号ワイヤ318a、318b、および/または318cが、回転の方向にかかわらず、回転する3相信号の中のあらゆるシグナリング状態において変化するので、回転の方向は、位相遷移の前および後にどの信号ワイヤ318a、318b、および/または318cが「0」状態にあるのかを考慮することによって決定され得る。
符号化方式はまた、能動的に駆動される2本の信号ワイヤ318a、318b、および/または318cの極性408に情報を符号化し得る。3ワイヤ実装形態ではいつでも、信号ワイヤ318a、318b、318cのうちの厳密に2本が、反対方向での電流を用いて、かつ/または電圧差を用いて駆動される。一実装形態では、データは、2ビット値412を使用して符号化されてよく、ここで、1つのビットは位相遷移410の方向に符号化され、第2のビットは、現在の状態に対する極性408に符号化される。
タイミングチャート400は、位相回転方向と極性の両方を使用するデータ符号化を示す。曲線402、404、および406は、複数の位相状態に対して、それぞれ、3本の信号ワイヤ318a、318b、および318c上で搬送される信号に関係する。最初に、位相遷移410は時計回り方向であり、位相遷移410の回転が、時間414において、最上位ビットのバイナリ「0」によって表されるように反時計回り方向に切り替わるまで、最上位ビットはバイナリ「1」に設定される。最下位ビットは、各状態での信号の極性408を反映する。
本明細書で開示するいくつかの態様によれば、データの1ビットが、3ワイヤ3相符号化システムにおける回転すなわち位相変化に符号化されてよく、追加のビットが、駆動される2本のワイヤの極性に符号化されてよい。現在の状態からの、可能な状態のうちのいずれかへの遷移を可能にすることによって、追加の情報が3ワイヤ3相符号化システムの各遷移に符号化されてよい。位相ごとに3つの回転位相および2つの極性が与えられると、3ワイヤ3相符号化システムでは6つの状態が利用可能である。したがって、いかなる現在の状態からも5つの状態が利用可能であり、シンボル(遷移)ごとに符号化されたlog2(5)≒2.32ビットがあってよく、そのことは、マッパ302が16ビットワードを受け取りそれを7つのシンボルに符号化することを可能にする。
図5は、3ワイヤ3相デコーダ500のいくつかの態様を示す図である。差動レシーバ502a、502b、502c、およびワイヤ状態デコーダ504は、それぞれ、出力として差分信号522a、522b、522cを提供するように構成される。差分信号522a、522b、522cの各々は、3本の信号ワイヤ318a、318b、および318cのうちの2本の状態の差分を表す。差分信号522a、522b、522cは、直前のシンボル期間の中で送信された状態と比較して3本の信号ワイヤ318a、318b、および318cの状態の変化を検出するために使用される。デマッパ508によって処理されるべき7つのシンボル516のセットを取得するために、遷移を表す連続する7つのシンボルがシリアルパラレル変換器506によって組み立てられる。デマッパ508は、出力データ520を提供するために先入れ先出し(FIFO)レジスタ510の中にバッファリングされ得る16ビットのデータ518を生成する。
ワイヤ状態デコーダ504は、信号ワイヤ318a、318b、および318c上で受信された位相符号化信号からシンボルのシーケンス514を抽出し得る。シンボル514は、本明細書で開示するように、位相回転と極性との組合せとして符号化されている。ワイヤ状態デコーダは、信号ワイヤ318a、318b、および318cからワイヤ状態を確実に取り込むために使用され得るクロック526を抽出するCDR回路524を含んでよい。各シンボル境界において信号ワイヤ318a、318b、および318cのうちの少なくとも1本において遷移が発生し、CDR回路524は、1つまたは複数の遷移の発生に基づいてクロック526を生成するように構成され得る。すべての信号ワイヤ318a、318b、および318cに対する時間が安定化されるように、またそれによって、復号目的のために現在のワイヤ状態が取り込まれることを保証するように、クロックのエッジが遅延されてよい。
図6は、可能な遷移が各状態から示される、3本のワイヤの可能なシグナリング状態602、604、606、612、614、616を示す状態図600である。3ワイヤ3相通信リンクの例では、6つの状態および30通りの状態遷移が利用可能である。状態図600の中の可能なシグナリング状態602、604、606、612、614、および616は、図4の循環状態図450に示される状態を含むとともにそれを拡張する。状態要素628の見本に示すように、状態図600の中の各シグナリング状態602、604、606、612、614、および616は、信号ワイヤ318a、318b、318cの電圧シグナリング状態、および対応する差動レシーバ502a、502b、502cによる対応するワイヤ電圧の減算の結果を表す差分信号522a、522b、522cを規定する。信号ワイヤ318a、318b、318cは、それぞれ、A、B、およびCとラベル付けされる。たとえば、シグナリング状態602(+x)では、ワイヤA=+1、ワイヤB=-1、かつワイヤC=0であり、差動レシーバ502a(A-B)=+2、差動レシーバ502b(B-C)=-1、かつ差動レシーバ502c(C-A)=-1という出力を生み出す。レシーバの中の位相変化検出回路によって行われる遷移決定は、-2、-1、0、+1、および+2の電圧状態を含む、差動レシーバ502a、502b、502cによって生成される5つの可能なレベルに基づく。
状態図600の中の遷移は、集合{000,001,010,011,100}の中の3ビットバイナリ値のうちの1つを有する反転(Flip)シンボル、回転(Rotate)シンボル、極性(Polarity)シンボル(たとえば、FRPシンボル626)によって表され得る。FRPシンボル626の回転ビット622は、次の状態への遷移に関連する位相回転の方向を示す。FRPシンボル626の極性ビット624は、次の状態への遷移が極性の変化を伴うとき、バイナリ1に設定される。FRPシンボル626の反転ビット620がバイナリ1に設定されると、回転値および極性値は無視されてよく、かつ/または0にされてよい。反転は、極性の変化しか伴わない状態遷移を表す。したがって、反転が発生するとき、3相信号の位相は回転していると見なされず、反転が発生するとき、極性ビットは冗長である。FRPシンボル626は、遷移ごとのワイヤ状態変化に対応する。状態図600は、正極性シグナリング状態602、604、606を含む内側の円608、および負極性シグナリング状態612、614、616を包含する外側の円618に分割され得る。
3相インターフェースにおけるジッタ
3相トランスミッタは、高レベルの電圧、低レベルの電圧、および中間レベルの電圧を送信チャネル上に与えるドライバを含む。このことは、変動するいくつかの遷移を連続するシンボル区間の間にもたらす。低電圧から高電圧への遷移および高電圧から低電圧への遷移は、フルスイング遷移と呼ばれることがあり、低電圧から中間電圧への遷移および高電圧から中間電圧への遷移は、ハーフスイング遷移と呼ばれることがある。異なるタイプの遷移は、異なる立ち上がり時間または立ち下がり時間を有することがあり、レシーバにおいて異なるゼロ交差をもたらすことがある。これらの差異は、リンク信号完全性性能に影響を及ぼすことがある「符号化ジッタ」をもたらす場合がある。
図7は、C-PHY3相トランスミッタの出力における遷移変動性のいくつかの態様を示すタイミング図700である。信号遷移時間の変動性は、3相シグナリングにおいて使用される異なる電圧レベルおよび/または電流レベルの存在に起因することがある。タイミング図700は、単一の信号ワイヤ318a、318b、または318cから受信される信号における遷移時間を示す。第1のシンボルSymn702は、第2のシンボルSymn+1 704が第2のシンボル区間の中で送信される時間722において終了する第1のシンボル区間の中で送信される。第2のシンボル区間は、第3のシンボルSymn+2 706が第3のシンボル区間の中で送信される時間724において終了してよく、第3のシンボル区間は第4のシンボルSymn+3 708が第4のシンボル区間の中で送信される時間726において終了する。第1のシンボル702によって決定される状態から第2のシンボル704に対応する状態への遷移は、信号ワイヤ318a、318b、または318cにおける電圧がしきい値電圧718および/または720に達するのにかかる時間に起因し得る遅延712の後に検出可能であり得る。しきい値電圧は、信号ワイヤ318a、318b、または318cの状態を決定するために使用され得る。第2のシンボル704によって決定される状態から第3のシンボル706に対する状態への遷移は、信号ワイヤ318a、318b、または318cにおける電圧がしきい値電圧718および/または720のうちの1つに達するのにかかる時間に起因し得る遅延714の後に検出可能であり得る。第3のシンボル706によって決定される状態から第4のシンボル708に対する状態への遷移は、信号ワイヤ318a、318b、または318cにおける電圧がしきい値電圧718および/または720に達するのにかかる時間に起因し得る遅延716の後に検出可能であり得る。遅延712、714、および716は、デバイス製造プロセスおよび動作条件の相違に部分的に起因し得る異なる持続時間を有してよく、そのことは、3つの状態および/または異なる遷移振幅に関連する異なる電圧レベルまたは電流レベルの間の遷移に対して、不均等な影響を生み出すことがある。これらの差異は、C-PHY3相レシーバにおけるジッタおよび他の問題の原因となり得る。
図8は、C-PHYインターフェース800においてレシーバの中に設けられ得るCDR回路のいくつかの態様を示す。差動レシーバ802a、802b、および802cは、3つ組の中の信号ワイヤ318a、318b、および318cの異なる各ペアのシグナリング状態を比較することによって差分信号810a、810b、810cのセットを生成するように構成される。図示の例では、第1の差動レシーバ802aは、A信号ワイヤ318aおよびB信号ワイヤ318bのシグナリング状態の差分を表すAB差分信号810aを提供し、第2の差動レシーバ802bは、B信号ワイヤ318bおよびC信号ワイヤ318cのシグナリング状態の差分を表すBC差分信号810bを提供し、第3の差動レシーバ802cは、C信号ワイヤ318cおよびA信号ワイヤ318aのシグナリング状態の差分を表すCA差分信号810cを提供する。したがって、差動レシーバ802a、802b、および802cのうちの少なくとも1つの出力が各シンボル区間の終了において変化するので、遷移検出回路804は位相変化の発生を検出するように構成され得る。
シンボルの連続的に送信されるいくつかのペア間の遷移は単一の差動レシーバ802a、802b、または802cによって検出可能であり得るが、他の遷移は差動レシーバ802a、802b、および802cのうちの2つ以上によって検出され得る。一例では、状態すなわち2本のワイヤの相対的な状態は、遷移の後に変化しない場合があり、対応する差動レシーバ802a、802b、または802cの出力も、位相遷移の後に変化しない場合がある。したがって、クロック生成回路806は、位相遷移がいつ発生したのかを決定するために、遷移検出回路804、ならびに/またはすべての差動レシーバ802a、802b、および802cの出力を監視するための他の論理を含んでよい。クロック生成回路は、検出された位相遷移に基づいて受信クロック信号808を生成し得る。
3つ組の中の3本のワイヤのシグナリング状態の変化は、異なる時間において検出されることがあり、そのことは、差分信号810a、810b、810cが、異なる時間において安定した状態を呈する結果となり得る。各信号ワイヤ318a、318b、および/または318cのシグナリング状態が、シンボル送信区間に対するその規定された状態に遷移した後、安定性に達しないうちに差分信号810a、810b、810cの状態が切り替わることがある。そのような変動性の結果が図8のタイミング図820に示される。
シグナリング状態変化検出のタイミングは、発生したシグナリング状態変化のタイプに従って変わることがある。マーカー822、824、および826は、遷移検出回路804に提供される差分信号810a、810b、810cにおける遷移の発生を表す。マーカー822、824、および826は、例示の明快だけのためにタイミング図820の中で異なる高さが割り当てられ、マーカー822、824、および826の相対的な高さは、電圧レベルもしくは電流レベル、極性、またはクロック生成もしくはデータ復号のために使用される重み付け値への特定の関係を示すことが意図されていない。タイミング図820は、3本の信号ワイヤ318a、318b、および318c上の位相および極性における、送信されるシンボルに関連する遷移のタイミングの影響を示す。タイミング図820の中で、いくつかのシンボル間の遷移は、シンボルがその間に確実に取り込まれ得る可変の取込みウィンドウ830a、830b、830c、830d、830e、830f、および/または830g(一括して、シンボル取込みウィンドウ830)をもたらし得る。検出される状態変化の数およびそれらの相対的なタイミングは、クロック信号808上にジッタをもたらす場合がある。
C-PHY通信リンクのスループットは、信号遷移時間における持続時間および変動性によって影響を受けることがある。CDRは、差分信号810a、810b、810cのうちの2つ以上の中で反映されるシンボル間の遷移が受信クロックの復元に影響を及ぼすことを防止するために、マスクを使用し得る。一例では、マスクは、差分信号810a、810b、810cにおける最初の遷移が検出された後、差分信号810a、810b、810cにおける複数の遷移を阻止するために実施され得る。別の例では、マスクは、シンボル間の信号遷移領域の持続時間を超える持続時間を有する、最初の遷移からのパルスを生成することによって実施され得る。マスクがその中で効力を有する持続時間は、C-PHYインターフェースのためのチャネル帯域幅を限定する場合がある。マスクがその中で効力を有する持続時間は、通常、遷移検出回路の動作の変動性を収容するように計算される。遷移検出回路における変動性は、製造プロセス許容差、電圧源および電流源の変動および安定性、ならびに動作温度によって、かつ信号ワイヤ318a、318b、および318cの電気的特性によって、引き起こされることがある。検出回路における変動性は、チャネル帯域幅をさらに限定することがある。
図9は、いくつかの連続するシンボル間での第1のシグナリング状態から第2のシグナリング状態への遷移のいくつかの例を表すタイミング図900および920を含む。タイミング図900および920に示すシグナリング状態遷移は例示のために選択され、MIPIアライアンスC-PHYインターフェースでは他の遷移および遷移の組合せが発生する場合がある。タイミング図900および920は、3つ組のワイヤ上での信号レベル間の立ち上がり時間および立ち下がり時間の差異に起因して、各シンボル区間境界において複数のレシーバ出力遷移がその中で発生し得る、3ワイヤ3相通信リンクの一例に関する。図8も参照すると、第1のタイミング図900は、遷移の前および後の3つ組の信号ワイヤ318a、318b、および318cのシグナリング状態(A、B、およびC)を示し、第2のタイミング図920は、信号ワイヤ318a、318b、および318cの間の差分を表す差分信号810a、810b、810cを提供する差動レシーバ802a、802b、および802cの出力を示す。多くの場合、差動レシーバ802a、802b、および802cのセットは、2本の信号ワイヤ318a、318b、および318cに対して異なる組合せを比較することによって遷移を取り込むように構成され得る。一例では、これらの差動レシーバ802a、802b、および802cは、それらのそれぞれの入力電圧の差分を(たとえば、減算によって)決定することによって出力を生成するように構成され得る。
タイミング図900および920に示す例の各々では、-z状態616(図8参照)を表す初期シンボルが、異なるシンボルに遷移する。タイミング図902、904、および906に示すように、信号Aは最初に+1状態にあり、信号Bは0状態にあり、信号Cは-1状態にある。それに応じて、差動レシーバ出力に対してタイミング図922、932、938に示すように、差動レシーバ802a、802bは、最初に+100mVの差分924を測定し、差動レシーバ802cは-200mVの差分926を測定する。
タイミング図902、922に対応する第1の例では、差動レシーバ802aが+100mVレベル924から-200mVレベル930に遷移し、差動レシーバ802bが+100mVレベル924、928にとどまり、差動レシーバ802cが-200mVレベル926から+100mVレベル928に遷移して、信号Aが-1状態に遷移し、信号Bが+1状態に遷移し、かつ信号Cが0状態に遷移する、-xシグナリング状態612(図6参照)を表すシンボルに、-z状態616を表すシンボルから遷移が発生する。
タイミング図904、932に対応する第2の例では、2つの差動レシーバ802aおよび802bが+100mVレベル924から-100mVレベル936に遷移し、差動レシーバ802cが-200mVレベル926から+200mVレベル934に遷移して、信号Aが-1状態に遷移し、信号Bが0状態にとどまり、かつ信号Cが+1状態に遷移する、+zシグナリング状態606を表すシンボルに、-zシグナリング状態616を表すシンボルから遷移が発生する。
タイミング図906、938に対応する第3の例では、差動レシーバ802aが+100mVレベル924から+200mVレベル940に遷移し、差動レシーバ802bが+100mVレベル924から-100mVレベル942に遷移し、差動レシーバ802cが-200mVレベル926から-100mVレベル942に遷移して、信号Aが+1状態にとどまり、信号Bが-1状態に遷移し、かつ信号Cが0状態に遷移する、+xシグナリング状態602を表すシンボルに、-zシグナリング状態616を表すシンボルから遷移が発生する。
これらの例は測定された差分の遷移を示し、ここで、遷移は0、1、2、3、4、および5レベルに及ぶことができる。典型的な差動またはシングルエンドのシリアルトランスミッタのために使用されるプリエンファシス技法は、2レベル遷移のために開発されており、MIPIアライアンスC-PHY3相信号上で使用される場合、いくつかの悪影響を持ち込む場合がある。詳細には、遷移中に信号を過度に駆動するプリエンファシス回路は、1レベルまたは2レベルに広がる遷移中にオーバーシュートを引き起こす場合があり、エッジ高感度回路の中で誤ったトリガを発生させることがある。
3ワイヤ3相エンコーダなどのMワイヤN相符号化システムは、あらゆるシンボル境界において少なくとも1つの遷移を有する信号を符号化してよく、レシーバは、保証されたそれらの遷移を使用してクロックを復元し得る。いくつかの実装形態では、レシーバは、シンボル境界における最初の信号遷移の直前にデータ信号が安定であることを必要とし、同じシンボル境界に相関される複数の遷移のいかなる発生もやはり確実にマスクできなければならない。M本のワイヤ(たとえば、3つ組のワイヤ)上で搬送される信号の間の、立ち上がり時間および立ち下がり時間のわずかな差異に起因して、また受信される信号ペアの組合せ(たとえば、図6の差動レシーバ802a、802b、および802cのA-B出力、B-C出力、およびC-A出力)の間の、信号伝搬時間のわずかな差異に起因して、複数のレシーバ遷移が発生することがある。
図10は、C-PHYインターフェースを介して受信される3つの信号のうちの2つを各々が比較する3つの差動レシーバのセットの出力に対して生成される、マルチレベルアイパターン1000の一例を示す。マルチレベルアイパターン1000は、C-PHYレシーバ回路(図8参照)の中の差動レシーバ802a、802b、802cによって出力される信号を重ねることによって生成され得る。マルチレベルアイパターン1000は、単位区間(UI1002)と呼ばれることがあるシンボル区間に広がる。UI1002は、各シンボルの送信を制御するために使用される送信クロックの期間、またはC-PHYバスから受信されたシグナリングから復元される受信クロックの期間に相当し得る。
一例では、マルチレベルアイパターン1000は、固定されたシンボル非依存トリガ1010を使用して生成されてよい。マルチレベルアイパターン1000では、5つの公称電圧レベル1020、1022、1024、1026、1028が、差動レシーバ802a、802b、802cの出力の電位状態を規定する。マルチレベルアイパターン1000は、3ワイヤ3相符号化信号に対して使用される差動レシーバ802a、802b、802cの出力における可能な遷移を示す。3ワイヤ3相符号化信号に対して規定される3つの電圧レベルが、正極性と負極性の両方に対して、強い電圧レベル1026、1028と弱い電圧レベル1022、1024との間で変化する出力を差動レシーバ802a、802b、および802cに生成させることができる。通常、任意のシンボルにおいて1本の信号ワイヤ318a、318b、および318cだけは駆動されず、差動レシーバ802a、802b、および802cは、0ボルト電圧レベル1020に対応する0状態出力を生成しない。
弱い電圧レベルおよび強い電圧レベルに対応する電圧レベル1022、1024、1026、1028は、0ボルト電圧レベル1020に対して均等に離間される必要はない。たとえば、弱い電圧レベル1022、1024は、信号ワイヤ318a、318b、および318cに対して規定される中間点電圧、または駆動されない信号ワイヤ318a、318b、および318cによって到達する電圧レベルを含み得る、電圧の比較を表す。マルチレベルアイパターン1000は、差動レシーバ802a、802b、および802cによって生成された波形を重複させるために時間的な基準点(たとえば、送信クロックに基づくトリガ)を使用し得る。レシーバでは、受信デバイスにおけるデータ取込みを可能にするために、差分信号の3つのペアが同時に生成される。図10に示す波形は、差動レシーバ802a、802bによって生成される差分信号810a、810b、810c(A-B、B-C、およびC-A)を表す。
C-PHY3相デコーダの中で使用されるドライバ、レシーバ、および他のデバイスは、3本のワイヤから受信される信号間の相対的な遅延として示すことができる異なるスイッチング特性を示すことがある。3つ組の信号ワイヤ318a、318b、318cの3つの信号間の立ち上がり時間および立ち下がり時間の差異に起因して、また信号ワイヤ318a、318b、318cから受信される信号のペアの組合せの間の信号伝搬時間の差異に起因して、各シンボル区間境界1008および/または1014において複数のレシーバ出力遷移が観測され得る。マルチレベルアイパターン1000は、各シンボル区間境界1008および1014の近くの遷移における相対的な遅延として、立ち上がり時間および立ち下がり時間の分散を取り込み得る。いくつかの例では、立ち上がり時間および立ち下がり時間の分散は、3相ドライバの異なる特性に起因する場合がある。立ち上がり時間および立ち下がり時間の差異はまた、任意の所与のシンボルに対してレシーバにおける観測されるまたは実効的なシンボル区間の持続時間を事実上短くするかまたは長くする結果となり得る。
信号遷移領域1004、1016は、変動する信号立ち上がり時間が、信頼できる復号を妨げる、不確実性の時間または期間を表す。図示した信号遷移領域1004、1016は、シンボル区間境界1008、1014において開始してよく、差分信号810a、810b、810cによる0ボルト電圧レベル1020の最後の交差に対応する終点1012、1018において終了してよい。シグナリング状態は、シンボルがその中で安定であり確実に受信および復号され得る時間期間を表す、「アイ開口」またはウィンドウ1006の中で確実に決定され得る。一例では、ウィンドウ1006は、信号遷移領域1004の終点1012において始まるものと見なされてよく、ウィンドウ1006は、シンボル区間の次のシンボル区間境界1014において、かつ/または信号ワイヤ318a、318b、318cのシグナリング状態、ならびに/もしくは3つの差動レシーバ802a、802b、および802cの出力が、次のシンボルを反映するように変化し始めたとき、閉じるものと見なされてよい。
C-PHYインターフェースの最大送信速度は、ウィンドウ1006と比較した信号遷移領域1004、1016の持続時間によって限定されることがある。レシーバは、信号遷移領域1004、1016の間に最初に検出された遷移の後、遷移検出を阻止するマスク回路を使用してよい。最初に検出された遷移の後、マスク回路は、予想または測定される最も長い信号遷移領域1004、1016に相当する持続時間の間、後続の遷移を無視してよい。ウィンドウ1006の持続時間は、マスクの持続時間によって影響を受ける。
高速C-PHY3相インターフェースのためのクロック生成
いくつかのC-PHY CDRでは、CDR入力のあらゆる立ち上がりエッジにおいて短いパルスを生成するために、インバータベースのパルス生成器が使用されてよい。一態様では、パルスベースのクロック生成は、遅延ループからC-PHY入力デルタベースのパルス生成器を分離することによって、製造プロセス、回路電源電圧、およびダイ温度(PVT)における変動の影響に対して緩和することができる。いくつかの例では、従来のCDR設計に固有のタイミング制約を除去するために、データをサンプリングするために使用されることになるハーフUI信号を生成するために、プログラマブル生成器が採用されてよい。
図11は、C-PHY入力デルタパルス生成からハーフレートクロック生成を分離するCDR1100の一例を示す。図示したように、C-PHY入力デルタは、差分信号1102、1104、1106の遷移に基づいて第1のクロック信号1114の中でパルスを生成するために、論理ゲート1108a、1108b、および1108c(この例ではXORゲート)、論理ゲート1110a、1110b、および1110c、ならびにORゲート1112のネットワークに入力される、AB差分信号1102、BC差分信号1104、およびCA差分信号1106を含む。
Dフリップフロップなどのフリップフロップ論理1116にクロック信号1114が入力され、ここで、フリップフロップ論理1116は、クロック信号1114の中のパルスによってクロッキングされ、ここで、入力値(データまたはD)は、パルスまたはアサートされた値がクロック入力(CLK)において入力されるまで出力(Q)上に保持される。フリップフロップ論理1116が、今度は、フリップフロップ論理1116の出力Qに結合されたプログラマブル生成器1118から構成される遅延ループの中に結合される。生成器1118は、ハーフUIベースの復元されるクロック(すなわち、2つのUI、または入って来る第1のクロック信号もしくはパルスのクロックレートの半分のレートに等しい、サイクルを有するクロック)を生成するように構成されるハーフUI生成器であってよい。生成器1118によって生み出される生成されたハーフレートのまたは遅延したRCLKクロック1120は、インバータ1119を含む遅延ループの一部としてのフリップフロップ論理のデータ入力にフィードバックされ、インバータ1119は、生成器1118によって出力される信号を反転させる。フリップフロップ論理1116が、一態様ではDフリップフロップを用いて、クロック信号1114の中のパルスによってクロッキングされるので、各パルス立ち上がりエッジを用いてフリップフロップ論理1116によるリサンプリングが行われる。ハーフUI生成器が事前構成されてよく、または所定のアルゴリズム/メトリックに従って構成されてよいことに、留意されたい。また、生成器1118は、レシーバの中で高速データバーストが受信される前にあらかじめ較正されてよい。フリップフロップ論理1116の出力Qはまた、次いで、インバータ1124および1126を通過した後、レシーバのデコーダ(たとえば、図6に示すようなデコーダ600)の中で使用されるべき復元されたクロック信号(RCLK)1122を導出するために使用される。本開示の一態様では、RCLK信号の負荷を駆動するためのバッファとして働くためにインバータ1124および1126が設けられるが、図示したCDR1100は、そのようなバッファリングデバイスの使用に限定されず、他のバッファリングデバイスとともに動作可能であり得、さらには他の実装形態ではバッファリング動作を伴わずに動作可能であり得る。
1つのUI内の入力データの中で発生することがある他の可能な遷移に関係なく、CDR1100において最初のデータ遷移が受信されるとすぐに自動ハーフUI追跡パルスが作成される。電圧をプルダウンさせてハーフUIベースの復元されたクロックを生成するために、最初の遷移はフリップフロップ論理1116のためのパルスをハーフUI生成器1118が生成するための開始インジケータとして動作する。フリップフロップ論理1116のQ出力も、ハーフUIまたはハーフレートクロックである復元されたクロック信号RCLK1122を構成する。回路構成は絶対的なUIタイミング関係しか考慮しないので、図示の回路構造は、PVTまたはレーン間の不整合に制約されない。
図12は、図11に示すCDR実装形態のタイミング図1200を示す。タイミング図は、図11のシステムの中で発生する場合があるパルスおよびクロック信号の様々な事例、ならびにこれらの事例においてCDR1100がどのように応答および動作するのかを示す見本にすぎず、それらの動作の説明をこの一例に限定することを意図しない。図1200に見られ得るように、様々なパルスエッジは、3つの差分信号AB、BC、およびCAの遷移からもたらされる。例示の簡単のために、差分信号のパルスエッジが示されるが、図示したパルスエッジが示されるハイからローまたはローからハイに信号遷移が発生する時間の期間にわたって実際の差分信号が継続することを、当業者は諒解されよう。
図12はまた、フリップフロップ論理入力(すなわち、クロック信号1114)、データ(D)入力(すなわち、遅延したRCLK信号1120)、およびQ出力(すなわち、RCLK信号1122)において発生する信号を示す。図示したように、様々な差分信号AB、BC、CAの遷移から得られる、ORゲート1112から出力されるフリップフロップ論理クロック信号1114信号が、1つのUIの周期性でフリップフロップ論理1116をトリガする。一例として、CA差分信号のエッジパルス1202を見ると、図12は、図11の回路の中のクロック信号1114と相関があるパルス1204によって示されるように、CAエッジパルス1202がフリップフロップ論理のトリガリングを引き起こすことを示す。プログラマブルハーフUI生成器1118によってフリップフロップ論理1116のデータ入力(D)に提供される遅延した復元済みのクロック信号1120は、生成器1118の動作によってフリップフロップ論理1116に入力されるクロック信号1114から1/2UIだけ遅延されている、レートまたは周波数が半分のクロック信号であるものと見られてよく、生成器1118の動作は、インバータ1119による反転に起因してパルス1204および遅延したRCLK1120の状態がハイであることに起因する、フリップフロップ論理1116上での状態の変化と相関がある。
前のパルス1204からUI時間期間の後に次のトリガパルス1206が発生するとき、フリップフロップ論理1116に入力される遅延したクロック1120がローであるので、出力Qはローまたは接地にプルされ、相関する復元済みのRCLK信号1122が時間1208において見られ得る。このようにして、復元済みのクロック信号RCLKは、ワイヤA、B、およびCの上にハーフレートの着信信号を有する。
近接している出力において配送される2つのエッジパルスの結果として得られる、時間的に近くでA、B、およびCワイヤの間に2つの遷移が発生する事例では、パルス1210および1212の例に見られ得るように、発生する第1のパルスが、フリップフロップ出力Q(すなわち、RCLK信号1122)がハイからローにプルされるのをトリガしてよい。しかしながら、遅延したRCLK信号1120がローであるので、出力がローにプルされており遅延したRCLK信号1120が依然としてローであるとき、第2のパルス1212は出力Qの状態に影響を及ぼさない。
図11のインバータベースのパルス生成CDR1100は、パルスが継続的なUI間の重複を防止するのに十分に短いという条件で、適切なワイヤ状態への差動電圧の変換のためのタイミングを生成するために使用され得るCDR入力のあらゆる立ち上がりエッジにおいて短いパルスを生成する。最小パルス幅は、PVT条件における予想されるすべての変動に対して、各ワイヤ状態の最大整定時間よりも持続時間が短くなり得ない。パルス生成CDRは、動作条件に対してパルス幅が良好に調整されることに対する最も強い要件によって不可避的に制約される。パルス幅の調整は、すべての可能なPVT変動にわたって、より高い速度において特に厄介であり得る。さらに、パルス生成CDRは、クロック復元目的のために単にすべてのパルスのORをとってよく、時間インターリーブを可能にするとともに高速用途のためのチャネル帯域幅要件を緩和するために、追加のハーフレートクロック復元回路が必要とされる。
本開示のいくつかの態様は、C-PHYインターフェースの中で使用される差動レシーバの出力の中の固有のデータパターンを活用することができる。一態様では、CDRは、パルス生成回路における明示的な遅延調整に依存することなく動作するように構成され得る。一例では、データパターンに関するC-PHYプロトコルから推定される規則は、単に各ワイヤ上の電圧の振幅および極性の比較に基づく、UIの中での完全なワイヤ状態の復元を許容する。振幅という用語は、本明細書では極性への言及を伴わずに電圧または電流の値を示すために使用される。たとえば、電圧レベル-200mVおよび+200mVは、同じ振幅ただし異なる極性を有する。引き続き図6、図8、および図9を参照しながら示される一例では、差動レシーバ802a、802b、802cによって生成される差分信号810a、810b、810cは、100mVまたは200mVという公称振幅を有することができ、正極性または負極性を有することができ、遷移期間の外側で4つの可能な公称差分電圧{-200mV、-100mV、+100mV、+200mV}を生み出す。-200mVおよび+200mVレベルの各々は、強い電圧、強い電圧レベル、強い差分電圧、または強い差分と呼ばれることがあり、-100mVおよび+100mVレベルは、弱い電圧、弱い電圧レベル、弱い差分電圧、または弱い差分と呼ばれることがある。
本開示のいくつかの態様は、3つ組に対する完全なシグナリング状態が、振幅および極性を決定するために差動レシーバ802a、802b、および802cによって提供される差分信号810a、810b、810cの比較に基づいて決定されることを可能にする。C-PHYプロトコルから推定される規則は、3ワイヤC-PHYバスに対する有効な状態が、各UIの中で差動レシーバ802a、802b、および802cによって生成される差分信号810a、810b、810cのうちの1つの中でのみ強い差分電圧が観測され得ることを保証することを保持する。強い差分電圧およびその極性の検出、ならびに強い差分電圧を生成したワイヤペアの識別は、受信クロック信号の中でパルスを生成するとともに3つ組に対する完全なワイヤ状態を決定するのに十分である。推定される規則の有効性は図6によって確認され、図6は、有効または可能な各シグナリング状態602、604、606、612、614、616が、強い電圧レベルにおけるただ1つの差分信号を有することを示す。この規則を使用すると、任意のUIの中の3つ組に対する完全なシグナリング状態は、UIの中で強い電圧レベルにある差分信号810a、810b、810cおよび強い電圧レベルの極性を識別することによって決定され得る。
本開示のいくつかの態様は、ハーフレートクロックを復元することと、その出力において強い電圧レベルを生成する差動レシーバ802a、802b、および802cならびに強い電圧レベルの極性の識別に基づいて各UIの中のワイヤ状態を確実に取り込むこととが可能な、CDRを提供する。たとえば、AB差動レシーバ802aが第1のUIの中で強い電圧レベルを与えるとき、ワイヤ318a、318b、318cの状態は、+xシグナリング状態602または-xシグナリング状態612に相当する。正の強い電圧は、+xシグナリング状態602が存在することを決定し、負の強い電圧は、-xシグナリング状態612が存在することを決定する。異なる回路設計がシグナリング状態または差分出力を表すために逆の極性を使用し得ることが諒解されよう。
図13は、UIの中で強い電圧レベルを有する差分信号1304a、1304b、1304cの識別に基づいてクロックおよびデータ復元を実行できるレシーバ回路1300を示す。差分信号1304a、1304b、1304cは、ワイヤ1302a、1302b、1302cの互いに異なるペア上の信号状態を比較するように構成された3つの差動レシーバ1312a、1312b、1312cによって生成される。AB差動レシーバ1312aは、Aワイヤ1302aおよびBワイヤ1302bの受信された状態を比較し、BC差動レシーバ1312bは、Bワイヤ1302bおよびCワイヤ1302cの受信された状態を比較し、CA差動レシーバ1312cは、Cワイヤ1302cおよびAワイヤ1302aの受信された状態を比較する。図示の例では、差動レシーバ1312a、1312b、1312cの各々は、1つまたは複数の等化回路を含む。一例では、差動レシーバ1312a、1312b、1312cの各々は、連続時間線形等化器(CTLE:continuous-time linear equalizer)および可変利得増幅器(VGA:variable gain amplifier)を含む。
各差分信号1304a、1304b、1304cがレベル検出器回路1314a、1314b、1314cに提供される。各レベル検出器回路1314a、1314b、1314cは、対応する差分信号1304a、1304b、1304cにおける電圧が、正のしきい値電圧レベル1320a、1320b、1320cを超えるのかそれとも負のしきい値電圧レベル1322a、1322b、1322cよりも小さいのかを決定するように構成される。一例では、各レベル検出器回路1314a、1314b、1314cは、対応する差分信号1304a、1304b、1304cの振幅が強い差分(たとえば、公称100mVではなく公称200mV)を示すことを1つのビットが示し、かつ対応する差分信号1304a、1304b、1304cの極性を別のビットが示す、2ビットのレベル検出(LD)信号(たとえば、LD信号1306a、1306b、1306c)を出力する。別の例では、各レベル検出器回路1314a、1314b、1314cによって出力されるLD信号1306a、1306b、1306cは、ハイに設定(または、いくつかの例ではローに設定)されると強い正の差分出力を示す第1のビットを含み、第2のビットは設定されると強い負の差分出力を示す。後者の例では、LD信号1306a、1306b、1306cの中の1つのビットだけが任意のUIの中でハイに設定され得、1つまたは複数のUIの中で両方のビットがローに設定され得る。いくつかの例では、正のしきい値電圧レベル1320a、1320b、1320c、および負のしきい値電圧レベル1322a、1322b、1322cは、200mVと100mVとの間にある振幅を伴って構成される。
図14は、5つのUIを介したレシーバ回路1300の動作のいくつかの態様を示す。第1のタイミング図1400は、5つのUIの間にC-PHY3つ組のワイヤ1302a、1302b、1302cから受信されるシグナリング状態を表す。第2のタイミング図1420は、5つのUIの間にワイヤ1302a、1302b、1302cから受信されたシグナリング状態に基づいて差動レシーバ1312a、1312b、1312cによって生成される差分信号1304a、1304b、1304cを表す。第3のタイミング図1440は、差分信号1304a、1304b、1304cに応答してレベル検出器回路1314a、1314b、1314cによって出力されるLD信号1306a、1306b、1306cを表す。
第2のタイミング図1420では、各UIの中で1つの強い差分電圧1402、1404、1406、1408、または1410しか生成されない。第3のタイミング図1440は、2ビットのLD信号1306a、1306b、1306cに関する。LD信号1306a、1306b、1306cは各々、対応する差分信号1304a、1304b、または1304cが、強い差分電圧として適格である電圧振幅を有するときに論理ハイ状態にある、第1のビット1412a、1412b、または1412cを含む。LD信号1306a、1306b、1306cは各々、対応する差分信号1304a、1304b、または1304cの極性を示す第2のビット1414a、1414b、または1414cを含む。たとえば、強い差分電圧1408、1410は、これらの強い差分電圧のうちの1つ目1408が負極性を有し、これらの強い差分電圧のうちの2つ目1410が+xシグナリング状態602とそれに後続する-xシグナリング状態612(図6参照)とを示す正極性を有して、最後の2つのUIの中でAB差動レシーバ1312aによって生成される。
レベル検出器回路1314a、1314b、1314cによって出力されるLD信号1306a、1306b、1306cは、受信クロック信号1310および現在のUIに対するワイヤ状態を表す3ビットワイヤ状態信号1308を生成するように構成されているCDR決定論理1316に提供される。一例では、CDR決定論理1316は、ワイヤ状態信号1308に対する6つの可能な値の間で選択するように構成される。一例では、各LD信号1306a、1306b、1306cは、強い差分が検出されたことを示す第1のビット、および極性を示す第2のビットを含む。LD信号1306a、1306b、1306cのうちの1つだけが、強い差分が検出されたことを示し、このLD信号1306a、1306b、1306cが、ワイヤ状態信号1308に対する値を選択するために使用される。たとえば、AB差動レシーバ1312aによって生成された差分信号1304aが強い差分を示すとき、CDR決定論理1316は、差分信号1304aの中の極性情報を使用して、CDR決定論理1316によって出力される3ビットワイヤ状態信号1308として+xシグナリング状態602を表す値と-xシグナリング状態612(図6参照)を表す値との間で選択するように構成され得る。いくつかの例では、CDR決定論理1316は、CDR決定論理1316によって出力される3ビットワイヤ状態信号1308を選択するために、LD信号1306a、1306b、1306cのバイナリ値によってインデックスが付けられたルックアップテーブルを使用する。他の例では、CDR決定論理1316によって出力される3ビットワイヤ状態信号1308は、レベル検出器回路1314a、1314b、1314cによって生成されたLD信号1306a、1306b、1306cをその入力として受信する組合せ論理によって生成される。
CDR決定論理1316によって出力される3ビットワイヤ状態信号1308は、レベル検出器回路1314a、1314b、1314cによって生成されるLD信号1306a、1306b、1306cの遷移がワイヤ1302a、1302b、1302cのうちの2本の間の新たに検出された強い差分を示すとすぐに生成され得る。C-PHYプロトコルによれば、継続的なUIの中で同じシグナリング状態は反復され得ず、LD信号1306a、1306b、1306cの遷移に直接応答してクロック信号が生成されることを可能にする。ワイヤ1302a、1302b、1302cの有効な各シグナリング状態は、差動レシーバ1312a、1312b、1312cのうちの1つにしか強い差分を生成させず、各差動レシーバ1312a、1312b、1312cは、その入力間の差分が正または負であることを示すことができる。CDR決定論理1316は、強い差分を示すLD信号1306a、1306b、1306cの第1のビット1412a、1412b、もしくは1412cの変化、または強い差分電圧の極性を示す第2のビット1414a、1414b、もしくは1414cの変化のいずれかに応答する。どちらの場合も、1つの差動レシーバ1312a、1312b、1312cに関係する変化の検出は、受信クロック信号1310の中でエッジを生成するのに十分である。
強い電圧レベルとその復元済みのワイヤ状態との間の1対1の相関が、電圧レベルに基づいて完全なワイヤ状態情報をレシーバ回路1300が生成することを可能にする。ただ1つの差動レシーバ1312a、1312b、1312cの出力における電圧レベルから完全なワイヤ状態情報を生成するための能力は、差動レシーバ1312a、1312b、1312cの出力における変動する遷移時間を収容するための明示的な遅延の必要を排除する。得られたレシーバ回路1300はロバストであり、PVTの変動を許容することができ、シンボル間干渉(ISI:inter-symbol interference)の影響を受けない。
強い電圧レベルとその復元済みのワイヤ状態との間の1対1の相関、および連続するUIの各ペア間でワイヤ状態を変化させるための、プロトコルで規定された要件が、単一の差分信号1304a、1304b、1304cの遷移からの受信クロック信号1310の復元を可能にする。復元された受信クロック信号1310は、半分のデータレートに自然に低減され、クロック復元回路から追加の遅延素子の必要が排除され得る。このことは、たとえば、図11に示すプログラマブル生成器1118に対して、低減された追加の複雑度および較正要件をもたらす。
いくつかの例では、CDR決定論理1316によって出力されるワイヤ状態1308は、現在のワイヤ状態を表すために使用されるレジスタの中に取り込まれてよい。UI間でのワイヤ状態の変化を表す3ビットのFRPシンボル626(図6参照)を生成するために、現在のワイヤ状態が直前のUIのワイヤ状態と比較されてよい。一例では、デコーダにサブミットされるべき7つのFRPシンボルのグループを組み立てるシリアルパラレル変換器にシンボルのストリームが提供される。いくつかの例では、受信クロック信号1310は、シンボル生成および復号のタイミングを制御するためにさらに処理されてよい。
いくつかの例では、レシーバ回路1300は、3ワイヤC-PHYバスのための終端回路1318を含んでよい。他の例では、3ワイヤC-PHYバスのための終端回路1318は外部的に設けられる。
図15は、較正回路1520を含み、かつUIにおいて強い電圧レベルを生成する差分信号1504a、1504b、1504cの識別に基づいてクロックおよびデータ復元を実行できる、レシーバ回路1500を示す。いくつかの点において、レシーバ回路1500は、図13に示すレシーバ回路1300に相当する。差分信号1504a、1504b、1504cは、ワイヤ1502a、1502b、1502cの互いに異なるペア上の信号状態を比較するように構成された3つの差動レシーバ1512a、1512b、1512cによって生成される。AB差動レシーバ1512aは、Aワイヤ1502aおよびBワイヤ1502bの受信された状態を比較し、BC差動レシーバ1512bは、Bワイヤ1502bおよびCワイヤ1502cの受信された状態を比較し、CA差動レシーバ1512cは、Cワイヤ1502cおよびAワイヤ1502aの受信された状態を比較する。図示の例では、差動レシーバ1512a、1512b、1512cの各々は、1つまたは複数の等化回路を含む。一例では、差動レシーバ1512a、1512b、1512cの各々は、CTLEおよびVGAを含む。
各差分信号1504a、1504b、1504cがレベル検出器回路1514a、1514b、1514cに提供される。各レベル検出器回路1514a、1514b、1514cは、対応する差分信号1504a、1504b、1504cにおける電圧が、正のしきい値電圧レベルを超えるのかそれとも負のしきい値電圧レベルよりも小さいのかを決定するように構成される。一例では、各レベル検出器回路1514a、1514b、1514cは、対応する差分信号1504a、1504b、1504cの振幅が強い電圧レベル(たとえば、100mVではなく200mV)を示すことを1つのビットが示し、かつ対応する差分信号1504a、1504b、1504cの極性を別のビットが示す、2ビットのLD信号(たとえば、LD信号1506a、1506b、1506c)を出力する。別の例では、各レベル検出器回路1514a、1514b、1514cによって出力されるLD信号1506a、1506b、1506cは、ハイに設定(または、いくつかの例ではローに設定)されると強い正の差分を示す第1のビットを含み、第2のビットはローに設定されると強い負の差分を示す。後者の例では、LD信号1506a、1506b、1506cの中の1つのビットだけが任意のUIの中でハイに設定され得、1つまたは複数のUIの中で両方のビットがローに設定され得る。
レベル検出器回路1514a、1514b、1514cによって出力されるLD信号1506a、1506b、1506cは、受信クロック信号1510および現在のUIに対するワイヤ状態を表す3ビットワイヤ状態信号1508を生成するように構成されているCDR決定論理1516に提供される。一例では、CDR決定論理1516は、ワイヤ状態信号1508に対する6つの可能な値の間で選択するように構成される。一例では、各LD信号1506a、1506b、1506cは、強い電圧レベルが検出されたことを示す第1のビット、および極性を示す第2のビットを含む。LD信号1506a、1506b、1506cのうちの1つだけが、強い電圧レベルが検出されたことを示し、このLD信号1506a、1506b、1506cは、ワイヤ状態信号1508に対する値を選択するために使用される。いくつかの例では、CDR決定論理1516は、CDR決定論理1516によって出力される3ビットワイヤ状態信号1508を選択するために、LD信号1506a、1506b、1506cによってインデックスが付けられたルックアップテーブルを使用する。他の例では、CDR決定論理1516によって出力される3ビットワイヤ状態信号1508は、レベル検出器回路1514a、1514b、1514cによって生成されたLD信号1506a、1506b、1506cをその入力として受信する組合せ論理によって生成される。
本開示の一態様では、差動レシーバ1512a、1512b、1512cの中の等化回路は、1つまたは複数の非同期カウンタ1522および較正論理1524を含む較正回路1520を使用して較正されてよい。いくつかの例では、較正論理1524は、組合せ論理回路に加えて、プロセッサ、ステートマシン、および/またはシーケンシング論理を含む。いくつかの例では、較正手順は、較正論理1524によって単独で、または受信デバイスの中の処理回路と協働して制御されてよい。一例では、較正回路1520は、3つ組を介して送信されるプリアンブル中に有効化されてよく、ここで、プリアンブルは、ある時間期間にわたってあるパターンのシグナリング状態を生成する。いくつかの例では、そのパターンは巡回的であってよい。較正回路1520は、差動レシーバ1512a、1512b、1512cの各々に対してCTLE係数およびVGA利得1518a、1518b、1518cを規定、構成するために使用されてよい。いくつかの事例では、較正回路1520は、差分信号1504a、1504b、1504cにおける強い電圧レベルを決定するために使用されるしきい値1528a、1528b、1528c、1530a、1530b、1530cのうちの1つまたは複数を構成してよい。
図示の例では、較正は、CTLE係数および差動レシーバ1512a、1512b、1512cの各々の中のVGAのための利得設定を構成することを含む。較正は、CTLE係数およびVGAの利得設定に対する小さい値で始めてよい。非同期カウンタ1522は、LD信号1506a、1506b、1506cの中のパルスまたはエッジをカウントするように構成されてよく、較正論理1524は、現在の利得設定が十分であるかどうかを決定するために、いくつかの区間にわたって非同期カウンタ1522の出力を既定のしきい値と比較するように構成されてよい。そうでない場合、較正論理は、CTLE係数およびVGA利得を大きくすることによって較正を継続してよい。較正が完遂されていると、較正回路1520は、完了を示す信号1526をC-PHYインターフェースのコントローラに提供してよい。
図16は、本開示のいくつかの態様による、差動レシーバの中の等化回路がその間に較正され得る較正シーケンス1600を示すタイミング図である。一例では、較正は、1つまたは複数の非同期カウンタ1522および較正論理1524を含む、図15の較正回路1520を使用して実行される。いくつかの例では、較正論理1524は、組合せ論理回路に加えて、プロセッサ、ステートマシン、および/またはシーケンシング論理を含む。較正回路1520は、3つ組を介して送信されるプリアンブル中に有効化されてよく、ここで、プリアンブルは、ある時間期間にわたってあるパターンのシグナリング状態を生成する。いくつかの例では、そのパターンは巡回的であってよい。
図示したタイミング図は、差動レシーバによって生成される差分信号1602、差分信号1602の電圧レベルに応答するレベル検出信号1604、および差動レシーバの中の等化回路に提供される利得制御ビット1606を示す。差分信号1602は、差動レシーバ1512a、1512b、1512cによって出力される差分信号1504a、1504b、1504cのうちの1つに相当してよく、レベル検出信号1604は、差分信号1602に応答するレベル検出器回路1514a、1514b、1514cによって提供されてよい。差動レシーバ1512a、1512b、1512cの各々の較正が確認されると、較正回路1520によって較正完了信号1608が提供されてよい。図示したタイミング図では、較正完了信号1608は、最初に論理ロー状態に対応する電圧レベル1610にある。
利得制御ビット1606は、最初にローレベルまたはデフォルトレベルに設定されてよい。一例では、利得制御ビット1606は、差動レシーバの中の等化回路に単位利得を適用させてよい。他の例では、利得制御ビット1606は、以前に較正された利得設定にあるかまたはそれをわずかに下回るレベルに初期化されてよい。図示したように、利得制御ビット1606は、第1の較正ステップ1612aにおいて初期レベル(ここでは、3'b001)に設定され、較正が達成されるまで後続の各較正ステップ1612b～1612fにおいて増大する。較正ステップ1612e～1612fの間の遷移1614の後に等化回路によって適用される利得の変化が、構成または事前定義されたしきい値レベル1616または1618を差分信号1602の振幅に超えさせるまで、差分信号1602の振幅は、利得制御ビット1606によって選択される利得レベルに基づいて徐々に大きくなる。レベル検出信号1604の遷移によって、しきい値レベル1616または1618を横切る振幅の遷移が示される。レベル検出信号1604を監視している処理回路の中のコントローラは、較正プロセスの終了を示すために、較正完了信号1608を、論理ハイ状態に対応する電圧レベル1620に駆動してよい。較正完了信号1608の遷移1622は、構成または事前定義されたしきい値レベル1616または1618を差分信号1602が超えることの最初の検出に対して遅延されてよい。いくつかの例では、過渡現象が較正のより早い終了の原因ではないことを確実にするように遅延が与えられる。いくつかの例では、較正される等化回路に対する利得制御ビット1606の変化を抑制しながら差動レシーバ1512a、1512b、1512cの中のすべての等化回路が較正されることを確実にするように遅延が与えられる。
処理回路および方法の例
図17は、本明細書で開示する1つまたは複数の機能を実行するように構成され得る処理回路1702を採用する装置1700のためのハードウェア実装形態の一例を示す。本開示の様々な態様によれば、本明細書で開示するような要素、または要素の任意の部分、または要素の任意の組合せは、処理回路1702を使用して実装され得る。処理回路1702は、本明細書で開示するクロック復元技法をサポートするいくつかのデバイス、回路、および/または論理を含んでよい。
処理回路1702は、ハードウェアとソフトウェアモジュールとのいくつかの組合せによって制御される1つまたは複数のプロセッサ1704を含んでよい。プロセッサ1704の例は、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ(DSP)、フィールドプログラマブルゲートアレイ(FPGA)、プログラマブル論理デバイス(PLD)、ステートマシン、シーケンサ、ゲート論理、個別ハードウェア回路、および本開示全体にわたって説明する様々な機能性を実行するように構成された他の好適なハードウェアを含む。1つまたは複数のプロセッサ1704は、特定の機能を実行するとともにソフトウェアモジュール1716のうちの1つによって構成、増強、または制御され得る専用プロセッサを含んでよい。1つまたは複数のプロセッサ1704は、初期化中にソフトウェアモジュール1716の組合せがロードされることを通じて構成されてよく、動作中に1つまたは複数のソフトウェアモジュール1716をロードまたはアンロードすることによってさらに構成されてよい。
図示の例では、処理回路1702は、バス1710によって概略的に表されるバスアーキテクチャを用いて実装され得る。バス1710は、処理回路1702の特定の適用例および全体的な設計制約に応じて、任意の数の相互接続バスおよびブリッジを含んでよい。一例では、バス1710は1つまたは複数のプロセッサ1704およびプロセッサ可読記憶媒体1706を含む様々な回路を一緒にリンクさせる。プロセッサ可読記憶媒体1706は、メモリデバイスおよび大容量記憶デバイスを含んでよく、本明細書でコンピュータ可読媒体および/またはプロセッサ可読媒体と呼ばれることがある。バス1710はまた、タイミングソース、タイマー、周辺機器、電圧調整器、および電力管理回路などの、様々な他の回路をリンクさせ得る。バスインターフェース1708は、バス1710と1つまたは複数のトランシーバ1712との間のインターフェースを提供し得る。トランシーバ1712は、処理回路によってサポートされるネットワーキング技術ごとに設けられてよい。いくつかの事例では、複数のネットワーキング技術が、トランシーバ1712の中に見られる回路構成または処理モジュールの一部または全部を共有し得る。各トランシーバ1712は、伝送媒体を介して様々な他の装置と通信するための手段を提供する。装置1700の性質に応じて、ユーザインターフェース1718(たとえば、キーパッド、ディスプレイ、スピーカー、マイクロフォン、ジョイスティック)も設けられてよく、直接またはバスインターフェース1708を通じてバス1710に通信可能に結合され得る。
プロセッサ1704は、バス1710を管理すること、およびプロセッサ可読記憶媒体1706を含み得るコンピュータ可読媒体の中に記憶されたソフトウェアの実行を含み得る一般的な処理を担当してよい。この点で、プロセッサ1704を含む処理回路1702は、本明細書で開示する方法、機能、および技法のうちのいずれかを実施するために使用され得る。プロセッサ可読記憶媒体1706は、ソフトウェアを実行するときにプロセッサ1704によって操作されるデータを記憶するために使用されてよく、ソフトウェアは、本明細書で開示する方法のうちのいずれか1つを実施するように構成され得る。
処理回路1702の中の1つまたは複数のプロセッサ1704は、ソフトウェアを実行し得る。ソフトウェアは、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、ハードウェア記述言語と呼ばれるか、または他の名称で呼ばれるかどうかにかかわらず、命令、命令セット、コード、コードセグメント、プログラムコード、プログラム、サブプログラム、ソフトウェアモジュール、アプリケーション、ソフトウェアアプリケーション、ソフトウェアパッケージ、ルーチン、サブルーチン、オブジェクト、実行ファイル、実行スレッド、プロシージャ、関数、アルゴリズムなどを意味するように広く解釈されるものとする。ソフトウェアは、プロセッサ可読記憶媒体1706の中または別の外部プロセッサ可読媒体の中に、コンピュータ可読形態をなして常駐し得る。プロセッサ可読記憶媒体1706は、非一時的コンピュータ可読媒体を含んでよい。非一時的プロセッサ可読媒体は、例として、磁気記憶デバイス(たとえば、ハードディスク、フロッピーディスク、磁気ストリップ)、光ディスク(たとえば、コンパクトディスク(CD)またはデジタル多用途ディスク(DVD))、スマートカード、フラッシュメモリデバイス(たとえば、「フラッシュドライブ」、カード、スティック、またはキードライブ)、ランダムアクセスメモリ(RAM)、ROM、PROM、消去可能PROM(EPROM)、EEPROM、レジスタ、リムーバブルディスク、ならびにコンピュータによってアクセスされ得るとともに読み取られ得るソフトウェアおよび/または命令を記憶するための任意の他の好適な媒体を含む。プロセッサ可読記憶媒体1706はまた、例として、搬送波、伝送線路、ならびにコンピュータによってアクセスされ得るとともに読み取られ得るソフトウェアおよび/または命令を送信するための任意の他の好適な媒体を含んでよい。プロセッサ可読記憶媒体1706は、処理回路1702の中に、プロセッサ1704の中に、処理回路1702の外部に存在してよく、または処理回路1702を含む複数のエンティティにわたって分散されてもよい。プロセッサ可読記憶媒体1706は、コンピュータプログラム製品の中で具現され得る。例として、コンピュータプログラム製品は、パッケージング材料の中にコンピュータ可読媒体を含んでよい。特定の適用例および全体的なシステムに課される全体的な設計制約に応じて、本開示全体にわたって提示される説明した機能を実装する最善の方法を、当業者は認識されよう。
プロセッサ可読記憶媒体1706は、本明細書でソフトウェアモジュール1716と呼ばれることがある、ロード可能なコードセグメント、モジュール、アプリケーション、プログラムなどの中に維持および/または編成されるソフトウェアを維持し得る。ソフトウェアモジュール1716の各々は、処理回路1702上にインストールまたはロードされ1つまたは複数のプロセッサ1704によって実行されるとき、1つまたは複数のプロセッサ1704の動作を制御するランタイムイメージ1714に寄与する、命令およびデータを含んでよい。実行されたとき、いくつかの命令は、本明細書で説明するいくつかの方法、アルゴリズム、およびプロセスに従って、処理回路1702に機能を実行させ得る。
ソフトウェアモジュール1716のうちのいくつかは、処理回路1702の初期化中にロードされてよく、これらのソフトウェアモジュール1716は、本明細書で開示する様々な機能の実行を可能にするように処理回路1702を構成し得る。たとえば、いくつかのソフトウェアモジュール1716は、プロセッサ1704の内部デバイスおよび/または論理回路1722を構成してよく、トランシーバ1712、バスインターフェース1708、ユーザインターフェース1718、タイマー、数理コプロセッサなどの外部デバイスへのアクセスを管理し得る。ソフトウェアモジュール1716は、割込みハンドラおよびデバイスドライバと相互作用し、かつ処理回路1702によって提供される様々なリソースへのアクセスを制御する、制御プログラムおよび/またはオペレーティングシステムを含んでよい。リソースは、メモリ、処理時間、トランシーバ1712へのアクセス、ユーザインターフェース1718などを含んでよい。
処理回路1702の1つまたは複数のプロセッサ1704は多機能であってよく、それによって、ソフトウェアモジュール1716のいくつかはロードされ、異なる機能または同じ機能の異なるインスタンスを実行するように構成される。1つまたは複数のプロセッサ1704は、追加として、たとえば、ユーザインターフェース1718、トランシーバ1712、およびデバイスドライバからの入力に応答して開始されるバックグラウンドタスクを管理するように適合され得る。複数の機能の実行をサポートするために、1つまたは複数のプロセッサ1704は、マルチタスク環境を提供するように構成されてよく、それによって、複数の機能の各々が、必要または要望に応じて、1つまたは複数のプロセッサ1704によってサービスされる1組のタスクとして実施される。一例では、マルチタスク環境は、異なるタスク間でプロセッサ1704の制御を受け渡す時分割プログラム1720を使用して実装されてよく、それによって、各タスクは、任意の未処理動作の完了時に、かつ/または割込みなどの入力に応答して、1つまたは複数のプロセッサ1704の制御を時分割プログラム1720に戻す。タスクが1つまたは複数のプロセッサ1704の制御を有するとき、処理回路は事実上、制御しているタスクに関連する機能によって対処される目的に対して特化される。時分割プログラム1720は、オペレーティングシステム、ラウンドロビンベースで制御を転送するメインループ、機能の優先度付けに従って1つもしくは複数のプロセッサ1704の制御を割り振る機能、および/または1つもしくは複数のプロセッサ1704の制御を処理機能に提供することによって外部イベントに応答する割込み駆動型メインループを含んでよい。
図18は、データ通信の方法のフローチャート1800である。本方法は、3ワイヤシリアルバスに結合された受信デバイスにおいて実行されてよい。一例では、3ワイヤシリアルバスは、C-PHYプロトコルに従って動作させられてよい。ブロック1802において、受信デバイスは複数の差分信号を生成してよい。各差分信号は、3ワイヤシリアルバスにおけるワイヤの1つのペア間の電圧差を表してよい。C-PHYプロトコルに従って動作させられるシリアルバスの例では、3つの差分信号が生成されてよい。VA、VB、およびVCとして3ワイヤシリアルバスのワイヤ上の電圧を示すと、差分信号は電圧差VA-VB、VB-VC、およびVC-VAを表してよい。
ブロック1804において、受信デバイスは、第1のUIの中で、複数の差分信号のうちの、最大電圧振幅を有する複数の差分信号の第1の差分信号を識別してよい。一例では、第1のUIは、連続するUIのシーケンスのうちの1つであり、データは、継続的なUIの間でのシグナリング状態遷移に符号化されてよい。ブロック1806において、受信デバイスは、第1のUIの中で、第1の差分信号に対応するワイヤのペアおよび第1の差分信号の極性の識別情報に基づいて、第1のUIに対する3ワイヤシリアルバスのシグナリング状態を決定してよい。
いくつかの態様では、受信デバイスは、第1のUI中の第1の差分信号の遷移に応答してクロック信号の中で第1のエッジを生成してよい。受信デバイスは、クロック信号によって提供されるタイミングに従って、連続するUIのシーケンスのシグナリング状態を取り込んでよい。受信デバイスは、連続するUIのシーケンスの中の継続的なUIの間でのシグナリング状態遷移からデータを復号してよい。受信デバイスは、第2のUIの中で、複数の差分信号のうちの、電圧の最大振幅を有する複数の差分信号の第2の差分信号を識別してよい。第2の差分信号は第1の差分信号とは異なってよい。受信デバイスは、第2のUIの中で、第2の差分信号に対応するワイヤのペアおよび第2の差分信号の極性の識別情報に基づいて、第2のUIに対する3ワイヤシリアルバスのシグナリング状態を決定してよい。受信デバイスは、第2の差分信号の遷移に応答してクロック信号の中で第2のエッジを生成してよく、第1のエッジおよび第2のエッジは、立ち上がりエッジおよび立ち下がりエッジを含む。第1のエッジは、クロック信号の中で第2のエッジの直前にくる。
いくつかの例では、受信デバイスは、第1の差分信号が、第1のしきい値電圧よりも大きいかまたは第2のしきい値電圧よりも小さい電圧レベルを有するとき、第1のUIの中で第1の差分信号が複数の差分信号のうちの最大電圧振幅を有することを決定してよい。受信デバイスは、第1の差分信号の電圧が第1のしきい値電圧よりも大きいとき、第1の差分信号が正極性を有することを決定してよい。受信デバイスは、第1の差分信号の電圧が第2のしきい値電圧よりも小さいとき、第1の差分信号が負極性を有することを決定してよい。
いくつかの例では、受信デバイスは、3ワイヤシリアルバスを介してC-PHYプリアンブルが送信される間、複数の差分信号のうちの最大電圧振幅を有する第1の差分信号がその中で識別されるUIの個数をカウントしてよい。受信デバイスは、第1の差分信号がその中で最大電圧振幅を有するC-PHYプリアンブルの単位区間の個数に基づいて、第1の差分信号を生成するために使用される差動レシーバの中の等化回路を較正してよい。
図19は、処理回路1902を採用する装置1900のためのハードウェア実装形態の一例を示す図である。処理回路1902は、通常、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、シーケンサ、またはステートマシンを含み得る、少なくとも1つのプロセッサ1916を有する。処理回路1902は、バス1920によって概略的に表されるバスアーキテクチャを用いて実装されてよい。バス1920は、処理回路1902の特定の適用例および全体的な設計制約に応じて、任意の数の相互接続バスおよびブリッジを含んでよい。バス1920は、プロセッサ1916、モジュールまたは回路1904、1906、および1908、差動レシーバ1912、ならびにプロセッサ可読記憶媒体1918によって表される、1つまたは複数のプロセッサおよび/またはハードウェアモジュールを含む様々な回路を一緒にリンクさせる。バス1920はまた、タイミングソース、周辺機器、電圧調整器、および電力管理回路などの、様々な他の回路をリンクさせてよく、それらは当技術分野においてよく知られており、したがって、これ以上説明されない。
プロセッサ1916は、プロセッサ可読記憶媒体1918上に記憶されたソフトウェアの実行を含む、一般的な処理を担当する。ソフトウェアは、プロセッサ1916によって実行されたとき、任意の特定の装置に対して上記で説明した様々な機能を処理回路1902に実行させる。プロセッサ可読記憶媒体1918はまた、C-PHYバスとして構成され得るコネクタまたはワイヤ1910を介して送信されたシンボルから復号されるデータを含む、ソフトウェアを実行するときにプロセッサ1916によって操作されるデータを記憶するために使用され得る。処理回路1902は、モジュール1904、1906、および1908のうちの少なくとも1つをさらに含む。モジュール1904、1906、および1908は、プロセッサ可読記憶媒体1918の中に常駐し/記憶され、プロセッサ1916の中で動作するソフトウェアモジュール、プロセッサ1916に結合された1つもしくは複数のハードウェアモジュール、またはそれらのいくつかの組合せであってよい。モジュール1904、1906、および/または1908は、マイクロコントローラ命令、ステートマシン構成パラメータ、またはそれらのいくつかの組合せを含んでよい。処理回路1902は、コネクタまたはワイヤ1910の異なるペア間のシグナリング状態の差分を表す差分信号1922を生成する差動レシーバ1912をさらに含む。処理回路1902は、記憶媒体1918の中にまたは記憶媒体1918とは別個に実装され得るルックアップテーブル1914を含んでよい。
一構成では、装置1900は、C-PHYプロトコルに従って通信されるデータを受信するように構成され得る。装置1900は、差分信号1922の電圧振幅および極性を決定し、他の差分信号よりも大きい振幅を有する第1の差分信号を検出するように構成された、モジュールおよび/または回路1908を含んでよい。装置1900は、第1のUIの中で、第1の差分信号に対応するワイヤのペアおよび第1の差分信号の極性の識別情報に基づいて、第1のUIに対するコネクタまたはワイヤ1910のシグナリング状態を決定するように構成される、モジュールおよび/または回路1906を含んでよい。装置1900は、差動レシーバ1912の中の等化回路を較正するためのモジュールおよび/または回路1904を含んでよい。たとえば、等化回路は、第1の差分信号がその中で最大電圧振幅を有するC-PHYプリアンブルのUIの個数に基づいて較正されてよい。
一例では、装置1900は、複数の差分信号1922を生成するように構成された複数の差動レシーバ1912を有する。複数の差分信号1922の各々は、コネクタまたはワイヤ1910に結合された3ワイヤシリアルバスにおけるワイヤの1つのペア間の電圧差を表す。装置1900は、第1のUIの中で、複数の差分信号のうちの、最大電圧振幅を有する第1の差分信号を識別し、第1のUIの中で、第1の差分信号に対応するワイヤのペアおよび第1の差分信号の極性の識別情報に基づいて、第1のUIに対する3ワイヤシリアルバスのシグナリング状態を決定するように構成された、復元回路を有する。
いくつかの例では、復元回路は、第1のUI中の第1の差分信号の遷移に応答してクロック信号の中で第1のエッジを生成するようにさらに構成される。装置1900は、クロック信号によって提供されるタイミングに従って、連続するUIのシーケンスのシグナリング状態を取り込み、連続するUIのシーケンスの中の継続的なUIの間でのシグナリング状態遷移からデータを復号するように構成された、復号回路を有してよい。復元回路は、第2のUIの中で、複数の差分信号のうちの、電圧の最大振幅を有する複数の差分信号の第2の差分信号を識別するようにさらに構成されてよい。第2の差分信号は第1の差分信号とは異なる。復元回路は、第2のUIの中で、第2の差分信号に対応するワイヤのペアおよび第2の差分信号の極性の識別情報に基づいて、第2のUIに対する3ワイヤシリアルバスのシグナリング状態を決定するようにさらに構成されてよい。復元回路は、第2の差分信号の遷移に応答してクロック信号の中で第2のエッジを生成するようにさらに構成されてよく、第1のエッジおよび第2のエッジは、立ち上がりエッジおよび立ち下がりエッジを含む。第1のエッジは、クロック信号の中で第2のエッジの直前にくる。
装置1900は複数のレベル検出器を有してよい。第1のレベル検出器は、第1の差分信号が、第1のしきい値電圧よりも大きいかまたは第2のしきい値電圧よりも小さい電圧レベルを有するとき、第1のUIの中で第1の差分信号が複数の差分信号のうちの最大電圧振幅を有することを決定するように構成されてよい。第1のレベル検出器は、第1の差分信号の電圧が第1のしきい値電圧よりも大きいとき、第1の差分信号が正極性を有することを決定し、第1の差分信号の電圧が第2のしきい値電圧よりも小さいとき、第1の差分信号が負極性を有することを決定するように、さらに構成されてよい。
装置1900は、3ワイヤシリアルバスを介してC-PHYプリアンブルが送信される間、複数の差分信号のうちの最大電圧振幅を有する第1の差分信号がその中で識別されるUIの個数をカウントし、C-PHYプリアンブルの送信中にカウントされたUIの個数に基づいて、第1の差分信号を生成するために使用される差動レシーバの中の等化器を較正するように構成された、較正回路を有してよい。
プロセッサ可読記憶媒体1918は非一時的記憶媒体であってよく、プロセッサ1916によって実行されたとき、処理回路1902に、複数の差分信号を生成することであって、各差分信号が3ワイヤシリアルバスにおけるワイヤの1つのペア間の電圧差を表すことと、第1の単位区間の中で、複数の差分信号のうちの、最大電圧振幅を有する複数の差分信号の第1の差分信号を識別することと、第1の単位区間の中で、第1の差分信号に対応するワイヤのペアおよび第1の差分信号の極性の識別情報に基づいて、第1の単位区間に対する3ワイヤシリアルバスのシグナリング状態を決定することとをさせる、命令またはコードを記憶してよい。
いくつかの例では、命令またはコードはさらに、処理回路1902に、第1の単位区間中の第1の差分信号の遷移に応答してクロック信号の中で第1のエッジを生成させてよい。命令またはコードはさらに、処理回路1902に、クロック信号によって提供されるタイミングに従って、連続する単位区間のシーケンスのシグナリング状態を取り込ませてよく、連続する単位区間のシーケンスの中の継続的な単位区間の間でのシグナリング状態遷移からデータを復号させてよい。命令またはコードはさらに、処理回路1902に、第2の単位区間の中で、複数の差分信号のうちの、電圧の最大振幅を有する複数の差分信号の第2の差分信号を識別させてよく、第2の単位区間の中で、第2の差分信号に対応するワイヤのペアおよび第2の差分信号の極性の識別情報に基づいて、第2の単位区間に対する3ワイヤシリアルバスのシグナリング状態を決定させてよい。第2の差分信号は第1の差分信号とは異なる。命令またはコードはさらに、処理回路1902に、第2の差分信号の遷移に応答してクロック信号の中で第2のエッジを生成させてよく、第1のエッジおよび第2のエッジは、立ち上がりエッジおよび立ち下がりエッジを含む。第1のエッジは、クロック信号の中で第2のエッジの直前にくる。
いくつかの例では、命令またはコードはさらに、処理回路1902に、第1の差分信号が、第1のしきい値電圧よりも大きいかまたは第2のしきい値電圧よりも小さい電圧レベルを有するとき、第1の単位区間の中で第1の差分信号が複数の差分信号のうちの最大電圧振幅を有することを決定させてよい。命令またはコードはさらに、処理回路1902に、第1の差分信号の電圧が第1のしきい値電圧よりも大きいとき、第1の差分信号が正極性を有することを決定させてよく、第1の差分信号の電圧が第2のしきい値電圧よりも小さいとき、第1の差分信号が負極性を有することを決定させてよい。
いくつかの例では、命令またはコードはさらに、処理回路1902に、3ワイヤシリアルバスを介してC-PHYプリアンブルが送信される間、複数の差分信号のうちの最大電圧振幅を有する第1の差分信号がその中で識別される単位区間の個数をカウントさせてよく、C-PHYプリアンブルの送信中にカウントされた最大電圧振幅を有する第1の差分信号がその中で識別される単位区間の個数に基づいて、第1の差分信号を生成するために使用される差動レシーバの中の等化器を較正させてよい。
以下の番号付き条項の中でいくつかの実装例が説明される。
1.データ通信の方法であって、複数の差分信号を生成することであって、各差分信号が3ワイヤシリアルバスにおけるワイヤの1つのペア間の電圧差を表すことと、第1の単位区間の中で、複数の差分信号のうちの、最大電圧振幅を有する複数の差分信号の第1の差分信号を識別することと、第1の単位区間の中で、第1の差分信号に対応するワイヤのペアおよび第1の差分信号の極性の識別情報に基づいて、第1の単位区間に対する3ワイヤシリアルバスのシグナリング状態を決定することとを含む。
2.条項1に記載されるような方法であって、第1の単位区間中の第1の差分信号の遷移に応答してクロック信号の中で第1のエッジを生成することをさらに含む。
3.条項2の方法であって、クロック信号によって提供されるタイミングに従って、連続する単位区間のシーケンスのシグナリング状態を取り込むことと、連続する単位区間のシーケンスの中の継続的な単位区間の間でのシグナリング状態遷移からデータを復号することとをさらに含む。
4.条項2または条項3に記載されるような方法であって、第2の単位区間の中で、複数の差分信号のうちの、電圧の最大振幅を有する複数の差分信号の第2の差分信号を識別することであって、第2の差分信号が第1の差分信号とは異なることと、第2の単位区間の中で、第2の差分信号に対応するワイヤのペアおよび第2の差分信号の極性の識別情報に基づいて、第2の単位区間に対する3ワイヤシリアルバスのシグナリング状態を決定することとをさらに含む。
5.条項4に記載されるような方法であって、第2の差分信号の遷移に応答してクロック信号の中で第2のエッジを生成することをさらに含み、第1のエッジおよび第2のエッジは、立ち上がりエッジおよび立ち下がりエッジを含む。
6.条項5に記載されるような方法であって、第1のエッジは、クロック信号の中で第2のエッジの直前にくる。
7.条項1～6のうちのいずれかに記載されるような方法であって、第1の差分信号が、第1のしきい値電圧よりも大きいかまたは第2のしきい値電圧よりも小さい電圧レベルを有するとき、第1の単位区間の中で第1の差分信号が複数の差分信号のうちの最大電圧振幅を有することを決定することをさらに含む。
8.条項7に記載されるような方法であって、第1の差分信号の電圧が第1のしきい値電圧よりも大きいとき、第1の差分信号が正極性を有することを決定することと、第1の差分信号の電圧が第2のしきい値電圧よりも小さいとき、第1の差分信号が負極性を有することを決定することとをさらに含む。
9.条項1～8のうちのいずれかに記載されるような方法であって、3ワイヤシリアルバスを介してC-PHYプリアンブルが送信される間、複数の差分信号のうちの最大電圧振幅を有する第1の差分信号がその中で識別される単位区間の個数をカウントすることと、第1の差分信号がその中で最大電圧振幅を有するC-PHYプリアンブルの単位区間の個数に基づいて、第1の差分信号を生成するために使用される差動レシーバの中の等化回路を較正することとをさらに含む。
10.データ通信のための装置であって、複数の差分信号を生成するように構成された複数の差動レシーバであって、各差分信号が3ワイヤシリアルバスにおけるワイヤの1つのペア間の電圧差を表す、差動レシーバと、第1の単位区間の中で、複数の差分信号のうちの最大電圧振幅を有する第1の差分信号を識別し、第1の単位区間の中で、第1の差分信号に対応するワイヤのペアおよび第1の差分信号の極性の識別情報に基づいて、第1の単位区間に対する3ワイヤシリアルバスのシグナリング状態を決定するように構成された、復元回路とを備える。
11.条項10に記載されるような装置であって、復元回路は、第1の単位区間中の第1の差分信号の遷移に応答してクロック信号の中で第1のエッジを生成するようにさらに構成される。
12.条項11に記載されるような装置であって、クロック信号によって提供されるタイミングに従って、連続する単位区間のシーケンスのシグナリング状態を取り込み、連続する単位区間のシーケンスの中の継続的な単位区間の間でのシグナリング状態遷移からデータを復号するように構成された、復号回路をさらに備える。
13.条項11または条項12に記載されるような装置であって、復元回路は、第2の単位区間の中で、複数の差分信号のうちの、電圧の最大振幅を有する複数の差分信号の第2の差分信号を識別することであって、第2の差分信号が第1の差分信号とは異なることと、第2の単位区間の中で、第2の差分信号に対応するワイヤのペアおよび第2の差分信号の極性の識別情報に基づいて、第2の単位区間に対する3ワイヤシリアルバスのシグナリング状態を決定することとを行うようにさらに構成される。
14.条項13に記載されるような装置であって、復元回路は、第2の差分信号の遷移に応答してクロック信号の中で第2のエッジを生成するようにさらに構成され、第1のエッジおよび第2のエッジは、立ち上がりエッジおよび立ち下がりエッジを含む。
15.条項14に記載されるような装置であって、第1のエッジは、クロック信号の中で第2のエッジの直前にくる。
16.条項10～15のうちのいずれかに記載されるような装置であって、複数のレベル検出器をさらに備え、第1のレベル検出器は、第1の差分信号が、第1のしきい値電圧よりも大きいかまたは第2のしきい値電圧よりも小さい電圧レベルを有するとき、第1の単位区間の中で第1の差分信号が複数の差分信号のうちの最大電圧振幅を有することを決定するように構成される。
17.条項16に記載されるような装置であって、第1のレベル検出器は、第1の差分信号の電圧が第1のしきい値電圧よりも大きいとき、第1の差分信号が正極性を有することを決定し、第1の差分信号の電圧が第2のしきい値電圧よりも小さいとき、第1の差分信号が負極性を有することを決定するようにさらに構成される。
18.条項10～17のうちのいずれかに記載されるような装置であって、3ワイヤシリアルバスを介してC-PHYプリアンブルが送信される間、複数の差分信号のうちの最大電圧振幅を有する第1の差分信号がその中で識別される単位区間の個数をカウントし、第1の差分信号がその中で最大電圧振幅を有するC-PHYプリアンブルの単位区間の個数に基づいて、第1の差分信号を生成するために使用される差動レシーバの中の等化回路を較正するように構成された、較正回路をさらに備える。
19.非一時的プロセッサ可読記憶媒体であって、複数の差分信号を生成することであって、各差分信号が3ワイヤシリアルバスにおけるワイヤの1つのペア間の電圧差を表すことと、第1の単位区間の中で、複数の差分信号のうちの、最大電圧振幅を有する複数の差分信号の第1の差分信号を識別することと、第1の単位区間の中で、第1の差分信号に対応するワイヤのペアおよび第1の差分信号の極性の識別情報に基づいて、第1の単位区間に対する3ワイヤシリアルバスのシグナリング状態を決定することとを行うためのコードを備える。
20.条項19に記載されるような記憶媒体であって、第1の単位区間中の第1の差分信号の遷移に応答してクロック信号の中で第1のエッジを生成することをさらに含む。
21.条項20に記載されるような記憶媒体であって、クロック信号によって提供されるタイミングに従って、連続する単位区間のシーケンスのシグナリング状態を取り込むことと、連続する単位区間のシーケンスの中の継続的な単位区間の間でのシグナリング状態遷移からデータを復号することとをさらに含む。
22.条項20または条項21に記載されるような記憶媒体であって、第2の単位区間の中で、複数の差分信号のうちの、電圧の最大振幅を有する複数の差分信号の第2の差分信号を識別することであって、第2の差分信号が第1の差分信号とは異なることと、第2の単位区間の中で、第2の差分信号に対応するワイヤのペアおよび第2の差分信号の極性の識別情報に基づいて、第2の単位区間に対する3ワイヤシリアルバスのシグナリング状態を決定することとをさらに備える。
23.条項22に記載されるような記憶媒体であって、第2の差分信号の遷移に応答してクロック信号の中で第2のエッジを生成することをさらに含み、第1のエッジおよび第2のエッジは、立ち上がりエッジおよび立ち下がりエッジを含む。
24.条項23に記載されるような記憶媒体であって、第1のエッジは、クロック信号の中で第2のエッジの直前にくる。
25.条項19～24のうちのいずれかに記載されるような記憶媒体であって、第1の差分信号が、第1のしきい値電圧よりも大きいかまたは第2のしきい値電圧よりも小さい電圧レベルを有するとき、第1の単位区間の中で第1の差分信号が複数の差分信号のうちの最大電圧振幅を有することを決定することをさらに含む。
26.条項25に記載されるような記憶媒体であって、第1の差分信号の電圧が第1のしきい値電圧よりも大きいとき、第1の差分信号が正極性を有することを決定することと、第1の差分信号の電圧が第2のしきい値電圧よりも小さいとき、第1の差分信号が負極性を有することを決定することとをさらに含む。
27.条項19～26のうちのいずれかに記載されるような記憶媒体であって、3ワイヤシリアルバスを介してC-PHYプリアンブルが送信される間、複数の差分信号のうちの最大電圧振幅を有する第1の差分信号がその中で識別される単位区間の個数をカウントすることと、第1の差分信号がその中で最大電圧振幅を有するC-PHYプリアンブルの単位区間の個数に基づいて、第1の差分信号を生成するために使用される差動レシーバの中の等化回路を較正することとをさらに含む。
28.3ワイヤ3相インターフェース上で送信されるデータを復号するための装置であって、複数の差分信号を生成するための手段であって、各差分信号が3ワイヤシリアルバスにおけるワイヤの1つのペア間の電圧差を表す、手段と、第1の単位区間の中で、複数の差分信号のうちの、最大電圧振幅を有する複数の差分信号の第1の差分信号を識別するための手段と、第1の単位区間の中で、第1の差分信号に対応するワイヤのペアおよび第1の差分信号の極性の識別情報に基づいて、第1の単位区間に対する3ワイヤシリアルバスのシグナリング状態を決定するための手段とを含む。
29.条項28に記載されるような装置であって、第1の単位区間中の第1の差分信号の遷移に応答してクロック信号の中で第1のエッジを生成するための手段をさらに含む。
30.条項29に記載されるような装置であって、クロック信号によって提供されるタイミングに従って、連続する単位区間のシーケンスのシグナリング状態を取り込むための手段と、連続する単位区間のシーケンスの中の継続的な単位区間の間でのシグナリング状態遷移からデータを復号するための手段とをさらに含む。
開示するプロセスにおけるステップの特定の順序または階層が、例示的な手法の例示であることが理解される。設計選好に基づいて、プロセスにおけるステップの特定の順序または階層が並べ替えられてよいことが理解される。さらに、いくつかのステップは、組み合わせられてよく、または省略されてもよい。添付の方法の請求項は、様々なステップの要素を例示的な順序で提示し、提示された特定の順序または階層に限定されることは意図されない。
上記の説明は、本明細書で説明した様々な態様を任意の当業者が実践することを可能にするように提供される。これらの態様への様々な修正は当業者には容易に明らかとなり、本明細書で定義される一般原理は他の態様に適用され得る。したがって、特許請求の範囲は、本明細書に示される態様に限定されることは意図されず、請求項の文言に矛盾しない最大の範囲を与えられるべきであり、単数形の要素への言及は、そのように明記されていない限り、「唯一無二の」を意味することを意図するものではなく、「1つまたは複数の」を意味することを意図するものである。別段に明記されていない限り、「いくつか」という用語は1つまたは複数を指す。当業者に知られているかまたは後で知られることになる、本開示全体にわたって説明した様々な態様の要素のすべての構造的および機能的な均等物は、参照により本明細書に明確に組み込まれ、特許請求の範囲によって包含されることが意図される。その上、本明細書に開示するものはいずれも、そのような開示が特許請求の範囲において明示的に記載されているかどうかにかかわらず、公に供されることは意図されない。特許請求の範囲のいかなる要素も、要素が「ための手段(means for)」という句を使用して明確に記載されていない限り、ミーンズプラスファンクションとして解釈されるべきではない。
100 装置
102 処理回路
104 ASIC
106 周辺デバイス
108 トランシーバ
110 モデム
112 プロセッサ
114 オンボードメモリ
116 バスインターフェース回路
118、120 バス
122 プロセッサ可読ストレージ
124 アンテナ
126 ディスプレイ
128 スイッチ
130 ボタン
132 キーパッド
200 装置
202 ICデバイス
204 ワイヤレストランシーバ
206 プロセッサ
208 記憶媒体
210 物理レイヤドライバ
212 内部バス
214 アンテナ
220 通信リンク
222 チャネル、順方向チャネル
224 チャネル、逆方向チャネル
226 チャネル
230 ICデバイス
232 ディスプレイコントローラ
234 カメラコントローラ
236 プロセッサ
238 記憶媒体
240 物理レイヤドライバ
242 内部バス
302 マッパ
304 パラレルシリアル変換器
306 3ワイヤ3相エンコーダ
308 ラインドライバ
310 16ビットデータ
312 シンボル
314 シンボルのシーケンス
316 信号のセット
318 信号ワイヤ
400 タイミングチャート
408 極性
410 位相遷移
412 2ビット値
450 循環状態図
452 時計回り方向
454 反時計回り方向
500 3ワイヤ3相デコーダ
502 差動レシーバ
504 ワイヤ状態デコーダ
506 シリアルパラレル変換器
508 デマッパ
510 先入れ先出し(FIFO)レジスタ
514 シンボルのシーケンス
516 シンボル
518 16ビットのデータ
520 出力データ
522 差分信号
524 CDR回路
526 クロック
620 反転ビット
622 回転ビット
624 極性ビット
626 FRPシンボル
702 第1のシンボル
704 第2のシンボル
706 第3のシンボル
708 第4のシンボル
712、714、716 遅延
718、720 しきい値電圧
800 C-PHYインターフェース
802 差動レシーバ
804 遷移検出回路
806 クロック生成回路
808 受信クロック信号
810 差分信号
830 シンボル取込みウィンドウ
1000 マルチレベルアイパターン
1002 単位区間(UI)
1004 信号遷移領域
1006 ウィンドウ
1008 シンボル区間境界
1010 シンボル非依存トリガ
1014 シンボル区間境界
1016 信号遷移領域
1020、1022、1024、1026、1028 公称電圧レベル
1100 CDR
1102、1104、1106 差分信号
1108、1110 論理ゲート
1112 ORゲート
1114 第1のクロック信号
1116 フリップフロップ論理
1118 プログラマブル生成器
1119 インバータ
1120 遅延したクロック信号
1122 クロック信号
1124、1126 インバータ
1202 エッジパルス
1204 パルス
1206 トリガパルス
1210、1212 パルス
1300 レシーバ回路
1302 ワイヤ
1304 差分信号
1306 LD信号
1308 3ビットワイヤ状態信号
1310 受信クロック信号
1312 差動レシーバ
1314 レベル検出器回路
1316 CDR決定論理
1320 正のしきい値電圧レベル
1322 負のしきい値電圧レベル
1500 レシーバ回路
1502 ワイヤ
1504 差分信号
1506 LD信号
1508 3ビットワイヤ状態信号
1510 受信クロック信号
1512 差動レシーバ
1514 レベル検出器回路
1516 CDR決定論理
1518 VGA利得
1520 較正回路
1522 非同期カウンタ
1524 較正論理
1528、1530 しきい値
1600 較正シーケンス
1602 差分信号
1604 レベル検出信号
1606 利得制御ビット
1608 較正完了信号
1612 較正ステップ
1616、1618 しきい値レベル
1700 装置
1702 処理回路
1704 プロセッサ
1706 プロセッサ可読記憶媒体
1708 バスインターフェース
1710 バス
1712 トランシーバ
1714 ランタイムイメージ
1716 ソフトウェアモジュール
1718 ユーザインターフェース
1720 時分割プログラム
1722 内部デバイス、論理回路
1900 装置
1902 処理回路
1904、1906、1908 モジュール、回路
1910 コネクタ、ワイヤ
1912 差動レシーバ
1914 ルックアップテーブル
1916 プロセッサ
1918 プロセッサ可読記憶媒体
1920 バス
1922 差分信号

Claims (30)

  1. データ通信の方法であって、
    複数の差分信号を生成するステップであって、各差分信号が3ワイヤシリアルバスにおけるワイヤの1つのペア間の電圧差を表す、ステップと、
    第1の単位区間の中で、前記複数の差分信号のうちの、最大電圧振幅を有する前記複数の差分信号の第1の差分信号を識別するステップと、
    前記第1の単位区間の中で、前記第1の差分信号に対応するワイヤの前記ペアおよび前記第1の差分信号の極性の識別情報に基づいて、前記第1の単位区間に対する前記3ワイヤシリアルバスのシグナリング状態を決定するステップと
    を含む方法。
  2. 前記第1の単位区間中の前記第1の差分信号の遷移に応答してクロック信号の中で第1のエッジを生成するステップ
    をさらに含む、請求項1に記載の方法。
  3. 前記クロック信号によって提供されるタイミングに従って、連続する単位区間のシーケンスのシグナリング状態を取り込むステップと、
    連続する単位区間の前記シーケンスの中の継続的な単位区間の間でのシグナリング状態遷移からデータを復号するステップと
    をさらに含む、請求項2に記載の方法。
  4. 第2の単位区間の中で、前記複数の差分信号のうちの、電圧の最大振幅を有する前記複数の差分信号の第2の差分信号を識別するステップであって、前記第2の差分信号が前記第1の差分信号とは異なる、ステップと、
    前記第2の単位区間の中で、前記第2の差分信号に対応するワイヤの前記ペアおよび前記第2の差分信号の極性の識別情報に基づいて、前記第2の単位区間に対する前記3ワイヤシリアルバスのシグナリング状態を決定するステップと
    をさらに含む、請求項2に記載の方法。
  5. 前記第2の差分信号の遷移に応答して前記クロック信号の中で第2のエッジを生成するステップをさらに含み、前記第1のエッジおよび前記第2のエッジが立ち上がりエッジおよび立ち下がりエッジを含む、
    請求項4に記載の方法。
  6. 前記第1のエッジが前記クロック信号の中で前記第2のエッジの直前にくる、請求項5に記載の方法。
  7. 前記第1の差分信号が、第1のしきい値電圧よりも大きいかまたは第2のしきい値電圧よりも小さい電圧レベルを有するとき、前記第1の単位区間の中で前記第1の差分信号が前記複数の差分信号のうちの前記最大電圧振幅を有することを決定するステップ
    をさらに含む、請求項1に記載の方法。
  8. 前記第1の差分信号の電圧が前記第1のしきい値電圧よりも大きいとき、前記第1の差分信号が正極性を有することを決定するステップと、
    前記第1の差分信号の電圧が前記第2のしきい値電圧よりも小さいとき、前記第1の差分信号が負極性を有することを決定するステップと
    をさらに含む、請求項7に記載の方法。
  9. 前記3ワイヤシリアルバスを介してC-PHYプリアンブルが送信される間、前記複数の差分信号のうちの前記最大電圧振幅を有する前記第1の差分信号がその中で識別される単位区間の個数をカウントするステップと、
    前記第1の差分信号がその中で前記最大電圧振幅を有する前記C-PHYプリアンブルの単位区間の前記個数に基づいて、前記第1の差分信号を生成するために使用される差動レシーバの中の等化回路を較正するステップと
    をさらに含む、請求項1に記載の方法。
  10. データ通信のための装置であって、
    複数の差分信号を生成するように構成された複数の差動レシーバであって、各差分信号が3ワイヤシリアルバスにおけるワイヤの1つのペア間の電圧差を表す、差動レシーバと、
    第1の単位区間の中で、前記複数の差分信号のうちの最大電圧振幅を有する第1の差分信号を識別し、
    前記第1の単位区間の中で、前記第1の差分信号に対応するワイヤの前記ペアおよび前記第1の差分信号の極性の識別情報に基づいて、前記第1の単位区間に対する前記3ワイヤシリアルバスのシグナリング状態を決定するように構成された、
    復元回路と
    を備える装置。
  11. 前記復元回路が、
    前記第1の単位区間中の前記第1の差分信号の遷移に応答してクロック信号の中で第1のエッジを生成するようにさらに構成される、
    請求項10に記載の装置。
  12. 前記クロック信号によって提供されるタイミングに従って、連続する単位区間のシーケンスのシグナリング状態を取り込み、
    連続する単位区間の前記シーケンスの中の継続的な単位区間の間でのシグナリング状態遷移からデータを復号するように構成された、
    復号回路をさらに備える、請求項11に記載の装置。
  13. 前記復元回路が、
    第2の単位区間の中で、前記複数の差分信号のうちの、電圧の最大振幅を有する前記複数の差分信号の第2の差分信号を識別することであって、前記第2の差分信号が前記第1の差分信号とは異なることと、
    前記第2の単位区間の中で、前記第2の差分信号に対応するワイヤの前記ペアおよび前記第2の差分信号の極性の識別情報に基づいて、前記第2の単位区間に対する前記3ワイヤシリアルバスのシグナリング状態を決定することとを行うようにさらに構成される、
    請求項11に記載の装置。
  14. 前記復元回路が、
    前記第2の差分信号の遷移に応答して前記クロック信号の中で第2のエッジを生成するようにさらに構成され、前記第1のエッジおよび前記第2のエッジが立ち上がりエッジおよび立ち下がりエッジを含む、
    請求項13に記載の装置。
  15. 前記第1のエッジが前記クロック信号の中で前記第2のエッジの直前にくる、請求項14に記載の装置。
  16. 複数のレベル検出器をさらに備え、第1のレベル検出器は、前記第1の差分信号が、第1のしきい値電圧よりも大きいかまたは第2のしきい値電圧よりも小さい電圧レベルを有するとき、前記第1の単位区間の中で前記第1の差分信号が前記複数の差分信号のうちの前記最大電圧振幅を有することを決定するように構成される、
    請求項10に記載の装置。
  17. 前記第1のレベル検出器が、
    前記第1の差分信号の電圧が前記第1のしきい値電圧よりも大きいとき、前記第1の差分信号が正極性を有することを決定し、
    前記第1の差分信号の電圧が前記第2のしきい値電圧よりも小さいとき、前記第1の差分信号が負極性を有することを決定するようにさらに構成される、
    請求項16に記載の装置。
  18. 前記3ワイヤシリアルバスを介してC-PHYプリアンブルが送信される間、前記複数の差分信号のうちの前記最大電圧振幅を有する前記第1の差分信号がその中で識別される単位区間の個数をカウントし、
    前記第1の差分信号がその中で前記最大電圧振幅を有する前記C-PHYプリアンブルの単位区間の前記個数に基づいて、前記第1の差分信号を生成するために使用される差動レシーバの中の等化回路を較正するように構成された、
    較正回路をさらに備える、請求項10に記載の装置。
  19. 複数の差分信号を生成することであって、各差分信号が3ワイヤシリアルバスにおけるワイヤの1つのペア間の電圧差を表すことと、
    第1の単位区間の中で、前記複数の差分信号のうちの、最大電圧振幅を有する前記複数の差分信号の第1の差分信号を識別することと、
    前記第1の単位区間の中で、前記第1の差分信号に対応するワイヤの前記ペアおよび前記第1の差分信号の極性の識別情報に基づいて、前記第1の単位区間に対する前記3ワイヤシリアルバスのシグナリング状態を決定することとを行うためのコードを含む、
    非一時的プロセッサ可読記憶媒体。
  20. 前記第1の単位区間中の前記第1の差分信号の遷移に応答してクロック信号の中で第1のエッジを生成するためのコードをさらに含む、
    請求項19に記載の記憶媒体。
  21. 前記クロック信号によって提供されるタイミングに従って、連続する単位区間のシーケンスのシグナリング状態を取り込み、
    連続する単位区間の前記シーケンスの中の継続的な単位区間の間でのシグナリング状態遷移からデータを復号するためのコードをさらに含む、
    請求項20に記載の記憶媒体。
  22. 第2の単位区間の中で、前記複数の差分信号のうちの、電圧の最大振幅を有する前記複数の差分信号の第2の差分信号を識別することであって、前記第2の差分信号が前記第1の差分信号とは異なることと、
    前記第2の単位区間の中で、前記第2の差分信号に対応するワイヤの前記ペアおよび前記第2の差分信号の極性の識別情報に基づいて、前記第2の単位区間に対する前記3ワイヤシリアルバスのシグナリング状態を決定することとを行うためのコードをさらに含む、
    請求項20に記載の記憶媒体。
  23. 前記第2の差分信号の遷移に応答して前記クロック信号の中で第2のエッジを生成するためのコードをさらに含み、前記第1のエッジおよび前記第2のエッジが立ち上がりエッジおよび立ち下がりエッジを含む、
    請求項22に記載の記憶媒体。
  24. 前記第1のエッジが前記クロック信号の中で前記第2のエッジの直前にくる、請求項23に記載の記憶媒体。
  25. 前記第1の差分信号が、第1のしきい値電圧よりも大きいかまたは第2のしきい値電圧よりも小さい電圧レベルを有するとき、前記第1の単位区間の中で前記第1の差分信号が前記複数の差分信号のうちの前記最大電圧振幅を有することを決定するためのコードをさらに含む、
    請求項19に記載の記憶媒体。
  26. 前記第1の差分信号の電圧が前記第1のしきい値電圧よりも大きいとき、前記第1の差分信号が正極性を有することを決定し、
    前記第1の差分信号の電圧が前記第2のしきい値電圧よりも小さいとき、前記第1の差分信号が負極性を有することを決定するためのコードをさらに含む、
    請求項25に記載の記憶媒体。
  27. 前記3ワイヤシリアルバスを介してC-PHYプリアンブルが送信される間、前記複数の差分信号のうちの前記最大電圧振幅を有する前記第1の差分信号がその中で識別される単位区間の個数をカウントし、
    前記第1の差分信号がその中で前記最大電圧振幅を有する前記C-PHYプリアンブルの単位区間の前記個数に基づいて、前記第1の差分信号を生成するために使用される差動レシーバの中の等化回路を較正するためのコードをさらに含む、
    請求項19に記載の記憶媒体。
  28. 3ワイヤ3相インターフェース上で送信されるデータを復号するための装置であって、
    複数の差分信号を生成するための手段であって、各差分信号が3ワイヤシリアルバスにおけるワイヤの1つのペア間の電圧差を表す、手段と、
    第1の単位区間の中で、前記複数の差分信号のうちの、最大電圧振幅を有する前記複数の差分信号の第1の差分信号を識別するための手段と、
    前記第1の単位区間の中で、前記第1の差分信号に対応するワイヤの前記ペアおよび前記第1の差分信号の極性の識別情報に基づいて、前記第1の単位区間に対する前記3ワイヤシリアルバスのシグナリング状態を決定するための手段と
    を含む装置。
  29. 前記第1の単位区間中の前記第1の差分信号の遷移に応答してクロック信号の中で第1のエッジを生成するための手段
    をさらに含む、請求項28に記載の装置。
  30. 前記クロック信号によって提供されるタイミングに従って、連続する単位区間のシーケンスのシグナリング状態を取り込むための手段と、
    連続する単位区間の前記シーケンスの中の継続的な単位区間の間でのシグナリング状態遷移からデータを復号するための手段と
    をさらに含む、請求項29に記載の装置。
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