TW202236106A - 使用固有半速率操作的c-phy資料觸發邊緣產生 - Google Patents

Abstract

揭示用於C-PHY介面中的時鐘和資料恢復的方法、裝置和系統。接收設備具有複數個差分接收器和恢復電路。差分接收器被配置為：產生差信號。每個差信號表示三線串列匯流排中的一對導線之間的電壓差。恢復電路被配置為：辨識在第一單位間隔中具有複數個差信號之中的最大電壓量值的第一差信號，以及基於對應於第一單位間隔中的第一差信號的導線對的身份和第一差信號的極性來決定第一單位間隔的三線串列匯流排的訊號傳遞狀態，以及回應於第一單位間隔期間的第一差信號中的轉變來產生時鐘信號中的第一邊沿。

Description

使用固有半速率操作的C-PHY資料觸發邊緣產生

本專利申請案請求享有於2021年1月29日在美國專利商標局提交的未決非臨時申請案第17/162,497號的優先權和權益，其全部內容經由引用的方式併入本文，如同在以下完整並為了所有適用目的而闡述。

本案內容大體係關於高速資料通訊介面，具體而言，係關於改進接收器中的時鐘恢復。

行動設備（例如蜂巢式電話）的製造商可以從包括不同製造商的各種來源獲得行動設備的元件。例如，蜂巢式電話中的應用處理器可以從第一製造商獲得，而成像設備或相機可以從第二製造商獲得，並且顯示器可以從第三製造商獲得。應用處理器、成像設備、顯示控制器或其它類型的設備可以使用基於標準的或專有的實體介面來互連。在一個示例中，可以使用由行動行業處理器介面（MIPI）聯盟定義的相機序列介面（CSI）來連接成像設備。在另一個示例中，顯示器可以包括符合由行動行業處理器介面（MIPI）聯盟規定的顯示器序列介面（DSI）標準的介面。

C-PHY介面是由MIPI聯盟定義的多相三線介面，其使用三條一組的導體在設備之間傳送資訊。在符號傳輸期間，三條一組中的每條導線可以處於三個訊號傳遞狀態之一。時鐘資訊被編碼在所傳送的符號序列中，並且接收器根據連續符號之間的轉變產生時鐘信號。時鐘和資料恢復（CDR）電路恢復時鐘資訊的能力可能受到與在通訊鏈路的不同線路上傳送的信號的轉變有關的最大時間變化的限制。C-PHY接收器中的CDR電路可以採用掩蔽，該掩蔽旨在阻止除了連續傳送的符號之間的第一轉變偵測之外的所有轉變偵測。第一轉變的時序的變化會由於引起接收時鐘中的信號干擾以及由於必須使用顯著減小用於在接收器處擷取符號的採樣視窗的掩蔽而限制經由C-PHY介面的最大資料輸送量。由於這些和其它原因，存在對可以在更高的訊號傳遞頻率下可靠地工作的最佳化的時鐘產生電路的持續需要。

本文揭露的實施例提供了能夠在多線及/或多相通訊鏈路上實現改進的通訊的系統、方法和裝置。通訊鏈路可以被部署在諸如具有多個積體電路（IC）裝置的行動終端的裝置中。本文揭露的某些技術可以改進時鐘資訊的恢復，並且可以在更高的資料速率下更可靠地擷取導線狀態。在一個態樣中，經由在接收時鐘中產生邊沿並基於三個差分接收器之一的輸出決定導線狀態，可以減少信號干擾。

在本案內容的各個態樣中，一種資料通訊的方法包括：產生複數個差信號，每個差信號表示三線串列匯流排中的一對導線之間的電壓差，辨識複數個差信號中在第一單位間隔中具有複數個差信號之中的最大電壓量值的第一差信號，基於對應於第一單位間隔中的第一差信號的導線對的身份和第一差信號的極性來決定第一單位間隔的三線串列匯流排的訊號傳遞狀態，以及回應於第一單位間隔期間的第一差信號中的轉變來產生時鐘信號中的第一邊沿。

在本案內容的各個態樣中，一種用於資料通訊的裝置具有：被配置為產生複數個差信號的複數個差分接收器，每個差信號表示三線串列匯流排中的一對導線之間的電壓差，以及恢復電路。恢復電路被配置為：辨識在第一單位間隔中具有複數個差信號之中的最大電壓量值的第一差信號，基於對應於第一單位間隔中的第一差信號的導線對的身份和第一差信號的極性來決定第一單位間隔的三線串列匯流排的訊號傳遞狀態，以及回應於第一單位間隔期間的第一差信號中的轉變來產生時鐘信號中的第一邊沿。

在本案內容的各個態樣中，一種非暫時性處理器可讀儲存媒體包括用於進行以下操作的代碼：產生複數個差信號，每個差信號表示三線串列匯流排中的一對導線之間的電壓差，辨識複數個差信號中在第一單位間隔中具有複數個差信號之中的最大電壓量值的第一差信號，基於對應於第一單位間隔中的第一差信號的導線對的身份和第一差信號的極性來決定第一單位間隔的三線串列匯流排的訊號傳遞狀態，以及回應於第一單位間隔期間的第一差信號中的轉變來產生時鐘信號中的第一邊沿。

在本案內容的各個態樣中，一種非暫時性處理器可讀儲存媒體維護用於進行以下操作的代碼：產生複數個差信號，每個差信號表示三線串列匯流排中的一對導線之間的電壓差，辨識複數個差信號中在第一單位間隔中具有複數個差信號之中的最大電壓量值的第一差信號，基於對應於第一單位間隔中的第一差信號的導線對的身份和第一差信號的極性來決定第一單位間隔的三線串列匯流排的訊號傳遞狀態，以及回應於第一單位間隔期間的第一差信號中的轉變來產生時鐘信號中的第一邊沿。

下文結合附圖所闡述的具體實施方式旨在作為對各種配置的描述，且不旨在表示可實踐本文所描述的概念的僅有配置。具體實施方式包括用於提供對各種概念的透徹理解的特定細節。然而，對於本領域技藝人士來說顯而易見的是，可以在沒有這些具體細節的情況下實踐這些概念。在一些情況中，以方塊圖形式示出眾所周知的結構和部件以便避免使此類概念難以理解。

如在本案中所使用的，術語「元件」、「模組」、「系統」等旨在包括電腦相關實體，諸如但不限於硬體、韌體、硬體和軟體的組合、軟體、或執行中的軟體。例如，元件可以是，但不限於，在處理器上運行的程序、處理器、物件、可執行檔、執行執行緒、程式及/或電腦。作為說明，在計算設備上運行的應用程式和計算設備都可以是元件。一或多個元件可以常駐在程序及/或執行的執行緒內，並且元件可以位於一個電腦上及/或分佈在兩個或更多電腦之間。另外，這些元件可從其上儲存有各種資料結構的各種電腦可讀取媒體執行。這些元件可以經由本端及/或遠端程序進行通訊，例如根據具有一或多個資料封包的信號，例如來自一個元件的資料，該元件經由該信號與本端系統、分散式系統中的另一個元件進行互動及/或經由諸如網際網路之類的網路與其它系統進行互動。

此外，術語「或」旨在表示包含性的「或」而不是排他性的「或」。即，除非另外指定，或者從上下文中清楚，否則短語「X採用A或B」旨在表示任何自然的包含性排列。即，短語「X採用A或B」滿足於以下任何情況：X採用A；X採用B；或者X同時使用A和B。另外，除非另外指定或從上下文中清楚針對單數形式，否則本案和所附請求項中使用的冠詞「一」和「一個」一般應當被解釋為表示「一或多個」。 概述

本發明的某些態樣可應用於由MIPI聯盟規定的C-PHY介面，其可被部署以連接作為行動裝置的子元件的電子設備，諸如電話、行動計算裝置、電器、汽車電子設備、航空電子系統等。行動裝置的示例包括行動計算裝置、蜂巢式電話、智慧型電話、通信期啟動協定（SIP）電話、膝上型電腦、筆記本、小筆電、智慧型電腦、個人數位助理（PDA）、衛星無線電、全球定位系統（GPS）設備、智慧家庭設備、智慧照明、多媒體設備、視訊設備、數位音訊播放機（例如，MP3播放機）、相機、遊戲控制台、娛樂設備、車輛元件、航空電子系統、可穿戴計算設備（例如，智慧手錶、健康或健身追蹤器、眼鏡等）、電器、感測器、安全設備、自動售貨機、智慧型儀器表、無人機、多旋翼機或任何其它類似功能的設備。

C-PHY介面是可以在頻寬受限的通道上提供高輸送量的高速序列介面。C-PHY介面可以被部署為將應用處理器連接到周邊設備，包括顯示器和相機。C-PHY介面將資料編碼成符號，該符號經由一組三條導線傳送，該三條導線可以稱為三條一組或三條一組導線。對於每個符號傳輸間隔，在三條一組的導線上以不同的相位傳送三相信號，其中在每條導線上的三相信號的相位由在符號傳輸間隔中傳送的符號定義。每個三條一組在通訊鏈路上提供通道。符號傳輸間隔可被定義為其中單個符號控制三條一組的訊號傳遞狀態的時間間隔。在每個符號傳輸間隔中，三條一組中的一條導線未被驅動，而剩餘的兩條導線被差分地驅動，使得兩條差分驅動的導線中的一條導線採取第一電壓位準，並且另一條差分驅動的導線採取與第一電壓位準不同的第二電壓位準。未驅動導線可浮動、被驅動及/或被端接，使得其採取處於或接近第一電壓位準與第二電壓位準之間的中間位準電壓的第三電壓位準。在一個示例中，在未驅動電壓為0V的情況下，驅動電壓位準可以是+V和-V。在另一示例中，在未驅動電壓是+½V的情況下，驅動電壓位準可以是+V和0V。在每個連續傳送的符號對中傳送不同的符號，並且在不同的符號間隔中可以差分地驅動不同的導線對。

本文揭露的某些態樣提供了用於從根據C-PHY協定操作的串列匯流排恢復時鐘和資料的方法和裝置。產生表示三線串列匯流排中的一對導線之間的電壓差的差信號，並將其提供給位準偵測器電路。具有最高量值的第一差信號表示在第一單位間隔中三線串列匯流排的兩條導線之間的最強電壓差。可基於對應於第一單位間隔中的第一差信號的導線對的身份和第一差信號的極性來決定第一單位間隔中的三線串列匯流排的訊號傳遞狀態。回應於第一單位間隔期間第一差信號的轉變，可以在接收時鐘信號中產生第一邊沿。 採用C-PHY介面的裝置的示例

圖1圖示可以根據本文揭露的某些態樣進行適配的裝置100的示例。裝置100可以採用C-PHY 3相協定來實現一或多個通訊鏈路。裝置100可以包括具有多個電路或裝置104、106及/或108的處理電路102，其可以在一或多個ASIC中或在SoC中實現。在一個示例中，裝置100可以是通訊設備，且處理電路102可包括提供在ASIC 104中的處理器112、一或多個周邊設備106，以及收發機108，其使得裝置能夠經由天線124與無線電存取網路、核心存取網路、網際網路及/或另一網路通訊。

ASIC 104可具有一或多個處理器112、一或多個數據機110、板上記憶體114、匯流排介面電路116及/或其它邏輯電路或功能。處理電路102可以由作業系統控制，該作業系統可以提供應用程式化介面（API）層，該API層使得一或多個處理器112能夠執行常駐在板上記憶體114或處理電路102上提供的處理器可讀儲存裝置122中的軟體模組。軟體模組可以包括儲存在板上記憶體114或其它處理器可讀儲存裝置122中的指令和資料。ASIC 104可存取其板上記憶體114、處理器可讀儲存裝置122及/或處理電路102外部的儲存裝置。板上記憶體114、處理器可讀儲存裝置122可包括唯讀記憶體（ROM）或隨機存取記憶體（RAM）、電子可抹除可程式化ROM（EEPROM）、快閃記憶卡，或可用於處理系統和計算平臺中的任何記憶體設備。處理電路102可以包括、實現或者存取本端資料庫或其它參數儲存裝置，其可以維護用於配置和操作裝置100及/或處理電路102的指令引數和其它資訊。本端資料庫可以使用暫存器、資料庫模組、快閃記憶體、磁性媒體、EEPROM、軟碟或硬碟等來實現。處理電路102還可以可操作地耦接到外部設備，諸如天線124、顯示器126、諸如開關或按鈕128、130的操作員控制器及/或整合或外部小鍵盤132，以及其它元件。使用者介面模組可以被配置為經由專用通訊鏈路或經由一或多個串列資料互連與顯示器126、外部小鍵盤132等一起操作。

處理電路102可以提供使某些裝置104、106及/或108能夠通訊的一或多條匯流排118a、118b、120。在一個示例中，ASIC 104可包括匯流排介面電路116，其包括電路、計數器、計時器、控制邏輯和其它可配置電路或模組的組合。在一個示例中，匯流排介面電路116可以被配置為根據通訊規範或協定來操作。處理電路102可以包括或控制配置和管理裝置100的操作的功率管理功能。

圖2圖示包括複數個IC裝置202和230的裝置200的某些態樣，它們可以經由通訊鏈路220交換資料和控制資訊。通訊鏈路220可以用於連接彼此緊密接近的或者實體上位於裝置200的不同部分中的一對IC裝置202和230。在一個示例中，通訊鏈路220可以被提供在承載IC裝置202和230的晶片載體、襯底或電路板上。在另一示例中，第一IC裝置202可以位於翻蓋電話的小鍵盤部分中，而第二IC裝置230可以位於翻蓋電話的顯示器部分中。在另一示例中，通訊鏈路220的一部分可以包括電纜或光學連接。

通訊鏈路220可以包括多個通道222、224和226。一或多個通道226可以是雙向的，並且可以在半雙工及/或全雙工模式中操作。一或多個通道222和224可以是單向的。通訊鏈路220可以是不對稱的，從而在一個方向上提供較高的頻寬。在本文描述的一個示例中，第一通道222可以被稱為前向通道222，而第二通道224可以被稱為反向通道224。第一IC裝置202可被指定為主機系統或發射器，而第二IC裝置230可被指定為客戶端系統或接收器，即使IC裝置202和230兩者都被配置為在通道222上進行傳送和接收。在一個示例中，當將資料從第一IC裝置202傳送到第二IC裝置230時，前向通道222可以以較高的資料速率操作，而當將資料從第二IC裝置230傳送到第一IC裝置202時，反向通道224可以以較低的資料速率操作。

IC裝置202和230可各自包括處理器206、236、控制器或其它處理及/或計算電路或裝置。在一個示例中，第一IC裝置202可以執行裝置200的核心功能，包括經由無線收發機204和天線214建立和維持無線通訊，而第二IC裝置230可以支援管理或操作顯示控制器232的使用者介面，並且可以使用相機控制器234來控制相機或視訊輸入裝置的操作。IC裝置202和230中的一或多個所支援的其它特徵可以包括鍵盤、語音辨識元件和其它輸入或輸出設備。顯示控制器232可以包括支援諸如液晶顯示器（LCD）面板、觸控式螢幕顯示器、指示器等顯示器的電路和軟體驅動器。儲存媒體208和238可以包括暫時性及/或非暫時性儲存裝置，其適於維護由相應的處理器206和236及/或IC裝置202和230的其它元件使用的指令和資料。每個處理器206、236與其相應的儲存媒體208和238以及其它模組和電路之間的通訊可以由通訊鏈路220的一或多條內部匯流排212和242及/或通道222、224及/或226來促進。

反向通道224可以以與前向通道222相同的方式操作，並且前向通道222和反向通道224能夠以相當的速度或以不同的速度進行傳送，其中速度可以表示為資料傳輸速率、符號傳輸速率及/或時脈速率。前向和反向資料速率可以基本上相同，或者可以相差幾個數量級，這取決於應用。在一些應用中，單個雙向通道226可支援第一IC裝置202與第二IC裝置230之間的通訊。當例如前向通道222和反向通道224共享相同的實體連接並且以半雙工方式操作時，前向通道222及/或反向通道224可以被配置為以雙向模式操作。在一個示例中，可以操作通訊鏈路220以根據行業或其它標準在第一IC裝置202與第二IC裝置230之間傳送控制、命令和其它資訊。

圖2的通訊鏈路220可以根據用於C-PHY的MIPI聯盟規範來實現，並且可以提供包括複數條信號線（表示為M條導線）的有線匯流排。M條導線可以被配置為在諸如行動顯示數位介面（MDDI）的高速數位介面中承載N相編碼資料。M條導線可以促進在通道222、224和226中的一或多個上的N相極性編碼。實體層驅動器210和240可被配置為或適於產生N相極性編碼資料以供在通訊鏈路220上傳輸。N相極性編碼的使用提供高速資料傳輸，並且可消耗其它介面的功率的一半或更少，因為在N相極性編碼資料連結中運行中的驅動器較少。

當被配置用於N相極性編碼時，實體層驅動器210和240通常可以對通訊鏈路220上的每個轉變編碼多個位。在一個示例中，3相編碼和極性編碼的組合可用於支援寬視訊圖形陣列（WVGA）80訊框每秒LCD驅動器IC而無需訊框緩衝器，從而以810 Mbps遞送像素資料用於顯示刷新。

圖3是示出可用於實現圖2中示出的通訊鏈路220的某些態樣的3導線、3相極性編碼器的圖300。選擇3線3相編碼的示例僅僅是為了簡化本發明的某些態樣的描述。針對3線3相編碼器所揭示的原理和技術可以應用於M線N相極性編碼器的其它配置。

在3線3相極性編碼方案中為3條導線中的每一條定義的訊號傳遞狀態可以包括未驅動狀態、正驅動狀態和負驅動狀態。可經由在信號線318a、318b及/或318c中的兩條之間提供電壓差，及/或經由驅動電流通過串聯連接的信號線318a、318b及/或318c中的兩條，使得電流在兩條信號線318a、318b及/或318c中沿不同方向流動，來獲得正驅動狀態和負驅動狀態。可以經由將信號線318a、318b或318c的驅動器的輸出置於高阻抗模式來實現未驅動狀態。可替換地或另外，可以經由被動地或主動地使「未驅動」信號線318a、318b或318c達到基本上位於在驅動信號線318a、318b及/或318c上提供的正和負電壓位準之間的一半的電壓位準，來在信號線318a、318b或318c上獲得未驅動狀態。通常，沒有明顯的電流流過未驅動信號線318a、318b或318c。可使用三個電壓或電流狀態（+1、-1和0）來表示為3線3相極性編碼方案定義的訊號傳遞狀態。

3線3相極性編碼器可採用線驅動器308來控制信號線318A、318b和318c的訊號傳遞狀態。線驅動器308可以被實現為單位元位準電流模式或電壓模式驅動器。在一些實施方式中，每個線驅動器308可接收決定對應的信號線318a、318b和318c的輸出狀態的信號316a、316b和316c的集合。在一個示例中，信號316a、316b和316c的集合中的每一個可以包括兩個或更多個信號，包括上拉信號（PU信號）和下拉信號（PD信號），當上拉信號和下拉信號為高時，啟動上拉和下拉電路，該上拉和下拉電路分別將信號線318a、318b和318c驅動到較高位準或較低位準電壓。在該示例中，當PU信號和PD信號都為低時，信號線318a、318b和318c可以端接到中位準電壓。

對於M線N相極性編碼方案之每一者傳送的符號間隔，至少一條信號線318a、318b或318c處於中位準/未驅動（0）電壓或電流狀態，而正驅動（+1電壓或電流狀態）信號線318a、318b或318c的數量等於負驅動（-1電壓或電流狀態）信號線318a、318b或318c的數量，使得流動到接收器的電流的總和始終為零。對於每個符號，至少一條信號線318a、318b或318c的訊號傳遞狀態從在前一傳輸間隔中傳送的導線狀態改變。

在操作中，映射器302可以接收16位元資料310並將其映射到7個符號312。在3線示例中，這7個符號中的每一個定義信號線318a、318b和318c對於一個符號間隔的狀態。可以使用並聯-串聯轉換器304來序列化7個符號312，該並聯-串聯轉換器為每條信號線318a、318b和318c提供時序符合序列314。符號序列314通常使用傳輸時鐘來定時。3線3相編碼器306一次一個符號地接收由映射器產生的7個符號的序列314，並為每個符號間隔計算每條信號線318a、318b和318c的狀態。3線3相編碼器306基於當前輸入符號314以及信號線318a、318b和318c的先前狀態來選擇信號線318a、318b和318c的狀態。

M線、N相編碼的使用允許在複數個符號中編碼多個位元，其中每符號的位元不是整數。在3線通訊鏈路的示例中，存在可被同時驅動的2條導線的3種可用組合，以及被驅動的導線對上的極性的2種可能組合，從而產生6個可能狀態。由於每個轉變從當前狀態發生，因此，在每個轉變處6個狀態中有5個可用。需要至少一條導線的狀態在每次轉變時改變。在5個狀態的情況下，可以對每個符號編碼log ₂(5) = 2.32位元。因此，映射器可以接受16位元字並將其轉變為7個符號，因為每個符號攜帶2.32位元的7個符號可以編碼16.24位元。即，編碼五個狀態的七個符號的組合具有5 ⁷（78,125）個排列。因此，這7個符號可被用於編碼16位元的2 ¹⁶（65,536）個排列。

圖4包括使用三相調制資料編碼方案編碼的信號的時序圖400的示例，其基於循環狀態圖450。資訊可以編碼在訊號傳遞狀態序列中，其中例如導線或連接器處於由循環狀態圖450定義的三相狀態S ₁、S ₂和S ₃之一。每個狀態可以與其它狀態分開120°相移。在一個示例中，可以在導線或連接器上的相位狀態的旋轉方向上編碼資料。信號中的相位狀態可以順時針方向452和452'或逆時針方向454和454'旋轉。例如，在順時針方向452和452'上，相位狀態可以以包括從S ₁到S ₂、從S ₂到S ₃和從S ₃到S ₁的轉變中的一或多個的順序前進。在逆時針方向454和454'上，相位狀態可以以包括從S ₁到S ₃、從S ₃到S ₂和從S ₂到S ₁的轉變中的一或多個的順序前進。三條信號線318a、318b和318c承載相同信號的不同版本，其中這些版本可以相對於彼此相移120°。每個訊號傳遞狀態可以被表示為導線或連接器上的不同電壓位準及/或經由導線或連接器的電流方向。在3線系統中的訊號傳遞狀態序列中的每一個期間，每條信號線318a、318b和318c處於與其它導線不同的訊號傳遞狀態。當在3相編碼系統中使用多於3條信號線318a、318b和318c時，兩條或更多條信號線318a、318b及/或318c在每個訊號傳遞間隔可處於相同的訊號傳遞狀態，儘管在每個訊號傳遞間隔中每個狀態存在於至少一條信號線318a、318b及/或318c上。

在每個相變410處，可以在旋轉方向上對資訊進行編碼，並且3相信號可以針對每個訊號傳遞狀態改變方向。旋轉方向可經由考慮哪些信號線318a、318b及/或318c在相變之前和之後處於「0」狀態來決定，因為未驅動的信號線318a、318b及/或318c在旋轉的三相信號之每一者訊號傳遞狀態處改變，而不管旋轉方向如何。

編碼方案還可將資訊編碼在被主動驅動的兩條信號線318a、318b及/或318c的極性408中。在3線實施方式中的任何時間，信號線318a、318b、318c中的正好兩條被以相反方向的電流及/或以電壓差驅動。在一個實施方式中，可以使用兩位元值412來編碼資料，其中一位元在相變410的方向上編碼，而第二位元在當前狀態的極性408上編碼。

時序圖400圖示使用相位旋轉方向和極性兩者的資料編碼。曲線402、404和406分別與針對多個相位狀態的三條信號線318a、318b和318c上承載的信號相關。最初，相變410處於順時針方向，並且最高有效位元被設置為二進位「1」，直到相變410的旋轉在時刻414切換到逆時針方向，如最高有效位元的二進位「0」所表示的。最低有效位元反映了每個狀態中的信號的極性408。

根據本文揭露的某些態樣，資料的一位元可被編碼在3線3相編碼系統中的旋轉或相位改變中，並且附加位元可被編碼在兩條驅動導線的極性中。經由允許從當前狀態轉變到任何可能狀態，可在3線3相編碼系統的每個轉變中編碼額外資訊。給定3個旋轉相位和用於每個相位的兩個極性，在3線3相編碼系統中6個狀態是可用的。因此，可從任何當前狀態獲得5個狀態，並且可以存在每個符號（轉變）編碼的log ₂(5) = 2.32位元，這允許映射器302接受16位元字並且將其編碼在7個符號中。

圖5是示出3線3相解碼器500的某些態樣的圖。差分接收器502a、502b、502c和導線狀態解碼器504被配置為分別提供差信號522a、522b、522c作為輸出。每個差信號522a、522b、522c表示三條信號線318a、318b和318c中的兩條的狀態的差。差信號522a、522b、522c用於偵測三條信號線318a、318b和318c的狀態與在緊挨著的前一符號週期中傳送的狀態相比的變化。串聯-並聯轉換器506組合代表轉變的七個連續符號，以獲得7個符號516的集合，以便由解映射器508處理。解映射器508產生16位元資料518，其可在先進先出（FIFO）暫存器510中緩衝以提供輸出資料520。

導線狀態解碼器504可從在信號線318a、318b和318c上接收到的經相位編碼的信號中提取符號序列514。符號514被編碼為如本文所揭示的相位旋轉和極性的組合。導線狀態解碼器可以包括CDR電路524，其提取可以用於從信號線318a、318b和318c可靠地擷取導線狀態的時鐘526。在信號線318A、318b和318c中的至少一條上在每個符號邊界處發生轉變，並且CDR電路524可被配置為基於一或多個轉變的發生來產生時鐘526。時鐘的邊沿可以被延遲以允許所有信號線318a、318b和318c的時間已經穩定，從而確保為了解碼目的而擷取當前導線狀態。

圖6是示出三條導線的可能的訊號傳遞狀態602、604、606、612、614、616的狀態圖600，其中圖示從每個狀態的可能的轉變。在3線3相通訊鏈路的示例中，可以獲得6個狀態和30個狀態轉變。狀態圖600中可能的訊號傳遞狀態602、604、606、612、614和616包括並擴展到圖4的循環狀態圖450中所示的狀態。如狀態元素628的範例中所示，狀態圖600之每一者訊號傳遞狀態602、604、606、612、614和616定義信號線318a、318b、318c的電壓訊號傳遞狀態以及表示相應差分接收器502a、502b、502c減去相應導線電壓的結果的差信號522a、522b、522c。信號線318a、318b、318c分別被標記為A、B和C。例如，在訊號傳遞狀態602(+x)中導線A =+1、導線B = -1且導線C = 0，產生差分接收器502a（A-B）=+2、差分接收器502b（B-C）= -1及差分接收器502c（C-A）= -1的輸出。接收器中的相變偵測電路所採取的轉變決策基於由差分接收器502a、502b、502c產生的5個可能位準，其包括-2、-1、0、+1和+2電壓狀態。

狀態圖600中的轉變可由翻轉、旋轉、極性符號（例如，FRP符號626）表示，其具有集合：{000，001，010，011，100}中的三位元二進位值中的一個。FRP符號626的旋轉位元622指示與到下一狀態的轉變相關聯的相位旋轉的方向。當到下一狀態的轉變涉及極性的改變時，FRP符號626的極性位元624被設置為二進位1。當FRP符號626的翻轉位元620被設置為二進位1時，旋轉和極性值可以被忽略及/或歸零。翻轉表示僅涉及極性改變的狀態轉變。因此，當發生翻轉時，不認為3相信號的相位旋轉，並且當發生翻轉時，極性位是冗餘的。FRP符號626對應於每個轉變的導線狀態改變。狀態圖600可被分成包括正極性訊號傳遞狀態602、604、606的內圓608和包含負極性訊號傳遞狀態612、614、616的外圓618。 3相接口中的信號干擾

3相發射器包括將高、低和中位準電壓提供到發射通道上的驅動器。這導致連續符號間隔之間的一些可變轉變。低到高和高到低電壓轉變可被稱為全擺幅轉變，而低到中和高到中電壓轉變可被稱為半擺幅轉變。不同類型的轉變可具有不同的上升或下降時間，且可在接收器處導致不同的零交叉。這些差異可以導致「編碼信號干擾」，其可以影響鏈路信號完整性效能。

圖7是示出C-PHY 3相發射器的輸出處的轉變可變性的某些態樣的時序圖700。信號轉變時間的可變性可歸因於在3相訊號傳遞中使用的不同電壓及/或電流位準的存在。時序圖700圖示從單信號線318a、318b或318c接收的信號中的轉變時間。在第一符號間隔中傳送第一符號Sym _n702，其在第二符號間隔中傳送第二符號Sym _n+1704時的時間722處結束。第二符號間隔可以在第三符號間隔中傳送第三符號Sym _n+2706時的時間724處結束，第三符號間隔在第四符號間隔中傳送第四符號Sym _n+3708時的時間726處結束。在可歸因於信號線318a、318b或318c中的電壓達到閾值電壓718及/或720所花費的時間的延遲712之後，可以偵測到從由第一符號702決定的狀態到對應於第二符號704的狀態的轉變。閾值電壓可用於決定信號線318a、318b或318c的狀態。在可歸因於信號線318a、318b或318c中的電壓達到閾值電壓718及/或720中的一個所花費的時間的延遲714之後，可以偵測到從由第二符號704決定的狀態到第三符號706的狀態的轉變。在可歸因於信號線318a、318b或318c中的電壓達到閾值電壓718及/或720所花費的時間的延遲716之後，可以偵測到從由第三符號706決定的狀態到第四符號708的狀態的轉變。延遲712、714和716可具有不同的持續時間，這可部分歸因於裝置製造製程和操作條件的變化，這可對與3個狀態相關聯的不同電壓或電流位準之間的轉變及/或不同轉變量值產生不相等的影響。這些差異可能導致C-PHY 3相接收器中的信號干擾和其它問題。

圖8圖示可以在C-PHY介面800中的接收器中提供的CDR電路的某些態樣。差分接收器802a、802b和802c被配置為經由比較三條一組的信號線318a、318b和318c的不同的每一對的訊號傳遞狀態來產生一組差信號810a、810b、810c。在所示的示例中，第一差分接收器802a提供表示A信號線318a和B信號線318b的訊號傳遞狀態差異的AB差信號810a，第二差分接收器802b提供表示B信號線318b和C信號線318c的訊號傳遞狀態差異的BC差信號810b，而第三差分接收器802c提供表示C信號線318c和A信號線318a的訊號傳遞狀態差異的CA差信號810c。因此，轉變偵測電路804可以被配置為偵測相位變化的發生，因為差分接收器802a、802b和802c中的至少一個的輸出在每個符號間隔的末尾處改變。

一些連續傳送的符號對之間的轉變可以由單個差分接收器802a、802b或802c偵測，而其它轉變可以由差分接收器802a、802b和802c中的兩個或更多個偵測。在一個示例中，在轉變之後，兩條導線的狀態或相對狀態可以不變，並且在相變之後，相應的差分接收器802a、802b或802c的輸出也可以不變。因此，時鐘產生電路806可以包括轉變偵測電路804及/或其它邏輯，以監視所有差分接收器802a、802b和802c的輸出，以便決定何時發生了相變。時鐘產生電路可以基於偵測到的相變來產生接收時鐘信號808。

可以在不同時間偵測三條一組的3條導線的訊號傳遞狀態的變化，這可以導致差信號810a、810b、810c在不同時間呈現穩定狀態。在每條信號線318a、318b及/或318c的訊號傳遞狀態已經轉變到其定義的狀態達符號傳輸間隔之後，在已經達到穩定之前，差信號810a、810b、810c的狀態可以切換。這種可變性的結果在圖8的時序圖820中示出。

訊號傳遞狀態改變偵測的時序可以根據已經發生的訊號傳遞狀態改變的類型而變化。標記822、824和826表示提供給轉變偵測電路804的差信號810a、810b、810c中的轉變的發生。僅為了清楚地說明，在時序圖820中為標記822、824和826分配不同的高度，並且標記822、824和826的相對高度不旨在示出與用於時鐘產生或資料解碼的電壓或電流位準、極性或加權值的特定關係。時序圖820圖示與在三條信號線318a、318b和318c上以相位和極性傳送的符號相關聯的轉變的時序的效果。在時序圖820中，一些符號之間的轉變可導致可變擷取視窗830a、830b、830c、830d、830e、830f及/或830g（統稱為符號擷取視窗830），在所述擷取視窗期間，符號可被可靠地擷取。所偵測的狀態改變的數量及其相對時序可導致時鐘信號808上的信號干擾。

C-PHY通訊鏈路的輸送量可能受信號轉變時間的持續時間和變化的影響。CDR可以使用掩蔽來防止在兩個或更多差信號810a、810b、810c中反映的符號之間的轉變影響接收時鐘的恢復。在一個示例中，可實施掩蔽以在偵測到差信號810a、810b、810c中的第一轉變之後阻止差信號810a、810b、810c中的多個轉變。在另一示例中，可經由從第一轉變產生具有超過符號之間的信號轉變區域的持續時間的持續時間的脈衝來實現掩蔽。掩蔽有效的持續時間會限制C-PHY介面的通道頻寬。通常計算掩蔽有效的持續時間以適應轉變偵測電路的操作中的可變性。轉變偵測電路中的可變性可能由製造製程容差、電壓源和電流源以及操作溫度的變化和穩定性以及由信號線318a、318b和318c的電特性引起。偵測電路中的可變性可能進一步限制通道頻寬。

圖9包括表示在某些連續符號之間從第一訊號傳遞狀態到第二訊號傳遞狀態的轉變的某些示例的時序圖900和920。為了說明的目的，選擇時序圖900和920中所示的訊號傳遞狀態轉變，並且在MIPI聯盟C-PHY介面中可以發生其它轉變和轉變的組合。時序圖900和920涉及3線3相通訊鏈路的示例，其中由於三條一組的導線上的信號位準之間的上升和下降時間的差異，多個接收器輸出轉變可發生在每個符號間隔邊界處。還參考圖8，第一時序圖900圖示在轉變之前和之後的三條一組的信號線318a、318b和318c的訊號傳遞狀態（A、B和C），第二時序圖920圖示差分接收器802a、802b和802c的輸出，其提供了表示信號線318a、318b和318c之間的差異的差信號810a、810b、810b。在許多情況下，差分接收器802a、802b和802c的集合可被配置為經由比較兩條信號線318a、318b和318c的不同組合來擷取轉變。在一個示例中，這些差分接收器802a、802b和802c可以被配置為經由決定它們各自的輸入電壓的差（例如，經由相減）來產生輸出。

在時序圖900和920中所示的每個示例中，表示-z狀態（見圖8）的初始符號616轉變為不同的符號。如時序圖902、904和906中所示，信號A初始處於+1狀態，信號B處於0狀態，而信號C處於-1狀態。因此，差分接收器802a、802b最初測量到+100mV差924，並且差分接收器802c測量到-200mV差926，如時序圖922、932、938中針對差分接收器輸出所示的。

在對應於時序圖902、922的第一示例中，發生從表示-z狀態的符號616到表示-x訊號傳遞狀態的符號612（見圖6）的轉變，其中信號A轉變到-1狀態，信號B轉變到+1狀態且信號C轉變到0狀態，其中差分接收器802a從+100mV位準924轉變到-200mV位準930，差分接收器802b保持在+100mV位準924、928，且差分接收器802c從-200mV位準926轉變到+100mV位準928。

在對應於時序圖904、932的第二示例中，發生從表示-z訊號傳遞狀態的符號616到表示+z訊號傳遞狀態的符號606的轉變，其中信號A轉變到-1狀態，信號B保持在0狀態且信號C轉變到+1狀態，其中兩個差分接收器802a和802b從+100mV位準924轉變到-100mV位準936，且差分接收器802c從-200mV位準926轉變到+200mV位準934。

在對應於時序圖906、938的第三示例中，發生從表示-z訊號傳遞狀態的符號616到表示+x訊號傳遞狀態602的符號的轉變，其中信號A保持在+1狀態，信號B轉變到-1狀態且信號C轉變到0狀態，其中差分接收器802a從+100mV位準924轉變到+200mV位準940，差分接收器802b從+100mV位準924轉變到-100mV位準942，且差分接收器802c從-200mV位準926轉變到-100mV位準942。

這些示例圖示測量的差異中的轉變，其中轉變可以跨越0、1、2、3、4和5個級別。用於典型差分或單端串列發射器的預加重技術是針對兩級轉變開發的，並且如果用於MIPI聯盟C-PHY 3相信號，則可能引入某些不利影響。特別地，在轉變期間過驅動信號的預加重電路可能在跨越1或2個級別的轉變期間引起過衝，並且可能在邊緣敏感電路中引起錯誤觸發發生。

諸如3線3相編碼器的M線N相編碼系統可對在每個符號邊界處具有至少一個轉變的信號進行編碼，並且接收器可使用這些有保證的轉變來恢復時鐘。在一些實施方式中，接收器要求資料信號緊接在符號邊界處的第一信號轉變之前穩定，並且還必須能夠可靠地掩蔽與同一符號邊界相關的多個轉變的任何發生。由於M線（例如三條一組的導線）上承載的信號之間的上升和下降時間的微小差異，以及由於所接收的信號對（例如圖6的差分接收器802a、802b和802c的A-B、B-C和C-A輸出）的組合之間的信號傳播時間的微小差異，可能發生多個接收器轉變。

圖10圖示為三個差分接收器集合的輸出產生的多級眼圖1000的示例，每個差分接收器比較經由C-PHY介面接收的三個信號中的兩個。多級眼圖1000可以經由疊加由C-PHY接收器電路中的差分接收器802a、802b、802c輸出的信號來產生（參見圖8）。多級眼圖1000跨越符號間隔，其可以被稱為單位間隔（UI 1002）。UI 1002可以對應於用於控制每個符號的傳輸的傳輸時鐘的週期，或者對應於從接收自C-PHY匯流排的訊號傳遞中恢復的接收時鐘的週期。

在一個示例中，多級眼圖1000可以使用固定的、與符號無關的觸發1010來產生。在多級眼圖1000中，五個標稱電壓位準1020、1022、1024、1026、1028限定差分接收器802a、802b、802c的輸出的潛在狀態。多級眼圖1000圖示在用於3線3相編碼信號的差分接收器802a、802b、802c的輸出處的可能轉變。針對3線3相編碼信號定義的三個電壓位準可以使得差分接收器802a、802b和802c產生對於正和負極性在強電壓位準1026、1028和弱電壓位準1022、1024之間變化的輸出。通常，在任何符號中僅一條信號線318a、318b和318c未被驅動，且差分接收器802a、802b和802c不產生對應於0伏電壓位準1020的0狀態輸出。

對應於弱電壓位準和強電壓位準的電壓位準1022、1024、1026、1028無需相對於0伏電壓位準1020均勻地間隔開。例如，弱電壓位準1022、1024表示可包括針對信號線318a、318b和318c定義的中點電壓或未驅動的信號線318a、318b和318c達到的電壓位準的電壓比較。多級眼圖1000可以使用參考時間點（例如，基於傳輸時鐘的觸發）來重疊由差分接收器802a、802b和802c產生的波形。在接收器中，同時產生三對差信號以使得能夠在接收設備處擷取資料。圖10中所示的波形表示由差分接收器802a、802b產生的差信號810a、810b、810c（A-B、B-C和C-A）。

在C-PHY 3相解碼器中使用的驅動器、接收器和其它設備可以表現出不同的開關特性，這些開關特性可以表現為從三條導線接收的信號之間的相對延遲。由於三條一組的信號線318a、318b、318c的三個信號之間的上升和下降時間的差異，以及由於從信號線318a、318b、318c接收的信號對的組合之間的信號傳播時間的差異，在每個符號間隔邊界1008及/或1014處可以觀察到多個接收器輸出轉變。多級眼圖1000可以作為每個符號間隔邊界1008和1014附近的轉變中的相對延遲來擷取上升和下降時間的變化。在一些示例中，上升和下降時間的變化可能是由於3相驅動器的不同特性。上升和下降時間的差異也可能導致在接收器處對於任何給定符號的觀察的或有效的符號間隔的持續時間的有效縮短或延長。

信號轉變區域1004、1016表示不定性的時間或時段，其中可變信號上升時間妨礙可靠的解碼。所示的信號轉變區域1004、1016可在符號間隔邊界1008、1014處開始且在對應於差信號810a、810b、810c最後越過0伏電壓位準1020的端點1012、1018處終止。可以在表示符號穩定的時間段的「眼開度」或窗口1006中可靠地決定訊號傳遞狀態，並且可以可靠地接收和解碼訊號傳遞狀態。在一個示例中，視窗1006可被認為在信號轉變區域1004的端點1012處開始，並且視窗1006可被認為在符號間隔的下一符號間隔邊界1014處關閉，及/或當信號線318a、318b、318c的訊號傳遞狀態及/或三個差分接收器802a、802b和802c的輸出開始改變以反映下一符號時關閉。

與視窗1006相比，C-PHY介面的最大傳送速率可由信號轉變區域1004、1016的持續時間限制。接收器可使用掩蔽電路，其在信號轉變區域1004、1016期間在第一偵測到的轉變之後阻止轉變偵測。在第一偵測到的轉變之後，掩蔽電路可忽略對應於最長預期或測量的信號轉變區域1004、1016的持續時間的後續轉變。窗口1006的持續時間受掩蔽持續時間的影響。 用於高速C-PHY 3相介面的時鐘產生

在一些C-PHY CDR中，基於反相器的脈衝產生器可以用於在CDR輸入的每個上升沿產生短脈衝。在一個態樣中，基於脈衝的時鐘產生可以經由將基於C-PHY輸入-增量的脈衝產生器與延遲迴路分離來減輕製造程序、電路電源電壓和晶粒溫度（PVT）中的變化的影響。在一些示例中，可使用可程式化產生器來產生半UI信號，該半UI信號將用於採樣資料以便去除習知CDR設計中固有的時序約束。

圖11圖示CDR 1100的示例，其將半速率時鐘產生與C-PHY輸入-增量脈衝產生分開。如圖所示，C-PHY輸入增量包括AB差信號1102、BC差信號1104和CA差信號1106，它們被輸入到邏輯閘1108a、1108b和1108c（在該示例中為XOR閘）、邏輯閘1110a、1110b和1110c以及OR閘1112的網路，以便基於差信號1102、1104、1106中的轉變產生第一時鐘信號1114中的脈衝。

時鐘信號1114輸入到觸發器邏輯1116，例如D觸發器，其中觸發器邏輯1116由時鐘信號1114中的脈衝計時，其中輸入值（資料或D）保持在輸出（Q）上直到在時鐘輸入（CLK）處輸入脈衝或生效值。觸發器邏輯1116又耦接在延遲迴路中，該延遲迴路包括耦接到觸發器邏輯1116的輸出Q的可程式化產生器1118。產生器1118可以是半UI產生器，該半UI產生器被配置為產生基於半UI的恢復時鐘（即，具有等於兩個UI的週期或輸入的第一時鐘信號或脈衝的時脈速率的一半速率的時鐘）。由產生器1118產生的所產生的半速率或經延遲RCLK時鐘1120回饋到作為延遲迴路的一部分的觸發器邏輯的資料輸入，該延遲迴路包括反相器1119，其使由產生器1118輸出的信號反相。由於觸發器邏輯1116由時鐘信號1114中的脈衝計時，在一態樣 是利用D觸發器，觸發器邏輯1116進行的重新採樣將隨著每個脈衝上升沿而發生。注意，半UI產生器可以根據預定演算法/度量來預配置或配置。此外，在接收器中接收到高速資料短脈衝之前，可以預校準產生器1118。觸發器邏輯1116的輸出Q然後還用於在通過反相器1124和1126之後匯出要在接收器的解碼器（例如，如圖6所示的解碼器600）中使用的恢復時鐘信號（RCLK）1122。在本案內容的一態樣中，提供反相器1124和1126以充當緩衝器來驅動RCLK信號的載入，但所示的CDR 1100不限於使用這種緩衝設備，且可與其它緩衝設備一起操作或甚至在其它實施方式中可在沒有緩衝操作的情況下操作。

一旦在CDR 1100處接收到第一資料轉變，就產生自動半UI追蹤脈衝，而不管在一個UI內的輸入資料中可能發生的其它可能的轉變。第一轉變作為半UI產生器1118的開始指示符來操作，以產生用於觸發器邏輯1116的脈衝，以下拉電壓，從來產生基於半UI的恢復時鐘。觸發器邏輯1116的Q輸出還構成恢復時鐘信號RCLK 1122，其將是半UI或半速率時鐘。由於電路僅考慮絕對UI時序關係，因此所示的電路結構不受PVT或通道之間的失配的影響。

圖12圖示圖11所示CDR實施方式的時序圖1200。時序圖僅僅是示例性的，圖示可能在圖11的系統中出現的脈衝和時鐘信號的各種實例，以及CDR 1100在這些實例中如何回應和操作，而不旨在將其操作的描述限於這一個示例。如在圖1200中可以看到的，從三個差信號AB、BC和CA的轉變產生各種脈衝邊沿。為了簡化圖示說明，圖示差信號的脈衝邊沿，但是本領域技藝人士將理解的是，實際的差信號持續一段時間，其中在示出所示脈衝邊沿處從高到低或從低到高發生信號轉變。

圖12還示出在觸發器邏輯輸入（即，時鐘信號1114）、資料（D）輸入（即，經延遲的RCLK信號1120）及Q輸出（即，RCLK信號1122）處發生的信號。如所示的，由各種差信號AB、BC、CA的轉變產生的從OR閘1112輸出的觸發器邏輯時鐘信號1114信號將以一個UI的週期觸發觸發器邏輯1116。觀察CA差信號的邊沿脈衝1202，作為一個示例，圖12圖示CA邊沿脈衝1202將引起觸發器邏輯的觸發，如脈衝1204所示，其與圖11的電路中的時鐘信號1114相關。由可程式化半UI產生器1118提供給觸發器邏輯1116的資料輸入（D）的延遲恢復時鐘信號1120可以被看作是半速率或半頻率時鐘信號，其經由產生器1118的操作而從輸入到觸發器邏輯1116的時鐘信號1114延遲了半UI，這與由於脈衝1204而引起的觸發器邏輯1116上的狀態改變以及由於反相器1119的反相而引起的延遲RCLK 1120的狀態為高相關。

當下一觸發脈衝1206在自前一脈衝1204起的UI時間段之後發生時，因為輸入到觸發器邏輯1116的經延遲時鐘1120為低，所以輸出Q將被拉低或拉到接地，且可在時間1208處看到相關的經恢復RCLK信號1122。以此方式，經恢復時鐘信號RCLK具有導線A、B和C上的傳入信號的半速率。

在A、B和C導線之間發生的兩個轉變在時間上接近從而導致在輸出處遞送兩個邊沿脈衝接近的情況下，第一個發生的脈衝可觸發觸發器輸出Q（即，RCLK信號1122）從高被拉到低，如可借助脈衝1210和1212的示例看到的。然而，因為經延遲RCLK信號1120為低，所以第二脈衝1212將不影響輸出Q的狀態，因為輸出已被拉低且經延遲RCLK信號1120仍為低。

圖11所示的基於反相器的脈衝發生CDR 1100在CDR輸入的每個上升沿產生短脈衝，如果脈衝足夠短以避免連續UI之間的重疊，那麼這些短脈衝可用於產生將差電壓轉換到正確導線狀態的時序。對於PVT條件中的所有預期變化，最小脈衝寬度在持續時間上不能短於每個導線狀態的最大穩時序間。脈衝產生CDR不可避免地受到對被良好調諧到操作條件的脈衝寬度的嚴格要求的限制。在所有可能的PVT變化中，在較高速度下，脈衝寬度的調諧可能特別具有挑戰性。此外，脈衝產生CDR可簡單地對所有脈衝進行OR操作以用於時鐘恢復目的，且需要額外的半速率時鐘恢復電路以允許時間交錯並放寬高速應用的通道頻寬要求。

本案內容的某些態樣可以利用C-PHY介面中使用的差分接收器的輸出中的唯一資料模式。在一態樣中，CDR可以被配置為在不依賴於脈衝產生電路中的明確延遲調諧的情況下操作。在一個示例中，從與資料模式相關的C-PHY協定推導出的規則允許僅基於每條導線上的電壓的量值和極性的比較來恢復UI中的完整導線狀態。術語「量值」在本文中用於表示電壓或電流的值，而不涉及極性。例如，電壓位準-200 mV和+200 mV具有相同量值但不同極性。在繼續參考圖6、8和9示出的一個示例中，由差分接收器802a、802b、802c產生的差信號810a、810b、810c可以具有100 mV或200 mV的標稱量值，並且可以具有正或負極性，從而在轉變時段之外產生四個可能的標稱差電壓{ -200 mV、-100 mV、+200 mV }。-200 mV和+200 mV位準中的每一個可稱為強電壓、強電壓位準、強差電壓或強差，且-100 mV和+100mV位準可稱為弱電壓、弱電壓位準、弱差電壓或弱差。

本案內容的某些態樣使得能夠基於由差分接收器802a、802b和802c提供的差信號810a、810b、810c的比較以決定量值和極性來決定三條一組的完整訊號傳遞狀態。從C-PHY協定推導出的規則認為三線C-PHY匯流排的有效狀態保證了僅在由每個UI中的差分接收器802a、802b和802c產生的差信號810a、810b、810c之一中可以觀察到強差電壓。偵測強差電壓及其極性以及辨識產生強差電壓的導線對足以在接收時鐘信號中產生脈衝，並決定三條一組的完整導線狀態。圖6證實了所推導的規則的有效性，其圖示每個有效或可能的訊號傳遞狀態602、604、606、612、614、616在強電壓位準處僅具有一個差信號。使用該規則，經由辨識UI中處於強電壓位準的差信號810a、810b、810c和強電壓位準的極性，可以決定任何UI中三條一組的完整訊號傳遞狀態。

本案內容的某些態樣提供了CDR，其可以基於辨識在其輸出處產生強電壓位準的差分接收器802a、802b和802c的身份和強電壓位準的極性來恢復半速率時鐘，並且可靠地擷取每個UI中的導線狀態。例如，當AB差分接收器802a在第一UI中提供強電壓位準時，則導線318a、318b、318c的狀態對應於+x訊號傳遞狀態602或-x訊號傳遞狀態612。正的強電壓決定+x訊號傳遞狀態602存在，負的強電壓決定-x訊號傳遞狀態602存在。將理解，不同電路設計可使用相反極性來表示訊號傳遞狀態或差輸出。

圖13圖示可以基於對UI中具有強電壓位準的差信號1304a、1304b、1304c的辨識來執行時鐘和資料恢復的接收器電路1300。差信號1304a、1304b、1304c由被配置為比較互不相同的導線對1302a、1302b、1302c上的信號狀態的三個差分接收器1312a、1312b、1312c產生。AB差分接收器1312a比較A導線1302a和B導線1302b的所接收狀態，BC差分接收器1312b比較B導線1302b和C導線1302c的所接收狀態，且CA差分接收器1312c比較C導線1302c和A導線1302a的所接收狀態。在所示的示例中，差分接收器1312a、1312b、1312c中的每一個包括一或多個均衡電路。在一個示例中，差分接收器1312a、1312b、1312c中的每一個包括連續等時線性等化器（CTLE）和可變增益放大器（VGA）。

將每個差信號1304a、1304b、1304c提供給位準偵測器電路1314a、1314b、1314c。每個位準偵測器電路1314a、1314b、1314c被配置為決定對應的差信號1304a、1304b、1304c上的電壓是超過正閾值電壓位準1320a、1320b、1320c還是小於負閾值電壓位準1322a、1322b、1322c。在一個示例中，每個位準偵測器電路1314a、1314b、1314c輸出兩位元位準偵測（LD）信號（例如，LD信號1306a、1306b、1306c），其中一個位元指示對應的差信號1304a、1304b、1304c的量值指示強差（例如，與標稱100mV相對的標稱200 mV），且另一位元指示對應的差信號1304a、1304b、1304c的極性。在另一示例中，由每個位準偵測器電路1314a、1314b、1314c輸出的LD信號1306a、1306b、1306c包括在設置為高時（或在一些示例中設置為低時）指示強正差輸出的第一位元以及在設置時指示強負差輸出的第二位元。在後一示例中，在任何UI中LD信號1306a、1306b、1306c中的僅一位元可被設置為高，並且在一或多個UI中這兩位元都可被設置為低。在一些示例中，正閾值電壓位準1320a、1320b、1320c和負閾值電壓位準1322a、1322b、1322c被配置有位於200mV與100mV之間的量值。

圖14圖示接收器電路1300在5個UI上的操作的某些態樣。第一時序圖1400表示在5個UI期間從C-PHY三條一組的導線1302a、1302b、1302c接收的訊號傳遞狀態。第二時序圖14200表示由差分接收器1312a、1312b、1312c基於在5個UI期間從導線1302a、1302b、1302c接收到的訊號傳遞狀態而產生的差信號1304a、1304b、1304c。第三時序圖1440表示由位準偵測器電路1314a、1314b、1314c回應於差信號1304a、1304b、1304c而輸出的LD信號1306a、1306b、1306c。

在第二時序圖1420中，在每個UI中僅產生一個強差電壓1402、1404、1406、1408或1410。第三時序圖1440涉及兩位元LD信號1306a、1306b、1306c。LD信號1306a、1306b、1306c各自包括第一位元1412a、1412b或1412c，當對應的差信號1304a、1304b或1304c具有符合強差電壓要求的電壓量值時，第一位元處於邏輯高狀態。LD信號1306a、1306b、1306c各自包括指示對應的差信號1304a、1304b或1304c的極性的第二位元1414a、1414b或1414c。例如，由AB差分接收器1312a在最後兩個UI中產生強差電壓1408、1410，其中這些強差電壓中的第一個1408具有負極性，並且這些強差電壓中的第二個1410具有正極性，指示+x訊號傳遞狀態602，隨後是-x訊號傳遞狀態612（參見圖6）。

將由位準偵測器電路1314a、1314b、1314c輸出的LD信號1306a、1306b、1306c提供給CDR判定邏輯1316，其被配置為產生接收時鐘信號1310和表示當前UI的導線狀態的3位元導線狀態信號1308。在一個示例中，CDR判定邏輯1316被配置為在導線狀態信號1308的6個可能值之間進行選擇。在一個示例中，每個LD信號1306a、1306b、1306c包括指示偵測到的強差的第一位元和指示極性的第二位元。LD信號1306a、1306b、1306c中僅有一個指示偵測到的強差，並且該LD信號1306a、1306b、1306c用於選擇導線狀態信號1308的值。例如，當由AB差分接收器1312a產生的差信號1304a指示強差時，CDR判定邏輯1316可被配置為使用差信號1304a中的極性資訊來在表示+x訊號傳遞狀態602的值與表示-x訊號傳遞狀態612的值之間選擇（參見圖6），作為由CDR判定邏輯1316輸出的3位元導線狀態信號1308。在一些示例中，CDR判定邏輯1316使用由LD信號1306a、1306b、1306c的二進位值索引的查找表來選擇由CDR判定邏輯1316輸出的3位元導線狀態信號1308。在其它示例中，由CDR判定邏輯1316輸出的3位元導線狀態信號1308由組合邏輯產生，該組合邏輯接收由位準偵測器電路1314a、1314b、1314c產生的LD信號1306a、1306b、1306c作為其輸入。

一旦由位準偵測器電路1314a、1314b、1314c產生的LD信號1306a、1306b、1306c中的轉變指示導線1302a、1302b、1302c中的兩條之間的新偵測到的強差，就可產生由CDR判定邏輯1316輸出的3位元導線狀態信號1308。根據C-PHY協定，不能在連續的UI中重複相同的訊號傳遞狀態，使得能夠直接回應於LD信號1306a、1306b、1306C中的轉變來產生時鐘信號。導線1302a、1302b、1302c的每個有效訊號傳遞狀態使得差分接收器1312a、1312b、1312c中的僅一個產生強差，並且每個差分接收器1312a、1312b、1312c可以指示其輸入之間的差是正的還是負的。CDR判定邏輯1316對指示強差的LD信號1306a、1306b、1306c的第一位元1412a、1412b或1412c中的變化，或者指示強差電壓的極性的第二位元1414a、1414b或1414c中的變化做出回應。在這兩種情況下，與一個差分接收器1312a、1312b、1312c相關的變化的偵測足以在接收時鐘信號1310中產生邊沿。

強電壓位準和其恢復的導線狀態之間的一對一的相關性使得接收器電路1300能夠基於電壓位準產生完整的導線狀態資訊。從僅一個差分接收器1312a、1312b、1312c的輸出處的電壓位準產生完整導線狀態資訊的能力消除了對適應差分接收器1312a、1312b、1312c的輸出處的可變轉變時間的明確延遲的需要。所得到的接收器電路1300是穩健的，並且可以容忍PVT的變化，並且不受符號間干擾（ISI）的影響。

強電壓位準和其恢復的導線狀態之間的一對一相關性以及改變每對連續UI之間的導線狀態的協定定義的要求使得能夠從單個差信號1304a、1304b、1304c中的轉變恢復接收時鐘信號1310。恢復的接收時鐘信號1310自然地降低到一半的資料速率，並且可以從時鐘恢復電路中消除對附加延遲元件的需要。這提供了相對於例如圖11中所示的可程式化產生器1118的額外的降低的複雜性和校準要求。

在一些示例中，由CDR判定邏輯1316輸出的導線狀態1308可被擷取在用於表示當前導線狀態的暫存器中。可以將當前導線狀態與緊挨著的前一個UI的導線狀態進行比較，以產生表示UI之間的導線狀態變化的三位元FRP符號626（參見圖6）。在一個示例中，將符號串流提供給串聯-並聯轉換器，該串聯-並聯轉換器組裝將被提交給解碼器的七個FRP符號的組。在一些示例中，可進一步處理接收時鐘信號1310以控制符號產生和解碼的時序。

在一些示例中，接收器電路1300可包括用於3線C-PHY匯流排的終端電路1318。在其它示例中，在外部提供用於3線C-PHY匯流排的終端電路1318。

圖15圖示接收器電路1500，其包括校準電路1520，並且可以基於對在UI中產生強電壓位準的差信號1504a、1504b、1504c的辨識來執行時鐘和資料恢復。在某些態樣中，接收器電路1500對應於圖13中所示的接收器電路1300。差信號1504a、1504b、1504c由被配置為比較互不相同的導線對1502a、1502b、1502c上的信號狀態的三個差分接收器1512a、1512b、1512c產生。AB差分接收器1512a比較A導線1502a和B導線1502b的所接收狀態，BC差分接收器1512b比較B導線1502b和C導線1502c的所接收狀態，且CA差分接收器1512c比較C導線1502c和A導線1502a的所接收狀態。在所示的示例中，差分接收器1512a、1512b、1512c中的每一個包括一或多個均衡電路。在一個示例中，差分接收器1512a、1512b、1512c中的每一個包括CTLE和VGA。

將每個差信號1504a、1504b、1504c提供給位準偵測器電路1514a、1514b、1514c。每個位準偵測器電路1514a、1514b、1514c被配置為決定對應的差信號1504a、1504b、1504c上的電壓是超過正閾值電壓位準還是小於負閾值電壓位準。在一個示例中，每個位準偵測器電路1514a、1514b、1514c輸出兩位元LD信號（例如，LD信號1506a、1506b、1506c），其中一位元指示對應的差信號1504a、1504b、1504c的量值指示強電壓位準（例如，與100mV相對的200 mV），且另一位元指示對應的差信號1504a、1504b、1504c的極性。在另一示例中，由每個位準偵測器電路1514a、1514b、1514c輸出的LD信號1506a、1506b、1506c包括在設置為高時（或在一些示例中設置為低時）指示強正差的第一位元以及在設置為低時指示強負差的第二位元。在後一示例中，在任何UI中LD信號1506a、1506b、1506c中的僅一位元可被設置為高，並且在一或多個UI中這兩位元都可被設置為低。

將由位準偵測器電路1514a、1514b、1514c輸出的LD信號1506a、1506b、1506c提供給CDR判定邏輯1516，其被配置為產生接收時鐘信號1510和表示當前UI的導線狀態的3位元導線狀態信號1508。在一個示例中，CDR判定邏輯1516被配置為在導線狀態信號1508的6個可能值之間進行選擇。在一個示例中，每個LD信號1506a、1506b、1506c包括指示偵測到的強電壓位準的第一位元和指示極性的第二位元。LD信號1506a、1506b、1506c中只有一個表示偵測到的強電壓位準，並且該LD信號1506a、1506b、1506c用於選擇導線狀態信號1508的值。在一些示例中，CDR判定邏輯1516使用由LD信號1506a、1506b、1506c索引的查找表來選擇由CDR判定邏輯1516輸出的3位元導線狀態信號1508。在其它示例中，由CDR判定邏輯1516輸出的3位元導線狀態信號1508由組合邏輯產生，該組合邏輯接收由位準偵測器電路1514a、1514b、1514c產生的LD信號1506a、1506b、1506c作為其輸入。

在本案內容的一態樣中，可以使用包括一或多個非同步計數器1522和校準邏輯1524的校準電路1520來校準差分接收器1512a、1512b、1512c中的均衡電路。在一些示例中，校準邏輯1524除了組合邏輯電路之外還包括處理器、狀態機及/或定序邏輯。在一些示例中，校準程序可以由校準邏輯1524單獨控制或者與接收設備中的處理電路協調控制。在一個示例中，可以在經由三條一組傳送的前序信號期間啟用校準電路1520，其中前序信號在一段時間上產生訊號傳遞狀態的模式。在一些示例中，該模式可以是循環的。校準電路1520可以用於定義、配置用於差分接收器1512a、1512b、1512c中的每一個的CTLE係數和VGA增益1518a、1518b、1518c。在一些情況下，校準電路1520可以配置用於決定差信號1504a、1504b、1504c中的強電壓位準的閾值1528a、1528b、1528c、1530a、1530b、1530c中的一或多個。

在所示的示例中，校準包括配置每個差分接收器1512a、1512b、1512c中的CTLE係數和VGA的增益設置。校準可以從低值的CTLE係數和VGA的增益設置開始。非同步計數器1522可以被配置為對LD信號1506a、1506b、1506c中的脈衝或邊沿進行計數，並且被計數，校準邏輯1524可以被配置為在某一時間間隔內將非同步計數器1522的輸出與預定義閾值進行比較，以決定當前增益設置是否足夠。否則，校準邏輯可以經由增加CTLE係數和VGA增益來繼續校準。當校準已經完成時，校準電路1520可以向C-PHY介面的控制器提供指示完成的信號1526。

圖16是示出根據本案內容的某些態樣的校準序列1600的時序圖，在該校準序列期間，可以校準差分接收器中的均衡電路。在一個示例中，使用圖15的校準電路1520來執行校準，其包括一或多個非同步計數器1522和校準邏輯1524。在一些示例中，校準邏輯1524除了組合邏輯電路之外還包括處理器、狀態機及/或定序邏輯。可以在經由三條一組傳送的前序信號期間啟用校準電路1520，其中前序信號在一段時間上產生訊號傳遞狀態的模式。在一些示例中，該模式可以是循環的。

所示時序圖圖示由差分接收器產生的差信號1602、回應於差信號1602的電壓位準的位準偵測信號1604、以及被提供給差分接收器中的均衡電路的增益控制位元1606。差信號1602可以對應於由差分接收器1512a、1512b、1512c輸出的差信號1504a、1504b、1504c中的一個，並且位準偵測信號1604可以由回應於差信號1602的位準偵測器電路1514a、1514b、1514c提供。當確認每個差分接收器1512a、1512b、1512c的校準時，校準電路1520可提供校準完成信號1608。在所示時序圖中，校準完成信號1608最初處於對應於邏輯低狀態的電壓位準1610。

增益控制位元1606可以初始地被設置為低或預設位准。在一個示例中，增益控制位1606可以使得差分接收器中的均衡電路應用單位增益。在其它示例中，增益控制位1606可以被初始化為處於或略低於先前校準的增益設置的位準。如圖所示，增益控制位元1606在第一校準步驟1612a中被設置為初始位准（此處是3'b001），並在每個後續校準步驟1612b-1612f中被遞增，直到實現校準為止。差信號1602的幅度基於增益控制位元元1606選擇的增益水平遞增，直到在校準步驟1612e-1612f之間的轉變1614之後由均衡電路施加的增益的變化導致差信號1602的幅度超過配置的或預定義的閾值位準1616或1618為止。經由位準偵測信號1604中的轉變來指示跨越閾值位準1616或1618的幅度轉變。處理電路中監視位準偵測信號1604的控制器可將校準完成信號1608驅動到對應於邏輯高狀態的電壓位準1620，以指示校準程序的結束。校準完成信號1608的轉變1622可相對於差信號1602超過配置的或預定義的閾值位準1616或1618的第一次偵測而延遲。在一些示例中，提供延遲以確保瞬變不是校準的提前終止的原因。在一些示例中，提供延遲以確保已校準差分接收器1512a、1512b、1512c中的所有均衡電路，同時抑制已校準均衡電路的增益控制位元1606的改變。 處理電路和方法的示例

圖17圖示採用可以被配置為執行本文揭露的一或多個功能的處理電路1702的裝置1700的硬體實施方式的示例。根據本案內容的各個態樣，可以使用處理電路1702來實現本文所揭示的元件或元件的任何部分或元件的任何組合。處理電路1702可包括支援本文所揭示的時鐘恢復技術的某些設備、電路及/或邏輯。

處理電路1702可包括由硬體和軟體模組的某個組合來控制的一或多個處理器1704。處理器1704的示例包括微處理器、微控制器、數位訊號處理器（DSP）、現場可程式化閘陣列（FPGA）、可程式化邏輯裝置（PLD）、狀態機、定序器、閘控邏輯、個別硬體電路和被配置為執行貫穿本案內容所描述的各種功能的其它合適的硬體。一或多個處理器1704可包括專用處理器，其執行特定功能，並且可由軟體模組1716中的一個配置、擴充或控制。一或多個處理器1704可經由在初始化期間載入的軟體模組1716的組合來配置，並且還由在操作期間載入或卸載一或多個軟體模組1716來配置。

在所示的示例中，處理電路1702可利用大體上由匯流排1710表示的匯流排架構來實現。取決於處理電路1702的具體應用和整體設計約束，匯流排1710可包括任何數量的互連匯流排和橋接器。在一個示例中，匯流排1710將包括一或多個處理器1704和處理器可讀儲存媒體1706的各種電路連結在一起。處理器可讀儲存媒體1706可包括記憶體設備和大型儲存區設備，並且可在本文中被稱為電腦可讀取媒體及/或處理器可讀取媒體。匯流排1710還可連結各種其它電路，諸如時序源、計時器、周邊設備、穩壓器、和功率管理電路。匯流排介面1708可以提供匯流排1710與一或多個收發機1712之間的介面。可以為處理電路所支援的每種聯網技術提供收發機1712。在一些實例中，多種聯網技術可以共享收發機1712中見到的電路或處理模組中的一些或全部。每個收發機1712提供用於經由傳輸媒體與各種其它裝置通訊的構件。取決於裝置1700的性質，還可以提供使用者介面1718（例如，小鍵盤、顯示器、揚聲器、麥克風、操縱桿），並且其可以直接或經由匯流排介面1708通訊地耦接到匯流排1710。

處理器1704可負責管理匯流排1710以及可包括執行儲存在電腦可讀取媒體中的軟體的通用處理，該電腦可讀取媒體可包括處理器可讀儲存媒體1706。在這方面，包括處理器1704的處理電路1702可被用來實現本文揭露的任何方法、功能和技術。處理器可讀儲存媒體1706可用於儲存由處理器1704在執行軟體時操縱的資料，並且該軟體可被配置為實現本文所揭示的方法中的任何一種。

處理電路1702中的一或多個處理器1704可執行軟體。軟體應被廣泛地解釋為表示指令、指令集、代碼、程式碼片段、程式碼、程式、副程式、軟體模組、應用、軟體應用、套裝軟體、常式、子常式、物件、可執行程式、執行執行緒、程序、函數、演算法等，而無論是被稱為軟體、韌體、仲介軟體、微代碼、硬體描述語言還是其它的。軟體可以電腦可讀形式常駐在處理器可讀儲存媒體1706中或另一外部處理器可讀取媒體中。處理器可讀儲存媒體1706可包括非暫時性電腦可讀取媒體。非暫時性處理器可讀取媒體包括，例如，磁儲存裝置（例如，硬碟、軟碟、磁條）、光碟（例如，壓縮磁碟（CD）或數位多功能光碟（DVD））、智慧卡、快閃記憶體設備（例如，「快閃記憶體驅動器」、卡、棒或鍵式磁碟動器）、隨機存取記憶體（RAM）、ROM、PROM、可抹除PROM（EPROM）、EEPROM、暫存器、抽取式磁碟，以及用於儲存可以由電腦存取和讀取的軟體及/或指令的任何其它適當的媒體。處理器可讀儲存媒體1706還可以包括例如載波、傳輸線、以及用於傳輸可以由電腦存取和讀取的軟體及/或指令的任何其它合適的媒體。處理器可讀儲存媒體1706可以常駐在處理電路1702中、處理器1704中、處理電路1702外部、或者跨包括處理電路1702的多個實體分佈。處理器可讀儲存媒體1706可體現在電腦程式產品中。例如，電腦程式產品可以包括封裝材料中的電腦可讀取媒體。本領域技藝人士將認識到如何最好地實現貫穿本案內容呈現的所述功能，這取決於特定應用和施加在整個系統上的整體設計約束。

處理器可讀儲存媒體1706可以維護以可載入程式碼片段、模組、應用、程式等維護及/或組織的軟體，這些軟體在本文中可以被稱為軟體模組1716。軟體模組1716中的每一個可包括指令和資料，當被安裝或載入在處理電路1702上並由一或多個處理器1704執行時，該等指令和資料對控制一或多個處理器1704的操作的運行時圖像1714有貢獻。當被執行時，某些指令可以使處理電路1702根據本文描述的某些方法、演算法和程序來執行功能。

軟體模組1716中的一些可以在處理電路1702的初始化期間被載入，並且這些軟體模組1716可以配置處理電路1702以實現本文揭露的各種功能的執行。例如，一些軟體模組1716可配置處理器1704的內部設備及/或邏輯電路1722，並且可管理對諸如收發機1712、匯流排介面1708、使用者介面1718、計時器、數學輔助處理器等外部設備的存取。軟體模組1716可包括控製程式及/或作業系統，其與中斷處理常式和設備驅動程式互動，並且控制對由處理電路1702提供的各種資源的存取。資源可以包括記憶體、處理時間、對收發機1712、使用者介面1718的存取等。

處理電路1702的一或多個處理器1704可以是多功能的，由此軟體模組1716中的一些被載入並被配置為執行不同的功能或相同功能的不同實例。一或多個處理器1704可另外適於管理回應於例如來自使用者介面1718、收發機1712和裝置驅動程式的輸入而發起的幕後工作。為了支援多個功能的執行，一或多個處理器1704可被配置為提供多工環境，由此複數個功能中的每一個被實現為由一或多個處理器1704依須求或按期望服務的任務集合。在一個示例中，多工環境可以使用在不同任務之間傳遞處理器1704的控制的分時程式1720來實現，由此每個任務在完成任何未完成的操作時及/或回應於諸如中斷的輸入而將一或多個處理器1704的控制返回分時程式1720。當任務控制一或多個處理器1704時，處理電路有效地專用於由與控制任務相關聯的功能所解決的目的。分時程式1720可以包括作業系統、在循環基礎上轉移控制的主循環、根據功能的優先順序排序分配一或多個處理器1704的控制的功能、及/或經由向處理功能提供一或多個處理器1704的控制來回應外部事件的中斷驅動主循環。

圖18是資料通訊方法的流程圖1800。該方法可在耦接到三線串列匯流排的接收設備處執行。在一個示例中，三線串列匯流排可根據C-PHY協定來操作。在方塊1802處，接收設備可產生複數個差信號。每個差信號可以表示三線串列匯流排中的一對導線之間的電壓差。在根據C-PHY協定操作的串列匯流排的示例中，可以產生三個差信號。將三線串列匯流排的導線上的電壓表示為V _A、V _B和V _C，差信號可以表示電壓差V _A-V _B、V _B-V _C和V _C-V _A。

在方塊1804，接收設備可辨識複數個差信號中在第一UI中具有複數個差信號之中的最大電壓量值的第一差信號。在一個示例中，第一UI是連續UI序列中的一個，並且資料可被編碼在連續UI之間的訊號傳遞狀態轉變中。在方塊1806，接收設備可基於對應於第一差信號的導線對的身份和第一UI中的第一差信號的極性來決定第一UI的三線串列匯流排的訊號傳遞狀態。

在某些態樣中，接收設備可回應於第一UI期間第一差信號的轉變來產生時鐘信號中的第一邊沿。接收設備可以根據時鐘信號提供的時序來擷取連續UI序列的訊號傳遞狀態。接收設備可以對來自連續UI序列中的連續UI之間的訊號傳遞狀態轉變的資料進行解碼。接收設備可辨識複數個差信號中在第二UI中具有複數個差信號之中的最大電壓量值的第二差信號。第二差信號可以不同於第一差信號。接收設備可基於對應於第二UI中的第二差信號的導線對的身份和第二差信號的極性來決定第二UI的三線串列匯流排的訊號傳遞狀態。接收設備可以回應於第二差信號中的轉變來產生時鐘信號中的第二邊沿，第一邊沿和第二邊沿包括上升沿和下降沿。第一邊沿在時鐘信號中緊接在第二邊沿之前。

在一些示例中，當第一差信號具有大於第一閾值電壓或小於第二閾值電壓的電壓位準時，接收設備可決定第一差信號在第一UI中具有複數個差信號之中的最大電壓量值。當第一差信號的電壓大於第一閾值電壓時，接收設備可以決定第一差信號具有正極性。當第一差信號的電壓小於第二閾值電壓時，接收設備可以決定第一差信號具有負極性。

在一些示例中，在經由三線串列匯流排傳送C-PHY前序信號的同時，接收設備可對其中辨識出具有複數個差信號之中的最大電壓量值的第一差信號的UI的數量進行計數。接收設備可基於C-PHY前序信號的其中第一差信號具有最大電壓量值的單位間隔的數量來校準用於產生第一差信號的差分接收器中的均衡電路。

圖19是示出用於採用處理電路1902的裝置1900的硬體實施方式的示例的圖。處理電路1902通常具有至少一個處理器1916，其可包括微處理器、微控制器、數位訊號處理器、定序器或狀態機。處理電路1902可以利用由匯流排1920大體上表示的匯流排架構來實現。取決於處理電路1902的具體應用和整體設計約束，匯流排1920可包括任何數量的互連匯流排和橋接器。匯流排1920將包括由處理器1916、模組或電路1904、1906和1908、差分接收器1912和處理器可讀儲存媒體1918表示的一或多個處理器及/或硬體模組的各種電路連結在一起。匯流排1920還可以連結各種其它電路，諸如時序源、周邊設備、穩壓器和功率管理電路，這些電路在本領域中是公知的，因此將不再進一步描述。

處理器1916負責一般處理，包括執行儲存在處理器可讀儲存媒體1918上的軟體。當由處理器1916執行時，該軟體使得處理電路1902執行上文針對任何特定裝置描述的各種功能。處理器可讀儲存媒體1918還可以用於儲存由處理器1916在執行軟體時操縱的資料，包括從經由連接器或導線1910（其可以被配置為C-PHY匯流排）傳送的符號解碼的資料。處理電路1902還包括模組1904、1906和1908中的至少一個。模組1904、1906和1908可以是在處理器1916中運行的軟體模組、常駐/儲存在處理器可讀儲存媒體1918中的軟體模組、耦接到處理器1916的一或多個硬體模組、或其某種組合。模組1904、1906及/或1908可以包括微控制器指令、狀態機配置參數或其某種組合。處理電路1902還包括差分接收器1912，其產生表示不同對連接器或導線1910之間的訊號傳遞狀態的差異的差信號1922。處理電路1902可以包括查找表1914，其可以在儲存媒體1918中實現或者與儲存媒體1918分離。

在一種配置中，裝置1900可被配置為接收根據C-PHY協定傳達的資料。裝置1900可包括模組及/或電路1908，其被配置為決定差信號1922的電壓量值和極性，並偵測具有大於其它差信號的量值的第一差信號。裝置1900可包括模組及/或電路1906，其被配置為基於對應於第一UI中的第一差信號的導線對的身份和第一差信號的極性來決定第一UI的連接器或導線1910的訊號傳遞狀態。裝置1900可以包括模組及/或電路1904，用於校準差分接收器1912中的均衡電路。例如，可以基於C-PHY前序信號的其中第一差信號具有最大電壓量值的UI的數量來校準均衡電路。

在一個示例中，裝置1900具有被配置為產生複數個差信號1922的複數個差分接收器1912。複數個差信號1922中的每一個代表耦接到連接器或導線1910的三線串列匯流排中的一對導線之間的電壓差。裝置1900具有恢復電路，其被配置為辨識第一UI中具有複數個差信號之中的最大電壓量值的第一差信號，並且基於對應於第一UI中的第一差信號的導線對的身份和第一差信號的極性來決定第一UI的三線串列匯流排的訊號傳遞狀態。

在一些示例中，恢復電路被進一步被配置為回應於第一UI期間第一差信號的轉變來產生時鐘信號中的第一邊沿。裝置1900可以具有解碼電路，其被配置為根據時鐘信號提供的時序來擷取連續UI序列的訊號傳遞狀態，並且解碼來自連續UI序列中的連續UI之間的訊號傳遞狀態轉變的資料。恢復電路還可以被配置為辨識複數個差信號中在第二UI中具有複數個差信號之中的最大電壓量值的第二差信號。第二差信號不同於第一差信號。恢復電路還可以被配置為基於與第二UI中的第二差信號相對應的導線對的身份和第二差信號的極性來決定第二UI的三線串列匯流排的訊號傳遞狀態。恢復電路還可以被配置為回應於第二差信號中的轉變來產生時鐘信號中的第二邊沿，第一邊沿和第二邊沿包括上升沿和下降沿。第一邊沿在時鐘信號中緊接在第二邊沿之前。

裝置1900可具有複數個位準偵測器。第一位準偵測器可被配置為當第一差信號具有大於第一閾值電壓或小於第二閾值電壓的電壓位準時，決定第一差信號在第一UI中具有複數個差信號之中的最大電壓量值。第一位準偵測器還可以被配置為當第一差信號的電壓大於第一閾值電壓時，決定第一差信號具有正極性，並且當第一差信號的電壓小於第二閾值電壓時，決定第一差信號具有負極性。

裝置1900可具有校準電路，該校準電路被配置為在經由三線串列匯流排傳送C-PHY前序信號的同時對其中辨識出具有複數個差信號之中的最大電壓量值的第一差信號的UI的數量進行計數，並基於在C-PHY前序信號的傳輸期間計數的UI的數量來校準用於產生第一差信號的差分接收器中的等化器。

處理器可讀儲存媒體1918可以是非暫時性儲存媒體並且可以儲存指令或代碼，當處理器1916執行時，該等指令或代碼使得處理電路1902產生複數個差信號，每個差信號表示三線串列匯流排中的一對導線之間的電壓差，辨識複數個差信號中在第一單位間隔中具有複數個差信號之中的最大電壓量值的第一差信號，並且基於對應於第一單位間隔中的第一差信號的導線對的身份和第一差信號的極性來決定第一單位間隔的三線串列匯流排的訊號傳遞狀態。

在一些示例中，指令或代碼還可以使處理電路1902回應於在第一單位間隔期間第一差信號的轉變來產生時鐘信號中的第一邊沿。指令或代碼還可以使處理電路1902根據時鐘信號提供的時序來擷取連續單位間隔序列的訊號傳遞狀態，並且解碼來自連續單位間隔序列中的連續單位間隔之間的訊號傳遞狀態轉變的資料。指令或代碼還可以使處理電路1902辨識複數個差信號中在第二單位間隔中具有複數個差信號之中的最大電壓量值的第二差信號，並且基於對應於第二單位間隔中的第二差信號的導線對的身份和第二差信號的極性來決定第二單位間隔的三線串列匯流排的訊號傳遞狀態。第二差信號不同於第一差信號。指令或代碼還可以使處理電路1902回應於第二差信號中的轉變來產生時鐘信號中的第二邊沿，第一邊沿和第二邊沿包括上升沿和下降沿。第一邊沿在時鐘信號中緊接在第二邊沿之前。

在一些示例中，指令或代碼還可以使處理電路1902在第一差信號具有大於第一閾值電壓或小於第二閾值電壓的電壓位準時，決定第一差信號在第一單位間隔中具有複數個差信號之中的最大電壓量值。指令或代碼還可以使處理電路1902在第一差信號的電壓大於第一閾值電壓時，決定第一差信號具有正極性，並且在第一差信號的電壓小於第二閾值電壓時，決定第一差信號具有負極性。

在一些示例中，指令或代碼還可使處理電路1902在經由三線串列匯流排傳送C-PHY前序信號的同時對其中辨識出具有複數個差信號之中的最大電壓量值的第一差信號的單位間隔的數量進行計數，以及基於在C-PHY前序信號的傳輸期間計數的其中辨識出具有最大電壓量值的第一差信號的單位間隔的數量來校準用於產生第一差信號的差分接收器中的等化器。

在以下編號的條款中描述一些實施示例： 1. 一種資料通訊的方法，包括：產生複數個差信號，每個差信號表示三線串列匯流排中的一對導線之間的電壓差；辨識複數個差信號中在第一單位間隔中具有複數個差信號之中的最大電壓量值的第一差信號，基於對應於第一單位間隔中的第一差信號的導線對的身份和第一差信號的極性來決定第一單位間隔的三線串列匯流排的訊號傳遞狀態。 2. 如條款1中所述的方法，還包括：回應於第一單位間隔期間的第一差信號中的轉變來產生時鐘信號中的第一邊沿。 3.條款2的方法，還包括：根據由該時鐘信號提供的時序來擷取連續單位間隔序列的訊號傳遞狀態；及解碼來自連續單位間隔序列中的連續單位間隔之間的訊號傳遞狀態轉變的資料。 4. 如條款2或條款3中所述的方法，還包括：辨識複數個差信號中在第二單位間隔中具有複數個差信號之中的最大電壓量值的第二差信號，其中第二差信號不同於第一差信號；及基於對應於第二單位間隔中的第二差信號的導線對的身份和第二差信號的極性來決定第二單位間隔的三線串列匯流排的訊號傳遞狀態。 5. 如條款4中所述的方法，還包括：回應於第二差信號中的轉變來產生時鐘信號中的第二邊沿，第一邊沿和第二邊沿包括上升沿和下降沿。 6. 如條款5中所述的方法，其中第一邊沿在時鐘信號中緊接在第二邊沿之前。 7. 如條款1-6中任一項中所述的方法，還包括：當第一差信號具有大於第一閾值電壓或小於第二閾值電壓的電壓位準時，決定第一差信號在第一單位間隔中具有複數個差信號之中的最大電壓量值。 8. 如條款7中所述的方法，還包括：當第一差信號的電壓大於第一閾值電壓時，決定第一差信號具有正極性；及當第一差信號的電壓小於第二閾值電壓時，決定第一差信號具有負極性。 9. 如條款1-8中任一項中所述的方法，還包括：在經由三線串列匯流排傳送C-PHY前序信號的同時，對其中辨識出具有複數個差信號之中的最大電壓量值的第一差信號的單位間隔的數量進行計數；及基於該C-PHY前序信號的其中該第一差信號具有最大電壓量值的單位間隔的數量來校準用於產生該第一差信號的差分接收器中的均衡電路。 10. 一種用於資料通訊的裝置，包括複數個差分接收器，其被配置為產生複數個差信號，每個差信號表示三線串列匯流排中的一對導線之間的電壓差；及恢復電路，其被配置為：辨識在第一單位間隔中具有複數個差信號之中的最大電壓量值的第一差信號；及基於對應於第一單位間隔中的第一差信號的導線對的身份和第一差信號的極性來決定第一單位間隔的三線串列匯流排的訊號傳遞狀態。 11. 如條款10中所述的裝置，其中恢復電路還被配置為：回應於第一單位間隔期間的第一差信號中的轉變來產生時鐘信號中的第一邊沿。 12. 如條款11中所述的裝置，還包括解碼電路，其被配置為：根據由該時鐘信號提供的時序來擷取連續單位間隔序列的訊號傳遞狀態；及解碼來自連續單位間隔序列中的連續單位間隔之間的訊號傳遞狀態轉變的資料。 13. 如條款11或條款12中所述的裝置，其中恢復電路還被配置為：辨識複數個差信號中在第二單位間隔中具有複數個差信號之中的最大電壓量值的第二差信號，其中第二差信號不同於第一差信號；及基於對應於第二單位間隔中的第二差信號的導線對的身份和第二差信號的極性來決定第二單位間隔的三線串列匯流排的訊號傳遞狀態。 14. 如條款13中所述的裝置，其中恢復電路還被配置為：回應於第二差信號中的轉變來產生時鐘信號中的第二邊沿，第一邊沿和第二邊沿包括上升沿和下降沿。 15. 如條款14中所述的裝置，其中第一邊沿在時鐘信號中緊接在第二邊沿之前。 16. 如條款10-15中任一項所述的裝置，還包括複數個位準偵測器，其中第一位準偵測器被配置為：當第一差信號具有大於第一閾值電壓或小於第二閾值電壓的電壓位準時，決定第一差信號在第一單位間隔中具有複數個差信號之中的最大電壓量值。 17.如條款16中所述的裝置，其中第一位準偵測器還被配置為：當第一差信號的電壓大於第一閾值電壓時，決定第一差信號具有正極性；及當第一差信號的電壓小於第二閾值電壓時，決定第一差信號具有負極性。 18. 如條款10-17中任一項所述的裝置，還包括校準電路，其被配置為：在經由三線串列匯流排傳送C-PHY前序信號的同時，對其中辨識出具有複數個差信號之中的最大電壓量值的第一差信號的單位間隔的數量進行計數；及基於該C-PHY前序信號的其中該第一差信號具有最大電壓量值的單位間隔的數量來校準用於產生該第一差信號的差分接收器中的均衡電路。 19. 一種非暫時性處理器可讀儲存媒體，包括用於進行以下操作的代碼：產生複數個差信號，每個差信號表示三線串列匯流排中的一對導線之間的電壓差；辨識複數個差信號中在第一單位間隔中具有複數個差信號之中的最大電壓量值的第一差信號；及基於對應於第一單位間隔中的第一差信號的導線對的身份和第一差信號的極性來決定第一單位間隔的三線串列匯流排的訊號傳遞狀態。 20. 如條款19中所述的儲存媒體，還包括：回應於第一單位間隔期間的第一差信號中的轉變來產生時鐘信號中的第一邊沿。 21. 如條款20中所述的儲存媒體，還包括：根據由該時鐘信號提供的時序來擷取連續單位間隔序列的訊號傳遞狀態；及解碼來自連續單位間隔序列中的連續單位間隔之間的訊號傳遞狀態轉變的資料。 22. 如條款20或條款21中所述的儲存媒體，還包括：辨識複數個差信號中在第二單位間隔中具有複數個差信號之中的最大電壓量值的第二差信號，其中第二差信號不同於第一差信號；及基於對應於第二單位間隔中的第二差信號的導線對的身份和第二差信號的極性來決定第二單位間隔的三線串列匯流排的訊號傳遞狀態。 23. 如條款22中所述的儲存媒體，還包括：回應於第二差信號中的轉變來產生時鐘信號中的第二邊沿，第一邊沿和第二邊沿包括上升沿和下降沿。 24. 如條款23中所述的儲存媒體，其中第一邊沿在時鐘信號中緊接在第二邊沿之前。 25. 如條款19-24中任一項所述的儲存媒體，還包括：當第一差信號具有大於第一閾值電壓或小於第二閾值電壓的電壓位準時，決定第一差信號在第一單位間隔中具有複數個差信號之中的最大電壓量值。 26. 如條款25中所述的儲存媒體，還包括：當第一差信號的電壓大於第一閾值電壓時，決定第一差信號具有正極性；及當第一差信號的電壓小於第二閾值電壓時，決定第一差信號具有負極性。 27. 如條款19-26中任一項所述的儲存媒體，還包括：在經由三線串列匯流排傳送C-PHY前序信號的同時，對其中辨識出具有複數個差信號之中的最大電壓量值的第一差信號的單位間隔的數量進行計數；及基於該C-PHY前序信號的其中該第一差信號具有最大電壓量值的單位間隔的數量來校準用於產生該第一差信號的差分接收器中的均衡電路。 28. 一種用於解碼在3線3相介面上傳送的資料的裝置，包括用於產生複數個差信號的構件，每個差信號表示三線串列匯流排中的一對導線之間的電壓差；用於辨識複數個差信號中在第一單位間隔中具有複數個差信號之中的最大電壓量值的第一差信號的構件；用於基於對應於第一單位間隔中的第一差信號的導線對的身份和第一差信號的極性來決定第一單位間隔的三線串列匯流排的訊號傳遞狀態的構件。 29. 如條款28中所述的裝置，還包括：用於回應於第一單位間隔期間的第一差信號中的轉變來產生時鐘信號中的第一邊沿的構件。 30. 如條款29中所述的裝置，還包括：用於根據由該時鐘信號提供的時序來擷取連續單位間隔序列的訊號傳遞狀態的構件；及用於解碼來自連續單位間隔序列中的連續單位間隔之間的訊號傳遞狀態轉變的資料的構件。

應當理解，所揭示的程序中的步驟的特定順序或層次是示例性方法的說明。基於設計偏好，應當理解，可以重新安排程序中的步驟的特定順序或層次。此外，一些步驟可以被組合或省略。所附方法請求項以示例順序呈現了各個步驟的元素，並不意味著限於所呈現的特定順序或層次。

提供先前描述以使得所屬領域的技藝人士能夠實踐本文描述的各個態樣。對這些態樣的各種修改對於本領域技藝人士而言將是顯而易見的，並且本文所定義的一般原理可以應用於其它態樣。因此，請求項不旨在被限制於本文所示的態樣，而是要被賦予與語言請求項一致的全部範圍，其中除非特別聲明，否則以單數形式對元素的引用不旨在表示「一個且僅一個」，而是表示「一或多個」。除非另有具體說明，術語「一些」是指一或多個。本領域一般技藝人士已知或以後將知道的貫穿本案內容內容描述的各個態樣的要素的所有結構和功能等同變換經由引用的方式明確併入本文，並且旨在被請求項所涵蓋。此外，本文所揭示的內容都不是旨在奉獻給公眾的，無論這種揭露是否在請求項中明確地陳述。請求項中的元素不應被解釋為手段功能，除非使用短語「模組，用於……」明確地敘述該元素。

100:裝置 102:處理電路 104:ASIC 106:周邊設備 108:收發機 110:數據機 112:處理器 114:板上記憶體 116:匯流排介面電路 118a:匯流排 118b:匯流排 120:匯流排 122:處理器可讀儲存裝置 124:天線 126:顯示器 128:開關或按鈕 130:開關或按鈕 132:外部小鍵盤 200:裝置 202:第一IC裝置 204:無線收發機 206:處理器 208: 儲存媒體 210:實體層驅動器 212:內部匯流排 214:天線 220:通訊鏈路 222:通道 224:通道 226:通道 230:第二IC裝置 232:顯示控制器 234:相機控制器 236:處理器 238:儲存媒體 240:實體層驅動器 242:內部匯流排 300:圖 302:映射器 304:並聯-串聯轉換器 306:3線3相編碼器 308:線驅動器 310:16位元資料 312:符號 314:符號序列 316a:信號 316b:信號 316c:信號 318a:信號線 318b:信號線 318c:信號線 400:時序圖 402:曲線 404:曲線 406:曲線 408:極性 410:相變 412:兩位元值 414:時刻 450:循環狀態圖 452:順時針方向 452':順時針方向 454:逆時針方向 454':逆時針方向 500:3線3相解碼器 502a:差分接收器 502b:差分接收器 502c:差分接收器 504:導線狀態解碼器 506:串聯-並聯轉換器 508:解映射器 510:先進先出（FIFO）暫存器 514:符號序列 516:符號 518:16位元資料 520:輸出資料 522a:差信號 522b:差信號 522c:差信號 524:CDR電路 526:時鐘 600:狀態圖 602:訊號傳遞狀態 604:訊號傳遞狀態 606:訊號傳遞狀態 612:訊號傳遞狀態 614:訊號傳遞狀態 616:訊號傳遞狀態 618:外圓 620:翻轉位元 622:旋轉位元 624:極性位元 626:FRP符號 628:狀態元素 700:時序圖 702:第一符號 704:第二符號 706:第三符號 708:第四符號 712:延遲 714:延遲 716:延遲 718:閾值電壓 720:閾值電壓 722:時間 724:時間 726:時間 800:C-PHY介面 802a:差分接收器 802b:差分接收器 802c:差分接收器 804:轉變偵測電路 806:時鐘產生電路 808:接收時鐘信號 810a:差信號 810b:差信號 810c:差信號 820:時序圖 822:標記 824:標記 826:標記 830:可變擷取視窗 830a:可變擷取視窗 830b:可變擷取視窗 830c:可變擷取視窗 830d:可變擷取視窗 830e:可變擷取視窗 830e:可變擷取視窗 830f:可變擷取視窗 830g:可變擷取視窗 900:時序圖 902:時序圖 904:時序圖 906:時序圖 920:時序圖 922:時序圖 924:+100mV位準 926:-200mV位準 928:+100mV位準 930:-200mV位準 932:時序圖 934:+200mV位準 936:-100mV位準 938:時序圖 940:+200mV位準 942:-100mV位準 1000:多級眼圖 1002:UI 1004:信號轉變區域 1006:視窗 1008:符號間隔邊界 1010:觸發 1012:端點 1014:下一符號間隔邊界 1016:信號轉變區域 1018:端點 1020:標稱電壓位準 1022:標稱電壓位準 1024:標稱電壓位準 1026:標稱電壓位準 1028:標稱電壓位準 1100:CDR 1102:AB差信號 1104:BC差信號 1106:差信號 1108a:邏輯閘 1108b:邏輯閘 1108c:邏輯閘 1110a:邏輯閘 1110b:邏輯閘 1110c:邏輯閘 1112:OR閘 1114:第一時鐘信號 1116:觸發器邏輯 1118:產生器 1119:反相器 1120:經延遲的RCLK信號 1122:RCLK信號 1124:反相器 1126:反相器 1200:時序圖 1202:邊沿脈衝 1204:脈衝 1206:下一觸發脈衝 1208:時間 1300:接收器電路 1302a:A導線 1302b:B導線 1302c:C導線 1304a:差信號 1304b:差信號 1304c:差信號 1306a:LD信號 1306b:LD信號 1306c:LD信號 1308:導線狀態信號 1310:時鐘信號 1312a:差分接收器 1312b:差分接收器 1312c:差分接收器 1314a:位準偵測器電路 1314b:位準偵測器電路 1314c:位準偵測器電路 1316:CDR判定邏輯 1318:終端電路 1320a:正閾值電壓位準 1320b:正閾值電壓位準 1320c:正閾值電壓位準 1322a:負閾值電壓位準 1322b:負閾值電壓位準 1322c:負閾值電壓位準 1400:第一時序圖 1402:強差電壓 1404:強差電壓 1406:強差電壓 1408:強差電壓 1410:強差電壓 1412a:第一位元 1412b:第一位元 1412c:第一位元 1414a:第二位元 1414b:第二位元 1414c:第二位元 1420:第二時序圖 1440:第三時序圖 1500:接收器電路 1502a:A導線 1502b:B導線 1502c:C導線 1504a:差信號 1504b:差信號 1504c:差信號 1506a:LD信號 1506b:LD信號 1506c:LD信號 1508:導線狀態信號 1510:時鐘信號 1512a:差分接收器 1512b:差分接收器 1512c:差分接收器 1514a:位準偵測器電路 1514b:位準偵測器電路 1514c:位準偵測器電路 1516:CDR判定邏輯 1518a:VGA增益 1518b:VGA增益 1518c:VGA增益 1520:校準電路 1522:非同步計數器 1524:校準邏輯 1526:信號 1528a:閾值 1528b:閾值 1528c:閾值 1530a:閾值 1530b:閾值 1530c:閾值 1600:校準序列 1602:差信號 1604:位準檢測偵測信號 1606:增益控制位元 1608:校準完成信號 1610:電壓位準 1612a:第一校準步驟 1612b:後續校準步驟 1612c:後續校準步驟 1612d:後續校準步驟 1612e:後續校準步驟 1612f:後續校準步驟 1614:轉變 1616:閾值位準 1618:閾值位準 1620:電壓位準 1622:轉變 1700:裝置 1702:處理電路 1704:處理器 1706:處理器可讀儲存媒體 1708:匯流排介面 1710:匯流排 1712:收發機 1714:運行時圖像 1716:軟體模組 1718:使用者介面 1720:分時程式 1722:內部設備及/或邏輯電路 1800:流程圖 1802:方塊 1804:方塊 1806:方塊 1900:裝置 1902:處理電路 1904:模組或電路 1906:模組或電路 1908:模組或電路 1910:連接器或導線 1912:差分接收器 1914:查找表 1916:處理器 1918:處理器可讀儲存媒體 1920:匯流排 1922:差信號 A:信號線318a B:信號線318b C:信號線318c S1:三相狀態 S2:三相狀態 S3:三相狀態

圖1圖示採用IC裝置之間的資料連結的裝置，該資料連結根據可包括C-PHY協定的複數個可用標準或協定之一來選擇性地操作。

圖2圖示在IC裝置之間採用資料連結的裝置的系統架構，該資料連結根據多個可用標準之一選擇性地操作。

圖3圖示C-PHY 3相發射器。

圖4圖示C-PHY 3相編碼介面中的訊號傳遞。

圖5圖示C-PHY 3相接收器。

圖6是圖示C-PHY 3相編碼介面中的潛在狀態轉變的狀態圖。

圖7是信號上升時間對C-PHY解碼器中的轉變偵測的影響的示例。

圖8圖示C-PHY解碼器中的轉變偵測。

圖9圖示在C-PHY介面上傳送的連續符號對之間發生的信號轉變的一個示例。

圖10圖示C-PHY介面的眼圖中的轉變區域和眼區域。

圖11圖示根據本文揭露的某些態樣的時鐘產生電路的示例。

圖12圖示與圖11的時鐘產生電路相關的時序的時序圖。

圖13產生了包括根據本案內容的某些態樣提供的時鐘和資料恢復電路的接收器電路。

圖14圖示圖13所示的接收器電路的操作的某些態樣。

圖15圖示根據本案內容的某些態樣的包括時鐘和資料恢復電路的接收器電路，該時鐘和資料恢復電路包括校準電路。

圖16圖示根據本案內容的某些態樣的差分接收器中的均衡電路的校準序列。

圖17是示出採用可以根據本文所揭示的某些態樣進行適配的處理電路的裝置的示例的方塊圖。

圖18是根據本文揭露的某些態樣的第一校準方法的流程圖。

圖19是示出使用採用根據本文所揭示的某些態樣進行適配的處理電路的處理的裝置的硬體實施方式的第一示例的圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

1300:接收器電路

1302a:A導線

1302b:B導線

1302c:C導線

1304a:差信號

1304b:差信號

1304c:差信號

1306a:LD信號

1306b:LD信號

1306c:LD信號

1308:導線狀態信號

1310:時鐘信號

1312a:差分接收器

1312b:差分接收器

1312c:差分接收器

1314a:位準偵測器電路

1314b:位準偵測器電路

1314c:位準偵測器電路

1316:CDR判定邏輯

1318:終端電路

1320a:正閾值電壓位準

1320b:正閾值電壓位準

1320c:正閾值電壓位準

1322a:負閾值電壓位準

1322b:負閾值電壓位準

1322c:負閾值電壓位準

Claims (30)

1. 一種資料通訊的方法，包括以下步驟： 產生複數個差信號，每個差信號表示一三線串列匯流排中的一對導線之間的電壓差； 辨識該該些差信號中在一第一單位間隔中具有該些差信號之中的最大電壓量值的一第一差信號；及 基於對應於該第一單位間隔中的該第一差信號的導線對的身份和該第一差信號的極性來決定該第一單位間隔的該三線串列匯流排的訊號傳遞狀態。
2. 根據請求項1之方法，還包括以下步驟： 回應於該第一單位間隔期間的該第一差信號中的一轉變來產生一時鐘信號中的一第一邊沿。
3. 根據請求項2之方法，還包括以下步驟： 根據由該時鐘信號提供的時序來擷取一連續單位間隔序列的訊號傳遞狀態；及 解碼來自該連續單位間隔序列中的連續單位間隔之間的訊號傳遞狀態轉變的資料。
4. 根據請求項2之方法，還包括以下步驟： 辨識該些差信號中在一第二單位間隔中具有該些差信號之中的最大電壓量值的一第二差信號，其中該第二差信號不同於該第一差信號；及 基於對應於該第二單位間隔中的該第二差信號的導線對的身份和該第二差信號的極性來決定該第二單位間隔的該三線串列匯流排的訊號傳遞狀態。
5. 根據請求項4之方法，還包括以下步驟： 回應於該第二差信號中的一轉變來產生該時鐘信號中的一第二邊沿，該第一邊沿和該第二邊沿包括一上升沿和一下降沿。
6. 根據請求項5之方法，其中該第一邊沿在該時鐘信號中緊接在該第二邊沿之前。
7. 根據請求項1之方法，還包括以下步驟： 當該第一差信號具有大於一第一閾值電壓或小於一第二閾值電壓的一電壓位準時，決定該第一差信號在該第一單位間隔中具有該些差信號之中的該最大電壓量值。
8. 根據請求項7之方法，還包括以下步驟： 當該第一差信號的電壓大於該第一閾值電壓時，決定該第一差信號具有一正極性；及 當該第一差信號的電壓小於該第二閾值電壓時，決定該第一差信號具有一負極性。
9. 根據請求項1之方法，還包括以下步驟： 在經由該三線串列匯流排傳送一C-PHY前序信號時，對其中辨識出具有該些差信號之中的該最大電壓量值的該第一差信號的單位間隔的一數量進行計數；及 基於該C-PHY前序信號的其中該第一差信號具有該最大電壓量值的單位間隔的該數量來校準用於產生該第一差信號的一差分接收器中的一均衡電路。
10. 一種用於資料通訊的裝置，包括： 複數個差分接收器，其被配置為：產生複數個差信號，每個差信號表示一三線串列匯流排中的一對導線之間的電壓差；及 一恢復電路，其被配置為： 辨識在一第一單位間隔中具有該些差信號之中的最大電壓量值的一第一差信號；及 基於對應於該第一單位間隔中的該第一差信號的導線對的身份和該第一差信號的極性來決定該第一單位間隔的該三線串列匯流排的訊號傳遞狀態。
11. 根據請求項10之裝置，其中該恢復電路還被配置為： 回應於該第一單位間隔期間的該第一差信號中的一轉變來產生一時鐘信號中的一第一邊沿。
12. 根據請求項11之裝置，還包括一解碼電路，其被配置為： 根據由該時鐘信號提供的時序來擷取一連續單位間隔序列的訊號傳遞狀態；及 解碼來自該連續單位間隔序列中的連續單位間隔之間的訊號傳遞狀態轉變的資料。
13. 根據請求項11之裝置，其中該恢復電路還被配置為： 辨識該些差信號中在一第二單位間隔中具有該些差信號之中的最大電壓量值的一第二差信號，其中該第二差信號不同於該第一差信號；及 基於對應於該第二單位間隔中的該第二差信號的導線對的身份和該第二差信號的極性來決定該第二單位間隔的該三線串列匯流排的訊號傳遞狀態。
14. 根據請求項13之裝置，其中該恢復電路還被配置為： 回應於該第二差信號中的一轉變來產生該時鐘信號中的一第二邊沿，該第一邊沿和該第二邊沿包括一上升沿和一下降沿。
15. 根據請求項14之裝置，其中該第一邊沿在該時鐘信號中緊接在該第二邊沿之前。
16. 根據請求項10之裝置，還包括： 複數個位準偵測器，其中一第一位準偵測器被配置為：當該第一差信號具有大於一第一閾值電壓或小於一第二閾值電壓的一電壓位準時，決定該第一差信號在該第一單位間隔中具有該些差信號之中的該最大電壓量值。
17. 根據請求項16中之裝置，其中該第一位準偵測器還被配置為： 當該第一差信號的電壓大於該第一閾值電壓時，決定該第一差信號具有一正極性；及 當該第一差信號的電壓小於該第二閾值電壓時，決定該第一差信號具有一負極性。
18. 根據請求項10之裝置，還包括一校準電路，其被配置為： 在經由該三線串列匯流排傳送一C-PHY前序信號時，對其中辨識出具有該些差信號之中的該最大電壓量值的該第一差信號的單位間隔的一數量進行計數；及 基於該C-PHY前序信號的其中該第一差信號具有該最大電壓量值的單位間隔的該數量來校準用於產生該第一差信號的一差分接收器中的一均衡電路。
19. 一種非暫時性處理器可讀儲存媒體，包括用於進行以下操作的代碼： 產生複數個差信號，每個差信號表示一三線串列匯流排中的一對導線之間的電壓差； 辨識該些差信號中在一第一單位間隔中具有該些差信號之中的最大電壓量值的一第一差信號；及 基於對應於該第一單位間隔中的該第一差信號的導線對的身份和該第一差信號的極性來決定該第一單位間隔的該三線串列匯流排的訊號傳遞狀態。
20. 根據請求項19之儲存媒體，還包括用於進行以下操作的代碼： 回應於該第一單位間隔期間的該第一差信號中的一轉變來產生一時鐘信號中的一第一邊沿。
21. 根據請求項20之儲存媒體，還包括用於進行以下操作的代碼： 根據由該時鐘信號提供的時序來擷取一連續單位間隔序列的訊號傳遞狀態；及 解碼來自該連續單位間隔序列中的連續單位間隔之間的訊號傳遞狀態轉變的資料。
22. 根據請求項20之儲存媒體，還包括用於進行以下操作的代碼： 辨識該些差信號中在一第二單位間隔中具有該些差信號之中的最大電壓量值的一第二差信號，其中該第二差信號不同於該第一差信號；及 基於對應於該第二單位間隔中的該第二差信號的導線對的身份和該第二差信號的極性來決定該第二單位間隔的該三線串列匯流排的訊號傳遞狀態。
23. 根據請求項22之儲存媒體，還包括用於進行以下操作的代碼： 回應於該第二差信號中的一轉變來產生該時鐘信號中的一第二邊沿，該第一邊沿和該第二邊沿包括一上升沿和一下降沿。
24. 根據請求項23之儲存媒體，其中該第一邊沿在該時鐘信號中緊接在該第二邊沿之前。
25. 根據請求項19之儲存媒體，還包括用於進行以下操作的代碼： 當該第一差信號具有大於一第一閾值電壓或小於一第二閾值電壓的一電壓位準時，決定該第一差信號在該第一單位間隔中具有該些差信號之中的該最大電壓量值。
26. 根據請求項25之儲存媒體，還包括用於進行以下操作的代碼： 當該第一差信號的電壓大於該第一閾值電壓時，決定該第一差信號具有一正極性；及 當該第一差信號的電壓小於該第二閾值電壓時，決定該第一差信號具有一負極性。
27. 根據請求項19之儲存媒體，還包括用於進行以下操作的代碼： 在經由該三線串列匯流排傳送一C-PHY前序信號時，對其中辨識出具有該些差信號之中的最大電壓量值的該第一差信號的單位間隔的一數量進行計數；及 基於該C-PHY前序信號的其中該第一差信號具有該最大電壓量值的單位間隔的該數量來校準用於產生該第一差信號的一差分接收器中的一均衡電路。
28. 一種用於解碼在一3線3相介面上傳送的資料的裝置，包括： 用於產生複數個差信號的構件，每個差信號表示一三線串列匯流排中的一對導線之間的電壓差； 用於辨識該些差信號中在一第一單位間隔中具有該些差信號之中的最大電壓量值的一第一差信號的構件；及 用於基於對應於該第一單位間隔中的該第一差信號的導線對的身份和該第一差信號的極性來決定該第一單位間隔的該三線串列匯流排的訊號傳遞狀態的構件。
29. 根據請求項28之裝置，還包括： 用於回應於該第一單位間隔期間的該第一差信號中的一轉變來產生一時鐘信號中的一第一邊沿的構件。
30. 根據請求項29之裝置，還包括： 用於根據由該時鐘信號提供的時序來擷取一連續單位間隔序列的訊號傳遞狀態的構件；及 用於解碼來自該連續單位間隔序列中的連續單位間隔之間的訊號傳遞狀態轉變的資料的構件。

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