TWI691168B

TWI691168B - C-phy接收器均衡

Info

Publication number: TWI691168B
Application number: TW108132349A
Authority: TW
Inventors: 李澈圭; 在民申; 喬治艾倫威利
Original assignee: 美商高通公司
Priority date: 2018-09-27
Filing date: 2019-09-09
Publication date: 2020-04-11
Also published as: WO2020068293A1; TW202019092A; US10454725B1

Abstract

揭示用於通過多線多相介面進行資料通訊的方法、裝置和系統。方法包括：對從該介面的兩條線接收的三相訊號進行均衡以提供均衡的訊號，通過分別比較在該等均衡的訊號與第一和第二參考電壓位準之間的電壓差來提供第一和第二差分訊號，使用由第一差分訊號中的不同邊沿觸發的觸發器來擷取第二差分訊號的延遲和未延遲版本，並且調整均衡電路直到第一觸發器的輸出指示已經達到了使得能夠從三相訊號中準確地解碼資訊的低頻衰減與高頻放大之比為止。從兩條線中的第一條線接收的三相訊號與從這兩條線中的第二條線接收的三相訊號相比處於不同的相位。

Description

C-PHY接收器均衡

本專利申請案主張享受2018年9月27日提出申請的、標題為「C-PHY RECEIVER EQUALIZATION」的申請案第16/144,582號的優先權，該申請案已經轉讓給本案的受讓人，並據此以引用方式將其明確地併入本文。

概括地說，本案內容係關於高速資料通訊介面，具體地說，本案內容係關於耦合到多線多相資料通訊鏈路的接收器中的均衡。

諸如蜂巢式電話之類的行動設備的製造商可以從包括不同製造商的各種來源獲得行動設備的部件。例如，可以從第一製造商獲得蜂巢式電話中的應用處理器，而可以從第二製造商獲得成像設備或攝影機，並且可以從第三製造商獲得顯示器。可以使用基於標準的實體介面或專有實體介面來互連應用處理器、成像設備、顯示控制器或者其他類型的設備。在一個實例中，可以使用由移動工業處理器介面（MIPI）聯盟定義的攝影機序列介面（CSI）來連接成像設備。在另一個實例中，顯示器可以包括符合由行動工業處理器介面（MIPI）聯盟指定的顯示序列介面（DSI）標準的介面。

由MIPI聯盟定義的多相三線（C-PHY）介面使用三個導體在設備之間傳輸資訊。在C-PHY介面上傳輸符號期間，三條線中的每條線可以處於三種訊號傳遞狀態之一。時鐘資訊被編碼在C-PHY介面上發送的符號序列中，並且接收器根據連續符號之間的轉變產生時鐘訊號。C-PHY介面的最大速度以及時鐘和資料恢復（CDR）電路恢復時鐘資訊的能力，可能受到與通訊鏈路的不同線路上傳輸的訊號的轉變相對應的電壓位準和最大時間變化的限制。隨著多線介面的訊號傳遞頻率增加，存在對改進的時鐘產生電路的持續需要。

本文揭示的實施例提供了能夠改進多線及/或多相通訊鏈路上的通訊的系統、方法和裝置。可以在諸如具有多個積體電路（IC）裝置的行動終端之類的裝置中部署通訊鏈路。

在本案內容的各個態樣，一種在接收器處執行的均衡方法包括：對從三線介面的兩條線接收的三相訊號進行均衡，以提供均衡的訊號；提供通過比較該等均衡的訊號與第一參考電壓位準之間的電壓差來獲得的第一差分訊號；提供通過比較該等均衡的訊號與第二參考電壓位準之間的電壓差來獲得的第二差分訊號；使用該第一差分訊號中的第一類型邊沿，在第一雙穩態裝置處擷取該第二差分訊號的延遲版本；使用該第一差分訊號中的第二類型邊沿，在第二雙穩態裝置處擷取該第二差分訊號；及調整該接收器的均衡電路，直到該第一雙穩態裝置和該第二雙穩態裝置的輸出指示已經達到了使得能夠從該三相訊號中準確地解碼資訊的低頻衰減與高頻放大之比為止。從該兩條線中的第一條線接收的三相訊號與從該兩條線中的第二條線接收的三相訊號處於不同的相位。在一個態樣，在該三相訊號中接收訓練模式的同時，調整該均衡電路。

在某些態樣，該方法包括：反覆運算地調整用於產生該第二差分訊號的延遲版本的延遲時段。可以在調整用於控制該均衡電路的操作的參數之前、期間或者之後，調整該延遲時段。可以調整該延遲時段，直到該第一雙穩態裝置和該第二雙穩態裝置的輸出指示已經達到了使得能夠從該三相訊號中準確地解碼資訊的低頻衰減與高頻放大之比為止。控制該均衡電路的操作的參數可以包括電阻值或電容值。

在一些態樣，該第一參考電壓位準對應於在針對該第一差分訊號和該第二差分訊號指定的最大電壓位準和最小電壓位準之間的中點處的中間電壓位準，並且其中該第二參考電壓位準與該中間電壓位準具有偏移。該第一雙穩態裝置可以是回應該第一差分訊號中的負到正轉換的觸發器，並且該第二雙穩態裝置可以是回應該第一差分訊號中的正到負轉換的觸發器。在一個實例中，調整該均衡電路，直到該第一雙穩態裝置和該第二雙穩態裝置的輸出具有相反的二進位值為止。

在本案內容的各個態樣，一種匯流排介面設備具有：均衡接收器，其被配置為提供來自三線介面的兩條線接收的三相訊號的經均衡的訊號；第一比較器，其被配置為提供通過比較該等均衡的訊號與第一參考電壓位準之間的電壓差來獲得的第一差分訊號；第二比較器，其被配置為提供通過比較該等均衡的訊號與第二參考電壓位準之間的電壓差來獲得的第二差分訊號；第一雙穩態裝置，其被配置為回應於該第一差分訊號中的第一類型邊沿，擷取該第二差分訊號的延遲版本作為輸出；第二雙穩態裝置，其被配置為回應於該第一差分訊號中的第二類型邊沿，擷取該第二差分訊號作為輸出；及控制區塊，其被配置為調整該均衡接收器的均衡參數，直到該第一雙穩態裝置和該第二雙穩態裝置的輸出指示已經達到了使得能夠從該三相訊號中準確地解碼資訊的低頻衰減與高頻放大之比為止。從該兩條線中的第一條線接收的三相訊號與從該兩條線中的第二條線接收的三相訊號處於不同的相位。

在本案內容的各個態樣，一種接收裝置包括：用於對從三線介面的兩條線接收的三相訊號進行均衡以提供均衡的訊號的單元；用於提供通過比較該等均衡的訊號與第一參考電壓位準之間的電壓差來獲得的第一差分訊號的單元；用於提供通過比較該等均衡的訊號與第二參考電壓位準之間的電壓差來獲得的第二差分訊號的單元；用於擷取差分訊號的單元，其包括被配置為使用該第一差分訊號中的第一類型邊沿來擷取該第二差分訊號的延遲版本的第一雙穩態裝置、以及被配置為使用該第一差分訊號中的第二類型邊沿來擷取該第二差分訊號的第二雙穩態裝置；及用於調整該接收裝置的均衡電路的單元，其被配置為調整一或多個均衡參數，直到該第一雙穩態裝置和該第二雙穩態裝置的輸出指示已經達到了使得能夠從該三相訊號中準確地解碼資訊的低頻衰減與高頻放大之比為止。從該兩條線中的第一條線接收的三相訊號與從該兩條線中的第二條線接收的三相訊號處於不同的相位。

在本案內容的各個態樣，揭示一種處理器可讀儲存媒體。該儲存媒體可以是非暫時性儲存媒體並可以儲存代碼，當該代碼被一或多個處理器執行時，使得該一或多個處理器進行以下操作：對從三線介面的兩條線接收的三相訊號進行均衡以提供均衡的訊號；提供通過比較該等均衡的訊號與第一參考電壓位準之間的電壓差來獲得的第一差分訊號；提供通過比較該等均衡的訊號與第二參考電壓位準之間的電壓差來獲得的第二差分訊號；使用該第一差分訊號中的第一類型邊沿，在第一雙穩態裝置處擷取該第二差分訊號的延遲版本；使用該第一差分訊號中的第二類型邊沿，在第二雙穩態裝置處擷取該第二差分訊號；及調整該接收器的均衡電路，直到該第一雙穩態裝置和該第二雙穩態裝置的輸出指示已經達到了使得能夠從該三相訊號中準確地解碼資訊的低頻衰減與高頻放大之比為止。從該兩條線中的第一條線接收的三相訊號與從該兩條線中的第二條線接收的三相訊號處於不同的相位。

下面結合附圖描述的具體實施方式，僅僅意欲對各種配置進行描述，而不是意欲表示其中可以實現本文所描述的概念的僅有配置。為了對各種概念有一個透徹理解，具體實施方式包括特定的細節。但是，對於本發明所屬領域中具有通常知識者來說顯而易見的是，可以在沒有這些特定細節的情況下實現這些概念。在一些實例中，為了避免對這些概念造成模糊，公知的結構和部件以方塊圖形式示出。

如本案中所使用的，術語「部件」、「模組」、「系統」等等意欲包括與電腦相關的實體，例如但不限於：硬體、韌體、硬體和軟體的結合、軟體或執行中的軟體。例如，部件可以是，但不限於是：在處理器上執行的程序、處理器、物件、可執行檔、執行的執行緒、程式及/或電腦。舉例而言，在計算設備上執行的應用和該計算設備都可以是部件。一或多個部件可以存在於程序及/或執行執行緒中，部件可以位於一個電腦中及/或分佈在兩個或更多電腦之間。此外，這些部件能夠從其上儲存有各種資料結構的各種電腦可讀取媒體中執行。這些部件可以通過諸如根據具有一或多個資料封包的訊號（例如，來自一個部件的資料，該部件與本端系統、分散式系統中的另一個部件進行互動及/或以訊號的方式通過諸如網際網路之類的網路與其他系統進行互動），以本端及/或遠端程序的方式進行通訊。

此外，術語「或」意欲意為包括性的「或」而不是排外的「或」。亦即，除非另外說明或者從上下文中明確得知，否則，短語「X使用A或B」意欲意為任何正常的包括性排列。亦即，通過以下實例中的任何項都滿足短語「X使用A或B」：X使用A；X使用B；或者X使用A和B兩者。此外，如本案和所附申請專利範圍中使用的冠詞「一（a）」和「一（an）」通常應當解釋為意味「一或多個」，除非另外說明或者從上下文中明確得知其針對於單數形式。概述

本發明的某些態樣可以適用於MIPI聯盟所指定的C-PHY介面，可以部署C-PHY介面以連接作為行動裝置的子部件的電子裝置，該行動裝置諸如：電話、行動計算裝置、電器、汽車電子設備、航空電子系統等等。行動裝置的實例係包括：蜂巢式電話、智慧型電話、對話啟動協定（SIP）電話、膝上型電腦、筆記型電腦、小筆電、智慧型電腦、個人數位助理（PDA）、衛星無線電單元、全球定位系統（GPS）設備、多媒體設備、視訊設備、數位音訊播放機（例如，MP3播放機）、攝影機、遊戲控制台、可穿戴計算設備（例如，智慧手錶、健康或健身追蹤器等等）、電器、感測器、自動售貨機或者任何其他類似功能的設備。

C-PHY介面是可以在頻寬受限的通道上提供高輸送量的高速序列介面。可以部署C-PHY介面以將應用處理器連接到包括顯示器和攝影機的周邊設備。C-PHY介面將資料編碼成通過一組三條線在三相訊號中傳輸的符號，該組三條線可以被稱為三線或三線路。以不同的相位在三線的每條線上發送三相訊號。每個三條線的三線組都在通訊鏈路上提供通道。可以將符號間隔定義為單個符號控制三線的訊號傳遞狀態的時間間隔。在每個符號間隔中，一條線是「未驅動的」，而對三條線中的其餘兩條線進行差分驅動，使得這兩條被差分驅動的線中的一條線呈現第一電壓位準，而另一條被差分驅動的線呈現不同於第一電壓位準的第二電壓位準。未驅動的線可以浮動、被驅動及/或被終止，使得其呈現位於第一和第二電壓位準之間的中間位準電壓處或者在附近的第三電壓位準。在一個實例中，驅動電壓位準可以是+ V和-V，未驅動電壓是0 V。在另一個實例中，驅動電壓位準可以是+ V和0 V，未驅動電壓是+V/2。在每個連續發送的符號對中發送不同的符號，並且可以在不同的符號間隔中差分地驅動不同的導線對。

C-PHY三相編碼器可以將資料編碼在具有三個或更多有效訊號傳遞狀態的訊號中，這些有效訊號傳遞狀態具有在每個符號邊界處的至少一個轉變。C-PHY接收器可以使用保證在每個符號邊界處發生的轉變來恢復時鐘。在傳統系統中，接收器決定符號邊界處的第一訊號線上的轉變，並遮罩在與相同符號邊界相關聯的其他訊號線上任何轉變的發生。由於在三條線（亦即，三線組）上承載的訊號之間的上升和下降時間的微小差異以及由於所接收的訊號對的組合之間的訊號傳播時間的微小差異，可能發生多個接收器轉變。

訊號在傳輸期間中的高頻分量的衰減，可能加劇傳播時間的差異。可以使用等化器來限制傳統差分介面中的高頻衰減的影響。在C-PHY介面中，接收器可以偵測表示三線中的線對之間的差異的多個訊號傳遞狀態。本文所揭示的某些態樣提供了可以在C-PHY介面中使用的等化器。在一個實例中，均衡接收器被配置為根據從三線介面中的兩條線接收的三相訊號來提供均衡訊號，第一比較器被配置為提供通過比較均衡訊號與第一參考電壓位準之間的電壓差來獲得的第一差分訊號，第二比較器被配置為提供通過比較均衡訊號與第二參考電壓位準之間的電壓差來獲得的第二差分訊號，第一雙穩態裝置被配置為擷取第二差分訊號的延遲版本作為回應於第一差分訊號中的第一類型邊沿的輸出，第二雙穩態裝置被配置為擷取第二差分訊號作為回應於第一差分訊號中的第二類型邊沿的輸出，以及控制區塊被配置為調整均衡接收器的均衡參數，直到第一雙穩態裝置和第二雙穩態裝置的輸出指示已經達到了使得能夠從三相訊號中準確地解碼資訊的低頻衰減與高頻放大之比為止。從兩條線中的第一條線接收的三相訊號與從這兩條線中的第二條線接收的三相訊號處於不同的相位。

圖1圖示了可以採用C-PHY三相通訊鏈路的裝置100的實例。裝置100可以包括具有多個電路或設備104、106及/或108的SoC處理電路102，其中這些設備可以在一或多個ASIC中實現或者在SoC中實現。在一個實例中，裝置100可以是通訊設備，處理電路102可以包括在ASIC 104中提供的處理設備、一或多個周邊設備106、以及使該裝置能夠通過天線124與無線電存取網路、核心存取網路、網際網路及/或另一個通訊網路進行通訊的收發機108。

ASIC 104可以具有一或多個處理器112、一或多個數據機110、板載記憶體114、匯流排介面電路116及/或其他邏輯電路或功能。處理電路102可以由作業系統進行控制，該作業系統可以提供應用程式設計介面（API）層，該API層使得一或多個處理器112能夠執行常駐在板載記憶體114或者處理電路102上提供的其他處理器可讀存貯設備122中的軟體模組。這些軟體模組可以包括儲存在板載記憶體114或處理器可讀存貯設備122中的指令和資料。ASIC 104可以存取其板載記憶體114、處理器可讀存貯設備122及/或處理電路102外的存貯設備。板載記憶體114、處理器可讀存貯設備122可以包括唯讀記憶體（ROM）或隨機存取記憶體（RAM）、電子可抹除可程式設計ROM（EEPROM）、快閃記憶卡、或者可以在處理系統和計算平臺中使用的任何記憶體設備。處理電路102可以包括、實現或存取本端資料庫、或者能夠維護用於配置和操作裝置100及/或處理電路102的指令引數和其他資訊的其他參數存貯設備。可以使用暫存器、資料庫模組、快閃記憶體、磁性媒體、EEPROM、軟碟或硬碟等等，實現本端資料庫。處理電路102亦可以可操作地耦合到外部設備，例如天線124、顯示器126、操作者控制（如，開關或按鈕128、130）、及/或整合的或外部的鍵盤132、以及其他部件。使用者介面模組可以被配置為通過專用通訊鏈路或通過一或多個串列資料互連與顯示器126、外部鍵盤132等等一起操作。

處理電路102可以提供使得某些設備104、106及/或108能夠進行通訊的一或多個匯流排118a、118b、120。在一個實例中，ASIC 104可以包括匯流排介面電路116，該匯流排介面電路116包括電路、計數器、計時器、控制邏輯和其他可配置電路或模組的組合。在一個實例中，匯流排介面電路116可以被配置為根據通訊規範或協定進行操作。處理電路102可以包括或者控制電源管理功能，該電源管理功能用於配置和管理裝置100的操作。

圖2是示出包括複數個IC裝置202和230的裝置200的某些態樣的方塊示意圖，該複數個IC裝置202和230可以通過通訊鏈路220交換資料和控制資訊。通訊鏈路220可以用於連接一對IC裝置202和230，IC裝置202和230位於彼此非常接近的位置，或者實體上位於裝置200的不同部分中。在一個實例中，可以在承載IC裝置202和230的晶片載體、基板或電路板上提供通訊鏈路220。在另一個實例中，第一IC裝置202可以位於翻蓋電話的鍵盤部分中，而第二IC裝置230可以位於翻蓋電話的顯示器部分中。在另一個實例中，通訊鏈路220的一部分可以包括電纜或光學連接。

通訊鏈路220可以包括多個通道222、224和226。一或多個通道226可以是雙向的，並且可以以半雙工及/或全雙工模式進行操作。一或多個通道222和224可以是單向的。通訊鏈路220可以是不對稱的，在一個方向上提供更高的頻寬。在本文所描述的一個實例中，第一通道222可以稱為前向通道222，而第二通道224可以稱為反向通道224。第一IC裝置202可以被指定為主機系統或發射器，而第二IC裝置230可以被稱為客戶端系統或接收器，即使兩個IC裝置202和230都被配置為在通道222上進行發送和接收。在一個實例中，前向通道222可以在將資料從第一IC裝置202傳送到第二IC裝置230時以較高的資料速率進行操作，而反向通道224可以在將資料從第二IC裝置230傳送到第一IC裝置202時以較低的資料速率進行操作。

IC裝置202和230中均可以包括處理器或其他處理及/或計算電路或設備206、236。在一個實例中，第一IC裝置202可以執行裝置200的核心功能，包括建立和維護通過無線收發器204和天線214進行的無線通訊，而第二IC裝置230可以支援管理或操作顯示控制器232的使用者介面，並且可以使用攝影機控制器234來控制攝影機或視訊輸入裝置的操作。由IC裝置202和230中的一或多個支援的其他特徵可以包括鍵盤、語音辨識部件和其他輸入或輸出設備。顯示控制器232可以包括用於支援諸如液晶顯示器（LCD）面板、觸控式螢幕顯示器、指示器等等之類的顯示器的電路和軟體驅動器。儲存媒體208和238可以包括暫時性及/或非暫時性存放裝置，其適配於維護由相應處理器206和236及/或IC裝置202和230的其他部件使用的指令和資料。可以通過一或多個內部匯流排212和242及/或通訊鏈路220的通道222、224及/或226來促進在每個處理器206、236及其對應的儲存媒體208和238以及其他模組和電路之間的通訊。

反向通道224可以以與前向通道222相同的方式操作，並且前向通道222和反向通道224能夠以相當的速度或以不同的速度進行發送，其中速度可以表示為資料傳輸速率及/或時脈速率。根據應用，前向和反向資料速率可以基本相同或者相差一些數量級。在一些應用中，單個雙向通道226可以支援第一IC裝置202和第二IC裝置230之間的通訊。例如，當前向和反向通道222和224共享相同的實體連接並以半雙工方式進行操作時，前向通道222及/或反向通道224可以可配置為在雙向模式下操作。在一個實例中，可以操作通訊鏈路220以根據行業或其他標準，在第一IC裝置202和第二IC裝置230之間傳送控制、命令和其他資訊。

可以根據用於C-PHY的MIPI聯盟規範來實現圖2的通訊鏈路220，並且通訊鏈路220可以提供包括複數條訊號線（表示為 M條線）的有線匯流排。這 M條線可以被配置為在高速數位介面（例如，行動顯示數位介面（MDDI））中攜帶 N相編碼資料。這 M條線可以促進在通道222、224和226中的一或多個上的N相極性編碼。實體層驅動器210和240可以被配置為或適於產生 N相極性編碼資料以在通訊鏈路220上進行傳輸。 N相極性編碼的使用提供高速資料傳輸並且可以消耗其他介面的一半或更少的功率，這是因為在 N相極性編碼資料連結中只有較少的驅動器是活動的。

當被配置用於 N相極性編碼時，實體層驅動器210和240通常可以在通訊鏈路220上，在每個轉變中編碼多個位元。在一個實例中，可以使用三相編碼和極性編碼的組合來支援寬視訊圖形陣列（WVGA）每秒80訊框的LCD驅動器IC（在沒有訊框緩衝器的情況下），以810 Mbps傳送圖元資料進行顯示器刷新。

圖3是示出可以用於實現圖2中所圖示的通訊鏈路220的某些態樣的發送裝置中的C-PHY介面300的圖。選擇三相編碼的實例僅僅是為了簡化本發明某些態樣的描述。例如，如在C-PHY編碼器中所使用的，針對三相編碼器揭示的原理和技術可以應用於與 M線介面相關聯的 N相極性編碼器的其他配置中。

針對在三相極性編碼方案中使用的3條線中的每條線所定義的訊號傳遞狀態可以包括未驅動狀態、正驅動狀態和負驅動狀態。可以通過在訊號線310a、310b及/或310c中的兩個之間提供電壓差，及/或通過驅動電流通過串聯連接的訊號線310a、310b及/或310c中的兩個，使得電流在兩條訊號線310a、310b及/或310c中沿不同方向流動，來獲得正驅動狀態和負驅動狀態。可以通過將訊號線310a、310b或310c的驅動器的輸出置於高阻抗模式來實現未驅動狀態。替代地或補充地，可以通過被動地或主動地使「未驅動的」訊號線310a、310b或310c達到基本上介於在驅動訊號線310a、310b及/或310c上提供的正電壓位準和負電壓位準之間的電壓位準，在訊號線310a、310b或310c上獲得未驅動狀態。通常，沒有明顯的電流流過未驅動的訊號線310a、310b或310c。可以使用三個電壓或電流狀態（+ 1、-1和0）來表示針對三相極性編碼方案所定義的訊號傳遞狀態。

三相極性編碼介面可以採用線驅動器308來控制訊號線310a、310b和310c的訊號傳遞狀態。線驅動器308可以實現為單位元級別電流模式或電壓模式驅動器。在一個實例中，每個線驅動器308可以接收決定相應訊號線310a、310b和310c的輸出狀態的訊號316a、316b和316c中的兩個或更多個的集合。在一個實例中，兩個訊號316a、316b和316c的集合可以包括上拉訊號（PU訊號）和下拉訊號（PD訊號），當訊號為高時，啟動上拉和下拉電路分別訊號線310a、310b和310c驅動到較高位準或較低位準電壓。在該實例中，當PU訊號和PD訊號都低時，訊號線310a、310b和310c可以終止於中間位準。

對於 M線、 N相極性編碼方案之每一者發送的符號間隔，至少一個訊號線310a、310b或310c處於中間/未驅動（0）電壓或電流狀態，而正驅動（+ 1電壓或電流狀態）訊號線310a、310b或310c的數量等於負驅動（-1電壓或電流狀態）訊號線310a、310b或310c的數量，使得流到接收器的電流之和始終為零。對於每個符號，至少一個訊號線310a、310b或310c的狀態從在先前傳輸時間間隔中發送的符號來改變。

在操作時，映射器302可以接收16位元資料310並將其映射到7個符號312。在三線實例中，這7個符號中的每一個定義一個符號時間間隔所對應的訊號線310a、310b和310c的狀態。可以使用並行到串列轉換器304來序列化7個符號312，其中並行到串列轉換器304為每個訊號線310a、310b和310c提供經定時的符號序列314。通常使用傳輸時鐘，對符號序列314進行定時。三線三相線狀態編碼器306一次一個符號地接收由映射器產生的7個符號的序列314，並且針對每個符號時間間隔來計算每個訊號線310a、310b和310c的狀態。三線線狀態編碼器306基於當前輸入符號314和訊號線310a、310b和310c的先前狀態，來選擇訊號線310a、310b和310c的狀態。

M線、 N相編碼的使用允許將複數個位元編碼在多個符號中，其中每個符號的位元數不是整數。在三線通訊鏈路的實例中，存在能被同時驅動的2條線的3種可用的組合、以及在被驅動的線對上具有2種可能的極性組合，從而產生6種可能的狀態。由於每個轉變都是從當前狀態發生的，因此在每次轉變時，6種狀態中的5種狀態可用。在每次轉變時，至少一條線的狀態需要改變。對於5種狀態，每個符號可以編碼log ₂(5) ≌ 2.32個位元。因此，映射器可以接受16位字並將其轉換為7個符號，這是因為每個符號攜帶2.32位元的7個符號可以編碼16.24位元。換言之，編碼五個狀態的七個符號的組合具有5 ⁷（78,125）種排列。因此，可以使用7個符號編碼16位元的2 ¹⁶（65,536）種排列。

圖4包括用於使用三相調制資料編碼方案編碼的訊號的時序圖400的實例，該三相調制資料編碼方案是基於圓形狀態圖450。可以將資訊編碼在訊號傳遞狀態序列中，其中例如，導線或者連接器處於由圓形狀態圖450限定的三個相位狀態S1，S2和S3之一。每個狀態可以與其他狀態分開120°相移。在一個實例中，資料可以被編碼在導線或連接器上的相位狀態的旋轉方向上。訊號中的相位狀態可以沿順時針方向452和452’或逆時針方向454和454’旋轉。例如，在順時針方向452和452’中，相位狀態可以以包括以下中的一或多個的順序行進：從S1轉變到S2、從S2轉變到S3、以及從S3轉變到S1。在逆時針方向454和454’中，相位狀態可以以包括以下中的一或多個的順序行進：從S1轉變到S3、從S3轉變到S2、以及從S2轉變到S1。三條訊號線310a、310b和310c承載同一訊號的不同版本，其中這些版本可以相對於彼此相移120°。可以將每個訊號傳遞狀態表示為導線或連接器上的不同電壓位準及/或流過導線或連接器的電流方向。在三線系統中的訊號傳遞狀態序列的每個訊號傳遞狀態期間，每個訊號線310a、310b和310c處於與其他導線不同的訊號傳遞狀態。當在三相編碼系統中使用多於3條的訊號線310a、310b和310c時，兩條或更多條訊號線310a、310b及/或310c可以在每個訊號傳遞時間間隔處於相同的訊號傳遞狀態，儘管在每個訊號傳遞時間間隔中，每種狀態存在於至少一個訊號線310a、310b及/或310c上。

可以將資訊編碼在每個相位轉變410的旋轉方向上，並且三相訊號可以針對每個訊號傳遞狀態改變方向。可以通過考慮哪些訊號線310a、310b及/或310c在相位轉變之前和之後處於‘0’狀態，來決定旋轉方向，這是因為未驅動訊號線310a、310b及/或310c在旋轉的三相訊號中在每個訊號傳遞狀態下改變，而不管旋轉方向如何。

編碼方案亦可以將資訊編碼在主動驅動的兩條訊號線310a、310b及/或310c的極性408中。在三線實現中的任何時間，恰好以相反方向的電流及/或電壓差來驅動訊號線310a、310b、310c中的兩條。在一種實現中，可以使用兩個位元值412對資料進行編碼，其中一個位元被編碼在相位轉變410的方向上，而第二位元被編碼在用於當前狀態的極性408中。

時序圖400圖示使用相位旋轉方向和極性的資料編碼。針對多個相位狀態，曲線402、404和406分別涉及在三條訊號線310a、310b和310c上承載的訊號。最初，相位轉變410是順時針方向，最高有效位元設置為二進位‘1’，直到相位轉變410的旋轉在時間414切換到逆時針方向，如最高有效位元的二進位‘0’所示。最低有效位元反映訊號在每個狀態中的極性408。

根據本文所揭示的某些態樣，可以將資料的一個位元編碼在三相編碼系統中的旋轉或相位變化中，並且可以將另外的位元編碼在兩條驅動線的極性中。通過允許從當前狀態轉變到任何可能狀態，可以將另外的資訊編碼在三相編碼系統的每個轉變中。給定3個旋轉相位和每個相位具有兩個極性，在三相編碼系統中可獲得6種狀態。因此，從任何當前狀態有5種狀態可用，並且每個符號（轉變）可以存在log ₂(5) ≌ 2.32位元，這允許映射器302接受16位元字並將其編碼為7個符號。

根據匯流排中的導線數量和同時驅動的導線數量，針對任何大小的匯流排，可以驅動的導線組合的數量的概括性公式為：

用於計算正在驅動的導線的極性組合的數量的一個公式為：

每個符號的等效位元數量可以表示為：

圖5是示出接收設備中的C-PHY介面500的某些態樣的圖。差分接收器502a、502b、502c和線狀態解碼器504被配置為：提供三條傳輸線（例如，圖3中所示的訊號線310a、310b和310c）相對於彼此的狀態的數位表示，以及偵測與前一個符號週期中發送的狀態相比的三條傳輸線的狀態的變化。串列到平行轉換器506對七個連續狀態進行組合以獲得將由解映射器508處理的一組7個符號516。解映射器508產生16位元的資料518，資料518可以在先進先出（FIFO）暫存器510中緩衝，先進先出暫存器510提供經解碼的輸出520。

線狀態解碼器504可以從在訊號線310a、310b和310c上接收的相位編碼訊號中提取符號序列514。如本文所揭示的，符號514被編碼為相位旋轉和極性的組合。線狀態解碼器可以包括CDR電路524，其提取可以用於從訊號線310a、310b和310c中可靠地擷取符號的時鐘526。訊號線310a、310b和310c中的至少一個在每個符號邊界處發生轉變，並且CDR電路524可以被配置為基於轉變或多個轉變的發生來產生時鐘526。可以延遲時鐘的邊沿以允許針對所有訊號線310a、310b和310c已經穩定下來的時間，從而確保擷取當前符號以用於解碼目的。

圖6是示出三條線的可能訊號傳遞狀態602、604、606、612、614、616的狀態圖600，其中從每個狀態圖示可能的轉變。在三線三相通訊鏈路的實例中，可獲得6個狀態和30個狀態轉變。狀態圖600中的可能狀態602、604、606、612、614和616包括並擴展圖4的圓形狀態圖450中所示的狀態。如狀態元素628的實例中所示，狀態圖600之每一者狀態602、604、606、612、614和616定義訊號線310a、310b、310c的電壓訊號傳遞狀態，其分別標記為A、B和C。例如，在狀態602（+x）中，線A = +1、線B = -1和線C = 0，其產生差分接收器602a（A-B）= +2、差分接收器602b（B-C）= -1以及差分接收器602c（C-A）= -1的輸出。由接收器中的相位轉變偵測電路做出的轉變決定是基於由差分接收器502a、502b、502c產生的5種可能的位準，其包括-2、-1、0、+1和+2電壓狀態。

可以通過具有集合{000、001、010、011、100}中的三位元二進位值中的一個三位元二進位值的翻轉、旋轉、極性符號（例如，FRP符號626），來表示狀態圖600中的轉變。FRP符號626的旋轉位元622指示與轉變到下一狀態相關聯的相位旋轉的方向。當轉變到下一狀態涉及極性改變時，將FRP符號626的極性位元624設置為二進位1。當將FRP符號626的翻轉位元620設置為二進位1時，可以忽略及/或歸零旋轉和極性值。翻轉表示僅涉及極性變化的狀態轉變。因此，當發生翻轉時，不認為三相訊號的相位是旋轉的，並且當發生翻轉時，極性位是冗餘的。FRP符號626對應於每個轉變的線狀態改變。可以將狀態圖600分成包括正極性狀態602、604、606的內圓608和涵蓋負極性狀態612、614、616的外圓618。三相介面中的訊號干擾

三相發射器包括驅動器，驅動器將高、低和中間位準電壓提供在發送通道上。這導致連續符號時間間隔之間的一些可變轉變。從低到高和從高到低電壓轉變可以稱為全擺動轉變，而從低到中和從高到中電壓轉變可以稱為半擺動轉變。不同類型的轉變可以具有不同的上升或下降時間，並且可能導致接收器處的不同過零點。這些差異可能導致「編碼訊號干擾」，這可能會影響鏈路訊號完整性效能。

圖7是示出C-PHY三相發射器的輸出處的轉變可變性的某些態樣的時序圖700。訊號轉變時間的可變性可以歸因於在三相訊號傳遞中使用的不同電壓及/或電流位準的存在。時序圖700圖示從單個訊號線310a、310b或310c接收的訊號中的轉變時間。在時間722結束的第一符號間隔中發送第一符號Sym _n702，在時間722時在第二符號間隔中發送第二符號Sym _n+1724。第二符號間隔可以在時間726結束，在時間726時在第三符號間隔中發送第三符號Sym _n+2706，當在第四符號間隔中發送第四符號Sym _n+3708時，第三符號間隔結束。從由第一符號702決定的狀態到對應於第二符號704的狀態的轉變可以在延遲712之後可偵測到，該延遲712歸因於訊號線310a、310b或310c中的電壓達到閾值電壓718及/或720所花費的時間。閾值電壓可以用於決定訊號線310a、310b或310c的狀態。從由第二符號702決定的狀態到針對第三符號704的狀態的轉變可以在延遲714之後可偵測到，該延遲714歸因於訊號線310a、310b或310c中的電壓達到閾值電壓718及/或720中的一個所花費的時間。從由第三個符號706決定的狀態到針對第四符號708的狀態的轉變可以在延遲716之後可偵測到，該延遲716歸因於訊號線310a、310b或310c中的電壓達到閾值電壓718及/或720所花費的時間。延遲712、714和716可以具有不同的持續時間，這可以部分地歸因於裝置製造製程和操作條件的變化，這可能對於與3種狀態及/或不同的轉變幅度相關聯的不同電壓或電流位準之間的轉變產生不相等的影響。這些差異可能會導致C-PHY三相接收器中的訊號干擾和其他問題。

圖8包括用於示出可以在C-PHY三相介面中的接收器中提供的CDR電路的某些態樣的方塊示意圖800。一組差分接收器802a、802b和802c被配置為通過將三線中的三個訊號線310a、310b和310c裡的每一個與三線中的三個訊號線310a、310b和310c裡的另一個進行比較來產生一組差分訊號810。在所圖示的實例中，第一差分接收器802a比較訊號線310a和310b的狀態，第二差分接收器802b比較訊號線310b和310c的狀態，第三差分接收器802c比較訊號線310a和310c的狀態。因此，轉變偵測電路804可以被配置為偵測相位變化的發生，這是因為差分接收器802a、802b和802c中的至少一個的輸出在每個符號間隔的末尾發生改變。

發送的符號之間的某些轉變可以被單個差分接收器802a、802b或802c偵測，而其他轉變可以被差分接收器802a、802b和802c中的兩個或更多偵測。在一個實例中，兩個線的狀態或相對狀態可以在轉變之後保持不變，並且相應的差分接收器802a、802b或802c的輸出亦可以在相位轉變之後保持不變。在另一個實例中，一對訊號線310a、310b及/或310c中的兩條線可以在第一時間間隔中處於相同狀態，並且兩條線可以在第二時間間隔中處於相同的第二狀態，並且相應的差分接收器802a、802b或802c可以在相位轉變之後保持不變。因此，時鐘產生電路806可以包括轉變偵測電路804及/或其他邏輯，以監測所有差分接收器802a、802b和802c的輸出，以便決定何時發生了相位轉變。時鐘產生電路可以基於偵測到的相位轉變來產生接收時鐘訊號808。

對於訊號線310a、310b及/或310c的不同組合，可以在不同的時間偵測3條線的訊號傳遞狀態的改變。訊號傳遞狀態改變的偵測定時可以根據已經發生的訊號傳遞狀態改變的類型而不同。在圖8的時序圖820中圖示這種可變性的結果。標記822、824和826表示提供給轉變偵測電路804的差分訊號810中的轉變的出現。僅為了清楚說明起見，在時序圖820中向標記822、824和826分配不同的高度，並且標記822、824和826的相對高度並不意欲示出與用於時鐘產生或資料解碼的電壓或電流位準、極性或加權值的特定關係。時序圖820圖示與在三個訊號線310a、310b和310c上以相位和極性發送的符號相關聯的轉變定時的影響。在時序圖820中，一些符號之間的轉變可以導致可變的擷取窗830a、830b、830c、830d、830e、830f及/或830g（統稱為符號擷取窗830），其中在擷取窗830期間可以可靠地擷取符號。偵測到的狀態改變的數量以及其相對定時可以導致時鐘訊號808上的訊號干擾。

C-PHY通訊鏈路的輸送量可能受到訊號轉變時間的持續時間和可變性的影響。例如，偵測電路的可變性可能由製造製程公差、電壓和電流源的變化和穩定性與工作溫度、以及訊號線310a、310b和310c的電特性引起。偵測電路的可變性可能限制通道頻寬。

圖9包括時序圖900和920，其表示在某些連續符號之間從第一訊號傳遞狀態到第二訊號傳遞狀態的轉變的某些實例。選擇時序圖900和920中所示的訊號傳遞狀態轉變只是出於說明性目的，並且可以在三相訊號傳遞介面中發生其他轉變和轉變的組合（其包括在MIPI聯盟C-PHY介面中）。時序圖900和920涉及三線三相通訊鏈路的實例，其中由於三線上的訊號位準之間的上升和下降時間的差異，在每個符號間隔邊界處可能發生多個接收器輸出轉變。亦參考圖8，第一時序圖900圖示在轉變之前和之後的三訊號線310a、310b和310c的訊號傳遞狀態（A、B和C），第二時序圖920圖示差分接收器802a、802b和802c的的輸出，其提供表示訊號線310a、310b和310c之間的差異的差分訊號810。在很多情況下，一組差分接收器802a、802b和802c可以被配置為通過比較兩個訊號線310a、310b和310c的不同組合，來擷取轉變。在一個實例中，這些差分接收器802a、802b和802c可以被配置為通過決定它們各自的輸入電壓的差異（例如，通過減法）來產生輸出。

在時序圖900和920中所示的每個實例中，初始狀態616（符號-z）（參見圖6）轉變到不同的符號。如時序圖902、904和906所示，訊號A最初處於+1狀態，訊號B處於0狀態，訊號C處於-1狀態。因此，差分接收器802a、802b最初量測+1差值924，差分接收器802c量測-2差值926，如差分接收器輸出的時序圖922、932、938所示。

在與時序圖902、922相對應的第一實例中，發生從初始狀態616（符號-z）到下一狀態612（符號-x）的轉變，其中訊號A轉變為-1狀態，訊號B轉變為+1狀態，訊號C轉變為0狀態，差分接收器802a從+1差值924轉變為-2差值930，差分接收器802b保持在+1差值924、928，差分接收器802c從-2差異926轉變為+1差異928。

在與時序圖904、932相對應的第二實例中，發生從初始狀態616（符號-z）到下一狀態606（符號+z）的轉變，其中訊號A轉變為-1狀態，訊號B保持在0狀態，訊號C轉變到+1狀態，其中兩個差分接收器802a和802b從+1差值924轉變到-1差值936，差分接收器802c從-2差值926轉變到+2差值934。

在時序圖906、938相對應的第三實例中，發生從初始狀態616（符號-z）到下一狀態602（符號+x）的轉變，其中訊號A保持在+1狀態，訊號B轉變到-1狀態，訊號C轉變到0狀態，差分接收器802a從+1差值924轉變為+2差值940，差分接收器802b從+1差值924轉變為-1差值942，差分接收器802c從-2差值926轉變為-1差值942。

這些實例圖示跨越0、1、2、3、4和5個位準的差值的轉變。針對兩個位準轉變而開發了用於典型差分或單端串列發射器的預加重技術，若在MIPI聯盟C-PHY三相訊號上使用該技術，則可能會引入某些不利影響。特別地，在轉變期間對訊號進行過驅動的預加重電路，可以在跨越1或2個位準的轉變期間引起過衝，並且可能導致在邊沿敏感電路中發生錯誤觸發。

圖10圖示針對三相訊號產生的眼圖1000的實例。可以從多個符號間隔1002的疊加來產生眼圖1000。可以使用固定及/或與符號無關的觸發1030來產生眼圖1000。眼圖1000包括增加數量的電壓位準1020、1022、1024、1026、1028，其可以歸因於由N相接收器電路（參見圖8）的差分接收器802a、802b、802c量測的多個電壓位準。在該實例中，眼圖1000可以對應於由耦合到三個訊號線310a、310b和310c的發射器中的C-PHY介面300的線驅動器308、308產生的三相編碼訊號的可能轉變。可以在接收設備的C-PHY介面500中的差分接收器502a、502b、502c處接收三相編碼訊號。在三個訊號線310a、310b和310c沒有施加明顯衰減的情況下，三相編碼訊號的三個電壓位準可以使差分接收器502a、502b、502c針對正極性和負極性，產生強電壓位準1026、1028和弱電壓位準1022、1024。對於每個符號，訊號線310a、310b和310c處於三種不同的狀態，並且差分接收器502a、502b、502c在轉變完成之後，在它們各自的輸出中不產生零、中間或中等位準狀態（這裡，0伏）。與強和弱位準相關聯的電壓不需要相對於零、中間或中等位準狀態而均勻地間隔開。弱電壓位準1022、1024表示可以包括未驅動訊號線310a、310b和310c達到的電壓位準的電壓的比較。眼圖1000可以與差分接收器502a、502b、502c產生的波形重疊，這是因為當在接收設備處擷取資料時，同時考慮所有三對訊號。由差分接收器502a、502b、502c產生的波形代表用於表示三對訊號（A-B、B-C和C-A）的比較的差分訊號810。

在C-PHY三相解碼器中使用的驅動器、接收器和其他設備可以表現出不同的切換特性，這些切換特性可能在從三條線接收的訊號之間引入相對延遲。由於三訊號線310a、310b、310c的三個訊號之間的上升和下降時間的微小差異、以及由於從訊號線310a、310b、310c接收的訊號對的組合之間的訊號傳播時間的微小差異，可以在每個符號間隔邊界1008及/或1014處觀察到多個接收器輸出轉變。眼圖1000可以擷取上升和下降時間的變化，作為每個符號間隔邊界1008和1014附近的轉變中的相對延遲。上升和下降時間的變化可能是由於三相驅動器的不同特性。上升和下降時間的差異亦可以導致有效縮短或延長任何給定符號的符號間隔1002的持續時間。

訊號轉變區域1004表示不決定的時間或週期，其中易變的訊號上升時間阻止可靠的解碼。可以在表示符號穩定並且能夠可靠地進行接收和解碼的時間段的「眼圖開口」1006中，可靠地決定狀態資訊。在一個實例中，可以決定眼圖開口1006在訊號轉變區域1004的末端1012處開始，並且在符號間隔1002的符號間隔邊界1014處結束。在圖10所圖示的實例中，可以決定眼圖開口1006在訊號轉變區域1004的末端1012處開始，並且在訊號線310a、310b、310c的訊號傳遞狀態及/或三個差分接收器502a、502b、502c的輸出已經開始改變的時間1016結束以反映下一個符號。

被配置用於 N相編碼的通訊鏈路220的最大速度可以受到與對應於所接收訊號的眼圖開口1006相比的訊號轉變區域1004的持續時間的限制。例如，符號間隔1002的最小週期可以受到與圖5中所示的C-PHY介面500中的CDR電路524相關聯的嚴格的設計餘量的約束。不同的訊號傳遞狀態轉變可以與對應於兩個或更多訊號線310a、310b及/或310c的衰減及/或訊號轉變時間的不同變化相關聯，從而使得接收設備中的差分接收器502a、502b、502c的輸出相對於符號間隔邊界1008在不同的時間及/或速率上改變，其中差分接收器502a、502b、502c的輸入在符號間隔邊界1008開始改變。訊號轉變時間之間的差異可能導致兩個或更多差分訊號522中的訊號傳遞轉變之間的定時偏差。

訊號衰減可能對差分接收器502a、502b、502c處的三相編碼訊號的定時偏差和電壓位準有顯著貢獻。圖11圖示C-PHY介面1140中的衰減和抵消均衡的效果。發射裝置包括三相線驅動器電路1142，其通過互連1144耦合到均衡差分接收器1148，其中互連1144包括可以由50歐姆阻抗1146來表徵及/或終止的三個訊號線310a、310b、310c。在一個實例中，線驅動器電路1142的輸出的某些特性可以通過圖10中的眼圖1000來表示，發送訊號在經歷互連1144衰減之後的某些特性可以通過圖11中的第一眼圖1100來表示，均衡差分接收器1148輸出的理想或最佳均衡訊號的某些特性可以通過圖11中的第二眼圖1120來表示。

當通過互連1144來發送電訊號時，由於互連媒體的特性、終止的影響以及其他原因，高頻分量可能比低頻率更大程度地損失或衰減。高頻損耗可以導致均衡差分接收器1148接收的訊號中的顯著失真。訊號失真隨傳輸時鐘頻率而增加，並且可能導致轉變緩慢，以及可能影響均衡差分接收器1148所偵測到的訊號的幅度中的差異，如圖11的第一眼圖1100中所示。非均衡接收器或不良最佳化的均衡差分接收器1148可能無法感測到適當的訊號，並且可能導致對發送的三相訊號的錯誤解碼。

均衡差分接收器1148可以使用高通濾波器來實現通道均衡，以補償高頻損耗。可以使用連續等時線性均衡（CTLE 1110）及/或使用判決回饋均衡（DFE）來均衡差分訊號。CTLE 1110採用濾波器來衰減低頻訊號分量並放大更高頻率的回應。將邏輯及/或符號判決相加並作為回饋提供給DFE中的符號解碼器（限幅器）。CTLE 1110及/或DFE的最佳配置可以取決於互連媒體，並且在不同的實現中可以是不同的。在一些實例中，最佳配置涉及選擇低頻衰減與高頻放大之比。由於不同類型的轉變和不同的訊號傳遞狀態，使用傳統技術難以使通過三線C-PHY串列鏈路傳輸的三相訊號均衡。

眼圖1100、1100、1120中的每一個眼圖覆蓋符號或單位間隔（UI 1002、1102）。均衡的目的是最大化眼圖開口1122，眼圖開口1122表示其中可以實現可靠符號解碼的區域。通過時間和幅度來限定眼圖開口1122。圖11中的第二眼圖1120中的眼圖開口1122的寬度（其表示最佳均衡的訊號）可以受到某些訊號1126、1128、1130、1132的上升時間差異（其包括在兩個高電壓狀態之一和兩個低電壓狀態之一之間的轉變）的影響。互連1144中的高頻衰減可能引入或加劇差異。圖11中的第二眼圖1120裡的眼圖開口1122的高度表示最佳均衡的訊號，並且受到與某些訊號1126、1128、1130、1132、1134、1136中的轉變相關聯的電壓位準的差異的影響。在兩個低電壓狀態之間轉變的訊號1134和在兩個高電壓狀態之間轉變的訊號1136，可以包括比在兩個高電壓狀態中的一個高電壓狀態與兩個低電壓狀態中的一個低電壓狀態之間轉變的訊號1126、1128、1130、1132更少的高頻能量。在均衡期間施加的與頻率相關的放大或衰減，可以引入或加劇與在這些訊號1126、1128、1130、1132、1134、1136中的轉變相關聯的訊號傳遞狀態的差異。在一些實例中，在這些訊號1126、1128、1130、1132、1134、1136中獲得最佳化的轉變定時的均衡，可能導致眼圖開口1122的高度（電壓差）的損失。

根據本文所揭示的某些態樣，可以使用在互連1144上傳輸的一或多個訊號傳遞模式來自動地最佳化均衡電路。在一個實例中，這些模式可以產生經受三相訊號的最壞情況損失的訊號。

圖12圖示眼圖1120的某些態樣，其中眼圖1120表示均衡差分接收器1148的輸出處的最佳均衡的訊號。在圖12的第一模式圖1200中表示眼圖1120之每一者模式。圖12的第二眼圖1220包括不易受定時訊號干擾影響的轉變的組合。在每個符號轉變1222、1224處，四個訊號1226、1228、1230、1232改變狀態。兩個訊號1226、1228在弱高電壓和弱低電壓之間轉變，並且兩個訊號1230、1232在強高電壓和強低電壓之間轉變。結果，所有四個訊號1226、1228、1230、1232的過零點發生在非常接近的位置。第二眼圖1220可以用於監測均衡對電壓幅度的影響。

圖12的第三眼圖1240包括不易受定時訊號干擾影響的轉變的組合。在第一符號轉變1242處，兩個訊號1246、1248具有過零點，並且另外兩個訊號1254、1256在第二符號轉變1244處具有過零點。這種過零點發生在從弱低電壓轉變為強高電壓或者從弱高電壓轉變為強低電壓的訊號中，並且預期沒有定時訊號干擾。在第一符號轉變1242處，四個訊號1250、1252、1254、1256從強電壓狀態轉變為相同極性的弱電壓狀態，而在第二符號轉變1244處，兩個訊號1246、1248從強電壓狀態轉變為相同極性的弱電壓狀態，並且兩個訊號1250、1252從弱電壓狀態轉變為相同極性的強電壓狀態。第三眼圖1240可以用於監測當存在不同的電壓階躍轉變時，均衡對電壓幅度的影響，以及用於監測當不同的轉變在不同的弱極性狀態下開始時的定時。

圖12的第四眼圖1260包括提供最壞情況時序訊號干擾1274、1276和幅度挑戰的轉變的組合。所有四個訊號在符號轉變1262、1264處具有過零點。在第一符號轉變1262處，兩個訊號1266、1268從一個極性的弱電壓狀態轉變到另一個極性的強電壓狀態，而兩個訊號1270、1272從一個極性的強電壓狀態轉變到另一個極性的弱電壓狀態。在第二符號轉變1264處，兩個訊號1270、1272從一個極性的弱電壓狀態轉變到另一個極性的強電壓狀態，而兩個訊號1266、1268從一個極性的強電壓狀態轉變到另一個極性的弱電壓狀態。每個符號轉變1242、1244處的起始電壓的差異可能導致不同的過零點。在每個符號轉變1242、1244處，在均衡差分接收器1148的輸出處可以發生所有四個訊號傳遞狀態。第四眼圖1260可以用於監測當存在不同的電壓階躍轉變時，均衡對電壓幅度的影響，以及用於監測當不同的轉變在不同的弱極性狀態下開始時的定時。

圖13圖示C-PHY介面中的均衡的某些實例。第一實例1300圖示均衡差分接收器1148之一的均衡輸出，而第二實例1310圖示增加的均衡之後的輸出。在互連1144上發送的模式可以對應於圖12的第二眼圖1220或者圖12的第四眼圖1260，其中定時訊號干擾占主導地位。第三實例1320圖示當在互連1144上發送的模式對應於圖12的第三眼圖1240時，均衡差分接收器1148之一的過度均衡輸出，而第四實例1330圖示均衡減少時的輸出。通過減少均衡，可以獲得小於理想的訊號干擾及/或幅度微分，但是折衷方案可以實現對通過互連1144傳輸的符號的可靠解碼。

圖14圖示均衡差分接收器1400，其可以根據本文中所揭示的某些態樣進行調整以回應於在C-PHY通訊鏈路上發送的模式來自動選擇折衷均衡配置。在一個實例中，可以使用包括CTLE 1402和狀態機、數位訊號處理器及/或其他類型的處理器的邏輯電路及/或處理電路，來實現均衡差分接收器1400。在一個實例中，可以在圖5中的三個差分接收器502a、502b、502c中的一個差分接收器中提供CTLE 1402。提供給CTLE 1402的均衡控制訊號1428可以由控制區塊1426提供的回饋來配置，以便為CTLE 1402中的一或多個均衡濾波器提供均衡設置。

可以將CTLE 1402輸出的差分訊號1404提供給限幅器1406、1408，其中每個限幅器可以包含符號解碼器或者是符號解碼器的一部分。第一限幅器1406被配置為實現負偏移1434，而第二限幅器1408被配置為實現零偏移1432。可以使用可程式設計延遲電路1410來延遲第一限幅器1406產生的單端差分訊號1414以獲得延遲的差分訊號1416，延遲的差分訊號1416作為單端輸入提供給兩個雙穩態裝置。為了便於闡述本說明書起見，可以將雙穩態裝置定義為開關、暫存器、觸發器、或者提供能夠呈現並保持兩種可能的二進位狀態之一（其包括‘0’和‘1’、開和關、及/或高電壓狀態和低電壓狀態）的輸出訊號的其他邏輯裝置。本文所揭示的雙穩態裝置可以實現為鎖存器、暫存器或者如圖14中所示的觸發器1418、1420。在由第二限幅器1408產生的單端差分訊號1412的相反的邊沿上，對觸發器1418、1420進行計時。第一觸發器1418產生稱為偶數訊號1422的輸出，而第二觸發器1420產生稱為奇數訊號1424的輸出。控制區塊1426基於偶數訊號1422和奇數訊號1424的比較來評估CTLE 1402的均衡狀態。

當例如偶數訊號1422和奇數訊號1424都處於邏輯零時，CTLE 1402輸出的差分訊號1404可能是欠均衡的。當CTLE 1402提供足夠的均衡以在眼圖1430中提供足夠的眼寬1436和眼高1438時，偶數訊號1422可以處於邏輯零，而奇數訊號1424處於邏輯一。當在延遲的差分訊號1416轉變為邏輯一之前，在第二限幅器1408產生的差分訊號1412上發生正轉變時，偶數訊號1422處於邏輯零。差分訊號1414上的正轉變與由第二限幅器1408產生的差分訊號1412中的相應轉變之間的時序差，可以由負偏移1434的值和可程式設計延遲電路1410提供的延遲值來控制。

當在延遲差訊號1416轉變為邏輯零之前，在由第二限幅器1408產生的差分訊號1412上發生負轉變時，奇數訊號1424處於邏輯一。差分訊號1412上的負轉變與由第二限幅器1408產生的差分訊號1412中的相應轉變之間的時序差，可以由負偏移1434的值和可程式設計延遲電路1410提供的延遲值來控制。

可以使用訓練模式來配置及/或校準CTLE 1402、負偏移1434及/或可程式設計延遲電路1410。圖15和16圖示使用訓練模式1500、1600來校準均衡差分接收器1400。通過在三條線1502/1602、1504/1604、1506/1606中的每一條上發送不同相位的三相訊號來產生訓練模式。訓練模式1500、1600可以被配置為產生轉變的組合，其確保CTLE 1402的均衡足以在隨後的正常操作中實現三相訊號的可靠解碼。圖15圖示均衡差分接收器1400產生已充分或最佳地均衡的輸出的實例，圖16圖示均衡差分接收器1400產生已經過度均衡的輸出的實例。在一些實例中，當已經達到了實現對三相訊號的可靠解碼的低頻衰減與高頻放大之比時，三相訊號就被進行了充分或最佳地均衡。

在圖15中，對負偏移1508進行配置，使得弱低位準1510低於用於偵測低狀態的閾值。當對可程式設計延遲電路1410進行校準時，由第二限幅器1408產生的差分訊號1512中的邊沿稍微在延遲差分訊號1516中的轉變之前發生，該延遲差訊號1516是從第一限幅器1406產生的差分訊號1514匯出的。在該實例中，第一觸發器1418在由第二限幅器1408產生的差分訊號1512之每一者正轉變處，從延遲差分訊號1516擷取邏輯零，第二觸發器1420在由第二限幅器1408產生的差分訊號1512之每一者負轉變處，從延遲差分訊號1516擷取邏輯一。當CTLE 1402提供最佳或足夠的均衡時，第一觸發器1418輸出的偶數訊號1522保持在邏輯零，並且第二觸發器1420輸出的奇數訊號1524保持在邏輯一。在某些實現中，可以對正偏移1518進行配置，使得弱高位準1520超過用於偵測高狀態的閾值。例如，可以當訓練模式包括以下序列時配置正偏移1518：強高、弱高、隨後強低。

圖16圖示過度均衡的實例。在圖16中，對負偏移1608進行配置，使得弱低位準1610高於用於偵測低狀態的閾值。第一限幅器1406不偵測所有低狀態，而第二限幅器準確地偵測所有低狀態。在該實例中，第一觸發器1418在由第二限幅器1408產生的差分訊號1612之每一者正轉變處，從延遲差分訊號1616中擷取交替的邏輯0和邏輯1。第二觸發器1420在由第二限幅器1408產生的差分訊號1612之每一者負轉變處，從延遲差分訊號1616擷取邏輯一。第一觸發器1418輸出的偶數訊號1622在邏輯零和邏輯一之間切換，而第二觸發器1420輸出的奇數訊號1624保持在表示過度均衡的邏輯1。控制區塊1426可以使用偶數訊號1622和奇數訊號1624的狀態的序列和組合來配置及/或校準CTLE 1402。

圖17圖示可以在某些均衡接收器中使用的CTLE電路1700和延遲電路1720的實例。CTLE電路1700可以包括被佈置為RC退化電路的可程式設計或可調電容器1702和可程式設計或可調電阻器1704，RC退化電路可以由控制區塊1426進行配置。可調電容器1702和可調電阻器1704可以定義CTLE電路1700的濾波特性。RC退化提供頻率峰值，具有放大器的增益頻寬作為限制。該濾波器的傳遞函數可以表示為 H(s)，如下所示：

. 傳遞函式定義如下所示的零頻率和極點：

.

可以通過調諧RC退化電路來校準均衡，以調整用於設置峰值和直流（DC）增益的零頻率（

）和第一極點（

）。增加

的值將使

和

移動到較低的頻率而不會影響峰值，其中可以將峰值配置為理想的峰值。增加

將使零頻率移至較低頻率，並通過降低DC增益來增加峰值。

可以使用一組單位延遲元件1722來實現延遲電路1720，可以以不同的數量級聯該組單位延遲元件1722以提供不同的延遲路徑。多工器1724可以用於通過選擇延遲路徑之一來選擇延遲。

圖18是示出用於均衡差分接收器1400的校準程序的流程圖1800。在方塊1802處，控制區塊1426可以調整RC退化電路中的電阻及/或電容值。在方塊1804處，控制區塊1426可以判斷偶數訊號1522是否處於邏輯零，同時奇數訊號1524是否處於邏輯一（其指示最佳或足夠的均衡）。若已經指示了最佳均衡，或者已經執行了方塊1802的預先配置的最大反覆運算次數（N），則控制區塊1426可以轉到方塊1806。否則，控制區塊1426可以在方塊1802繼續。在一個實例中，最佳配置可以對應於使得由均衡差分接收器1400能夠對三相訊號可靠地解碼的低頻衰減與高頻放大之比。

在方塊1806處，控制區塊1426可以初始地調整由可程式設計延遲電路1410提供的延遲值。在方塊1808處，控制區塊1426可以判斷偶數訊號1522是否處於邏輯零，同時奇數訊號1524是否處於邏輯一（其指示最佳或足夠的均衡）。若已經指示了最佳均衡，則控制區塊1426可以轉到方塊1810處。否則，控制區塊1426可以在方塊1806繼續。

在方塊1810處，控制區塊1426可以調整RC退化電路中的電阻及/或電容值。在方塊1812處，控制區塊1426可以判斷是否偶數訊號1522處於邏輯一同時奇數訊號1524處於邏輯一。若發生此種情況，或者已經執行了方塊1810的預先配置的最大反覆運算次數（N+M），則控制區塊1426可以轉到方塊1814。否則，控制區塊1426可以在方塊1810繼續。

在方塊1814處，控制區塊1426可以調整RC退化電路中的電阻及/或電容值。在方塊1816處，控制區塊1426可以判斷是否偶數訊號1522處於邏輯零同時奇數訊號1524處於邏輯一。若發生這種情況，或者已經執行了方塊1814的預先配置的最大反覆運算次數（M+M-1），則控制區塊1426可以終止該程序。否則，控制區塊1426可以在方塊1814繼續。處理電路和方法的實例

圖19是示出用於採用處理電路1902的裝置的硬體實現的實例的概念圖1900，其中處理電路1902可以被配置為執行本文所揭示的一或多個功能。根據本案內容的各個態樣，如本文所揭示的元素或者元素的任何部分或者元素的任意組合，可以使用處理電路1902來實現。處理電路1902可以包括通過硬體和軟體模組的某種組合進行控制的一或多個處理器1904。處理器1904的實例係包括微處理器、微控制器、數位訊號處理器（DSP）、現場可程式設計閘陣列（FPGA）、可程式設計邏輯裝置（PLD）、狀態機、序列器、門邏輯、分離硬體電路和被配置為執行貫穿本案內容描述的各種功能的其他適當硬體。該一或多個處理器1904可以包括用於執行特定功能的專用處理器，其可以由軟體模組1916中的一個進行配置、擴增或者控制。可以經由在初始化期間裝載的軟體模組1916的組合來配置該一或多個處理器1904，並經由在操作期間裝載或卸載一或多個軟體模組1916進一步配置。

在所示出的實例中，處理電路1902可以使用匯流排架構來實現，其中該匯流排架構通常用匯流排1910來表示。根據處理系統1902的具體應用和整體設計約束條件，匯流排1910可以包括任意數量的相互連接匯流排和橋接。匯流排1910將包括一或多個處理器1904和存貯設備1906的各種電路連結在一起。存貯設備1906可以包括記憶體設備和大容量存貯設備，本文可以稱之為電腦可讀取媒體及/或處理器可讀取媒體。此外，匯流排1910亦連結諸如定時源、計時器、周邊設備、電壓調節器和電源管理電路之類的各種其他電路。匯流排介面1908可以提供匯流排1910和一或多個收發機1912之間的介面。可以針對處理電路所支援的每一種網路互連技術，提供一個收發機1912。在一些實例中，多個網路互連技術可以共享在收發機1912中發現的電路或處理模組中的一些或全部。每一個收發機1912提供用於通過傳輸媒體，與各種其他裝置進行通訊的單元。根據該裝置的本質，亦可以提供使用者介面1918（例如，鍵盤、顯示器、揚聲器、麥克風、操縱桿），使用者介面1918可以直接地或者通過匯流排介面1908來通訊耦合到匯流排1910。

處理器1904可以負責管理匯流排1910和通用處理，其可以包括執行電腦可讀取媒體（其可以包括存貯設備1906）中儲存的軟體。在該態樣，包括處理器1904的處理電路1902可以用於實現本文所揭示的方法、功能和技術中的任何一種。存貯設備1906可以用於儲存當處理器1904執行軟體時所操作的資料，該軟體可以被配置為實現本文所揭示的方法中的任何一種。

處理電路1902中的一或多個處理器1904可以執行軟體。軟體應當被廣泛地解釋為意味著指令、指令集、代碼、程式碼片段、程式碼、程式、副程式、軟體模組、應用、軟體應用、套裝軟體、例行程式、子例行程式、物件、可執行檔、執行的執行緒、程序、函數、演算法等等，無論其被稱為軟體、韌體、中介軟體、微代碼、硬體描述語言還是其他術語。軟體可以以電腦可讀形式位於存貯設備1906中或者位於外部電腦可讀取媒體中。外部電腦可讀取媒體及/或存貯設備1906可以包括非暫時性電腦可讀取媒體。舉例而言，非暫時性電腦可讀取媒體包括磁記憶裝置（例如，硬碟、軟碟、磁帶）、光碟（壓縮光碟（CD）或數位多功能光碟（DVD））、智慧卡、快閃記憶體裝置（例如，「快閃記憶體驅動器」、卡、棒或鍵式磁碟）、隨機存取記憶體（RAM）、ROM、PROM、可抹除PROM（EPROM）、EEPROM、暫存器、可移除磁碟、以及用於儲存能夠由電腦進行存取和讀取的軟體及/或指令的任何其他適當媒體。舉例而言，電腦可讀取媒體及/或存貯設備1906亦可以包括載波波形、傳輸線、以及用於發送能夠由電腦進行存取和讀取的軟體及/或指令的任何其他適當媒體。電腦可讀取媒體及/或存貯設備1906可以位於處理電路1902中、位於處理器1904中、位於處理電路1902之外、或者分佈在包括處理電路1902的多個實體之中。電腦可讀取媒體及/或存貯設備1906可以用電腦程式產品來體現。舉例而言，電腦程式產品可以包括具有封裝材料的電腦可讀取媒體。本發明所屬領域中具有通常知識者應當認識到，如何最佳地實現貫穿本案內容所提供的描述的功能，取決於特定的應用和對整個系統所施加的設計約束條件。

存貯設備1906可以維持利用可裝載程式碼片段、模組、應用、程式等等來維持及/或組織的軟體，本文將其稱為軟體模組1916。軟體模組1916中的每一個可以包括指令和資料，其中當這些指令和資料安裝或裝載在處理電路1902上並由該一或多個處理器1904進行執行時，產生控制該一或多個處理器1904的操作的執行時影像1914。當某些指令被執行時，可以使得處理電路1902根據本文所描述的某些方法、演算法和處理來執行功能。

軟體模組1916中的一些軟體模組1916可以在處理電路1902的初始化期間進行裝載，這些軟體模組1916可以配置處理電路1902來實現本文所揭示的各種功能的執行。例如，一些軟體模組1916可以配置內部設備及/或處理器1904的邏輯電路1922，可以管理對於諸如收發機1912、匯流排介面1908、使用者介面1918、計時器、數學輔助處理器等等之類的外部設備的存取。軟體模組1916可以包括用於與中斷處理常式和設備驅動程式進行互動，並控制對於處理電路1902所提供的各種資源的存取的控制程式及/或作業系統。這些資源可以包括記憶體、處理時間、針對收發機1912的存取、使用者介面1918等等。

處理電路1902的一或多個處理器1904可以是多功能的，據此對軟體模組1916中的一些進行裝載和配置以執行不同的功能或者同一功能的不同實例。另外，該一或多個處理器1904可以適於管理例如由於回應於來自使用者介面1918、收發機1912和設備驅動程式的輸入而發起的幕後工作。為了支援多個功能的執行，該一或多個處理器1904可以被配置為提供多工環境，據此，根據需要或者期望，將多個功能中的每一個功能實現成通過該一或多個處理器1904來服務的一個任務集。在一個實例中，可以使用用於在不同的任務之間傳遞對處理器1904的控制的時間共享程式1920，來實現該多工環境，據此，在完成任何突出的操作之後及/或回應於諸如中斷之類的輸入，每一個任務將對一或多個處理器1904的控制返回給該時間共享程式1920。當任務具有對一或多個處理器1904的控制時，處理電路有效地專用於與該控制任務相關聯的功能所解決的目的。時間共享程式1920可以包括作業系統、在輪詢（round-robin）的基礎上傳遞控制的主循環、根據功能的優先順序來分配對一或多個處理器1904的控制的功能、及/或通過將對一或多個處理器1904的控制提供給處理函數來回應外部事件的中斷驅動的主循環。

圖20是可以由例如耦合到C-PHY三相介面的裝置中的接收器電路執行的均衡方法的流程圖2000。

在方塊2002處，接收器電路可以對從三線介面的兩條線接收的三相訊號進行均衡以提供均衡的訊號。從這兩條線中的第一條線接收的三相訊號與從這兩條線中的第二條線接收的三相訊號處於不同的相位。在某些實現中，可以從根據C-PHY協定操作的三線匯流排中，接收三相訊號。

在方塊2004處，接收器電路可以提供通過比較均衡的訊號與第一參考電壓位準之間的電壓差來獲得的第一差分訊號，並在方塊2006處，接收器電路可以提供通過比較均衡的訊號與第二參考電壓位準之間的電壓差來獲得的第二差分訊號。差分訊號可以由限幅器1406、1408提供，其中限幅器可以包括比較器或者使用比較器來實現。比較器可以將在其輸入與可程式設計偏移之間的電壓差進行比較，以在輸出處獲得判決及/或結果。

在方塊2008處，接收器電路可以使用第一差分訊號中的第一類型邊沿，在第一雙穩態裝置處擷取第二差分訊號的延遲版本，並在方塊2010處，接收器電路可以使用第一差分訊號中的第二類型邊沿，在第二雙穩態裝置處擷取第二差分訊號。可以使用觸發器、鎖存器、暫存器、保持器電路或者其他類型的邏輯裝置來實現雙穩態裝置。

在方塊2012處，接收器電路可以調整接收器的均衡電路，直到第一雙穩態裝置和第二雙穩態裝置的輸出指示使得能夠將資訊從三相訊號中準確地解碼的低頻衰減與高頻放大之比已達到為止。當可以從三相訊號中準確地解碼資訊時，三相訊號的解碼是可靠的。可以通過修改均衡電路的電阻值及/或電容值來調整接收器的均衡電路。在各個實例中，在三相訊號中接收訓練模式的同時調整接收器的均衡電路。

在某些實例中，接收器電路可以反覆運算地調整用於產生第二差分訊號的延遲版本的延遲時段。在一個實例中，接收器電路可以在調整均衡電路時，調整延遲時段。在另一個實例中，接收器電路可以在調整接收器的均衡電路之前調整延遲時段。在一些實例中，可以調整延遲時段，直到第一雙穩態裝置和第二雙穩態裝置的輸出指示低頻衰減與高頻放大之比使得能夠從三相訊號中準確地解碼資訊為止。

在某些實例中，第一參考電壓位準對應於為第一差分訊號和第二差分訊號指定的最大電壓位準和最小電壓位準之間的中點處的中間電壓位準。例如，當差分訊號在+V和-V之間切換時，中間電壓位準可以是零伏。第二參考電壓位準可以具有與中間電壓位準的偏移。

在一個實例中，使用回應第一差分訊號中的負到正轉變的觸發器來實現第一雙穩態裝置，並且使用回應第一差分訊號中的正到負轉變的觸發器來實現第二雙穩態裝置。

在一個實例中，調整接收器的均衡電路，直到第一雙穩態裝置和第二雙穩態裝置的輸出具有相反的二進位值為止。

圖21是示出用於採用處理電路2102的裝置的硬體實現的實例的圖。該處理電路通常具有處理器2116，處理器2116可以包括微處理器、微控制器、數位訊號處理器、序列器和狀態機中的一或多個。處理電路2102可以使用匯流排架構來實現，其中該匯流排架構通常用匯流排2120來表示。根據處理系統2102的具體應用和整體設計約束條件，匯流排2120可以包括任意數量的相互連接匯流排和橋接。匯流排2120將包括一或多個處理器及/或硬體模組（其通過處理器2116、模組或電路2104、2106和2108、決定不同對的連接器或線2114之間的差分訊號傳遞狀態的差分接收器電路2112和電腦可讀取儲存媒體2118來表示）的各種電路連結在一起。此外，匯流排2120亦可以連結諸如定時源、周邊設備、電壓調節器和電源管理電路之類的各種其他電路，它們是本發明所屬領域公知的，故沒有進行進一步描述。

處理器2116負責通用處理，其包括執行電腦可讀取儲存媒體2118上儲存的軟體。當軟體被處理器2116執行時，使得處理電路2102執行上文針對任何特定裝置所描述的各種功能。電腦可讀取儲存媒體2118亦可以用於儲存在執行軟體時由處理器2116操縱的資料，其包括從通過連接器或線2114（其可以被配置為資料通道和時鐘通道）傳輸的符號中解碼的資料。處理電路2102亦包括模組2104、2106和2108中的至少一個。模組2104、2106和2108可以是在處理器2116中執行、常駐/儲存在電腦可讀取儲存媒體2118中的軟體模組、耦合到處理器2116的一或多個硬體模組、或者其某種組合。模組2104、2106及/或2108可以包括微控制器指令、狀態機配置參數或者其某種組合。

在一種配置中，裝置2100可以被配置用於通過C-PHY三相介面進行資料通訊。裝置2100可以包括被配置為管理均衡程序的模組及/或電路2104，其包括何時在C-PHY三相介面上發送訓練模式。裝置2100可以包括被配置為提供差分訊號及/或切換決定的模組及/或電路2106。模組及/或電路2106可以包括限幅器及/或比較器。裝置2100可以包括配置一或多個均衡電路的模組及/或電路2108。例如，模組及/或電路2108可以包括控制器，該控制器可以操縱用於修改均衡篩檢程式的傳遞函數的電容和電阻值。

在一個實例中，裝置2100實現被配置為提供差分訊號的匯流排介面設備，每個差分訊號表示三線介面中的一對線之間的訊號傳遞狀態的差異。裝置2100可以包括均衡接收器，其被配置為對從三線介面的兩條線接收的三相訊號提供均衡的訊號。這裡，從兩條線中的第一條線接收的三相訊號與從兩條線中的第二條線接收的三相訊號處於不同的相位。裝置2100可以包括：第一比較器，其被配置為提供通過比較均衡的訊號與第一參考電壓位準之間的電壓差來獲得的第一差分訊號；第二比較器，其被配置為提供通過比較均衡的訊號與第二參考電壓位準之間的電壓差來獲得的第二差分訊號。裝置2100可以包括：第一雙穩態裝置，其被配置為回應於第一差分訊號中的第一類型邊沿，擷取第二差分訊號的延遲版本作為輸出；第二雙穩態裝置，其被配置為回應於第一差分訊號中的第二類型邊沿，擷取第二差分訊號作為輸出。裝置2100可以包括控制區塊，其被配置為調整均衡接收器的均衡參數，直到第一雙穩態裝置和第二雙穩態裝置的輸出指示使得能夠將資訊從三相訊號中準確地解碼的低頻衰減與高頻放大之比已達到為止。該控制區塊可以包括處理器2116或者由處理器2116來實現。

在一些實例中，當在三相訊號中接收訓練模式的同時，調整均衡接收器的均衡參數。控制區塊亦可以被配置為反覆運算地調整用於產生第二差分訊號的延遲版本的延遲時段。可以在調整均衡接收器的均衡參數之前、之後或者同時，調整延遲值。可以通過延遲電路1720來提供延遲值，可以使用用於在延遲線之間進行選擇的多工器1724來調整延遲值。在一些實例中，延遲時段反覆運算地調整第一雙穩態裝置和第二雙穩態裝置的輸出，可以導致足夠均衡的三相訊號以實現三相訊號的可靠解碼。可以反覆運算地調整延遲時段，直到第一雙穩態裝置和第二雙穩態裝置的輸出指示低頻衰減與高頻放大之比使得能夠從三相訊號中準確地解碼資訊為止。

在各個實例中，均衡接收器的均衡參數包括電阻值或電容值。例如，可以調整圖7的CTLE電路1700中的電容器1702的電容值及/或電阻器1704的電阻值。

在一些實例中，第一參考電壓位準對應於為第一差分訊號和第二差分訊號指定的最大電壓位準和最小電壓位準之間的中點處的中間電壓位準，並且第二參考電壓位準與中間電壓位準具有偏移。

雙穩態裝置可以對應於圖14的觸發器1418、1420，它們回應第一差分訊號（例如，差分訊號1412）中的不同轉變（負到正和正到負轉變）。可以調整均衡接收器的均衡參數，直到觸發器1418、1420的輸出具有相反的二進位值為止。

電腦可讀取儲存媒體2118可以是非暫時性儲存媒體並可以儲存代碼，當該代碼被一或多個處理器執行時，使得該一或多個處理器用於：對從三線介面的兩條線接收的三相訊號進行均衡以提供均衡的訊號；提供通過比較均衡的訊號與第一參考電壓位準之間的電壓差來獲得的第一差分訊號；提供通過比較均衡的訊號與第二參考電壓位準之間的電壓差來獲得的第二差分訊號；使用第一差分訊號中的第一類型邊沿，在第一雙穩態裝置處擷取第二差分訊號的延遲版本；使用第一差分訊號中的第二類型邊沿，在第二雙穩態裝置處擷取第二差分訊號；及調整接收器的均衡電路，直到第一雙穩態裝置和第二雙穩態裝置的輸出指示使得能夠將資訊從三相訊號中準確地解碼的低頻衰減與高頻放大之比已達到為止。從兩條線中的第一條線接收的三相訊號與從兩條線中的第二條線接收的三相訊號處於不同的相位。

應當理解的是，本文所揭示處理中的特定順序或者步驟層次只是示例性方法的一個實例。應當理解的是，根據設計優先選擇，可以重新排列這些處理中的特定順序或步驟層次。此外，可以對一些步驟進行組合或省略。所附的方法請求項以實例順序提供各種步驟的元素，但並不意味著其受到提供的特定順序或層次的限制。

為使本發明所屬領域中任何具有通常知識者能夠實現本文所描述的各個態樣，上面圍繞各個態樣進行了描述。對於本發明所屬領域中具有通常知識者來說，對這些態樣的各種修改都是顯而易見的，並且本文定義的整體原理亦可以適用於其他態樣。因此，本發明並不限於本文所示出的態樣，而是與本發明揭示的全部範疇相一致，其中除非特別說明，否則用單數形式修飾某一部件並不意味著「一個和僅僅一個」，而可以是「一或多個」。除非另外特別說明，否則術語「一些」代表一或多個。貫穿本案內容描述的各個態樣的元素的所有結構和功能均等物以引用方式明確地併入本文中，並且意欲由請求項所涵蓋，這些結構和功能均等物對於本發明所屬領域中具有通常知識者來說是公知的或將要是公知的。此外，本文中沒有任何揭示內容是想要奉獻給公眾的，不管此類揭示內容是否明確記載在申請專利範圍中。請求項的元素不應被解釋為功能模組，除非該元素明確採用了「用於……的單元」的措辭進行記載。

100:裝置

102:SoC處理電路

104:電路或設備

106:電路或設備

108:電路或設備

110:數據機

112:處理器

114:板載記憶體

116:匯流排介面電路

118a:匯流排

118b:匯流排

120:匯流排

122:處理器可讀存貯設備

124:天線

126:顯示器

128:開關或按鈕

130:開關或按鈕

132:外部鍵盤

200:裝置

202:個IC裝置

204:無線收發器

206:處理器或其他處理及/或計算電路或設備

208:儲存媒體

210:實體層驅動器

212:內部匯流排

214:天線

220:通訊鏈路

222:通道

224:通道

226:通道

230:個IC裝置

232:顯示控制器

234:攝影機控制器

236:處理器或其他處理及/或計算電路或設備

238:儲存媒體

240:實體層驅動器

242:內部匯流排

300:C-PHY介面

302:映射器

304:並行到串列轉換器

306:三線三相線狀態編碼器

308:線驅動器

310:訊號線

310a:訊號線

310b:訊號線

310c:訊號線

312:符號

314:序列

316a:訊號

316b:訊號

316c:訊號

400:時序圖

402:曲線

404:曲線

406:曲線

408:極性

410:相位轉變

412:位元值

414:時間

450:圓形狀態圖

452:順時針方向

452':順時針方向

454':逆時針方向

454:逆時針方向

500:C-PHY介面

502a:差分接收器

502b:差分接收器

502c:差分接收器

504:線狀態解碼器

506:串列到平行轉換器

508:解映射器

510:先進先出暫存器

514:符號

516:符號

518:资料

520:輸出

522:差分訊號

524:CDR電路

526:時鐘

600:狀態圖

602:狀態

604:狀態

606:狀態

612:狀態

614:狀態

616:狀態

618:外圓

620:翻轉位元

622:旋轉位元

624:極性位元

626:FRP符號

628:狀態元素

700:時序圖

702:第一符號

704:第二符號

706:第三個符號

708:第四符號

712:延遲

714:延遲

716:延遲

718:閾值電壓

720:閾值電壓

722:時間

724:第二符號

726:時間

800:示意圖

802a:差分接收器

802b:差分接收器

802c:差分接收器

804:轉變偵測電路

806:時鐘產生電路

808:接收時鐘訊號

810:差分訊號

820:時序圖

822:標記

824:標記

826:標記

830:擷取窗

830a:擷取窗

830b:擷取窗

830c:擷取窗

830d:擷取窗

830e:擷取窗

830f:擷取窗

830g:擷取窗

900:時序圖

902:時序圖

904:時序圖

906:時序圖

920:時序圖

922:時序圖

924:差值

926:差異

928:差異

930:差值

932:時序圖

934:差值

936:差值

938:時序圖

940:差值

942:差值

1000:眼圖

1002:符號間隔

1004:訊號轉變區域

1006:時間段的「眼圖開口」

1008:符號間隔邊界

1012:末端

1014:符號間隔邊界

1016:時間

1020:電壓位準

1022:電壓位準

1024:電壓位準

1026:電壓位準

1028:電壓位準

1030:觸發

1100:第一眼圖

1102:符號間隔

1110:連續等時線性均衡

1120:眼圖

1122:眼圖開口

1126:訊號

1128:訊號

1130:訊號

1132:訊號

1134:訊號

1136:訊號

1140:C-PHY介面

1142:三相線驅動器電路

1144:互連

1146:50歐姆阻抗

1148:均衡差分接收器

1200:第一模式圖

1220:第二眼圖

1222:符號轉變

1224:符號轉變

1226:訊號

1228:訊號

1230:訊號

1232:訊號

1240:第三眼圖

1242:第一符號轉變

1244:第二符號轉變

1246:訊號

1248:訊號

1250:訊號

1252:訊號

1254:訊號

1256:訊號

1260:第四眼圖

1262:符號轉變

1264:符號轉變

1266:訊號

1268:訊號

1270:訊號

1272:訊號

1274:最壞情況時序訊號干擾

1276:最壞情況時序訊號干擾

1300:第一實例

1310:第二實例

1320:第三實例

1330:第四實例

1400:均衡差分接收器

1402:CTLE

1404:差分訊號

1406:第一限幅器

1408:第二限幅器

1410:可程式設計延遲電路

1412:差分訊號

1414:單端差分訊號

1416:差分訊號

1418:觸發器

1420:觸發器

1422:偶數訊號

1424:奇數訊號

1426:控制區塊

1428:均衡控制訊號

1430:眼圖

1432:零偏移

1434:負偏移

1436:眼寬

1438:眼高

1500:訓練模式

1508:負偏移

1510:弱低位準

1512:差分訊號

1514:差分訊號

1516:延遲差分訊號

1518:正偏移

1520:弱高位準

1522:偶數訊號

1524:奇數訊號

1600:訓練模式

1608:負偏移

1610:弱低位準

1612:差分訊號

1616:延遲差分訊號

1622:偶數訊號

1624:奇數訊號

1700:CTLE電路

1702:電容器

1704:電容值及/或電阻器

1720:延遲電路

1722:單位延遲元件

1724:多工器

1800:流程圖

1802:方塊

1804:方塊

1806:方塊

1808:方塊

1810:方塊

1812:方塊

1814:方塊

1816:方塊

1900:概念圖

1902:處理電路

1904:處理器

1906:存貯設備

1908:匯流排介面

1910:匯流排

1912:收發機

1914:執行時影像

1916:軟體模組

1918:使用者介面

1920:時間共享程式

1922:邏輯電路

2000:流程圖

2002:方塊

2004:方塊

2006:方塊

2008:方塊

2010:方塊

2012:方塊

2100:裝置

2102:處理電路

2104:模組及/或電路

2106:模組及/或電路

2108:模組及/或電路

2112:差分接收器電路

2114:連接器或線

2116:處理器

2118:電腦可讀取儲存媒體

2120:匯流排

圖1圖示了採用在根據多種可用標準之一來選擇性地操作的IC裝置之間的資料連結的裝置。

圖2根據本文所揭示的某些態樣，圖示用於在IC裝置之間採用資料連結的裝置的系統架構。

圖3圖示C-PHY三相資料編碼器。

圖4圖示C-PHY三相編碼介面中的訊號傳遞。

圖5圖示C-PHY解碼器。

圖6是示出C-PHY三相編碼介面中的潛在狀態轉變的狀態圖。

圖7是訊號上升時間對C-PHY解碼器中的轉變偵測的影響的實例。

圖8圖示C-PHY解碼器中的轉變偵測。

圖9圖示在C-PHY介面上發送的連續符號對之間發生的訊號轉變的一個實例。

圖10圖示針對C-PHY三相介面產生的眼圖的實例。

圖11圖示C-PHY介面中的衰減和抵消均衡的影響。

圖12圖示表示在均衡差分接收器的輸出處的最佳均衡訊號的眼圖的某些態樣。

圖13圖示C-PHY介面中的均衡的某些實例。

圖14根據本文揭示的某些態樣，圖示一種均衡差分接收器。

圖15根據本文揭示的某些態樣，圖示使用訓練模式來校準均衡差分接收器的第一實例。

圖16根據本文揭示的某些態樣，圖示使用訓練模式來校準均衡差分接收器的第二實例。

圖17圖示均衡差分接收器的實例以及可以在根據本文揭示的某些態樣所提供的均衡差分接收器中使用的延遲電路的實例。

圖18是示出用於根據本文所揭示的某些態樣提供的均衡差分接收器的校準程序的流程圖。

圖19圖示採用可以根據本文所揭示的某些態樣進行調整的處理電路的裝置的實例。

圖20是根據本文所揭示的某些態樣的方法的流程圖。

圖21是示出裝置的硬體實現方式的實例的圖，其中該裝置可以根據本文所揭示的某些態樣來執行時鐘校準。

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