TW201818669A

TW201818669A - 用於行動產業處理器介面ｃ實體層之接收器之叢發模式時脈資料回復電路

Info

Publication number: TW201818669A
Application number: TW106125437A
Authority: TW
Inventors: 慜劉; 謝治中; 查理斯坤格吳
Original assignee: 豪威科技股份有限公司
Priority date: 2016-10-18
Filing date: 2017-07-28
Publication date: 2018-05-16
Also published as: CN107959563B; US9735950B1; CN107959563A; TWI635714B

Abstract

一種實例叢發模式時脈資料回復電路可包括一時脈回復電路，其經耦接以接收複數個資料信號，且作為回應而提供一經回復之時脈信號。該複數個資料信號中之每一者包括資料及一嵌入時脈信號，且該複數個資料信號可係基於一經編碼符號。該時脈回復電路經耦接以回應於該複數個資料信號中之一第一者而產生該經回復之時脈信號。一資料回復電路可經耦接以接收該複數個資料信號及該經回復之時脈信號，且回應於該經回復之時脈信號而提供複數個經回復之資料信號。該資料回復電路經耦接以使該複數個資料信號中之每一者延遲，且回應於該至少一個時脈脈衝而擷取該經延遲之複數個資料信號中的每一者。

Description

用於行動產業處理器介面Ｃ實體層之接收器之叢發模式時脈資料回復電路

本發明大體上係關於高速串行介面，且明確地但非排他地而言，係關於符合MIPI C-PHY標準之高速串行介面。

影像感測器已變得隨處可見。其廣泛用於數位靜態攝影機、蜂巢式電話、安全性攝影機，以及醫學、汽車及其他應用。用來製造影像感測器之技術已經以大步調持續發展。舉例而言，對較高解析度及較低功耗之需求已促進了此等裝置之進一步小型化及整合。將此等裝置繼承至行動裝置中，連同資料頻寬要求之增加已導致不同資料傳送協定之開發。不同資料傳送協定可定義較高傳送速率。然而，較高傳送速率可使對影像感測器之改變成為必需，至少在接收器及傳輸器電路方面。舉例而言，可用三個一組之資料信號來代替差分信號，該等資料信號可用於在三個一組之導線上傳送由各種信號形成的經編碼符號。為了實施此類新協定，如所提到，影像感測器可需要考慮編碼及額外匯流排導線。

本文中描述一種用於具有時脈資料回復電路之高速串行介面之裝置及方法的實例。在以下描述中，陳述眾多具體細節以提供對具體實例之透徹描述。然而，熟習相關領域之技術者將認識到；可在無具體細節中之一者或一者以上之情況下及使用其他方法、組件、材料等實踐本文所述的技術。在其他情況下，未圖示或詳細描述眾所周知之結構、材料或操作以免使某些態樣混淆。在本說明書通篇中參考「一個實例」或「一個實施例」指結合實例描述之特定特徵、結構或特性包括於本發明之至少一個實例中。因此，貫穿本說明書在不同位置中出現片語「在一個實例中」或「在一個實施例中」未必皆是指同一個實例。此外，在一或多個實例中，特定特徵、結構或特性可以任何合適方式組合。在整個本說明書中，使用若干技術術語。此等術語將採用其在其所出現之領域中的普通含義，除非本文明確定義，或其使用情境將明顯另外表明。應注意，元件名稱及符號在本文中可互換使用(例如Si對矽)；然而，兩者具有相同含義。圖1是根據本發明之實施例的實例系統100。實例系統可包括攜帶型電話、數位攝影機、攜帶型電腦等。一般而言，實例計算系統可包括控制器，例如晶片上系統(SoC)、處理核心等，其經由通信匯流排與周邊裝置通信。實例周邊裝置可為影像感測器。舉例而言，控制器可控制系統100之總體操作。在一些實施例中，系統100可符合行動行業處理介面(MIPI) C-PHY標準，其定義例如如何經由匯流排傳送資料、位元。另外，MIPI C-PHY標準將發送資料之使用概述為經編碼符號，其傳送比差分信號協定(例如D-PHY)多至少2倍之資料。系統100之所說明之實施例包括控制器102，其經由匯流排106耦接至影像感測器104。控制器102及影像感測器104可經由匯流排106彼此通信。雖然僅示出系統100包括控制器102及影像感測器104，但系統100可另外包括各種其他周邊組件，例如固態儲存驅動器、監視器及感測器，僅列舉一些，其可全部耦接至匯流排106。控制器102可為系統100之中央處理單元及主控制器。一般而言，控制器102可在操作期間控制影像感測器104之一些態樣。舉例而言，控制器102可在系統100之操作期間的各種時刻，向影像感測器104提供控制命令且自該影像感測器104接收資料。控制器102可例如為SoC、一或多個中央處理單元、一或多個微控制器等。一般而言，控制器102可例如經由匯流排106自影像感測器104接收包括資訊之資料信號。可將可包括影像資料之資訊提供至控制器102，以供使用者儲存、顯示及/或操縱。在一些實施例中，資料信號可採取符合MIPI C-PHY協定之一序列符號的形式。 C-PHY協定可涵蓋使用三線式匯流排而不是例如雙線式匯流排之資料編碼。每一符號可具有經編碼且在單個三個一組導線(其亦可被稱作通道)中一起運送的資料及時脈信號兩者。在每一符號邊界，例如符號之前導邊緣，可存在至少一個轉變，例如，高至低或低至高。每個符號可被稱為單位間隔。邊界轉變可減輕資料及/或時脈回復。符號之編碼可允許至多2.28個位元編碼至每一符號上，其可在七個符號中提供16個位元。如所提到，嵌入之時脈信號可自每一符號之前導邊緣回復，且嵌入之時脈信號接著可用以擷取經編碼資料。每一符號之前導邊緣可在通道之三個導線中之任一者上提供。為了保障在資料穩定時擷取該資料，在嵌入之時脈脈衝用以擷取資料信號之前，可使每一導線上之資料信號延遲。由此，在一些實施例中，匯流排106可包括三個導線來在控制器102與影像感測器104之間運載符合C-PHY之符號。控制器102之所說明之實施例包括時脈資料回復(CDR)電路108。舉例而言，CDR 108可耦接至匯流排106，以接收形成經編碼符號之三個資料信號。在一些實施例中，CDR 108可經由一或多個接收器電路(未圖示)耦接至匯流排106，其可將匯流排106之三個導線上或之間的電壓信號轉換為二進位信號，例如「1」及「0」。CDR 108可自該等資料信號中之至少一者回復時脈信號，並使用該經回復之時脈信號來擷取(例如，鎖存)該三個資料信號中之資料。接著可將經回復之時脈信號及資料提供至控制器102的其他電路及功能區塊。影像感測器104之所說明之實施例可包括傳輸器110，其經耦接以向控制器102傳輸一或多個經編碼符號。傳輸器110可包括耦接至匯流排106之一或多個驅動電路，其中例如，不同/單獨驅動器電路經耦接來提供該三個資料信號中之一者。影像感測器104可回應於接收到之命令或內部提示，來向控制器102提供影像資料及/或操作資訊。圖2是根據本發明之實施例之時脈資料回復電路208的實例方塊圖。CDR 208可為CDR 108及/或208之實例。一般而言，CDR 208可例如基於MIPI C-PHY標準來回復嵌入之時脈信號及三個資料信號，其編碼成由影像感測器形成之符號。經回復之時脈資料可由CDR 208用來擷取資料信號。經回復之資料及時脈信號可由CDR 208提供作為輸出。 CDR 208之所說明之實施例包括兩個部分：時脈回復電路242及資料回復電路244。舉例而言，可由CDR 208自一或多個接收器接收三個資料信號dab、dbc及dca。三個資料信號中之每一者可以二進位格式提供資料，且三個資料信號之組合可提供嵌入之時脈信號。嵌入之時脈信號可基於針對每一符號首先接收該三個資料信號中的哪一者。由此，每一符號中首先接收之資料信號可不同。舉例而言，在其他兩個資料符號中之任一者轉變為高之前，資料信號dab可在第一符號中轉變為高。在後續符號中，在其他兩個轉變中之任一者為低之前，資料信號dca可轉變為低。因此，在一些實施例中，該三個資料信號之第一資料信號轉變為高或低可提供時序。時脈回復電路242可回復嵌入於資料信號dab、dbc及dca中之至少一者中之嵌入時脈信號，且接著將經回復之時脈信號rcv_clk提供至資料回復電路244。作為回應，資料回復電路可擷取包括於三個資料信號中之資料，並提供與經回復之資料信號rcv_dxx相同的信號。舉例而言，可將經回復之時脈信號及經回復之資料信號提供至後續電路。時脈回復電路242之所說明之實施例包括複數個脈衝產生電路218、時脈產生器電路220及延遲電路222。該複數個脈衝產生電路218可包括三個脈衝產生電路218A、218B及218C，且脈衝產生電路218中之每一者可經耦接以接收各別資料信號dxx，其中dxx可為dab、dbc或dca中之一者。舉例而言，脈衝產生電路218A可經耦接以接收資料信號dab，脈衝產生電路218B可經耦接以接收資料信號dbc，且脈衝產生電路218C可經耦接以接收資料信號dca。脈衝產生電路218中之每一者可回應於該接收到之資料信號的上升邊緣及/或下降邊緣而提供各別脈衝信號tr_xx。舉例而言，脈衝產生電路218A可在資料信號dab之上升邊緣及下降邊緣上提供脈衝信號tr_ab，脈衝產生電路218B可提供脈衝信號tr_bc，且脈衝產生電路218C可提供脈衝信號tr_ca。時脈產生器電路220可經耦接以自該複數個脈衝產生電路218接收脈衝信號tr_ab、tr_bc及tr_ca，且作為回應而提供經回復之時脈信號rcv_clk。在一些實施例中，經回復之時脈信號可為用於每個接收到之符號的單個脈衝。在一些實施例中，時脈產生器電路220可基於符號的首先接收到之脈衝信號，產生經回復之時脈信號。該符號之其他兩個脈衝信號可不產生經回復的時脈信號脈衝。一旦已回復該符號，時脈產生器電路220就可回應於重設信號而重設。在重設之後，時脈產生器電路220可準備好自後續符號產生後續時脈信號脈衝。延遲器222可經耦接以自時脈產生器電路220接收經回復之時脈信號rcv_clk，並作為回應而提供經回復時脈信號之延遲版本。經回復時脈信號之延遲版本可為重設信號。延遲器222可使經回復時脈信號脈衝延遲達一延遲量tr。延遲tr之長度可合意地長得足以防止自時脈回復電路242接收到之符號的第二或第三資料信號產生時脈脈衝，但同時足夠短，使得時脈產生器電路220在接收到後續符號之資料信號之前重設。設定延遲tr由此可確保每符號僅產生經回復時脈信號之一個時脈脈衝。因此，資料信號中之資料亦只能回復一次，且不擷取或回復冗餘資料。延遲器222可為此項技術中已知之任何可調諧的延遲電路。舉例而言，延遲器222可為延遲鎖定迴路(DLL)，一系列反相器或緩衝器等。資料回復電路244之所說明之實施例包括複數個延遲器224以及各別複數個鎖存器226。該複數個延遲器224可包括每資料信號至少一個延遲器。舉例而言，延遲器224A可使資料信號dab延遲，且提供經延遲之資料信號dab_dly作為輸出。其他兩個資料信號dbc及dca可類似地延遲對應之延遲器224B、224C，且相應地提供作為經延遲之資料信號。該複數個延遲器224中之每一者之延遲量td可使資料信號合意地延遲，以滿足複數個鎖存器226之保持時間及設置時間兩者。另外，該複數個延遲器224中之每一者之延遲td可設定成確保經回復時脈信號脈衝在資料信號之穩定區中出現。該複數個鎖存器226可接收資料信號之經延遲版本，基於經回復之時脈信號來鎖存該經延遲版本，且提供與經回復資料信號相同的信號。舉例而言，鎖存器226A可經耦接以接收經延遲之資料信號dab_dly，且基於時脈回復電路242所提供之經回復時脈信號來鎖存該資料信號，且提供經回復之資料信號rcv_dab。同樣地，鎖存器226B及226C可類似地耦接，以分別提供經回復之資料信號rcv_dbc及rcv_dca。在一些實施例中，該複數個鎖存器可為D正反器，其經耦接以在資料輸入處接收經延遲之資料信號，且經耦接以在時脈輸入處接收經回復之時脈信號。可為基於用於該複數個鎖存器226之鎖存器類型來調整該複數個延遲器224的延遲td。圖3是根據本發明之實施例的實例時序圖305。時序圖305可用於說明CDR 208之實例操作。時序圖305包括並示出資料信號dab、dbc及dca (在頂部示出)；複數個脈衝產生器電路218所產生之脈衝信號；經回復之時脈信號rcv_clk；重設信號；複數個延遲器224所提供之經延遲資料；以及經回復之資料rcv_dat之間的關係。舉例而言，第一符號s0可由CDR 208接收。第一符號可包括三個資料信號dab、dbc及dca。在三個資料信號中之每一者中發生的轉變(高至低或低至高)可在每一到達符號中以循序次序接收，但特定次序可針對每一符號而不同。應注意，該轉變可標記單位間隔之邊緣，且該轉變之時間長度可被稱為資料信號的抖動時間。舉例而言，資料信號dca可為要轉變之第一資料信號，其在時刻t0以自低至高之轉變發生。在時刻t0發生之dca之轉變可經由脈衝產生電路218C產生脈衝信號tr_ca。時脈產生器電路220可接收脈衝tr_ca，且亦在時刻t0產生時脈脈衝rcv_clk。可將時脈脈衝rcv_clk提供至該複數個鎖存器226且提供至延遲器222。在時刻t2，重設信號可轉變為高，其可使時脈產生器電路220重設。重設信號可由延遲器222提供。時脈脈衝rcv_clk之時間長度可係基於延遲器222的延遲tr。由此rcv_clk之脈衝寬度可為tr。歸因於延遲器222之延遲，重設信號之寬度可同樣地為tr。由此可能需要具有長度2*tr，以便不干擾後續符號之獲取。另外，在時刻t1及t3，脈衝信號tr_ab及tr_bc可由該複數個脈衝產生電路218中之對應者產生。然而，此等脈衝可不致使時脈產生器電路220產生時脈脈衝。舉例而言，當時脈產生器電路220當前正提供高輸出，例如時脈信號rcv_clk時，脈衝信號tr_ab可由時脈產生器電路220接收。由此歸因於tr_ab，無法產生時脈信號。另外，當重設信號被斷言為高時，脈衝信號tr_bc可由時脈產生器電路220接收。因此，tr_bc可不致使時脈產生器電路220產生時脈脈衝。然而，在時刻t4，重設信號可轉變為低，其可允許時脈產生器電路220在接收到後續脈衝信號後，即刻產生時脈脈衝rcv_clk。舉例而言，在時刻t5，脈衝信號tr_bc可致使時脈產生器電路220產生時脈脈衝rcv_clk。對於該資料，該複數個延遲器224使資料信號dab、dbc及dca延遲達一延遲量td。如所提到，延遲td應基於接收複數個鎖存電路226之保持及設置時間。由此，歸因於該延遲，可基於時脈信號rcv_clk，在時刻t0鎖存該資料信號。在一些實施例中，複數個鎖存器226可提供經回復之資料信號rcv_dat，直至時刻t5處之下一時脈脈衝為止。圖4是根據本發明之實施例之時脈產生器電路420的實例。時脈產生器電路420可為時脈產生器電路220之實例。時脈產生器電路420可基於接收到複數個脈衝信號tr_ab、tr_bc和tr_ca來產生及提供時脈脈衝。在一些實施例中，時脈產生器電路420可回應於脈衝信號中之一者(例如第一脈衝信號)來提供經回復的時脈信號rcv_clk。脈衝信號可由一或多個脈衝產生電路回應於形成經編碼符號之資料信號而產生。舉例而言，符合MIPI C-PHY之符號可包括三個資料信號dab、dbc及dca，其可由該複數個脈衝產生電路218接收，並作為回應而提供脈衝信號tr_ab、tr_bc及tr_ca。時脈產生器電路420之所說明之實施例包括複數個正反器428，例如正反器428A至428C，以及「或」閘440。該複數個正反器428，在一些實施例中，其可為D正反器，可經耦接以在其時脈輸入上接收各別脈衝信號tr_ab、tr_bc及tr_ca。該複數個正反器428之資料輸入可耦接至高參考電壓。當複數個正反器428中之一者由傳入脈衝信號觸發時，所觸發之正反器可作為回應而提供高輸出ck_xx，例如ck_ab、ck_bc及ck_ca。高輸出可保持，直至複數個正反器428接收到重設信號為止。複數個正反器428之輸出可耦接至「或」閘440之輸入。舉例而言，脈衝信號tr_bc可由正反器428B接收，其可致使輸出ck_bc轉變為高。輸出ck_bc可耦接至「或」閘440之輸入，其可作為回應而提供經回復之時脈信號rcv_clk。在複數個正反器428接收到重設信號之前，歸因於耦接至正反器428B之資料輸入之高參考電壓的不變性質，信號ck_bc可保持高，且繼而信號rcv_clk可保持高。在接收到重設信號(其可為延遲器(例如延遲器222)所提供之經回復時脈信號rcv_clk之延遲版本)後，正反器428B之輸出可即刻轉變為低。由此，經回復之時脈信號rcv_clk可同樣地轉變為低。當複數個正反器428中之一者正提供高輸出信號ck_xx時，其他正反器428中之任一者對脈衝信號之接收可不致使時脈產生器電路420輸出額外時脈脈衝。歸因於額外脈衝信號之額外時脈脈衝之缺乏可歸因於「或」閘440。因為「或」閘440之輸出可回應於單個高輸入而轉變為高，所以隨後接收到之額外高輸入可不改變或影響「或」閘440之輸出。由此，歸因於接收到額外高信號，「或」閘440之輸出rcv_clk可不改變。另外，當斷言重設信號時，複數個正反器428中無一者可提供信號ck_xx。由此，歸因於接收到之第一脈衝信號，時脈產生器電路420可僅提供時脈脈衝。圖5是根據本發明之實施例之時脈產生器電路520的實例。時脈產生器電路520可為時脈產生器電路220之實例。時脈產生器電路520可基於接收到複數個脈衝信號tr_ab、tr_bc及tr_ca來產生並提供時脈脈衝。在一些實施例中，時脈產生器電路520可回應於脈衝信號中之一者(例如接收到之第一脈衝信號)來提供經回復的時脈信號rcv_clk。脈衝信號可由一或多個脈衝產生電路回應於形成經編碼符號之資料信號而產生。舉例而言，符合MIPI C-PHY之符號可包括三個資料信號dab、dbc及dca，其可由該複數個脈衝產生電路218接收，並作為回應而提供脈衝信號tr_ab、tr_bc及tr_ca。時脈產生器電路520之所說明之實施例包括複數個反相器546；複數個電晶體530、532及534。複數個反相器546可包括三個反相器546A、546B和546C。該複數個反相器之輸入可經耦接以接收各別資料信號，且該複數個反相器之輸出可耦接至電晶體532中之各別者的閘極。該複數個反相器546中之每一者可使脈衝信號tr_ab、tr_bc及tr_ca中之各別者反相，並提供其反相版本作為輸出。脈衝信號可由一或多個脈衝產生電路(例如脈衝產生電路218)提供。在一些實施例中，脈衝信號tr_ab、tr_bc及tr_ca可以反相形式提供，且在此類實施例中，可省略該複數個反相器546。電晶體530，其可為p通道MOSFET，可耦接於高參考電壓Vdd與該複數個電晶體532中之每一者之源極之間。電晶體530之閘極可經耦接以接收重設信號，其可使時脈產生器電路520重設。該複數個電晶體532，其可為p通道MOSFET，可耦接於電晶體530與節點G之間。複數個電晶體532中之每一者可在其各別源極端子處耦接至電晶體530，且在其各別汲極端子處耦接至節點G。另外，該複數個電晶體532中之每一者之閘極可耦接至該複數個反相器546中的各別者。舉例而言，電晶體532A之閘極可耦接至反相器546A的輸出。電晶體532B及532C之閘極可類似地耦接。電晶體534，其可為n通道MOSFET，可在汲極處耦接至節點G，且在源極處耦接至接地。電晶體534之閘極可經耦接以接收重設信號。節點G上之電壓可提供經回復之時脈信號rcv_clk。在操作中，時脈產生器電路520可接收一序列脈衝信號tr_ab、tr_bc及tr_ca。該序列脈衝信號中之第一脈衝信號可接通，例如啟用該複數個電晶體532中之各別者，其可致使高參考電壓Vdd耦接至節點G。Vdd至節點G之耦接可導致高電壓作為經回復之時脈信號rcv_clk提供，其可保持高，直至重設信號啟用電晶體534為止。當啟用電晶體534時，節點G可耦接至接地。同時，停用PMOS電晶體530。另外，雖然節點G耦接至接地，但該複數個電晶體532中之任一者之接通可不影響經回復之時脈信號，因為電晶體530停用。圖6是根據本發明之實施例之實例脈衝產生電路618。脈衝產生電路618可為複數個脈衝產生電路218中之一者的實例。脈衝產生電路618可經耦接以例如接收資料信號dab，且作為回應例如提供脈衝信號tr_ab。脈衝產生電路618之所說明之實施例包括延遲器636及互斥或(「互斥或」)閘638。「互斥或」閘638可為雙輸入邏輯閘，其中一個輸入經耦接以接收資料信號dab，且另一輸入經耦接以接收延遲器636之輸出。延遲器636經耦接以接收相同資料信號dab，使該資料信號延遲，並提供該資料信號之延遲版本作為輸出。「互斥或」閘638之輸出可為具有基於延遲器636之延遲tp之寬度的脈衝。因為脈衝信號tr_ab合意地僅在資料信號之下降及/或上升邊緣處產生，因此「互斥或」閘638可僅在兩個輸入信號處於不同邏輯位準時提供脈衝信號。圖7是根據本發明之實施例之時脈資料回復電路708的實例方塊圖。CDR 708可為CDR 108及/或208之實例。CDR 708可包括複數個CDR電路，其經耦接以回復及交錯所接收之符號。舉例而言，若存在N個CDR電路，則每一CDR電路可回復每個第N符號之時脈及資料。另外，使用複數個CDR電路可允許延遲tr之延遲較寬鬆，例如增加，使得對在每一符號之前重設CDR電路存在較少的約束。 CDR 708之所說明之實施例包括複數個脈衝產生電路718，以及複數個延遲器724，其在CDR電路之複數個其餘部分(例如CDR0及CDR1)之間共用。因為該複數個脈衝產生電路718及該複數個延遲器724可不需要在符號之間重設，因此其可在CDR電路中之每一者之間共用。然而，每一CDR電路可包括時脈產生電路、延遲器及複數個鎖存器。舉例而言，CDR0包括時脈產生器電路720(0)、延遲器722(0)及複數個鎖存器726(0)。CDR1包括類似組件。雖然僅示出兩個CDR電路，但預期任何數目之CDR電路。在一些實施例中，延遲器722之延遲可增加至單位間隔之一半(見圖3)。由此，可不使CDR0重設，直至接收到後續符號為止。然而，由於CDR1可擷取後續符號，因此CDR0可不需要為可用，直至第三符號為止。舉例而言且相對於圖3，CDR0可擷取s0，CDR1可擷取s1，等等。因此，兩個CDR電路可使經回復之資料與經回復之時脈信號交錯。對本發明之所說明之實例的以上描述(包括摘要中所描述之內容)無意為窮盡性的或將本發明限制至所揭示之精確形式。雖然本文中出於說明性目之描述了本發明的具體實例，但在本發明之範圍內，各種修改是可能的，如熟習相關技術者將認識到。可鑒於以上詳細描述對本發明作出此等修改。所附申請專利範圍使用之術語不應解釋為將本發明限於本說明書中揭示的具體實例。確切而言，本發明之範疇應完全由所附申請專利範圍確定，應根據申請專利範圍解釋之已確立之原則來解釋所附申請專利範圍。

100‧‧‧實例系統

102‧‧‧控制器

104‧‧‧影像感測器

106‧‧‧匯流排

108‧‧‧時脈資料回復(CDR)電路

110‧‧‧傳輸器

208‧‧‧時脈資料回復電路

218A‧‧‧脈衝產生電路

218B‧‧‧脈衝產生電路

218C‧‧‧脈衝產生電路

220‧‧‧時脈產生器電路

222‧‧‧延遲電路/延遲器

224A‧‧‧延遲器

224B‧‧‧延遲器

224C‧‧‧延遲器

226A‧‧‧鎖存器

226B‧‧‧鎖存器

226C‧‧‧鎖存器

242‧‧‧時脈回復電路

244‧‧‧資料回復電路

305‧‧‧實例時序圖

420‧‧‧時脈產生器電路

428A‧‧‧正反器

428B‧‧‧正反器

428C‧‧‧正反器

440‧‧‧「或」閘

520‧‧‧時脈產生器電路

530‧‧‧電晶體

532‧‧‧電晶體

532A‧‧‧電晶體

532B‧‧‧電晶體

532C‧‧‧電晶體

534‧‧‧電晶體

546‧‧‧反相器

546A‧‧‧反相器

546B‧‧‧反相器

546C‧‧‧反相器

618‧‧‧實例脈衝產生電路

636‧‧‧延遲器

638‧‧‧互斥或閘

708‧‧‧時脈資料回復電路

718‧‧‧脈衝產生電路

720(0)‧‧‧時脈產生器電路

722(0)‧‧‧延遲器

724‧‧‧延遲器

726(0)‧‧‧鎖存器

ck_ab‧‧‧輸出

ck_bc‧‧‧輸出

ck_ca‧‧‧輸出

dab‧‧‧資料信號

dbc‧‧‧資料信號

dca‧‧‧資料信號

dab_dly‧‧‧經延遲之資料信號

G‧‧‧節點

rcv_clk‧‧‧經回復之時脈信號

rcv_dab‧‧‧經回復之資料信號

rcv_dbc‧‧‧經回復之資料信號

rcv_dca‧‧‧經回復之資料信號

rcv_dat‧‧‧經回復之資料

s0‧‧‧第一符號

tr_ab‧‧‧脈衝信號

tr_bc‧‧‧脈衝信號

tr_ca‧‧‧脈衝信號

tr‧‧‧延遲量/延遲

td‧‧‧延遲量

t0‧‧‧時刻

t1‧‧‧時刻

t2‧‧‧時刻

t3‧‧‧時刻

t4‧‧‧時刻

t5‧‧‧時刻

Vdd‧‧‧高參考電壓

參考以下圖式描述本發明之非限制性且非窮盡性的實例，其中除非另外指定，否則貫穿各圖之相同參考標號指相同之部分。圖1是根據本發明之實施例的實例系統。圖2是根據本發明之實施例之時脈資料回復電路的實例方塊圖。圖3是根據本發明之實施例之實例時序圖。圖4是根據本發明之實施例之時脈產生器電路的實例。圖5是根據本發明之實施例之時脈產生器電路的實例。圖6是根據本發明之實施例之實例脈衝產生電路。圖7是根據本發明之實施例之時脈資料回復電路的實例方塊圖。對應參考標號在圖式之若干視圖中始終指示對應組件。熟習此項技術者將瞭解，圖中之元件僅為簡單及清晰起見而進行說明，但不一定按比例繪製。舉例而言，圖中之一些元件之尺寸可能相對於其他元件誇示以有助於改進對本發明之各種實施例的理解。並且，通常未描繪在商業可行之實施例中有用或必需之常見但眾所周知的元件，以便促進本發明之此等各種實施例的遮擋較少之視圖。

Claims

一種設備，其包含：一時脈回復電路，其經耦接以接收複數個資料信號，且作為回應而提供一經回復之時脈信號，其中該複數個資料信號中之每一者包括資料及一嵌入時脈信號，其中該複數個資料信號是基於一經編碼符號，且其中該時脈回復電路經耦接以：回應於該複數個資料信號中之一第一者而產生該經回復之時脈信號，其中循序地接收該複數個資料信號中之每一者；及回應於該複數個資料信號中之該第一者而提供該經回復之時脈信號的至少一個時脈脈衝；以及一資料回復電路，其經耦接以接收該複數個資料信號及該經回復之時脈信號，且回應於該經回復之時脈信號來提供複數個經回復之資料信號，其中該資料回復電路經耦接以：使該複數個資料信號中之每一者延遲；以及回應於該至少一個時脈脈衝來擷取該經延遲之複數個資料信號中的每一者。
如請求項1之設備，其中該時脈回復電路包含：複數個脈衝產生電路，其經耦接以接收該複數個資料信號中之一各別者，且作為回應而提供複數個脈衝信號，其中該複數個脈衝信號遵循接收該複數個資料信號的循序次序，且其中回應於該複數個資料信號中之該第一者而提供該複數個脈衝信號中之一第一者；一時脈產生器電路，其經耦接以接收該複數個脈衝信號，且回應於接收到之該複數個脈衝信號中之該第一者而提供該至少一個時脈脈衝，且進一步經耦接以回應於一重設信號而重設；以及一延遲器，其經耦接以接收該至少一個時脈脈衝，使該至少一個時脈脈衝延遲達一第一延遲量，且作為回應而提供該重設信號。
如請求項2之設備，其中該時脈產生器電路包含：複數個正反器，其經耦接以在一各別時脈輸入處接收該複數個脈衝信號中之一各別者，其中該複數個正反器中之每一者之一資料輸入耦接至一高參考電壓，且一重設輸入經耦接以接收該重設信號，且進一步經耦接以作為回應而提供一各別信號脈衝；以及一「或」閘，其經耦接以自該複數個正反器中之每一者接收該等信號脈衝，且作為回應而提供該經回復之時脈信號。
如請求項2之設備，其中該時脈產生器電路包含：複數個反相器，其經耦接以接收該複數個脈衝信號中之一各別者，且作為回應而提供一各別經反相脈衝信號；複數個電晶體，其耦接於經由一第一重設電晶體之一源極處的一高參考電壓與一汲極處之第一節點之間，且進一步經耦接以在一閘極處接收該等反相脈衝信號中之一各別者；以及一第二重設電晶體，其在一汲極處耦接至該第一節點，且在一源極處耦接至接地，且進一步經耦接以在一閘極處接收該重設信號，其中該等時脈脈衝中之該第一者使該複數個電晶體中之該各別者能夠將該高參考電壓耦接至該第一節點，其中該第一節點是該時脈產生器電路之一輸出，且其中該高參考電壓至該第一節點之該耦接提供該經回復之時脈信號。
如請求項4之設備，其中該複數個電晶體是p通道電晶體，且該第一重設電晶體是一p通道電晶體，且該第二重設電晶體是一n通道電晶體。
如請求項1之設備，其中該資料回復電路包含：複數個延遲器，其經耦接以接收該複數個資料信號中之一各別者，使該等各別資料信號延遲達一延遲量，且作為回應而提供各別經延遲資料信號；以及複數個鎖存器，其經耦接以在一資料輸入上接收各別經延遲資料信號，且在一時脈輸入上接收該經回復之時脈信號，且進一步經耦接以回應於該經回復之時脈信號而鎖存該等經延遲之資料信號，並提供該等經延遲之資料信號作為該等經回復之資料信號。
如請求項6之設備，其中該複數個鎖存器是D正反器。
如請求項1之設備，其中該經編碼之符號符合一MIPI C-PHY標準。
一種設備，其包含：複數個脈衝產生器電路，該複數個脈衝產生器電路中之每一者經耦接以接收複數個資料信號中之一各別者，且作為回應而提供複數個脈衝信號，其中該複數個資料信號來自一經編碼符號，且其中該複數個資料信號中之每一者在不同時刻到達；一時脈產生器電路，其經耦接以接收該複數個脈衝信號，且回應於接收到之該等脈衝信號中之至少一第一者而提供一時脈脈衝，其中該時脈產生器回應於一重設信號而重設；一延遲器，其經耦接以接收該時脈脈衝，使該時脈脈衝延遲達一第一延遲量，且將一經延遲之時脈脈衝提供至該時脈產生器作為該重設信號；複數個延遲電路，該複數個延遲電路中之每一者經耦接以接收該複數個資料信號中之一各別者，且作為回應而提供一經延遲之資料信號；以及複數個鎖存電路，該複數個鎖存電路中之每一者經耦接以接收該等經延遲之資料信號中之一各別者，回應於該時脈脈衝而鎖存該複數個資料信號中之該各別者，且提供該複數個資料信號中的該各別者作為一各別經回復資料信號。
如請求項9之設備，其中該時脈產生器電路包含：複數個正反器，其經耦接以在該複數個正反器中之每一者之一時脈輸入處自該複數個脈衝產生器電路中之一各別者接收各別脈衝信號，且進一步在一資料輸入處耦接至一高參考電壓，且其中該複數個正反器中之每一者將一輸出提供至一「或」閘，其中該「或」閘之一輸出提供該經回復之時脈脈衝，且其中該複數個正反器中之每一者回應於該重設信號而重設。
如請求項9之設備，其中該時脈產生器電路包含：複數個反相器，其經耦接以自該複數個脈衝產生器電路中之一各別者接收一各別脈衝信號，且作為回應而提供該各別脈衝信號之一反相版本；複數個第一電晶體，其經耦接以在一閘極處接收該等脈衝信號之該等反相版本中之一各別者，其中該複數個第一電晶體中之每一者耦接於經由一第一重設電晶體之一高參考電壓與一第二重設電晶體之一汲極之間，該重設電晶體之該汲極提供該時脈脈衝，且其中該第一重設電晶體及該第二重設電晶體之一閘極經耦接以接收該重設信號。
如請求項11之設備，其中該複數個第一電晶體及該第一重設電晶體是p通道MOSFET，且該第二重設電晶體是一n通道MOSFET。
如請求項9之設備，其中該複數個鎖存器是D正反器。
如請求項9之設備，其中該經編碼之符號是基於一MIPI C-PHY標準。
如請求項9之設備，其中經由一三導線通道接收該經編碼符號，且其中每一導線運載包含該經編碼符號之離散資料信號中的一各別者。
一種系統，其包含：一控制器，其經耦接以自一影像感測器接收一或多個經編碼符號，該控制器包括：一時脈回復電路，其經耦接以接收複數個資料信號，且作為回應而提供一經回復之時脈信號，其中該複數個資料信號中之每一者包括資料及嵌入時脈信號，其中該複數個資料信號是基於該一或多個經編碼符號中之至少一者，其中該時脈回復電路經耦接以：回應於該複數個資料信號中之一第一者而產生該經回復之時脈信號，其中循序地接收該複數個資料信號中之每一者；及回應於該複數個資料信號中之該第一者而提供該經回復之時脈信號的至少一個時脈脈衝；以及一資料回復電路，其經耦接以接收該複數個資料信號及該經回復之時脈信號，且回應於該經回復之時脈信號來提供複數個經回復之資料信號，其中該資料回復電路經耦接以：使該複數個資料信號中之每一者延遲；以及回應於該至少一個時脈脈衝來擷取該經延遲之複數個資料信號中的每一者。
如請求項16之系統，其中該時脈回復電路包含：複數個反相器，其經耦接以自該複數個脈衝產生器電路中之一各別者接收各別脈衝信號，且作為回應而提供該等各別脈衝信號之一反相版本；複數個第一電晶體，其經耦接以在一閘極處接收該等脈衝信號之該等反相版本中之一各別者，其中該複數個第一電晶體中之每一者耦接於經由一第一重設電晶體之一高參考電壓與一第二重設電晶體的一汲極之間，該第二重設電晶體之該汲極提供該時脈脈衝，且其中該第一重設電晶體及該第二重設電晶體之一閘極經耦接以接收一重設信號。
如請求項17之系統，其中該時脈回復電路進一步包含：複數個脈衝產生器電路，該複數個脈衝產生器電路中之每一者經耦接以接收一經編碼符號之一各別部分，且作為回應而提供一脈衝信號，該經編碼符號包含複數個離散資料信號，其相對於該經編碼符號之其他離散資料信號具有不同時序。
如請求項16之系統，其中該時脈回復電路包含：複數個正反器，其經耦接以在該複數個正反器中之每一者之一時脈輸入處自該複數個脈衝產生器電路中之一各別者接收各別脈衝信號，且進一步經配置以在一資料輸入處耦接至一高參考電壓，且其中該複數個正反器中之每一者將一輸出提供至一「或」閘，其中該「或」閘之一輸出提供該經回復之時脈脈衝，且其中該複數個正反器中之每一者回應於一重設信號而重設。
如請求項19之系統，其中該時脈回復電路進一步包含：複數個脈衝產生器電路，該複數個脈衝產生器電路中之每一者經耦接以接收一經編碼符號之一各別部分，且作為回應而提供一脈衝信號，該經編碼符號包含複數個離散資料信號，其相對於該經編碼符號之其他離散資料信號具有不同時序。
如請求項16之系統，其中該資料回復電路包含：複數個延遲元件，該複數個延遲元件中之每一者經耦接以接收該經編碼符號之該各別部分，且作為回應而提供該經編碼符號的一經延遲之各別部分；複數個鎖存電路，該複數個鎖存電路中之每一者經耦接以接收該經編碼符號之一各別經延遲部分，回應於該時脈脈衝而鎖存該經編碼符號之該各別經延遲部分，且提供該經編碼符號之該各別經延遲部分作為一輸出。
如請求項16之系統，其中該經編碼之符號符合一MIPI C-PHY協定。
如請求項16之系統，其中該時脈回復電路進一步包含一延遲電路，其經耦接以接收該經回復之時脈信號，使該經回復之時脈信號延遲，且提供該經回復之時脈信號作為一重設信號，其中在接收到一後續經編碼符號之前，該重設信號使該時脈回復電路重設。