CN108614798A - PCIe链路弹性缓冲区电路 - Google Patents

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Abstract

本发明提供一种PCIe链路弹性缓冲区电路，包括：写数据和数据标志产生模块(1)、写指针控制模块(2)、写深度计算模块(3)、弹性缓冲区存储器(4)、读数据和数据标志产生模块(5)、读指针控制模块(6)、读深度计算模块(7)、8B/10B解码模块(8)、接收状态产生模块(9)。本发明通过电路自动检测PCIe链路接收数据缓冲区空、满状态，添加和删除SKIP有序集，管理PCIe端口接收端每个接收通道数据的弹性写入和弹性读出操作，校正链路数据接收缓冲区写时钟和读时钟之间的频率累积偏差，完成发送和接收端口数据传输速率的精确匹配，防止接收缓冲区上溢和下溢引起的数据损坏和丢失，保证了接收数据的完整性，实现PCIe链路数据的高速、高可靠传输。

Description

PCIe链路弹性缓冲区电路
技术领域
本发明属于计算机技术领域，尤其设计一种PCIe链路弹性缓冲区电路。
背景技术
串行的PCIe接口具有高速率和高带宽等特点,克服了传统PCI总线在系统带宽、传输速度等方面的固有缺陷，具有很好的应用前景。
PCIe链路双方时钟电路的精度为±300ppm，即在每一百万和理想的时钟周期的时间范围内允许±300个时钟周期的偏差。最坏情况下，如果链路一边的发送器以2.5GHz+300ppm的频率操作，而链路另一边的接收器的本地时钟以2.5GHz-300ppm的频率运行，存在的最大偏差为600ppm，累积10-6/600＝1667个时钟周期，会产生一个时钟周期的偏移。
对于高速传输的连续的数据流，用于跨时钟处理，接收数据的缓冲区，数据的写时钟来源于从接收数据中恢复出的发送端时钟，读时钟来源于接收端本地晶振产生的时钟，如果不能正确处理写时钟和读时钟之间的累积时钟周期偏移，将会导致数据接收缓冲区的溢出，损坏接收到的数据或者产生数据丢失，严重影响系统通信的功能和性能。
发明内容
发明目的：本发明的目的是提供一种PCIe链路弹性缓冲区电路，通过对缓冲区的写操作和读操作进行控制，添加或者删除SKIP有序集，校正数据接收端缓冲区写时钟和读时钟的频率累积差异，解决PCIe接口设计过程中由于频率累积偏差而导致的数据损坏或者丢失。
技术方案：本发明提供一种PCIe链路弹性缓冲区电路，包括写数据和数据标志产生模块、写指针控制模块、写深度计算模块、弹性缓冲区存储器、读数据和数据标志产生模块、读指针控制模块、读深度计算模块、8B/10B解码模块、接收状态产生模块，
其中写数据和数据标志产生模块、写指针控制模块、写深度计算模块、弹性缓冲区存储器、读指针控制模块，共同完成写数据和数据标志产生模块输入数据到弹性缓冲区存储器的写入操作；
弹性缓冲区存储器、读数据和数据标志产生模块、读指针控制模块、读深度计算模块、写指针控制模块，共同完成有效数据从弹性缓冲区存储器读出，并最终从读数据和数据标志产生模块的输出的操作；
所述写数据和数据标志产生模块，接受PHY接收数据，对数据做检测处理后，输出SKIP信号到写指针控制模块、输出24位的数据到弹性缓冲区存储器；
所述写指针控制模块，输出4位的写指针到弹性缓冲区存储器，输出写指针已在缓冲区中心位置指示信号到读深度计算模块；
所述写深度计算模块，是独立的写缓冲区深度判断电路，输出写时钟域的缓冲区容量指示信号ES_HIGH到写数据和数据标志产生模块、写指针控制模块；
所述弹性缓冲区存储器，输出数据到读数据和数据标志产生模块；
所述读数据和数据标志产生模块，输出读数据中有SKIP字符的标志位SKIP信号到读指针控制模块、接收状态产生模块，输出20位的数据到8B/10B解码模块；
所述读指针控制模块，输出读指针信号到弹性缓冲区存储器，输出读指针已在缓冲区中心位置指示信号到写深度计算模块；
所述读深度计算模块，是独立的读缓冲区深度判断电路，输出读时钟域的缓冲区容量指示信号ES_LOW到读指针控制模块，输出缓冲区下溢信号ES_UFLOW、上溢信号ES_OFLOW信号到读指针控制模块和接收状态产生模块；
所述8B/10B解码模块，对读数据和数据标志产生模块输出的数据进行解码，完成PIPE接收数据解码输出，以及将解码状态输出到接收状态产生模块；
所述接收状态产生模块，与读数据和数据标志产生模块、读深度计算模块、8B/10B解码模块相连，收集上述模块输出的状态信号，完成PIPE接收状态信号生产及输出。
所述写数据和数据标志产生模块，包括：写数据检测电路和标志位生成电路。写数据检测电路对接收到数据中包含的SKIP有序集进行检测。标志位生成电路根据检测的结果和弹性缓冲区的空满状态，对准备写入弹性缓冲区的数据添加数据标志位，添加的数据标志位类型有：(a)接收到的数据是有效数据：接收数据中没有检测到SKIP有序集；(b)接收到的数据是SKIP：测到SKIP有序集，且ES_HIGH信号无效；(c)接收到的数据是可以删除的SKIP：检测到SKIP有序集，并且缓冲区容量指示信号ES_HIGH有效。写深度计算模块输出ES_HIGH信号，表示空闲缓冲区不足全部缓冲区的1/2。写数据和数据标志产生模块将可删除的SKIP序列之外的数据以及生成的数据标志位写入弹性缓冲区；
所述写指针控制模块，用于检测写数据和数据标志产生模块输出的数据标志位，控制写指针的变化，剔除可删除的SKIP有序集，将除可删除SKIP之外的数据写入到弹性缓冲区存储器；
所述写深度计算模块，为独立的写缓冲区深度判断电路，用于检测读指针控制模块输出的读指针已在缓冲区中心位置指示信号，将当前写指针值和弹性缓冲区存储器的中心位置值进行比较，判断剩余空闲缓冲区的容量，空闲缓冲区小于总容量的1/2时，ES_HIGH输出信号有效；
所述读数据和数据标志产生模块，用于获取从弹性缓冲区存储器输出的数据和数据标志位，将数据输出到8B/10B解码模块，将标志位输出到读指针控制模块；
所述读指针控制模块，用于判断读数据和数据标志产生模块输出的数据标志位，控制读指针的变化，将弹性缓冲区存储器中的数据依次读出，在弹性缓冲区存储器即将下溢时，将SKIP有序集重复读出；
所述读深度计算模块，为独立的读缓冲区深度判断电路，用于检测写指针控制模块输出的写指针已在缓冲区中心位置指示信号，将当前读指针值和弹性缓冲区存储器的中心位置值进行比较，判断剩余空闲缓冲区的容量，空闲缓冲区大于总容量的1/2时，ES_LOW输出信号有效；当前读指针的值即将追上写指针的值时，输出ES_UFLOW信号，表示弹性缓冲区即将下溢；当前写指针的值即将追上读指针的值时，输出ES_OFLOW信号，表示弹性缓冲区即将上溢；
所述8B/10B解码模块，用于对读数据和数据标志产生模块输出的数据按照8B/10B解码的规则对接收数据进行处理，输出PIPE接收数据；
所述接收状态产生模块，用于收集读数据和数据标志产生模块输出的SKIP标志、读深度计算模块输出的弹性缓冲区上溢信号(ES_OFLOW)、弹性缓冲区下溢信号(ES_UFLOW)，以及8B/10B解码模块输出的解码状态信号，包括极性错误、不在8B/10B编码表中等解码错误，输出PIPE接收状态信号。
有益效果：
本发明提供的一种PCIe链路弹性缓冲区电路，在写时钟域和读时钟域采用独立的缓冲区深度判断电路，对缓冲区的使用状况分别进行监控，依据弹性缓冲区的空、满状态适时地删除和添加SKIP有序集，使写指针和读指针的差值始终保持在半个弹性缓冲区的空间，可以容忍较大的读写时钟偏差；该电路采用全硬件实现，无需软件干预，可以快速的集成到带PCIe接口设备的开发中，加速PCIe接口技术在机载领域的推广和应用。
附图说明
图1是本发明一种PCIe链路弹性缓冲区电路结构示意图。
具体实施方式：
下面结合附图和具体实施例进一步说明本发明的技术方案，请参阅图1。
本发明提供一种PCIe链路弹性缓冲区电路，包括写数据和数据标志产生模块1、写指针控制模块2、写深度计算模块3、弹性缓冲区存储器4、读数据和数据标志产生模块5、读指针控制模块6、读深度计算模块7、8B/10B解码模块8、接收状态产生模块9，
其中写数据和数据标志产生模块1、写指针控制模块2、写深度计算模块3、弹性缓冲区存储器4、读指针控制模块6，共同完成写数据和数据标志产生模块1输入数据到弹性缓冲区存储器4的写入操作；
弹性缓冲区存储器4、读数据和数据标志产生模块5、读指针控制模块6、读深度计算模块7、写指针控制模块2，共同完成有效数据从弹性缓冲区存储器4读出，并最终从读数据和数据标志产生模块5的输出的操作；
所述写数据和数据标志产生模块1，接受PHY接收数据，对数据做检测处理后，输出SKIP信号到写指针控制模块2、输出24位的数据到弹性缓冲区存储器4；
所述写指针控制模块2，输出4位的写指针到弹性缓冲区存储器4，输出写指针已在缓冲区中心位置指示信号到读深度计算模块7；
所述写深度计算模块3，是独立的写缓冲区深度判断电路，输出写时钟域的缓冲区容量指示信号ES_HIGH到写数据和数据标志产生模块1、写指针控制模块2；
所述弹性缓冲区存储器4，输出数据到读数据和数据标志产生模块5；
所述读数据和数据标志产生模块5，输出读数据中有SKIP字符的标志位SKIP信号到读指针控制模块6、接收状态产生模块9，输出20位的数据到8B/10B解码模块8；
所述读指针控制模块6，输出读指针信号到弹性缓冲区存储器4，输出读指针已在缓冲区中心位置指示信号到写深度计算模块3；
所述读深度计算模块7，是独立的读缓冲区深度判断电路，输出读时钟域的缓冲区容量指示信号ES_LOW到读指针控制模块6，输出缓冲区下溢信号ES_UFLOW、上溢信号ES_OFLOW信号到读指针控制模块6和接收状态产生模块9；
所述8B/10B解码模块8，对读数据和数据标志产生模块5输出的数据进行解码，完成PIPE接收数据解码输出，以及将解码状态输出到接收状态产生模块9；
所述接收状态产生模块9，与读数据和数据标志产生模块5、读深度计算模块7、8B/10B解码模块8相连，收集上述模块输出的状态信号，完成PIPE接收状态信号生产及输出。
所述写数据和数据标志产生模块1，包括：写数据检测电路和标志位生成电路。写数据检测电路处理的数据位宽可以是20位，按照每10位一组，对数据中包含的SKIP有序集进行检测。标志位生成电路根据检测的结果和弹性缓冲区的空满状态，对准备写入弹性缓冲区的数据添加数据标志位，添加的数据标志位位宽可以为4位，其中每10位数据带两个标志位，标志位的类型及编码为：(a)接收到的数据是有效数据：接收数据中没有检测到SKIP有序集，编码为2’b01；(b)接收到的数据是SKIP：测到SKIP有序集，且ES_HIGH信号无效，编码为2’b10；(c)接收到的数据是可以删除的SKIP：检测到SKIP有序集，并且缓冲区容量指示信号ES_HIGH有效，编码为2’b11。写数据和数据标志产生模块将可删除的SKIP序列之外的数据以及生成的数据标志位写入弹性缓冲区；
所述写指针控制模块2，用于判断写数据和数据标志产生模块1输出的数据标志位，控制写指针的变化，剔除可删除的SKIP有序集，将除可删除SKIP之外的数据写入到弹性缓冲区存储器4，当弹性缓冲区的深度不大于16时，写指针的位宽可以为4位；
所述写深度计算模块3，用于检测到读指针控制模块6输出的读指针已在缓冲区中心位置指示信号有效，开始将当前写指针值和弹性缓冲区存储器4的中心位置值进行比较，判断剩余空闲缓冲区的容量，空闲缓冲区小于总容量的1/2时，ES_HIGH输出信号有效；
所述读数据和数据标志产生模块5，用于获取从弹性缓冲区存储器4输出的数据和数据标志位，将数据输出到8B/10B解码模块8，将标志位输出到读指针控制模块6；
所述读指针控制模块6，用于判断读数据和数据标志产生模块5输出的数据标志位，控制读指针的变化，将弹性缓冲区存储器4中的数据依次读出，在弹性缓冲区存储器4即将下溢时，将SKIP有序集重复读出，当弹性缓冲区的深度不大于16时，读指针的位宽可以为4位；
所述读深度计算模块7，用于检测到写指针控制模块2输出的写指针已在缓冲区中心位置指示信号有效，开始将当前读指针值和弹性缓冲区存储器4的中心位置值进行比较，判断剩余空闲缓冲区的容量，空闲缓冲区大于总容量的1/2时，ES_LOW输出信号有效；当前读指针的值即将追上写指针的值时，输出ES_UFLOW信号，表示弹性缓冲区即将下溢；当前写指针的值即将追上读指针的值时，输出ES_OFLOW信号，表示弹性缓冲区即将上溢；
所述8B/10B解码模块8，用于对读数据和数据标志产生模块5输出的数据按照8B/10B解码的规则对接收数据进行处理，该模块的输入数据可以是20位宽，按照高10位数据和低10位数据的顺序进行解码，输出16位宽的PIPE接收数据；
所述接收状态产生模块9，用于收集读深度计算模块7输出的弹性缓冲区上溢信号(ES_OFLOW)、弹性缓冲区下溢信号(ES_UFLOW)，以及8B/10B解码模块输出的解码状态信号，包括编码极性错误、不在8B/10B编码表中等解码错误，输出PIPE接收状态信号，该状态信号可以是以上信息的编码输出，3’b001：表示缓冲区上溢，3’010表示弹性缓冲区下溢，3’b011表示不在8B/10B编码表中，3’b100表示编码极性错误。

Claims (9)

1.一种PCIe链路弹性缓冲区电路，其特征在于，包括写数据和数据标志产生模块(1)、写指针控制模块(2)、写深度计算模块(3)、弹性缓冲区存储器(4)、读数据和数据标志产生模块(5)、读指针控制模块(6)、读深度计算模块(7)、8B/10B解码模块(8)、接收状态产生模块(9)，
其中写数据和数据标志产生模块(1)、写指针控制模块(2)、写深度计算模块(3)、弹性缓冲区存储器(4)、读指针控制模块(6)，共同完成写数据和数据标志产生模块(1)输入数据到弹性缓冲区存储器(4)的写入操作；
弹性缓冲区存储器(4)、读数据和数据标志产生模块(5)、读指针控制模块(6)、读深度计算模块(7)、写指针控制模块(2)，共同完成有效数据从弹性缓冲区存储器(4)读出，并最终从读数据和数据标志产生模块(5)的输出的操作；
所述写数据和数据标志产生模块(1)，接受PHY接收数据，对数据做检测处理后，输出SKIP信号到写指针控制模块(2)、输出24位的数据到弹性缓冲区存储器(4)；
所述写指针控制模块(2)，输出4位的写指针到弹性缓冲区存储器(4)，输出写指针已在缓冲区中心位置指示信号到读深度计算模块(7)；
所述写深度计算模块(3)，是独立的写缓冲区深度判断电路，输出写时钟域的缓冲区容量指示信号ES_HIGH到写数据和数据标志产生模块(1)、写指针控制模块(2)；
所述弹性缓冲区存储器(4)，输出数据到读数据和数据标志产生模块(5)；
所述读数据和数据标志产生模块(5)，输出读数据中有SKIP字符的标志位SKIP信号到读指针控制模块(6)、接收状态产生模块(9)，输出20位的数据到8B/10B解码模块(8)；
所述读指针控制模块(6)，输出读指针信号到弹性缓冲区存储器(4)，输出读指针已在缓冲区中心位置指示信号到写深度计算模块(3)；
所述读深度计算模块(7)，是独立的读缓冲区深度判断电路，输出读时钟域的缓冲区容量指示信号ES_LOW到读指针控制模块(6)，输出缓冲区下溢信号ES_UFLOW、上溢信号ES_OFLOW信号到读指针控制模块(6)和接收状态产生模块(9)；
所述8B/10B解码模块(8)，对读数据和数据标志产生模块(5)输出的数据进行解码，完成PIPE接收数据解码输出，以及将解码状态输出到接收状态产生模块(9)；
所述接收状态产生模块(9)，与读数据和数据标志产生模块(5)、读深度计算模块(7)、8B/10B解码模块(8)相连，收集上述模块输出的状态信号，完成PIPE接收状态信号生产及输出。
2.如权利要求1所述PCIe链路弹性缓冲区电路，其特征在于，所述写数据和数据标志产生模块包括：写数据检测电路和标志位生成电路。写数据检测电路对接收到数据中包含的SKIP有序集(一个SKIP有序集格式为：K28.5/K28.0/K28.0/K28.0)进行检测。标志位生成电路根据检测的结果和弹性缓冲区的空满状态，对准备写入弹性缓冲区的数据添加数据标志位，添加的数据标志位类型有：(a)接收到的数据是有效数据：接收数据中没有检测到SKIP有序集；(b)接收到的数据是SKIP：测到SKIP有序集，且ES_HIGH信号无效；(c)接收到的数据是可以删除的SKIP：检测到SKIP有序集，并且缓冲区容量指示信号ES_HIGH有效。写深度计算模块(3)输出ES_HIGH信号，表示空闲缓冲区不足全部缓冲区的1/2。写数据和数据标志产生模块将可删除的SKIP序列之外的数据以及生成的数据标志位写入弹性缓冲区。
3.如权利要求1所述PCIe链路弹性缓冲区电路，其特征在于，所述写指针控制模块，判断写数据和数据标志产生模块(1)输出的数据标志位，控制写指针的变化，剔除可删除的SKIP有序集，将除可删除SKIP之外的数据写入到弹性缓冲区存储器(4)。
4.如权利要求1所述PCIe链路弹性缓冲区电路，其特征在于，所述写深度计算模块，检测到读指针控制模块(6)输出的读指针已在缓冲区中心位置指示信号有效，开始将当前写指针值和弹性缓冲区存储器(4)的中心位置值进行比较，判断剩余空闲缓冲区的容量，空闲缓冲区小于总容量的1/2时，ES_HIGH输出信号有效。
5.如权利要求1所述PCIe链路弹性缓冲区电路，其特征在于，所述读数据和数据标志产生模块，获取从弹性缓冲区存储器(4)输出的数据和数据标志位，将数据输出到8B/10B解码模块(8)，将标志位输出到读指针控制模块(6)。
6.如权利要求1所述PCIe链路弹性缓冲区电路，其特征在于，所述读指针控制模块，判断读数据和数据标志产生模块(5)输出的数据标志位，控制读指针的变化，将弹性缓冲区存储器(4)中的数据依次读出，在弹性缓冲区存储器(4)即将下溢时，将SKIP有序集重复读出。
7.如权利要求1所述PCIe链路弹性缓冲区电路，其特征在于，所述读深度计算模块，检测到写指针控制模块(2)输出的写指针已在缓冲区中心位置指示信号有效，开始将当前读指针值和弹性缓冲区存储器(4)的中心位置值进行比较，判断剩余空闲缓冲区的容量，空闲缓冲区大于总容量的1/2时，ES_LOW输出信号有效；当前读指针的值即将追上写指针的值时，输出ES_UFLOW信号，表示弹性缓冲区即将下溢；当前写指针的值即将追上读指针的值时，输出
ES_OFLOW信号，表示弹性缓冲区即将上溢。
8.如权利要求1所述PCIe链路弹性缓冲区电路，其特征在于，所述8B/10B解码模块，对读数据和数据标志产生模块(5)输出的数据按照8B/10B解码的规则对接收数据进行处理，输出PIPE接收数据。
9.如权利要求1所述PCIe链路弹性缓冲区电路，其特征在于，所述接收状态产生模块，收集读深度计算模块(7)输出的弹性缓冲区上溢信号(ES_OFLOW)、弹性缓冲区下溢信号(ES_UFLOW)，以及8B/10B解码模块输出的解码状态信号，包括极性错误、不在8B/10B编码表中等解码错误，输出PIPE接收状态信号。
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