CN100380331C - 用于异步数据通信接口中过滤假信号的方法和装置 - Google Patents

Abstract

对在数据通信控制器中进行假信号滤波的装置和方法，该数据通信控制器接收异步输入数据信号，发送相应于输入数据信号的输出数据信号。通过探测具有比输入位周期短的预定持续时间的信号水平的反转在输入数据信号里探测假信号。测定相应于该假信号持续时间的假信号时间值，然后从该假信号时间值测定采样时钟速率。以采样时钟速率对输入数据信号进行采样，以产生输入数据样本序列。监控表决数的输入数据样本，并提供输出信号，其表现顺序的输入数据样本的大部分的值。最后，监控表决数的接着的输入数据样本并提供输出信号，表现接着的这些输入数据样本的大部分的值。

Description

用于异步数据通信接口中过滤假信号的方法和装置

技术领域

本发明涉及异步数据通信接口控制器，尤其涉及在由这些控制器接收到的异步数字信号中探测和过滤假信号的方法和装置。

背景技术

在异步传送中，数据被编码，形成一连串的脉冲，包括开始位，以及包括停止位或防护频带。发送单元发送开始位，以通知接收单元将要发送一个字符。然后就发送该字符，后面跟随着停止位或防护频带，指明该字符的传送已经完成了。异步通信的模式通常以标准设置团体建立的标准来定义，这些标准设置团体如美国国家标准化组织(ANSI)、国际电信同盟(ITU)和国际标准化组织(ISO)。

异步通信通常被用来在诸如调制解调器、存储卡和类似装置这样的插件单元(plug-in unit)之间往反返传输数据。这些插件单元是被插入到主机单元中的，它们如数字照相机、个人计算机和类似的装置。主机单元中的接口控制器管理插件单元和主机单元之间的异步数据通信。范例异步通信标准是ISO采用的ISO7816标准。在遵守ISO7816标准的方式下与接口控制器进行通信的插件通常指智能卡或集成电路卡。

图1示出了典型智能卡接口配置。智能卡单元10通过主机单元14中的接口控制器12与主机单元14电气连接起来，该接口控制器12管理智能卡单元10和主机单元14之间的数据传递。图1中的例子通过主机单元14中的PCI总线16示出了主机单元14和接口控制器12之间的数据传递。可以有许多其它在接口控制器和主机单元之间进行数据通信的装置，包括EISA总线、通用串行总线(USB)等等。智能卡是通过双向串行线(two-way serial line)11与主机单元14连接起来的，通过使用熟知的技术，该双向串行线11在主机单元14中被分离成发送线26和接收线30。通过接口时钟来控制智能卡单元10和接口控制器12之间的数据交换速率，该接口时钟的频率可为5个不同时钟频率的其中之一，这5个不同时钟频率是4MHz、6MHz、8MHz、12MHz和20MHz。

接口单元12包括智能卡接口子单元18和PCI接口子单元20。智能卡接口子单元18包括智能卡块22和奇偶校验器块(parity checker block)24。智能卡块22接收由智能卡单元10通过线26发送的信号，恢复那些信号中的数据，然后通过线27将该数据发送至PCI接口子单元，在PCI接口子单元处，根据熟知的PCI标准协议，该数据被置于PCI总线16上，用来发送到主机单元14的其它部分(未示出)。奇偶校验器块24监控线26上的数据，以探测数据字符中是否存在奇偶检验误差。若探测到了这样的奇偶检验误差，奇偶校验器块24则在线28上确定该信号，这促使门29阻止智能卡块22接收该误差，并通过线30将该信号发送至智能卡单元10，向它报告该误差，这就促使来自智能卡单元10的已受影响字符的试图重新发送。

当存在奇偶检验误差时，该误差通常是由智能卡单元10里数据编码(coding)中产生的误差引起的。然而，有时候从智能卡单元10发送信号中出现的假信号也使我们探测到奇偶校验器块24中的奇偶检验误差。该问题不只局限于根据ISO7816标准通信的异步数据，它是关于一般异步数据通信的问题。进一步，它不局限于由奇偶校验检查测定误差的系统，它还应用到数据中的误差可由假信号引起这样的系统中。我们想即使存在假信号时，也能够成功的探测到异步通信中的数据。我们也想避免在误差探测和发信号中的时间花费，以及在提供误差探测和数据重新发送协议系统中数据的重新发送。

发明内容

依照本发明，提供了在数据通信控制器中过滤假信号的装置和方法，该数据通信控制器接收在代表两个位值并具有预定输入位周期的两个信号水平之间变化的异步输入数据信号，并发送相应于输入数据信号的输出数据信号。该假信号包含在输入数据信号上具有比预定位周期短的假信号持续时间的反向信号水平。通过探测具有比预定输入位周期短的预定持续时间的反向信号水平来在输入数据信号中探测假信号。测定相应于假信号持续时间的假信号时间值，然后从该假信号时间值测定采样时钟速率。以采样时钟速率对输入数据信号进行采样，以产生输入数据样本序列。监控预定表决(voting)数的输入数据样本，并提供输出信号，其代表顺序的输入数据样本的大部分的值。最后，监控了表决数的接着的输入数据样本，并提供了输出信号，其代表接着的这些输入数据样本的大部分的值。

本发明可在有诸如奇偶校验检查这样误差探测的系统中使用，但不局限于在这样的系统中使用。然而，当在有误差探测的系统中使用本发明时，可在探测到误差的可编程数时开启本发明的假信号过滤，否则就保持关状态。

通过参考附图，从下列本发明的详细描述，本领域熟练的技术人员可明显了解本发明的这些和其它的特性。

附图说明

图1是现有技术智能卡到PCI总线接口安排的方框图。

图2是对遵循ISO7816标准信号的信号时间图表(timing diagram)。

图3和图2一样，也示出假信号存在的信号时间图表。

图4是合并本发明的一个较佳实施例的智能卡接口单元的方框图。

图5是图4假信号滤波器的方框图。

图6是图4假信号探测器和调节方框的方框图。

图7和图5一样，也包括可选择滞后功能(hysteresis function)假信号滤波器的方框图。

图8是图6假信号探测器的方框图。

具体实施方式

将特别参考目前较佳的范例实施例来说明本发明的众多创新点。然而，应当理解这类实施例在这里仅提供了众多有利用途和创新点中的一些例子。例如，虽然这里说明的本发明实施例是关于ISO7816标准数据接口的，但是它还可适用于任何异步数据接口。通常，说明书中对本应用所做的陈述不必定出本发明的界限，就像在关于本发明的附加不同权利要求中从不同方面来阐述的一样。而且，一些陈述可应用于某些发明方面，而不能应用于其它的发明方面。

图2是对遵循ISO7816标准的信号，且时间表现在水平轴上的时间图表。图中示出了完整的字符，从时间0开始，到时间tn结束。该字符由位组成，每一位是参考ISO7816标准作为基本时间单位(Elementary Time Unit，or etu)的定义持续时间。在任何给出的时间，该信号或者在A状态，或者在Z状态。在字符的开始，在时间0和时间t1之间，发送具有值A的开始位，时间t1和时间t9之间的8个数据位跟随其后。这8个数据位后面是t9和t10之间的校验位(parity bit)。该校验位后面是在时间t10和该字符的末端，时间tn之间，具有不同的etu持续时间数的护卫时间(guard time)。关于ISO7816标准的这个和其它方面的进一步细节可在ISO7816标准的出版物中找到，该出版物可从位于1，ruede Varembé，Case postable 56，CH1211Geneva 20，Switzerland的国际标准化组织处获得。ISO7816标准的基本概貌可从位于191 Clarksville Road，PrincetonJunction，NJ 08550的智能卡工业协会处获得。

图3是像图2中一样的信号时间图表，但图3也示出了在32和34处分别出现在第一和第六数据位的假信号。这些假信号采取了添加到被传送信号上的信号形式，其具有与数据位的电压相反的电压。这样，例如，若图3中的第一数据位具有值Z，则假信号可能为可促使探测器在假信号阶段了解值A的负向(negative-going)脉冲。同样的，若这样的第一数据位具有值A，则假信号可能为可促使探测器在假信号阶段了解值Z的正向(positive-going)脉冲。

在持续阶段，假信号通常比0.2位小。然而，若在智能卡块22试图解决该位的值时存在假信号，则出现了该位值的误差探测。通常，在给出的字符中很少有多于一个的假信号，因此奇偶检验误差通常由该假信号产生。然而，更糟糕的是，若两个假信号出现在给出的字符中，则不产生奇偶检验误差，这是因为两个假信号由于奇偶而取消，但被破坏的数据被传送到主单元。

图4是依照本发明的较佳实施例、门29、智能卡块22、奇偶检验器块24和控制逻辑块42，合并可编程假信号滤波器41的智能卡接口子单元40的方框图。门29、智能卡块22和奇偶检验器块24可与图1中标注有相同数字的块一致。可编程假信号滤波器41和控制逻辑块42可在需要的硬件、固件或软件中实现。在这里说明的较佳实施例中控制逻辑块42用作微控制器，如由固件控制的8052微控制器，虽然可编程假信号滤波器41在硬件中实现。

可编程假信号滤波器(PGF)41由所示假信号探测器、调节块(GDA)43、互连并连接到逻辑块42上的假信号滤波器44、智能卡块22和奇偶检验器块24组成。PGF41通常初始为关状态，尽管可编程使它初始为开状态。在关状态时，假信号滤波器44接收来自智能卡单元的信号，在线26上向PGF提供，并以诸如48MHz的系统时钟速率这样的参考时钟速率对那些信号进行采样，以恢复智能卡信号。该恢复的智能卡信号在线45上被发送到智能卡块22和奇偶检验器块24中。如在优先技术中，如果奇偶校验器块24探测到误差，那么它就在线28上向门29发送模块化(blocking)信号，并在线30上向智能卡单元发送信号。该奇偶检验器块24也在线46上向控制逻辑42发送信号，表示已经探测到了奇偶检验误差。这可为与在线30上发送的相同信号，如果需要，可以相反。

简言之，在控制逻辑42探测到奇偶检验误差的可编程数之后，它就在线47上向GDA 43发送信号，这使发现假信号成为可能。对GDA 43进行编程以探测具有比0.2etu小宽度的假信号。当GDA 43探测到假信号时，它就在线48上将该信号提供给控制逻辑。一旦控制逻辑42接收了该信号，它就促使保存最近(newly)计算的假信号宽度，并通过在线68上确定允许位来开启假信号滤波器44。最近计算的假信号宽度在线59上被提供给假信号滤波器44，该宽度被用来将采样时钟设置在使假信号过滤达到最优化的频率处，这如下面的详细描述。

这样，探测到假信号，最近探测到假信号的宽度被用来设置采样时钟，这样就提供了有利的适应假信号探测和过滤，最大化了在假信号宽度可能随时间变化的环境中探测和过滤假信号。PGF 41的运作在下面做详细说明。

图5是假信号滤波器44的详细图表。提供了三位移位寄存器，其包含如所示串联连接的3个锁存器50、51、52。也提供了3个与对下面详细说明数据保持功能的多路复用器53、54、55串联的双输入多路复用器53、54、55。在线26上来自智能卡的数据被提供给多路复用器(MUX)53的一个输入。MUX 53的输出被提供给锁存器50的数据输入。锁存器50的输出被提供给MUX 54的一个输入，也提供给MUX 53的另一个输入，以及三输入表决单元36的第一输入。同样的，MUX 54的输出被提供给锁存器51的数据输入，锁存器51的输出被提供给MUX 55的一个输入，也提供给MUX 54的另一个输入，以及三输入表决单元36的第二输入。MUX 55的输出被提供给锁存器52的数据输入，锁存器52的输出被提供给MUX 55的另一个输入，以及三输入表决单元36的第三输入。

采样时钟发生器56的输出被提供给MUX 53、MUX 54和MUX 55的控制输入。三位移位寄存器中锁存器50、锁存器51和锁存器52中每一个的时钟被调整为参考时钟，在本实施例中为系统时钟，CLK，例如为48MHz。表决单元36的结果输出被提供给线57上MUX 58的控制输入。MUX 58的两个输入被分别保持到0和1。MUX 58的输出被提供给线45。

注意虽然锁存器50、锁存器51和锁存器52的时钟被调整为系统时钟CLK，MUX 53、MUX 54和MUX 55由采样时钟发生器56的输出选通(strobed)。这样，锁存器50、锁存器51和锁存器52的内容由采样时钟发生器56控制，这是由于每个锁存器的内容是简单循环的，如保持，除非确定采样时钟。当表决单元36接收线68上来自GDA 43的允许信号时，采样时钟发生器56接收线59上来自GDA 43的输入(图4)。

表决单元36是提供为三选一“表决”(two-out-of-three“vote”)结果输出的无时钟(unclocked)逻辑块，例如，根据下表：

表1

输入值	输出值
		0，0，0	0
1，0，0	0
		0，1，0	0
0，0，1	0
		1，1，0	1
0，1，1	1
		1，0，1	1
1，1，1	1

在运作中，当不允许假信号滤波时，采样时钟发生器56就简单的被设置为CLK速率。这由线68上的滤波器允许信号来控制。这样，当未确认滤波器允许信号时(如，不允许发信号)，采样时钟发生器56就被迫输出CLK速率的采样时钟。在这种模式中，由于由表决单元36判断样本，所以其控制MUX 58来提供0或1，从而恢复了来自线26上信号的数据。任何但是非常短的假信号(＜～50微微秒)将导至多样本，这将由表决电路36来判断，这样就出现在MUX58的输出，如，在线45上被恢复的数据中。

然而，当允许假信号滤波器46进行假信号滤波时，从GDA 43提供最近的假信号宽度设置，它在线59上提供，并保存在采样时钟发生器56里，线68上确认了允许信号。采样时钟发生器56在相应于下面所述该保存值的频率处向MUX 53、MUX 54和MUX 55的控制输入提供采样时钟。这3个锁存器50、51和52继续保持CLK速率。然而，如上面提及的，MUX 53、MUX 54和MUX55在采样时钟速率处选通，这样，移位数据通过锁存器50、锁存器51和锁存器52以该速率顺次采样。采样时钟的频率被设置为使假信号滤波达到最优化，例如，相应于具有周期与探测到假信号宽度相等的方波信号的近似频率。结果，对近似为探测到假信号宽度或比其宽度小的假信号而言，由该假信号表现的数据值将至多出现在3个锁存器50、51和52中的仅一个里，虽然正确的数据值将出现在其它两个锁存器中。

表决单元36在线57上输出相应于上述3个锁存器50、51和52中至少两个中的数据值的结果值。这样，即使假信号通过锁存器50、51和52传播，表决单元忽略了它，并控制MUX 58输出正确的值。注意可提供数量更多的锁存器，在其输出处进行大多数表决，但推荐使用3个锁存器。若使用数量更多的锁存器，则该数量更适宜为奇数，以确保明确的表决。还要注意的是序列采样对表决过程保存的方式大概是设计选择，并不局限于锁存器；仅需要以某种方式保存它们，以使对表决过程能同时检查它们。

图6是图4 GDA块43的方框图。该GDA块43包括假信号探测器60、假信号控制寄存器块61、探测假信号宽度寄存器62和滤波假信号宽度设置寄存器63。该假信号控制寄存器块61包括一位假信号探测器允许寄存器(one-bitglitch finder enable register)64、一位假信号探测寄存器65、一位假信号滤波器允许寄存器66和一位更新假信号宽度寄存器67。假信号探测器60接收线45上来自假信号滤波器44的样本(图5)。当假信号探测器60探测到假信号时，它就使用线99将假信号探测寄存器65中的位设置为1，并保存相应于在探测假信号宽度寄存器62中探测到假信号宽度的值。在线59上提供保存在滤波假信号宽度设置寄存器63中的值，以供应给假信号滤波器44中的采样时钟发生器56。假信号探测器允许寄存器64在线47上接收来自控制逻辑42的假信号探测允许信号(图4)。假信号探测寄存器65向线48上控制逻辑42提供保存在该寄存器中的位值。假信号滤波器允许寄存器66接收来自线49上控制逻辑42的假信号滤波器允许信号。从线69上通过更新假信号宽度寄存器67接收更新假信号宽度信号。

在运作中，在控制逻辑42探测到奇偶检验误差的可编程数之后，它就在线47上将信号发送到GDA 43，将假信号探测器允许寄存器64的位设置为1，其允许在线45上提供的信号中由假信号探测器60来进行假信号探测。更适宜对GDA 43进行编程来探测宽度比0.2etu小的假信号，尽管宽度的选择大概是设计选择。当假信号探测器60探测到假信号时，它就将假信号探测寄存器65中的位设置为1。与此同时，假信号探测器60通过对假信号开始沿(beginning edge)和结束沿(ending edge)之间的接口时钟周期数进行计数来计算假信号宽度，并将该已计算的值保存在探测假信号宽度寄存器62中，覆盖了先前保存在其中的任何默认值。

图6的假信号探测器60可为任何探测脉冲并测定脉冲上升沿和下降沿之间时间的逻辑。图8示出了假信号探测器60的较佳实施例，其中探测线45上脉冲的上升沿和下降沿，并进行了它们之间接口时钟100的周期的计数。其包括触发器80-87、计数器88、反向器(inverters)91-93、与门94-97以及或门98，他们所示互相连接在一起。所有触发器80-87的时钟为CLK，如频率为48MHz，但计数器88以接口时钟100的速率进行计数。这会使人回想起智能卡单元10和接口控制器12之间的数据交换速率是由接口时钟控制的，该速率可为5种不同时钟频率中的一种，这5种时钟频率是4MHz、6MHz、8MHz、12MHz和20MHz。

在运作中，当假信号探测器60探测到下降沿时，如负向假信号的开始，触发器82的输出就变为1。另一方面，当假信号探测器60探测到上升沿时，如正向假信号的开始，触发器83的输出就变为1。当探测到第一下降或上升沿时，触发器84的输出就变为1。这将触发器85的输出设置为1，其启动计数器88进行接口时钟100的周期的计数。仅当探测到假信号的末端，如第二沿时，触发器86的输出就被设置为1。这将触发器87的输出，如线99，设置为1，其促使计数器88停止计数，并将假信号探测寄存器65中的位(图6)设置为1。计数器88是15位宽的，这足够捕获其想要探测到的假信号。计数器中的值是探测假信号宽度寄存器62中的值。计数器88可作为探测假信号宽度寄存器62，在这种情况下，当线99变为1时，从该计数器中直接读出最后计数值。或者单独的寄存器可被提供作为探测假信号宽度寄存器，在这种情况下，最后计数值被载入单独寄存器中。若计数器88计数到最高值，如215-1，则在线101上就确定该信号，该信号与触发器85的重置输入连接，这样就对触发器85进行了重置。

假信号探测寄存器65中的位值被提供给线48上的控制逻辑42。一旦控制逻辑42读线48上的值1，它就清除了假信号探测寄存器65。与此同时，控制逻辑42将更新假信号宽度寄存器67中的位设置为1，这促使从假信号探测寄存器62中读出最近计算的假信号宽度，该假信号宽度转换为系统时钟周期，并保存在滤波假信号宽度设置寄存器63中。与此同时，控制逻辑42通过将假信号滤波器允许寄存器66中的位设置为1来开启假信号滤波器44(图5)。假信号滤波器允许寄存器66中的值被提供给线68上的假信号滤波器44，如上所述。

在上文中，滤波假信号宽度设置寄存器63中的值在线59上被提供给假信号滤波器44，该值被用来设置采样时钟。采样时钟由系统时钟得来，因此为简化采样时钟设置，保存在滤波假信号宽度设置寄存器中的值也在系统时钟周期中。为使假信号滤波达到最优化，采样时钟的频率更适宜被设置为具有与探测到假信号宽度相等周期的振荡信号频率，如滤波假信号宽度设置寄存器63中的值，基本上：

F_s≤l/(P_sys·W_d)    等式(1)

这里，F_s是采样频率，P_sys是系统时钟一个循环的周期，W_d是滤波假信号宽度设置寄存器63的值，其转换为系统时钟周期。使用“小于或等于”符号来说明为确保采样到达最优化，在设置采样频率时可提供可选择的防护时间。由于这里说明的实施例将假信号宽度更新到正在进行的基础上，所以不必考虑提供防护时间。然而，例如，若假信号宽度可在邻近假信号之间显著变化时，设计者可能希望提供这样的防护时间。

防护时间可按如下提供。假设计数器88对接口时钟频率进行计数，这通过测定W_ds来完成：

W_ds＝(COUNT·F_sys·GUARD)/F_IC    等式(2)

这里，W_ds是系统时钟周期中的假信号宽度，COUNT是计数器88中的最后计数值(如在探测假信号宽度寄存器62中)，F_sys是系统时钟频率，GUARD是被选择来提供所需防护时间的因素，F_IC是接口时钟频率。这样，例如计数器88就有了最后计数值4，系统时钟频率为48MHz，接口时钟频率为6MHz，GUARD具有值1，如未选择额外防护时间。那么：

W_d＝(4·48·1)/6

＝32.

因此，由等式(1)：

F_s＝48MHz/32

＝1.5 MHz.

现在，若需要防护时间，采样频率则会通过因素GUARD而减小。在上述的例子中，如因素GUARD被选择为等于1.1，那么采样频率将从1.5 MHz改变到1.37 MHz。采用频率周期中作为结果的额外时间将提供所需防护时间。

更适宜的是，在探测假信号宽度寄存器62中提供了初始默认值，为2μs。这是因为出现在来自智能卡信号中的绝大多数假信号比2μs宽小。用这样的初始默认值，可对控制逻辑42以第一模式进行编程，例如，通过简单的将假信号滤波器允许寄存器66中的位设置为1来允许假信号滤波器44。然后可能没有必要设置假信号探测器允许寄存器64中的位，接着进行上述的计算以探测假信号宽度。然而，可对控制逻辑42进行编程以切换为第二模式，其中如果奇偶校验器24继续报告更多的奇偶检验误差，那么就接着进行如上述所有包括假信号宽度计算的完全操作。

在探测到第一假信号后，就执行上述的步骤，假信号探测器60继续监控线45上的信号。运作与上述一致，仅不同的是覆盖了探测假信号宽度寄存器62中的初始默认值，覆盖了先前的计算值。而且，没有必要重置假信号探测器允许寄存器64中的位。

有利的是，如果需要，可在本发明的实现中提供滞后功能。通过滞后功能，这意味着该系统适合阻止由于位末端假信号引起的触发(toggling)。现在参考图7，示出了提供该功能的实施方法。该图与图5类似，但在来自MUX 58输出的反馈路径中附加了或门70，其另一个输入是锁存器50的输出，或门70的输出是表决电路36的输入。

尽管已经详细说明了本发明及其优点，应当理解，在不背离由附加权利要求定义的本发明主旨和范围的前提下，可进行不同的改变、替代和变更。

Claims (10)

1.在接收异步输入数据信号、并发送相应于所述输入数据信号的输出数据信号的数据通信控制器中的一种对输入数据信号上的假信号进行滤波的方法，其中所述异步输入数据信号由具有持续时间的位组成，在表现两个位值的两个信号水平之间变化，并具有预定输入位周期，所述假信号包括在被传输时被叠加到输入数据信号上、并具有比所述预定位周期短的假信号持续时间的信号水平的反转，该方法包含以下步骤：

通过探测在所述位的持续时间内的、具有比所述预定输入位周期短的预定持续时间的信号水平的反转，探测所述输入数据信号中的假信号；

测定相应于所述假信号持续时间的假信号时间值；

从所述假信号时间值来测定采样时钟速率；

以所述采样时钟速率来对所述输入数据信号进行采样，以产生输入数据样本序列；

监控预定表决数的输入数据样本，并提供表现顺序的输入数据样本的大部分的值的输出信号；

监控一表决数的接着的输入数据样本，并提供表现接着的这些输入数据样本的大部分的值的输出信号。

2.如权利要求1所述的方法，其特征在于，提供了具有参考时钟周期的参考时钟，而且测定假信号时间值的步骤由测定一假信号期间内的参考时钟周期数来执行。

3.如权利要求1所述的方法，其特征在于，测定采样时钟速率的步骤通过将所述采样时钟速率设置为具有与所述假信号持续时间相等的周期的振荡信号的频率来执行。

4.如权利要求2所述的方法，其特征在于，测定采样时钟速率的步骤通过将所述采样时钟速率设置为F_s＝1/(P_sys·W_d)来执行，其中，Fs是所述采样时钟速率，P_sys是所述参考时钟一个循环的周期，W_d是所述参考时钟周期数。

5.如权利要求1所述的方法，其特征在于，监控预定表决数的输入数据样本的步骤通过监控预定的顺序表决数的输入数据样本来执行。

6.如权利要求1所述的方法，其特征在于，进一步包含监控所述输入数据信号误差因素的步骤，当探测到预定数的误差因素时，就初始化探测假信号的步骤。

7.一种可编程假信号滤波单元，用于为来自被作为可编程假信号滤波器单元的输入的异步数据信号滤除假信号，其中所述异步数据信号由具有持续时间的位构成，所述异步数据信号在表现两个位值的两个信号水平之间变化、并具有预定输入位周期，该可编程假信号滤波单元还用于发送相应于所述输入数据信号的输出数据信号，其中所述假信号包含被传输时被叠加到输入数据信号上、并在所述异步数据信号上具有比所述预定输入位周期短的假信号持续时间的信号水平的反转，该可编程假信号滤波单元包含：

适合探测在位的持续时间内的、具有比所述预定位周期短的预定持续时间的所述异步数据信号的水平的反转，并测定相应于所述假信号持续时间的假信号时间值的假信号探测器；

适合以从所述假信号时间值测定的采样时钟速率对所述异步数据信号进行采样以提供输入数据采样，并提供表现所述输入数据采样的大部分的值的输出信号的假信号滤波器。

8.如权利要求7所述的可编程假信号滤波器单元，其特征在于，提供了具有参考时钟周期的参考时钟，而且所述假信号探测器适合通过测定一假信号期间内的参考时钟周期数来测定所述假信号时间值。

9.如权利要求7所述的可编程假信号滤波器单元，其特征在于，所述假信号滤波器适合通过将所述采样时钟速率设置为具有与所述假信号持续时间相等周期的振荡信号的频率来测定所述采样时钟速率。

10.如权利要求7所述的可编程假信号滤波器单元，其特征在于，所述假信号滤波器包含：

具有预定奇数个位位置的移位寄存器，用来接收所述输入数据样本，并通过该寄存器来移动这些样本；

产生速率为所述采样时钟速率的采样时钟的采样时钟发生器，所述采样时钟发生器控制输入数据样本通过所述移位寄存器移动的速率；

提供相应于所述移位寄存器中大部分输入数据样本的水平的输出信号的表决单元。

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