CN101257464B - 用于差分信号传输接收器的电路和方法 - Google Patents

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Abstract

本发明提供一种用于差分信号传输接收器的电路和方法。通过串行接口传输的差分信号的接收器，包括静噪检测器、差分放大器、开始模式检测器、结束模式检测器、以及控制器。静噪检测器被配置为当确定了在串行接口上出现差分信号时输出静噪信号。差分放大器被配置为从差分信号中提取二进制数据。开始模式检测器被配置为当在二进制数据中检测到给定的开始模式时指示第一状态。结束模式检测器被配置为当在二进制数据中检测到给定的结束模式时指示第二状态。控制器被配置为响应于静噪信号来激活开始模式检测器。控制器被配置为在第一状态中使差分信号有效。控制器被配置为在第二状态中结束接收差分信号。

Description

用于差分信号传输接收器的电路和方法
相关申请的交叉引用
本申请要求2007年1月10日在日本专利局提交的日本专利申请No.2007-002271的优先权，其全部内容通过引用包含在此。
技术领域
本发明涉及一种用于差分信号传输(signaling)接收器的电路和方法，并且更具体地，涉及用来接收通过串行接口传输的差分信号的接收器电路和方法。
背景技术
差分信号传输是一种因其在数据传输期间的高抗扰度而广泛用在数字和模拟数据接口中的数据传送技术。使用差分信号传输接口的一个示例是通用串行总线(USB)，其用来使诸如个人计算机、打印机、扫描仪之类的数字装置、以及包括有数字通用盘(DVD)和数字摄像机的数字记录装置相互连接。目前，USB接口越来越多地用于诸如移动电话和便携式媒体播放器之类的普通的手持数字装置。
在差分信号传输系统中，差分发射器在通信链路上向差分接收器发送差分信号，通信链路是物理上承载有互补输入电压Vin+和Vin-的一对线路。一接收到差分信号，接收器就比较Vin+和Vin-，以依赖于两个电压是否在幅度上不同来输出“0”或“1”，从而从输入的差分信号中提取预期的数据。
典型地，这样的差分信号传输系统包括有静噪检测器，以检测接收器端的通信链路状态。静噪检测器检测Vin+和Vin-之间的差，以输出静噪信号，在电压差未超出给定阈值时指示静噪状态以及在电压差超出给定阈值时指示未静噪状态。例如，当阈值被设为100mV，如USB规范所定义的那样时，对于50mV的差，静噪检测器检测出静噪状态，以及对于150mV的差，静噪检测器检测出未静噪状态。这样的静噪信号用来确定在通信链路上是否出现差分信号，差分信号可以通常表现电压差的给定电平。因而，在通信链路处于静噪状态时，接收器使差分信号无效。
目前，某些差分信号传输系统使用低电压和减小的差分摆幅来达到高数据传送速率。例如，执行USB 2.0的串行数据接口在高速模式下可以在高达480Mbps的传送速率上工作。这种在其中难以区分信号分量和噪声的高速差分信号传输，需要稳定且安全的系统来确保可靠的数据传输，诸如具有高增益放大器的接收器和具有增强的稳定性的静噪检测器。
已建议了各种方案来增强数据传输可靠性。例如，一种传统的用于稳定的静噪检测的方法在检测器电路中使用减小数目的放大器。这种电路设计可以在静噪检测中提供稳定性，而无需增加功耗和制造成本，但是包含了可能在电路中牺牲效率的复杂的结构。
另一种传统的方法介绍了一种具有控制电路的静噪检测器，控制电路控制静噪信号，以稳定地提供静噪检测。然而，当与诸如USB 2.0接口之类的串行数据接口一起使用时，这种传统的方法可能不实用。
这两种传统的方法用来增强静噪检测器的性能，其在提供可靠的数据传输时可能具有有限的效率。因而，仍需要有用的、不复杂的系统用于可以满足高速差分信号传输要求的可靠的数据传输。
发明内容
本专利申请描述了一种用于通过串行接口传输的差分信号的新颖的接收器。
在一个实施例中，这种新颖的接收器包括静噪检测器、差分放大器、开始模式检测器、结束模式检测器、以及控制器。静噪检测器被配置为当确定了通过串行接口出现差分信号时输出静噪信号。差分放大器被配置为从差分信号中提取二进制数据。开始模式检测器被配置为当在二进制数据中检测到给定的开始模式时指示第一状态。结束模式检测器被配置为当在二进制数据中检测到给定的结束模式时指示第二状态。控制器被配置为响应于静噪信号来激活开始模式检测器。控制器被配置为在第一状态中使差分信号有效。控制器被配置为在第二状态中结束接收差分信号。
本专利申请还描述了一种用于接收通过串行接口传输的差分信号的新颖的方法。
在一个实施例中，这种新颖的方法包括输出、提取、开始模式检测、使有效、结束模式检测、以及结束的步骤。输出步骤在确定了在串行接口上出现差分信号时输出静噪信号。提取步骤从差分信号中提取二进制数据。开始模式检测步骤响应于静噪信号来在二进制数据中检测给定的开始模式。使有效步骤一检测到给定的开始模式就使差分信号有效。结束模式检测步骤在二进制数据中检测给定的结束模式。结束步骤一检测到给定的结束模式就结束接收差分信号。
附图说明
在连同附图一起考虑时，通过参考下面的详细描述，公开的更完整的评价及其伴随的多个优点将容易获得并且同时变得更好理解。
图1是例示了依据本专利申请至少一个示例实施例的差分接收器电路的模拟前端的电路图；
图2是例示了图1的模拟前端的时钟数据恢复电路的操作的时序图；
图3是例示了差分接收器电路的实施例的框图；
图4是例示了图3的差分接收器电路的弹性缓冲器的示例的电路图；
图5是例示了图4的弹性缓冲器的操作的时序图；
图6是例示了图3的差分接收器电路的模式检测器的示例的电路图；
图7是例示了图3的差分接收器电路的解调器/转换器的示例的电路图；
图8是例示了图3的差分接收器电路的一个实施例的操作的流程图；
图9是例示了图3的差分接收器电路的另一实施例的操作的流程图；以及
图10A到10D例示了用于不同类型的通用串行总线信息包(packet)的格式的示例。
具体实施方式
在描述图中例示的优选实施例时，为了清楚起见，采用了特定的术语。然而，本专利申请的公开并非想要被限定到所选择的特定的术语，并且应当理解，每一特定的元件包括以类似方式工作的所有技术等价物。
现在参考附图，其中，在全部这些图中，相似的参考标号指示相同或相应的部件，描述了本专利申请的示例实施例。
参考附图中的图1，描述了例示依据本专利申请至少一个示例实施例的差分接收器电路12(见图3)的模拟前端(AFE)2的电路图。
在图1中，AFE2包括静噪检测器6、差分比较器8、以及时钟数据恢复(CDR)电路10。AFE2经由一对数据线链接到差分发射器3。差分发射器3包括差分发生器4。
在差分发射器3中，差分发生器4产生差分信号对DP和DM，它们包含有依据给定的串行数据接口标准编排格式的串行数据。差分信号对DP和DM通过数据线对传播到AFE2，例如，在传输数据时，数据线对可以具有400mV的电压差。
在AFE2中，差分信号对DP和DM输入到静噪检测器6和差分比较器8中的每一个。
静噪检测器6比较差分信号对DP和DM，以依据其间的电压差来输出检测信号SQUELCH。SQUELCH信号在电压差未超出给定的阈值时变高以指示静噪状态(squelch)，并且在电压差超出预定的阈值时变低以指示未静噪状态(unsquelch)。
差分比较器8向CDR电路10输出二进制数据信号HSRO，依赖于DP和DM之间的差是正还是负来指示“0”或“1”。CDR电路10从输入的数据信号HSRO中产生和/或恢复数据信号DLLDO和时钟信号DLLCK。
从AFE2输出的信号SQUELCH、DLLDO、以及DLLCK输入到连接于其上的差分接收器电路12。
参考图2，描述了例示CDR电路10的操作的时序图。
如图2所示，CDR电路10提供了之间具有恒定相移的相同频率的8个时钟PH1到PH8。CDR电路10检测HSRO信号的转换边沿，并在PH1到PH8之中确定具有与转换边沿相对应的上升边沿的一个时钟。CDR电路10选择所确定的时钟之后的一个时钟，其具有例如3个相位的延迟，并基于所选择的时钟来产生DLLCK信号。在检测到HSRO信号的另一转换边沿之前，DLLCK信号与所选择的时钟保持同步。
参考图3，描述了例示差分接收器电路12的实施例的框图。
在图3中，差分接收器电路12包括弹性(ELC)缓冲器14、解调器/转换器16、模式检测器18、以及控制器20。差分接收器电路12进一步包括时钟发生器(未示出)，其向连接于其上的电路组件提供系统时钟CK480M。差分接收器电路12可以被构造在半导体集成电路(IC)上。
在差分接收器电路12中，控制器20从AFE2接收SQUELCH信号。响应于变低的SQUELCH信号，控制器20输出变高的使能信号ELCEN、SYNCEN、以及DATAEN，以分别使能ELC缓冲器14、解调器/转换器16、以及模式检测器18。控制器20从解调器/转换器16中接收指示信号READ8，从模式检测器18中接收检测信号SYNCDET和EOPDET。
ELC缓冲器14从AFE2中接收DLLDO和DLLCK信号。当被ELCEN信号使能时，ELC缓冲器14通过吸收时钟信号DLLCK和CK480M之间的相位差，使数据信号DLLDO和系统时钟CK480M再同步。ELC缓冲器14向解调器/转换器16和模式检测器18的每一个输出经再同步的数据信号ELCDO。
在被DATAEN信号使能时，解调器/转换器16通过对输入的ELCDO信号进行解调来输出并行数据PARALLEL DATA。解调器/转换器16输出变高的READ8信号，以指示从ELC缓冲器14中接收到给定数量的数据。
在被SYNCEN信号使能时，模式检测器18检测出现在输入的ELCDO信号中的给定的开始模式和给定的结束模式。模式检测器18输出变高的SYNCDET信号，以指示检测到给定的开始模式。模式检测器18还输出变高的EOPDET信号，以指示检测到给定的结束模式。
此外，控制器20接收误差信号ERR，未示出，其在ELC缓冲器14变为空或者变为满时，以及/或者在解调器/转换器16在输入的ELCDO信号中检测到误差时变高，以使控制器20减活(deactivate)。
优选地，可以依据差分接收器电路12的配置来从外部指定用在差分接收器电路12中的参数，诸如解调器/转换器16要检测的数据量以及模式检测器18要检测的开始和结束模式。
参考图4，描述了例示ELC缓冲器14的示例的电路图。
在图4中，ELC缓冲器14包括写计数器22、读计数器24、具有时钟使能的触发器28、以及选择器26。
在ELC缓冲器14中，写计数器22从AFE2中接收经恢复的时钟DLLCK，同时读计数器24接收系统时钟CK480M。触发器28中的每一个在数据输入端接收DLLDO信号，并在时钟输入端接收DLLCK信号。输入ELCEN信号以激活写计数器22和读计数器24。
在被激活时，写计数器22向触发器28顺序输出使能信号WEN0到WEN23。写计数器22还向读计数器24输出使能信号READEN。一接收到READEN信号，读计数器24就向选择器26顺序输出使能信号REN0到REN23。
响应于信号WEN0到WEN23，触发器28向选择器26输出锁存的值rELCBUF0到rELCBUF23。响应于REN0到REN23，选择器26顺序输出接收到的值rELCBUF0到rELCBUF23，产生与系统时钟CK480M同步的ELCDO信号。
参考图5，描述了例示ELC缓冲器14的操作的时序图。
在ELCEN信号变高时，以多位D0到D23读出数据信号DLLDO，多位D0到D23与每一写周期从0递增到23的写计数器22同步。在写周期中，READEN信号变高，使得缓冲的数据信号ELCDO以多位D0到D23输出，多位D0到D23与每一读周期从0递增到23的读计数器24同步。
参考图6，描述了例示模式检测器18的示例的电路图。
注意，假定图6的模式检测器18检测分配给依据通用串行总线2.0规范编排格式的串行数据的特定模式，即，出现在USB信息包的开始和结束部分的SYNC模式和EOP模式。例如，SYNC模式是被表示为跟随有两个K的3个重复的K-J对的8位模式，在二进制数据中，“K”是位“0”并且“J”是位“1”。
在图6中，模式检测器18包括SYNC模式检测器30、EOP模式检测器32、移位寄存器33、或门34和36、以及触发器38和40。
在模式检测器18中，移位寄存器33接收缓冲的数据ELCDO和系统时钟CK480M。移位寄存器33在每一CK480M周期中使ELCDO信号的每一位移位，并向SYNC模式检测器30和EOP模式检测器32中的每一个输出多位并行数据。
SYNC模式检测器30在并行数据的输入位匹配SYNC模式时输出高信号。触发器38接收系统时钟CK480M和使能信号SYNCEN。来自SYNC模式检测器30的高信号通过或门34输入到触发器38，使得触发器38在被SYNCEN信号使能时，输出变高的检测信号SYNCDET。
EOP模式检测器32在并行数据的输入位匹配EOP模式时输出高信号。触发器40接收系统时钟CK480M。来自EOP模式检测器32的高信号通过或门36输入到触发器40，使得触发器40输出变高的检测信号EOPDET。
参考图7，描述了例示解调器/转换器16的示例的电路图。
注意，假定图7的解调器/转换器16对依据USB 2.0规范定义的数据传送方案产生的串行数据进行解调，如下所示：
1.使原始数据串行化，使得最先传送最低有效位(LSB)并且最后传送最高有效位(MSB)。
2.在串行化的数据中，数据位“0”被插入在每连续6个“1”之后。
3.使用倒转不归零(NRZI)编码来变换数据，其中数据位“0”用信号电平中的变化表示并且数据位“1”用信号电平中的不变化表示。
在图7中，解调器/转换器16包括触发器40、EXNOR门41、具有时钟使能的八进制触发器42、具有移位使能的移位寄存器43、模式检测器44、位计数器45、以及译码器46。
在解调器/转换器16中，触发器40接收系统时钟40和数据信号ELCDO，以输出ELCDO信号的一位延迟的形式。EXNOR门41接收ELCDO信号及其所述延迟的形式，以向移位寄存器43输出经译码的串行数据。
移位寄存器43接收串行数据、使能信号SFTEN、以及系统时钟CK480M。在被SFTEN信号使能后，移位寄存器43在每一CK480M周期中使输入的串行数据的每一位移位，以输出多个数据位。
模式检测器44从移位寄存器43接收多个数据位，并用来检测输入的数据位中6个连续的“1”。一检测到6个“1”，模式检测器44就输出变低的SFTEN信号和使能信号UPEN，以分别禁止移位寄存器43和位计数器45。
位计数器45接收UPEN信号、系统时钟CK480M、以及使能信号DATAEN。在被DATAEN信号和UPEN信号使能后，位计数器45在每一CK480M周期中递增，以向译码器46输出值。在位计数器45计数高达7时，即，1字节时，译码器46输出高信号，向八进制触发器42和控制器20，未示出，提供指示信号READ8。
八进制触发器42从移位寄存器43中接收多个数据位、系统时钟CK480M、以及READ8信号，并用来对输入的数据位进行锁存。在被READ8信号使能时，八进制触发器42与系统时钟CK480M同步地通过并行数据线以8位并行数据输出锁存的数据。
现在参考图8，描述了例示差分接收器电路12的操作的流程图。
在步骤S02中，由于SQUELCH信号保持高，控制器20处于非激活状态IDLE，其中使能信号ELCEN、SYNCEN、以及DATAEN保持低。当在步骤S04中SQUELCH信号变低时，控制器20进入步骤S06中的等待状态SWAIT，其中ELCEN和SYNCEN信号变高，以分别使能ELC缓冲器14和模式检测器18。
当步骤S08中SYNCDET信号变高，指示数据传送开始时，控制器20进入步骤S10中的等待状态RWAIT，其中DATAEN信号变高，以使能解调器/转换器16，同时ELCEN信号保持高。
当在步骤S12中READ8信号变高时，控制器20进入步骤S16中的传送状态RDATA，其中DATAEN和ELCEN信号保持高，使得解调器/转换器16可以继续接收串行数据，用于处理。
当在步骤S18中EOPDET信号变高，指示数据传送的终止时，控制器20返回IDLE状态，同时SQUELCH变高，导致ELCEN、SYNCEN、以及DATAEN信号变低。
此外，当在步骤S12中READ8信号保持低并且在步骤S14中控制器20检测到ERR信号变高时，控制器20返回IDLE状态，导致ELCEN、SYNCEN、以及DATAEN信号变低。类似地，当在步骤S18中EOPDET信号保持低并且在步骤S20中控制器20检测到ERR信号变高时，控制器20返回到IDLE状态，导致ELCEN、SYNCEN、以及DATAEN信号变低。
因而，在接收到的差分信号包含给定的开始模式时，差分接收器电路12响应于SQUELCH信号来发起数据传送。此外，只有在差分信号包含给定的数据量时，差分接收器电路12继续数据传送。这使得能够进行安全且稳定的数据传送，在高速差分信号传输中保护静噪检测器6免受可能故障的影响。
在差分接收器电路12的进一步的实施例中，控制器20连接到具有定时器的信号屏蔽(signal masking)电路50。
在差分接收器电路12中，信号屏蔽电路50在终止数据传送之后在给定的时间段T内减活SQUELCH信号。定时器用来对时间进行计数并输出指示信号TIMOUT，其在终止数据传送之后给定的时间段T期满时变高。
参考图9，描述了例示具有信号屏蔽电路50的差分接收器电路12的操作的流程图。
如图9所示，除了在终止数据传送之后执行步骤S22、S24、以及S26之外，第二实施例遵循与图8中描述的那些步骤相同的步骤。
当在步骤S18中EOPDET信号变高时，控制器20终止数据传送，并在步骤S22中将定时器设置到开始。控制器在步骤S24中进入等待状态TWAIT，其中信号屏蔽电路50在给定的时间段T内减活SQUELCH信号。
当在步骤S26中TIMOUT信号变高时，信号屏蔽电路50激活SQUELCH信号并且控制器20返回IDLE状态。
在当前实施例中，差分接收器电路12被配置为避免在前一操作之后立即发起数据传送，其中，在数据线对从激活转变到空闲时SQUELCH信号可能变得相对不可靠。这种配置进一步保护静噪检测器6免受可能故障的影响，这种故障可能例如因发射器和接收器电路之间不良的阻抗匹配而出现。
优选地，可以从外部指定并设置时间段T，使得SQUELCH信号保持减活，直到差分接收器电路12完全输出与接收到的差分信号相对应的并行数据PARALLEL DATA。这在差分接收器电路12被构造在半导体IC上时特别有效，其中，在连续的基底内，高速串行数据被转换为以同一系统时钟定时的相对低速的8位或16位并行数据，使得静噪检测不太有效。
在差分接收器电路12的更进一步的实施例中，代替SYNC模式检测器30，模式检测器18包括替换的SYNC模式检测器30′，其检测在输入的ELCDO信号中出现的给定的数据模式和给定的开始模式。具有SYNC模式检测器30′的模式检测器18输出变高的SYNCDET信号，以指示检测到了给定的开始模式和给定的数据模式。
例如，这种要检测的数据模式可以是分配给数据的格式化块的唯一标识符模式，诸如用来识别依据USB 2.0编排格式的信息包类型的USB信息包的信息包ID(PID)字段。
参考图10A到10D，例示了USB信息包的不同类型的格式的示例。
USB 2.0规范定义了被分类为4种类型的16种不同的信息包格式，包括令牌(token)信息包(图10A)、帧开始(SOF)信息包(图10B)、数据信息包(图10C)、以及握手信息包(图10D)。
如图10A到10D所示，这些信息包格式中的每一种都以跟随有8位PID字段的SYNC字段开始。PID字段包含PID和同一PID的倒置形式(在图中标志为“PID”和“～PID”)，每个为4位长。具有SYNC模式检测器30’的模式检测器18用来检测SYNC模式和PID字段，确定PID字段是否被适当排列。
在当前实施例中，差分接收器电路12被配置为更有效地确保依据给定的串行接口标准对接收到的数据进行格式化。这种配置在串行接口是基于具有8位SYNC模式的USB规范时可以是优选的，8位SYNC模式在数据线对上出现噪声时可能被错误地提取。
可以使用依据本发明的教导编程的传统通用数字计算机来方便地实现本发明，这对于计算机领域的技术人员来说将是显而易见的。基于当前公开的教导，熟练的程序员可以容易地准备适当的软件代码，这对于软件领域的技术人员来说将是显而易见的。也可以通过准备专用集成电路或者通过使传统的组件电路的适当的网络互相连接来实现本发明，这对于本领域技术人员来说将是显而易见的。
根据上面的教导，众多的附加改进或变化都是可能的。因此，应当理解，除在此特定描述的那些之外，可以在附加的权利要求的范围内实施本专利说明书的公开内容。

Claims (16)

1.一种用于通过串行接口传输的差分信号的接收器，所述接收器包括：
静噪检测器，其被配置为当确定在串行接口上出现差分信号时输出静噪信号；
差分放大器，其被配置为从差分信号中提取二进制数据；
开始模式检测器，其被配置为当在二进制数据中检测到给定的开始模式时指示第一状态；
结束模式检测器，其被配置为当在二进制数据中检测到给定的结束模式时指示第二状态；
控制器，其被配置为响应于静噪信号来激活开始模式检测器，以便在第一状态中使差分信号有效，并在第二状态中结束接收该差分信号。
2.根据权利要求1所述的接收器，进一步包括计数器，其被配置为指示二进制数据的量，
其中，只有在二进制数据大于参考值时，控制器在第一状态中使差分信号有效。
3.根据权利要求1所述的接收器，其中，在进入第二状态之后，控制器在给定的时间段内减活静噪信号。
4.根据权利要求3所述的接收器，其中，接收器被构造在集成电路上，并且该静噪信号保持减活，直到从该集成电路输出二进制数据为止。
5.根据权利要求1所述的接收器，其中，串行接口基于通用串行总线2.0规范。
6.根据权利要求5所述的接收器，其中，给定的开始模式包括依据通用串行总线2.0规范的SYNC字段和信息包ID字段。
7.根据权利要求1所述的接收器，其中，从外部指定给定的开始模式和给定的结束模式。
8.根据权利要求2所述的接收器，其中，从外部指定参考值。
9.一种用于接收通过串行接口传输的差分信号的方法，所述方法包括：
当确定了在串行接口上出现差分信号时输出静噪信号；
从差分信号中提取二进制数据；
响应于该静噪信号在二进制数据中检测给定的开始模式；
一检测到给定的开始模式就使该差分信号有效；
在二进制数据中检测给定的结束模式；以及
一检测到给定的结束模式就结束接收差分信号。
10.根据权利要求9所述的方法，进一步包括，指示二进制数据的量，
其中，只有在二进制数据大于参考值时，使差分信号有效。
11.根据权利要求9所述的方法，进一步包括，在结束接收该差分信号之后，在给定的时间段内减活该静噪信号。
12.根据权利要求11所述的方法，进一步包括，从集成电路中输出二进制数据，
其中，静噪信号保持减活，直到完全输出与接收到的差分信号相对应的并行数据为止。
13.根据权利要求9所述的方法，其中，串行接口基于通用串行总线2.0规范。
14.根据权利要求13所述的方法，其中，给定的开始模式包括依据通用串行总线2.0规范的SYNC字段和信息包ID字段。
15.根据权利要求9所述的方法，其中，从外部指定给定的开始模式和给定的结束模式。
16.根据权利要求10所述的方法，其中，从外部指定参考值。
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