JP2007150396A - 通信装置 - Google Patents
通信装置 Download PDFInfo
- Publication number
- JP2007150396A JP2007150396A JP2005338242A JP2005338242A JP2007150396A JP 2007150396 A JP2007150396 A JP 2007150396A JP 2005338242 A JP2005338242 A JP 2005338242A JP 2005338242 A JP2005338242 A JP 2005338242A JP 2007150396 A JP2007150396 A JP 2007150396A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- data
- communication
- bit
- communication line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
Abstract
【課題】通信線の接続極性が入れ替わっていても、受信した信号レベルを反転させることなくスタートビットを検出することができる通信装置を提供する。
【解決手段】アイドル状態がハイレベルの信号で表され、スタートビットがローレベルの信号で表され、データビット列の先頭のデータビットがハイレベルの信号である通信フレームを用いて、通信信号が所定の時間変化しない場合にアイドル状態であると判断すると共に通信線における実際の信号レベルに関わらず、通信線の信号レベルをハイレベルであるとする一方、通信信号が変化した場合にアイドル状態ではないと判断すると共に通信線における信号レベルを受け付けるハイレベル保持回路103と、ハイレベル保持回路103で受け付けられた信号レベルに基づいてスタートビットを検出して通信フレームの先頭を識別し、データビット列を取得するシリアル信号非同期受信部108とを備えた。
【選択図】図1
【解決手段】アイドル状態がハイレベルの信号で表され、スタートビットがローレベルの信号で表され、データビット列の先頭のデータビットがハイレベルの信号である通信フレームを用いて、通信信号が所定の時間変化しない場合にアイドル状態であると判断すると共に通信線における実際の信号レベルに関わらず、通信線の信号レベルをハイレベルであるとする一方、通信信号が変化した場合にアイドル状態ではないと判断すると共に通信線における信号レベルを受け付けるハイレベル保持回路103と、ハイレベル保持回路103で受け付けられた信号レベルに基づいてスタートビットを検出して通信フレームの先頭を識別し、データビット列を取得するシリアル信号非同期受信部108とを備えた。
【選択図】図1
Description
本発明は、2線式の通信線を介して通信を行うシリアル通信装置に関する。
図6は、背景技術に係る通信装置の構成を示すブロック図である。図6に示すデータ伝送装置1001は、シリアル信号送信部1101と、シリアル信号受信部1102と、を備え、2線式の通信線1003を介してデータ伝送装置1002と接続されている。シリアル信号送信部1101は、データ符号化部1104と、シリアル信号非同期送信部1105と、送信ラインドライバ回路1106とを備える。シリアル信号受信部1102は、データ復号化部1107と、シリアル信号非同期受信部1108と、レシーバ回路1109とを備える。
また、データ伝送装置1001は、例えば、データ伝送装置1001全体の動作を制御するための制御プログラム、送信しようとするデータを符号化するための符号化プログラム、及び受信した通信符号を復号化するための復号化プログラム等を記憶するROM(Read Only Memory)、プログラムの実行中や実行後に生じるデータを一時的に保管したりするRAM(Random Access Memory)、及びシリアルI/O(シリアル信号非同期送受信インターフェース:UART(Universal Asynchronous Receiver Transmitter))等を1チップに集積したいわゆるシングルチップマイクロコントローラであるCPU1110を備える。
そして、CPU1110は、前記符号化プログラムを実行することによりデータ符号化部1104として機能し、前記復号化プログラムを実行することによりデータ復号化部1107として機能する。さらに、シリアルI/Oは、シリアル信号非同期送信部1105、及びシリアル信号非同期受信部1108として機能する。
シリアル信号非同期送信部1105は、データ符号化部1104からの符号化されたデータを、シリアル変換すると共にスタートビット及びストップビットを付加して通信フレームとして送信ラインドライバ回路1106へ出力する。シリアル信号非同期受信部1108は、レシーバ回路1109で受信された信号からデータビット列を取得し、パラレル変換してデータ復号化部1107へ出力する。
送信ラインドライバ回路1106は、シリアル信号非同期送信部1105から出力されたシリアル信号を、通信線1003を介してデータ伝送装置1002へ送信するバッファアンプ回路等であり、例えばシリアル信号非同期送信部1105から出力されたシリアル信号の、論理値が「1」の場合に所定の正電圧、例えば2Vを、論理値が「0」の場合に所定の逆電圧、例えば−2Vを出力する。
レシーバ回路1109は、データ伝送装置1002から通信線1003を介して送信されたシリアル信号の信号レベルを検出し、その信号レベルが正電圧、例えば2Vであれば論理値「1」、その信号レベルが負電圧、例えば−2Vであれば論理値「0」としてデータを取得し、例えばTTL(Transisiter-Transister-Logic)レベルの信号に変換してシリアル信号非同期受信部1108へ出力する。
データ伝送装置1002は、データ伝送装置1001と同様に構成されており、シリアル信号送信部1201、シリアル信号受信部1202、データ符号化部1204、シリアル信号非同期送信部1205、送信ラインドライバ回路1206、データ復号化部1207、シリアル信号非同期受信部1208、及びレシーバ回路1209を備え、これらはシリアル信号送信部1101、シリアル信号受信部1102、データ符号化部1104、シリアル信号非同期送信部1105、送信ラインドライバ回路1106、データ復号化部1107、シリアル信号非同期受信部1108、及びレシーバ回路1109と、それぞれ同様であるのでその説明を省略する。
ところで、従来、一対の通信線1003を介して調歩同期シリアル通信を行う場合、例えば図7に示すように、通信線1003の配線間違いにより通信線の接続極性が入れ替わると、図8に示すように伝送符号の信号レベル(ハイ/ロー)が反転し、受信側で正しく通信信号を受信することができないという不都合があった。特に、スタートビットが反転してしまうと、受信側では通信フレームの先頭を検出できなかったり、誤ったビット位置で先頭を検出してしまったりするため、正しく通信データを取得することができなかった。
そこで、受信機側において、受信した伝送符号の信号レベルが反転していることを検出し、通信フレームの信号レベルを反転させることにより、通信線の接続極性が入れ替わっている場合であってもスタートビットを正しく検出することができるようにした通信装置が知られている(例えば、特許文献1参照。)。
特開平6−197109号公報
ところで、上述のように、受信した伝送符号の信号レベルが反転していることを検出して通信フレームの信号レベルを反転させる場合には、伝送符号の信号レベルが反転していることを検出するための論理回路や、受信した通信フレームの信号レベルを反転させるための信号反転回路等を備える必要があり、回路規模が増大したり、受信信号の判定論理を反転させるといったアルゴリズムの複雑化を生じるという不都合があった。
本発明は、このような問題に鑑みて為された発明であり、通信線の接続極性が入れ替わっている場合であっても、受信した信号レベルを反転させることなくスタートビットを検出することができる通信装置を提供することを目的とする。
上述の目的を達成するために、本発明の第1の手段に係る通信装置は、スタートビットとデータを表すデータビット列とを備える通信フレームを2線式の通信線を介して受信することにより、前記データを受信する通信装置であって、前記通信線におけるアイドル状態は、前記通信線における第1の信号レベルによって表され、前記スタートビットは、前記通信線における前記第1の信号レベルが反転した第2の信号レベルによって表され、前記データビット列の先頭のデータビットは、前記第1の信号レベルにされているものであって、前記通信線における信号レベルが予め設定された所定の時間継続して変化しない場合に、前記通信線がアイドル状態であると判断すると共に前記通信線における実際の信号レベルに関わらず、前記通信線の信号レベルを前記第1の信号レベルであるとする一方、前記通信線における信号レベルが変化した場合に前記通信線がアイドル状態ではないと判断すると共に前記通信線における信号レベルを受け付ける受付部と、前記受付部により受け付けられた信号レベルに基づいて前記スタートビットを検出することにより前記通信フレームの先頭を識別し、前記データビット列を取得する受信部とを備えることを特徴としている。
この構成によれば、通信線の接続極性が入れ替わっているために信号レベルが反転している場合であっても、データビット列の先頭のデータビットは第1の信号レベルにされているので、データビット列の先頭のビットがスタートビットとして機能する。このため受信した信号レベルを反転させることなくスタートビットを検出することができる。
また、上述の通信装置において、前記データビット列は、それぞれ前記第1及び第2の信号レベルの組み合わせにより構成された、第1の信号パターンと第2の信号パターンとをそれぞれ論理値0と論理値1とに対応させて前記データを表すものであり、前記第2の信号パターンは、前記第1の信号パターンの信号レベルを反転させ、先頭の1ビットを削除して最後尾に前記第2の信号レベルによる1ビットを付加して得られる第3の信号パターンとは異なる信号パターンにされており、前記第1の信号パターンは、前記第2の信号パターンの信号レベルを反転させ、先頭の1ビットを削除して最後尾に前記第2の信号レベルによる1ビットを付加して得られる第4の信号パターンとは異なる信号パターンにされていることを特徴としている。
この構成によれば、通信線の接続極性が入れ替わって信号レベルが反転しているために、受信部によって、第1の信号パターンにおける先頭の1ビットを削除して最後尾に前記第2の信号レベルによる1ビットを付加して得られる第3の信号パターンが受信された場合であっても、第3の信号パターンは第2の信号パターンとは異なる信号パターンとなり、第2の信号パターンにおける先頭の1ビットを削除して最後尾に前記第2の信号レベルによる1ビットを付加して得られる第4の信号パターンが受信された場合であっても、第4の信号パターンは第1の信号パターンとは異なる信号パターンとなるので、通信線の接続極性が入れ替わっている場合であっても、第1の信号パターンで示される論理値0と、第2の信号パターンで示される論理値1とを判別することができる。
そして、上述の通信装置において、前記第1の信号パターンと、前記第2及び第4の信号パターンとの間には、それぞれ少なくとも3ビットの異なるビットが設けられると共に、前記第3の信号パターンと、前記第2及び第4の信号パターンとの間にも、それぞれ少なくとも3ビットの異なるビットが設けられていることを特徴としている。
この構成によれば、第1の信号パターンと、第2、第4の信号パターンとの間、及び第3の信号パターンと、第2、第4の信号パターンとの間で、少なくとも3ビット異なっているので、通信で1ビット誤りが生じた場合であっても、正しいデータビット列に対しては1ビットしか異ならないのに対して、他のデータビット列に対しては少なくとも2ビット異なるので、一致するビット数が最も多いデータビット列を選択することにより、正しい論理値を検出することができる。
また、上述の通信装置において、前記通信フレームは、最後尾に前記第1の信号レベルにされたストップビットをさらに備え、前記受信部は、前記データビット列を取得した後に引き続き前記ストップビットが検出されなかった場合に、前記通信フレームの受信エラーであると判断するものであり、前記通信フレームの後ろには、引き続き、前記通信フレームにおいて前記データビット列のすべてのビットが前記第2の信号レベルにされているダミーフレームが付加されていることを特徴としている。
この構成によれば、データビット列を取得した後に引き続きストップビットが検出されなかった場合に通信フレームの受信エラーを検出することができると共に、通信線の接続極性が入れ替わって信号レベルが反転している場合であっても当該通信フレームに引き続き付加されているダミーフレームをストップビットとして検出することができるので、通信線の接続極性が入れ替わって信号レベルが反転している場合において受信エラーを検出することが抑制される。
このような構成の通信装置は、通信線の接続極性が入れ替わっているために信号レベルが反転している場合であっても、データビット列の先頭のデータビットは第1の信号レベルにされているので、データビット列の先頭のビットがスタートビットとして機能する。このため受信した信号レベルを反転させることなくスタートビットを検出することができる。
以下、本発明に係る実施形態を図面に基づいて説明する。なお、各図において同一の符号を付した構成は、同一の構成であることを示し、その説明を省略する。また、本実施形態においては、請求項における第1のレベルを電圧ハイレベルとし、第2のレベルを電圧ローレベルとする。
図1は、本発明の一実施形態に係るデータ伝送装置の構成の一例を説明するためのブロック図である。図1に示すデータ伝送装置1は、シリアル信号送信部101と、シリアル信号受信部102と、ハイレベル保持回路103とを備え、2線式の通信線3を介してデータ伝送装置2と接続されている。シリアル信号送信部101は、データ符号化部104と、シリアル信号非同期送信部105と、送信ラインドライバ回路106とを備える。シリアル信号受信部102は、データ復号化部107と、シリアル信号非同期受信部108と、レシーバ回路109とを備える。
また、データ伝送装置1は、例えば、データ伝送装置1全体の動作を制御するための制御プログラム、送信しようとするデータを符号化するための符号化プログラム、及び受信した通信符号を復号化するための復号化プログラム等を記憶するROM(Read Only Memory)、プログラムの実行中や実行後に生じるデータを一時的に保管したりするRAM(Random Access Memory)、及びシリアルI/O(シリアル信号非同期送受信インターフェース:UART(Universal Asynchronous Receiver Transmitter))等を1チップに集積したいわゆるシングルチップマイクロコントローラであるCPU110を備える。
そして、CPU110は、前記符号化プログラムを実行することによりデータ符号化部104として機能し、前記復号化プログラムを実行することによりデータ復号化部107として機能する。さらに、シリアルI/Oは、シリアル信号非同期送信部105、及びシリアル信号非同期受信部108として機能する。
シリアル信号非同期送信部105は、データ符号化部104からの符号化されたデータを、シリアル変換すると共にスタートビット及びストップビットを付加して通信フレームとして送信ラインドライバ回路106へ出力する。シリアル信号非同期受信部108は、ハイレベル保持回路103からの受信信号RD2において、スタートビットを検出することにより通信フレームを同期して受信すると共に通信フレームからデータビット列を取得し、パラレル変換してデータ復号化部107へ出力する。また、シリアル信号非同期受信部108は、受信した通信フレームの最後尾にストップビットがなかった場合、受信エラーと判定する。
送信ラインドライバ回路106は、シリアル信号非同期送信部105から出力されたシリアル信号を、通信線3を介してデータ伝送装置2へ送信するバッファアンプ回路等であり、例えばシリアル信号非同期送信部105から出力されたシリアル信号の、論理値が「1」の場合に所定の正電圧、例えば2Vを、論理値が「0」の場合に所定の逆電圧、例えば−2Vを出力する。
図2は、レシーバ回路109の構成の一例を示すブロック図である。図2に示すレシーバ回路109は、フィルタ回路111と、リミッタアンプ112とを備える。そして、レシーバ回路109において、データ伝送装置2から通信線3を介して受信した差動信号113は、フィルタ回路111を介してリミッタアンプ112に入力され、リミッタアンプ112によって、例えばTTL(Transistor transistor logic)レベル等、ハイレベル保持回路103により受信可能な信号レベルに変換されると共に受信信号RD1として出力される。
図1に戻って、ハイレベル保持回路103は、例えば、エッジ検出部115と、インバータ116と、NANDゲート117とから構成される。エッジ検出部115は、例えばフリップフロップ回路等を用いて構成されており、レシーバ回路109からの受信信号RD1の立ち上がり、及び立ち下がりのワンショットのトリガに応じて、予め設定された一定時間、NANDゲート117へ出力する制御信号をハイレベルに保持した後、ローレベルに変化させることにより、立ち上がり、及び立ち下がりのエッジがあるときはハイレベルを出力し、エッジがないときはローレベルを出力する。
また、レシーバ回路109からの受信信号RD1は、インバータ116を介してNANDゲート117へ出力される。そして、NANDゲート117によって、エッジ検出部115からの制御信号と、インバータ116からの反転された受信信号RD1とに対してNAND演算が施された信号が、シリアル信号非同期受信部108へ受信信号RD2として出力される。
これにより、通信線3における信号レベルが予め設定された所定の時間、継続して変化しない場合に、通信線3がアイドル状態であると判断されてエッジ検出部115からNANDゲート117への制御信号がローレベルにされ、通信線3における実際の信号レベルに関わらず、NANDゲート117からシリアル信号非同期受信部108へハイレベルにされた受信信号RD2が出力される。
また、通信線3における信号レベルが変化した場合に、ハイレベル保持回路103によって、通信線3がアイドル状態ではないと判断されてNANDゲート117へ出力される制御信号がハイレベルにされ、レシーバ回路109から出力された受信信号RD1が、NANDゲート117から受信信号RD2としてシリアル信号非同期受信部108へ出力される。
データ伝送装置2は、データ伝送装置1と同様に構成されており、シリアル信号送信部201、シリアル信号受信部202、ハイレベル保持回路203、データ符号化部204、シリアル信号非同期送信部205、送信ラインドライバ回路206、データ復号化部207、シリアル信号非同期受信部208、及びレシーバ回路209を備え、これらはシリアル信号送信部101、シリアル信号受信部102、ハイレベル保持回路103、データ符号化部104、シリアル信号非同期送信部105、送信ラインドライバ回路106、データ復号化部107、シリアル信号非同期受信部108、及びレシーバ回路109と、それぞれ同様であるのでその説明を省略する。
次に、上述のように構成されたデータ伝送装置2から送信されたデータをデータ伝送装置1によって受信する動作を説明する。図3は、データ符号化部204による符号化動作を説明するための図である。
まず、データ符号化部204によって、送信しようとするデータ「1001」の各論理値が、第1の信号レベルに対応するビット「1」と、第2の信号レベルに対応するビット「0」との組み合わせにより構成された8ビットのデータビット列により符号化される。具体的には、データ「1001」の論理符号「0」は、データビット列「10101010」(第1の信号パターンに対応)により表され、データ「1001」の論理符号「1」は、データビット列「10011001」(第2の信号パターンに対応)により表される。
この場合、論理符号「0」を表すデータビット列「10101010」と、データビット列「10101010」をビット反転させ、先頭の1ビットを削除して最後尾にビット「0」を付加して得られるデータビット列「10101010」(第3の信号パターンに対応)とは等しく、論理符号「1」を表すデータビット列「10011001」(第2の信号パターン)とは異なる。一方、論理符号「1」を表すデータビット列「10011001」をビット反転させ、先頭の1ビットを削除して最後尾にビット「0」を付加して得られるデータビット列は、「11001100」(第4の信号パターンに対応)となる。
CPUでは、スタートビットを起点にデータビット列を受信するので、通信線3が正しく接続された場合の論理符号「0」及び通信線3の接続極性が入れ替わって接続された場合の論理符号「0」は、データビット列「10101010」としてCPUに認識され、通信線3が正しく接続された場合の論理符号「1」がデータビット列「10011001」としてCPUに認識され、通信線3の接続極性が入れ替わって接続された場合の論理符号「1」(図3では「1」のオーバーバーで示す)が、データビット列「11001100」としてCPUに認識される。
また、これらのデータビット列「10101010」「10011001」「11001100」は、いずれも先頭ビットが「1」にされている。そして、論理符号「0」を表すデータビット列「10101010」と、論理符号「1」を表すデータビット列「10011001」とは、3,4,7,8ビット目の計4ビットが異なり、論理符号「0」を表すデータビット列「10101010」と、通信線3の接続極性が入れ替わって接続された場合の論理符号「1」を表すデータビット列「11001100」とは、2,3,6,7ビット目の計4ビットが異なるようにされている。
また、3,7ビット目がビット「1」のデータビット列は、論理符号「0」を表すデータビット列「10101010」のみとされており、4,8ビット目がビット「1」のデータビット列は、論理符号「1」を表すデータビット列「10011001」のみとされており、2,6ビット目がビット「1」のデータビット列は、通信線3の接続極性が入れ替わって接続された場合の論理符号「1」を表すデータビット列「11001100」のみとされているので、各論理符号を表すデータビット列をそれぞれ判別可能にされている。
次に、符号化されたデータ「1001」、すなわちデータビット列「10011001」「10101010」「10101010」「10011001」が、データ符号化部204からシリアル信号非同期送信部205へ出力される。図4は、データ伝送装置2の送信動作及びデータ伝送装置1の受信動作を説明するためのタイミングチャートである。シリアル信号非同期送信部205は、データ符号化部204からの符号化されたデータを8ビット毎のシリアルデータに変換し、各シリアルデータの先頭にスタートビットST「0」、最後尾にストップビットSP「1」を付加して通信フレーム301,302,303,304を生成すると共に、当該通信フレームを送信信号SDとして、送信ラインドライバ回路206と通信線3とを介してデータ伝送装置1へ送信する。
具体的には、図4の送信信号SDに示すように、通信線3がアイドル状態の場合、送信信号SDはハイレベルにされている。そして、シリアル信号非同期送信部205によって、送信信号SDの送信が開始され、通信フレーム301,302,303,304が連続して送信される。さらに、例えば、データ符号化部204からシリアル信号非同期送信部205へデータビット列「00000000」が出力されることにより、シリアル信号非同期送信部205によって、通信フレーム304の後ろに連結してダミーフレーム305が出力される。
ダミーフレーム305は、データビット列「00000000」の前後にそれぞれスタートビットST「0」とストップビットSP「1」とが付加されたものであり、ダミーフレーム305が送信されると、スタートビットSTの1ビット+データビット8ビット、計9ビット分、送信信号SDがローレベルにされた後、ストップビットSPによって送信信号SDがハイレベルにされる。以降、通信線3は、アイドル状態を示すべくハイレベルにされる。
次に、データ伝送装置1におけるレシーバ回路109よって、送信ラインドライバ回路206から出力された送信信号SDが、通信線3を介して受信され、受信信号RD1としてハイレベル保持回路103へ出力される。通信線3が正しく配線されている場合、受信信号RD1として送信信号SDと同様の信号が得られるので、以降、送信信号SDと同様の信号がハイレベル保持回路103を介して受信信号RD2としてシリアル信号非同期受信部108へ出力され、シリアル信号非同期受信部108によって、本来のスタートビットSTが検出されると共にデータビット列が取得される。
しかし、配線間違いにより通信線3の接続極性が入れ替わって接続されていると、図4に示すように、受信信号RD1は送信信号SDの信号レベル(ハイ/ロー)が反転し、通信フレーム301,302,303,304及びダミーフレーム305がビット反転した信号となる。
そして、ハイレベル保持回路103によって、受信信号RD1に基づき受信信号RD2が生成されると共にシリアル信号非同期受信部108へ出力される。この場合、例えば、ハイレベル保持回路103を備えない従来の構成によるデータ電送装置においては、まず、通信線3がアイドル状態の場合、例えば、受信信号RD1がそのままシリアル信号非同期受信部108に入力され、アイドル状態において受信信号RD1がローレベルになっているためにシリアル信号非同期受信部108は、アイドル状態を検出することができず、また、スタートビットST及びストップビットSPがビット反転しているため、通信フレームの先頭を検出できないために同期がとれない結果、通信フレーム301,302,303,304のデータを正しく受信することができない。
しかし、図1に示すデータ伝送装置1においては、受信信号RD1が変化しない場合には、ハイレベル保持回路103によって、シリアル信号非同期受信部108への受信信号RD2がアイドル状態を示すべくハイレベルにされている。そのため、シリアル信号非同期受信部108は、通信線3の接続極性が入れ替わって接続されている場合であっても、アイドル状態を検出することができる。
また、ハイレベル保持回路103におけるエッジ検出部115によって、受信信号RD1における反転したスタートビットSTの立ち上がりが検出され、通信線3がアイドル状態ではないと判断されてNANDゲート117への制御信号がハイレベルにされ、以降、反転した通信フレーム301,302,303,304及びダミーフレーム305が、受信信号RD2としてシリアル信号非同期受信部108へ出力される。
そうすると、シリアル信号非同期受信部108によって、まず受信信号RD2の通信フレーム301におけるデータビット列の先頭ビットが反転してローレベルになっていることにより、スタートビットSTと判断され、以降の8ビット+1ビットが、通信フレーム306のデータビット列+ストップビットSPとして受信される。
この場合、データビット列の先頭ビットは、必ず「1」となるように符号化されているので、シリアル信号非同期受信部108は、通信線3の接続極性が入れ替わって接続されている場合であっても、必ずデータビット列の先頭ビットをスタートビットSTとして検出することができ、受信した信号レベルを反転させることなくスタートビットを検出して同期をとることができる。
以降、通信フレーム301の場合と同様に、通信フレーム302,303,304についても、シリアル信号非同期受信部108によって、データビット列の先頭ビットが反転していることにより、スタートビットSTと判断され同期されて、以降の8ビット+1ビットが、それぞれ通信フレーム307,308,309のデータビット列+ストップビットSPとして受信される。
図4において、通信フレーム304の後ろに引き続き、ダミーフレーム305が連結されている例を示したが、図5に示すように、通信フレーム304の後ろにダミーフレーム305が連結されていない場合には、受信信号RD2における通信フレーム309のデータビット列の後ろは、ハイレベル保持回路103によってハイレベルにされた後も、ローレベルからハイレベルへ変化するまでの遅延時間τが生じる。
この場合、エッジ検出部115に、エッジが入力されなくなった後にハイレベル保持回路103によって受信信号RD2がハイレベルにされるまでの遅延時間τがビット長よりも長いと、本来、通信フレーム309のストップビットSP「1」があるべきビット位置Xが、ビット「0」になってしまい、シリアル信号非同期受信部108によって、ストップビットSPが検出されないために受信エラーと判定されてしまう。
しかし、図4において、通信フレーム304の後ろに引き続きダミーフレーム305が連結されているので、ダミーフレーム305の先頭すなわちスタートビットSTが反転したビット「1」が、シリアル信号非同期受信部108によって通信フレーム309のストップビットSPとして受信されるので、シリアル信号非同期受信部108の受信エラーを回避することができる。
次に、シリアル信号非同期受信部108によって、通信フレーム306,307,308,309のデータビット列「11001100」「10101010」「10101010」「11001100」が、それぞれパラレル変換され受信データとしてデータ復号化部107へ出力される。
次に、データ復号化部107によって、シリアル信号非同期受信部108からのデータビット列「11001100」「10101010」「10101010」「11001100」が、復号化される。すなわち、データビット列「11001100」は、通信線3の接続極性が入れ替わって接続された場合の論理符号「1」のデータビット列と一致するので、論理符号「1」に復号される。次に、データビット列「10101010」は、論理符号「0」のデータビット列と一致するので、論理符号「0」に復号される。同様にして、データ復号化部107によって、データビット列「10101010」「11001100」が復号化され、受信データ「1001」が生成される。
以上の動作により、データ伝送装置1は、通信線3の接続極性が入れ替わって接続されている場合であっても、データ伝送装置2から送信されたデータを正しく受信することができる。
なお、データ復号化部107は、シリアル信号非同期受信部108からのデータビット列と、論理符号「1」「0」を表すデータビット列との一致を検出することにより、データビット列から論理符号への復号を行う例を示したが、例えば、データビット列が1ビット毎に「0」「1」を繰り返す短パルス符号列で構成されている場合にこれを論理符号「0」とし、データビット列が2ビット毎に「00」「11」を繰り返す長パルス符号列で構成されている場合にこれを論理符号「1」として復号化する構成としても良い。
また、データ復号化部107は、シリアル信号非同期受信部108からのデータビット列が、論理符号「0」を表すデータビット列「10101010」及び論理符号「1」を表すデータビット列「10011001」「11001100」との間で一致するビット数が最も多いデータビット列により表されている論理符号への復号を行う構成であっても良い。
例えば、受信データが通信誤り等によって1ビット誤りを生じ、例えば論理符号「0」を表すデータビット列「10101010」のうち2ビット目が「1」に化けて「11101010」となった場合、各論理符号を表すデータビット列との間で一致するビット数は、論理符号「0」を表すデータビット列「10101010」との間では7ビット一致、論理符号「1」を表すデータビット列「10011001」との間では3ビット一致、通信線3の接続極性が入れ替わって接続された場合の論理符号「1」を表すデータビット列「11001100」との間では、5ビット一致する。
そうすると、論理符号「0」を表すデータビット列「10101010」との間での一致するビットの個数が最も多いので、データビット列「11101010」は、論理符号「0」へ、復号される。これにより、受信データの1ビット誤りを訂正することができる。
なお、論理符号「0」を表すデータビット列「10101010」と、論理符号「1」を表すデータビット列「10011001」とは、3,4,7,8ビット目の計4ビットが異なり、論理符号「0」を表すデータビット列「10101010」と、通信線3の接続極性が入れ替わって接続された場合の論理符号「1」を表すデータビット列「11001100」とは、2,3,6,7ビット目の計4ビットが異なる例を示したが、それぞれ計4ビットではなく計3ビット異なるようにされていてもよい。
各データビット列間で、少なくとも3ビット異なっていれば、1ビット誤りに対して、正しいデータビット列に対しては1ビットしか異ならないのに対して、他のデータビット列に対しては少なくとも2ビット異なるので、一致するビット数が最も多いデータビット列を選択することにより、1ビット誤りを正しい論理符号に訂正することができる。
また、例えば、論理符号「1」を表すデータビット列「10011001」の1,3,5,8ビット目にビット誤りが生じて、データ復号化部107に「01100101」が入力された場合、論理符号「1」のデータビット列とは4ビット一致し、論理符号「0」のデータビット列とは2ビット一致し、通信線3の接続極性が入れ替わって接続された場合における論理符号「1」のデータビット列とは2ビット一致するため、データ誤りを生じたビット位置によっては、一致するビット数が最も多いデータビット列を選択することにより4ビット誤りを正しい論理符号に訂正することができる。
また、データ復号化部107は、シリアル信号非同期受信部108からのデータビット列がデータビット列「10101010」「10011001」「11001100」のいずれとも一致しない場合、これを通信誤りとして検出することができるので、通信フレームに別途パリティビット等、誤り検出用のビットを備える必要がなく、誤り検出を容易にすることができる。
1,2 データ伝送装置(通信装置)
3 通信線
101,201 シリアル信号送信部
102,202 シリアル信号受信部
103,203 ハイレベル保持回路(受付部)
104,204 データ符号化部
105,205 シリアル信号非同期送信部
106,206 送信ラインドライバ回路
107,207 データ復号化部
108,208 シリアル信号非同期受信部(受信部)
109,209 レシーバ回路
301,302,303,304 通信フレーム
305 ダミーフレーム
SP ストップビット
ST スタートビット
3 通信線
101,201 シリアル信号送信部
102,202 シリアル信号受信部
103,203 ハイレベル保持回路(受付部)
104,204 データ符号化部
105,205 シリアル信号非同期送信部
106,206 送信ラインドライバ回路
107,207 データ復号化部
108,208 シリアル信号非同期受信部(受信部)
109,209 レシーバ回路
301,302,303,304 通信フレーム
305 ダミーフレーム
SP ストップビット
ST スタートビット
Claims (4)
- スタートビットとデータを表すデータビット列とを備える通信フレームを2線式の通信線を介して受信することにより、前記データを受信する通信装置であって、
前記通信線におけるアイドル状態は、前記通信線における第1の信号レベルによって表され、
前記スタートビットは、前記通信線における前記第1の信号レベルが反転した第2の信号レベルによって表され、
前記データビット列の先頭のデータビットは、前記第1の信号レベルにされているものであって、
前記通信線における信号レベルが予め設定された所定の時間継続して変化しない場合に、前記通信線がアイドル状態であると判断すると共に前記通信線における実際の信号レベルに関わらず、前記通信線の信号レベルを前記第1の信号レベルであるとする一方、前記通信線における信号レベルが変化した場合に前記通信線がアイドル状態ではないと判断すると共に前記通信線における信号レベルを受け付ける受付部と、
前記受付部により受け付けられた信号レベルに基づいて前記スタートビットを検出することにより前記通信フレームの先頭を識別し、前記データビット列を取得する受信部とを備えることを特徴とする通信装置。 - 前記データビット列は、それぞれ前記第1及び第2の信号レベルの組み合わせにより構成された、第1の信号パターンと第2の信号パターンとをそれぞれ論理値0と論理値1とに対応させて前記データを表すものであり、
前記第2の信号パターンは、前記第1の信号パターンの信号レベルを反転させ、先頭の1ビットを削除して最後尾に前記第2の信号レベルによる1ビットを付加して得られる第3の信号パターンとは異なる信号パターンにされており、
前記第1の信号パターンは、前記第2の信号パターンの信号レベルを反転させ、先頭の1ビットを削除して最後尾に前記第2の信号レベルによる1ビットを付加して得られる第4の信号パターンとは異なる信号パターンにされていることを特徴とする請求項1記載の通信装置。 - 前記第1の信号パターンと、前記第2及び第4の信号パターンとの間には、それぞれ少なくとも3ビットの異なるビットが設けられると共に、前記第3の信号パターンと、前記第2及び第4の信号パターンとの間にも、それぞれ少なくとも3ビットの異なるビットが設けられていることを特徴とする請求項2記載の通信装置。
- 前記通信フレームは、最後尾に前記第1の信号レベルにされたストップビットをさらに備え、
前記受信部は、前記データビット列を取得した後に引き続き前記ストップビットが検出されなかった場合に、前記通信フレームの受信エラーであると判断するものであり、
前記通信フレームの後ろには、引き続き、前記通信フレームにおいて前記データビット列のすべてのビットが前記第2の信号レベルにされているダミーフレームが付加されていることを特徴とする通信装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005338242A JP2007150396A (ja) | 2005-11-24 | 2005-11-24 | 通信装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005338242A JP2007150396A (ja) | 2005-11-24 | 2005-11-24 | 通信装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007150396A true JP2007150396A (ja) | 2007-06-14 |
Family
ID=38211313
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005338242A Pending JP2007150396A (ja) | 2005-11-24 | 2005-11-24 | 通信装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007150396A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014124245A (ja) * | 2012-12-25 | 2014-07-07 | Hoya Corp | 内視鏡 |
CN113557688A (zh) * | 2019-04-24 | 2021-10-26 | 欧姆龙株式会社 | 串行数据通信装置 |
CN116737635A (zh) * | 2023-08-08 | 2023-09-12 | 石家庄科林电气股份有限公司 | 配电终端的接口扩展方法、电子系统、电子器件及介质 |
-
2005
- 2005-11-24 JP JP2005338242A patent/JP2007150396A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014124245A (ja) * | 2012-12-25 | 2014-07-07 | Hoya Corp | 内視鏡 |
US9591198B2 (en) | 2012-12-25 | 2017-03-07 | Hoya Corporation | Endoscope for outputting signal |
CN113557688A (zh) * | 2019-04-24 | 2021-10-26 | 欧姆龙株式会社 | 串行数据通信装置 |
US11960432B2 (en) | 2019-04-24 | 2024-04-16 | Omron Corporation | Serial data communication device and serial data communication method |
CN113557688B (zh) * | 2019-04-24 | 2024-06-07 | 欧姆龙株式会社 | 串行数据通信装置及串行数据通信方法 |
CN116737635A (zh) * | 2023-08-08 | 2023-09-12 | 石家庄科林电气股份有限公司 | 配电终端的接口扩展方法、电子系统、电子器件及介质 |
CN116737635B (zh) * | 2023-08-08 | 2023-11-07 | 石家庄科林电气股份有限公司 | 配电终端的接口扩展方法、电子系统、电子器件及介质 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10216690B2 (en) | Single-wire interface bus transceiver system based on I2C-bus, and associated method for communication of single-wire interface bus | |
KR100914964B1 (ko) | 신호 인코더 및 신호 디코더 | |
SG141419A1 (en) | Efficient automatic repeat request methods and apparatus | |
RU2008152401A (ru) | Устройство перемежения и приемник для сигнала, сформированного устройством перемежения | |
JP5664606B2 (ja) | 復号化回路 | |
WO2013001631A1 (ja) | 伝送装置、伝送回路、伝送システムおよび伝送装置の制御方法 | |
US20160147596A1 (en) | Error detection constants of symbol transition clocking transcoding | |
US20180054216A1 (en) | Flipped bits for error detection and correction for symbol transition clocking transcoding | |
JP2013075100A5 (ja) | ||
JP2016092445A (ja) | シリアル通信システム | |
KR20160089415A (ko) | 순시 전류 및 신호 트랜지션들의 양자 모두를 제한하도록 데이터 반전을 용이하게 하기 위한 디바이스들 및 방법들 | |
EP3117527B1 (en) | Method for using error correction codes with n factorial or cci extension | |
US11032100B2 (en) | Communication devices and methods | |
JP2007150396A (ja) | 通信装置 | |
US11057855B2 (en) | Method of detecting access address of Bluetooth signal to which channel coding is applied and Bluetooth apparatus thereof | |
JPWO2003103244A1 (ja) | データ伝送システム | |
US6209109B1 (en) | Code synchronization decision circuit of Viterbi decoder | |
JP2021535669A (ja) | 相関によるクロックおよびデータ回復を有する信頼性のある非同期ベースバンドプロトコル | |
US10305631B1 (en) | System and method for frame synchronization | |
JP2017207934A5 (ja) | ||
JP4846836B2 (ja) | バス信号のエンコード、デコード方法及び装置 | |
JP4780350B2 (ja) | シリアルデータ通信のための符号化方式 | |
KR100665918B1 (ko) | 번인 테스트 시스템을 위한 선로 인터페이스 장치 | |
JP2006128800A (ja) | 一線式データ通信方法、及びこの通信方法を用いた一線式データ送受信機 | |
JP4357286B2 (ja) | デジタル無線装置による制御信号伝送方式 |