JPH0399522A - パリティ発生，検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はシリアルインタフェースのためのシフトレジ
スタを有する装置のパリティ発生、検出回路に関する。

〔従来の技術〕

従来の回路構成は例えば「ディジタルＩＣ実用マニュア
ルＪＰ２１７〜Ｐ２７２に示されている。

又、装置への適用例としては特開昭６４−１３６３６号
のようなものがある。

〔発明が解決しようとする課題〕

上記従来技術はパラレルデータに対するパリティ発生検
出に有用であるが、シリアルデータに対しては一度直並
列変換する必要がある。さらに処理できるビット長は固
定であり、可変長データには対応できない。

本発明の目的はシリアルデータに対して直並列変換する
ことなしにパリティの発生検出を行なう回路を提供する
ことにある。

本発明の他の目的は、一部の回路変更で偶奇パリティに
対応できる回路を提供することにある。

さらに本発明の他の目的はタイミング生成回路と組合せ
ることにより可変長データの処理が可能になる回路を提
供することにある。

〔課題を解決するための手段〕

例えばデータ８ビットａ０〜ａ、パリティ１ビツトａ８
のデータに対してパリティ検出出力Ｐは次式％式％ Ｐ　＝　ａ　ｏΦａ１Φａ２Φａ、■ａ　４ｅ　ａ　、
■ａ　６ｅ　ａ　。

６９ａｓ 上式は偶数パリティでパリティ誤り時Ｐ−４になるよう
な仕様に対するものであり、奇数パリティは上式のコン
ブリメントを取ればよい。

上式はまた次のように書き表わすことができる。

Ｐ　”　（（（（（（（（（Ｏｅ　ａ　、　）Φａ　１
）　ｅ　ａ　、　）　ｅ　ａ　−）■ａ４）ｅａｓ）の
ａ、）のａｖ）ｅａｓ）すなわち前ビットまでの排他的
論理和の累積結果と次のビットの排他的論理をとること
により当該ビットまでのパリティ検出ができる。

シリアルデータに対してはこのデータを取込むためのシ
フトレジスタを有することを利用し、２人力Ｅ□Ｒの出
力を保持するＦ／Ｆを設け、該出力と次ビットのＦＯＲ
を演算する。さらに次のビットに対しては、該Ｆ／Ｆ呂
力との間でＦＯＲ演算を行う。このように順次繰り返し
ていき、最終ビットとの演算結果だけを別Ｆ／Ｆに保持
させればパリティのチエツク結果を得ることができる。

さらに別Ｆ／Ｆにチエツク結果を保持させた後、該Ｆ／
Ｆをリセットすれば次のデータに対するパリティチエツ
クを開始することができる。

上記は偶パリティに対するチエツクであるが、チエツク
開始時にＦ／Ｆをセットすれば奇パリティに対するチエ
ツクも実現可能である。

さらに、ＦＯＲ出力を保持するＦ／Ｆをリセットしない
限り、パリティチエツク結果は累積され続ける。すなわ
ち、リセットタイミングを可変にすることにより可変長
データに対するパリティチエツクも同一回路で実現でき
る。

以上、パリティチエツクについて述べたが、パリティ発
生もそのままの回路で構成される。

〔作用〕

本回路においてはシリアルデータの形式のままパリティ
の発生、検出が可能であり直並列変換器やＦＯＲツリー
は不要となる。

さらにはＥＯＲ演算保持Ｆ／Ｆのリセット（セット）タ
イミング変更により可変長データにも対応できるので、
シリアルインタフェース制御も簡単になる。

〔実施例〕

以下、本発明の一実施例を第１図、第２図により説明す
る。

第１図は実施例回路図、第２図はそのタイムチャートで
ある。共に４ビツトデータａ。−ａ、＋１ビツトパリテ
イａ４で構成されるシリアルデータのパリティ検出回路
の例である。ここでは４ビツトデータとしたが本発明の
性質より８ビツト、１６ビツト等ビット長は任意に設定
できる。

第は１図に示す回路は５ビツトのシフトレジスタ、ＥＯ
Ｒゲート３．ＥＯＲ出力累積用Ｄ−Ｆ／Ｆ５．パリティ
チエツク結果保持用Ｄ−ＦＦ７で構成される。２はシフ
トレジスタ初段出力、４はＦＯＲ回路出力、］＊Ｄ−Ｆ
／Ｆ５（７）Ｑ出力であり、ＦＯＲ３に入力される。８
はＤ−Ｆ／Ｆ６のＱ出力であり、これがパリティチエツ
ク結果出力になる。

ＣＫＩはシフトレジスタ用クロック、ＧＫ２は、Ｄ−Ｆ
／Ｆ５のクロック、ＲはＤ　−Ｆ／Ｆ　５のリセット信
号、ＳＴはパリティ保持ストローブであり、Ｄ−Ｆ／Ｆ
７のクロック信号になる。

第２図は上記各信号のタイムチャートを示している。第
１図、第２図により動作を説明する。

ＣＫＩにより第１ビツトデータａ。が取り込まれた後Ｒ
によりＤ−Ｆ／Ｆ５がリセットされる。この結果ＦＯＲ
出力４には（Ｏｅａ、）が出力されこの値はＣＫ２によ
りＤ−Ｆ／Ｆ５に取り込まれる。

次のＣＫＩにてａ工が取り込まれ、ＦＯＲ呂力４は（（
ＯＣＤａ、）のａ□）を演算し、この結果がＣＫ２によ
りＤ−Ｆ／Ｆ５に取り込まれる。以下この様にして（（
（（（Ｏｅ　ａｏ）　ｅｅ　ａ、）　ｅ　ａｚ）　ｅ　
ａ、）■ａ４） が演算され５ビツトのパリティチエツクが終了した後ス
トローブＳＴによりＤ−Ｆ／Ｆ７にチエツク結果として
保持される。その後Ｒ信号によりＤ−Ｆ／Ｆ５はリセッ
トされ上記順序に従って次のデータのパリティチエツク
が開始される。

第１図はパリティチエツク回路であるが、演算範囲をａ
。〜ａ３にすればこの結果がパリティとなるジェネレー
ト回路が構成できる。

第３図に他の実施例を示す。これはＦＯＲ出力累積用Ｆ
／Ｆ、Ｄ−Ｆ／Ｆ５にＲ８付のものを用い、データ区切
り用信号ＲをＳ端子あるいはＲ端子に入力する切替え回
路９を設けたものである。

これによりＥ／○を１，０に設定して偶奇両方のパリテ
ィに対応することができる。

第４図には他の実施例を示す。これはデータ可変長であ
り区切りデータとして１１１１が用いられるフォーマッ
ト形式に対するパリティチエツク回路である。すなわち
第、第３図でＲ信号により与えられた、リセット信号を
データ取込み用レジスタから抽出するものである。ここ
では区切りデータとして１１１１の４ビツトを考えたが
、他のビット長に対しても同様の回路によりリセットタ
イミングを抽出できる。

〔発明の効果〕

本発明によれば、シリアルデータのままパリティのチエ
ツク、ジェネレートできるので、直並列変換器およびＦ
ＯＲツリーも省略できる。また。

シフト動作を行ないながらＦＯＲ演算を実行していくの
でＦＯＲツリーで構成する回路に比べて遅延時間が小さ
く高速データにも対応できる。

さらには実施例第３図に示すようにリセット信号の発生
回路を追加するだけの簡単な回路構成で可変長データに
も対応できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例である４ビツトデータ＋
１ビツトパリテイに対するパリティチエツク回路図、第
２図はそのタイミングチャート、第３図は第２の実施例
である偶奇パリティ切替可能なパリティチエツク回路図
、第４図は可変長データに対応可能な第３の実施例の回
路図である。 ３・・・ＦＯＲ回路、　　　　　５，７・・・Ｄ−Ｆ／
Ｆ。 ９・・・偶奇パリティ切替回路。 １０・・・遅延回路。 第４図 １１：逼連ｌ各

Claims (1)

【特許請求の範囲】
1. １、シリアルインタフェースのためのシフトレジスタを
   有する装置において、排他的論理和を生成するゲート１
   ケと、該ゲート出力を一時的に保持するＦ／Ｆ１と、Ｆ
   ／Ｆ１の出力を保持するＦ／Ｆ２を設け、Ｆ／Ｆ１の出
   力とシフトレジスタの出力とを排他的論理和生成ゲート
   の入力とすることを特徴とするパリテイ発生、検出回路
   。