FR2774188A1 - Circuit de verification de parite - Google Patents

Circuit de verification de parite Download PDF

Info

Publication number
FR2774188A1
FR2774188A1 FR9801102A FR9801102A FR2774188A1 FR 2774188 A1 FR2774188 A1 FR 2774188A1 FR 9801102 A FR9801102 A FR 9801102A FR 9801102 A FR9801102 A FR 9801102A FR 2774188 A1 FR2774188 A1 FR 2774188A1
Authority
FR
France
Prior art keywords
flip
output
register
flop
parity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR9801102A
Other languages
English (en)
Other versions
FR2774188B1 (fr
Inventor
Jean Pierre Schoellkopf
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SA
Original Assignee
SGS Thomson Microelectronics SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SGS Thomson Microelectronics SA filed Critical SGS Thomson Microelectronics SA
Priority to FR9801102A priority Critical patent/FR2774188B1/fr
Priority to US09/238,406 priority patent/US6378108B1/en
Publication of FR2774188A1 publication Critical patent/FR2774188A1/fr
Application granted granted Critical
Publication of FR2774188B1 publication Critical patent/FR2774188B1/fr
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0061—Error detection codes
    • H04L1/0063—Single parity check

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

L'invention concerne circuit de vérification de parité du contenu d'un registre dont les bascules (18) peuvent, dans un mode de test, être connectées pour former une chaîne de balayage dans laquelle une entrée de balayage (SI) de chaque bascule est connectée à une sortie de balayage (SO) d'une bascule précédente. Le circuit de vérification comprend une porte OU-exclusif (20) pour chaque bascule à partir de la deuxième bascule du registre, ladite porte ayant deux entrées respectivement connectées à la sortie normale (Q) de la bascule et à l'entrée de balayage respective (SI), et une sortie connectée, hors mode de test, à la sortie de balayage respective (SO), le résultat de la vérification de parité étant prélevé sur la sortie de la porte (20) associée à la dernière bascule du registre.

Description

CIRCUIT DE VERIFICATICW DE PARITÉ
La présente invention concerne un circuit de vérification de parité du contenu d'un registre.
Il est courant, dans un système numérique, que les données échangées soient pourvues d'un bit de parité. Les bits de parité sont établis par le circuit émetteur des données, de manière que le nombre de bits à 1 de chaque donnée, y compris le bit de parité, soit pair. Ceci permet à un circuit récepteur de vérifier si les données ont subi des erreurs. La vérification de parité s'effectue le plus souvent au niveau de registres qui stockent temporairement les données.
La figure 1 représente schématiquement une association classique d'un registre et d'un circuit de vérification de parité. Le registre comprend plusieurs bascules 10 recevant sur leurs entrées D respectives les bits DO à Dn d'une donnée, y compris son bit de parité. Les bascules 10 sont normalement toutes cadencées par un signal d'horloge CK. Les sorties Q des bascules 10 (QO à Qn) sont reliées à un circuit (non représenté) qui exploite ou transmet la donnée stockée dans le registre. Le circuit de vérification de parité 12 reçoit toutes les sorties Q des bascules 10 et fournit un signal d'erreur ERR lorsque la parité est mauvaise. En fait, le circuit 12 est une porte OUexclusif ayant autant d'entrées que de bascules 10.
Un inconvénient de l'organisation de la figure 1 est que les interconnexions entre les bascules 10 et le circuit de vérification 12 occupent une surface de métallisation importante et augmentent significativement les capacités parasites à piloter par les sorties des bascules 10.
Un objet de la présente invention est donc de prévoir un circuit de vérification de parité qui permette de réduire la surface de métallisation occupée par les interconnexions entre le circuit de vérification et un registre.
Cet objet est atteint grâce à un circuit de vérification de parité du contenu d'un registre dont les bascules peuvent, dans un mode de test, être connectées pour former une chaîne de balayage dans laquelle une entrée de balayage de chaque bascule est connectée à une sortie de balayage d'une bascule précédente. Le circuit de vérification comprend une porte OUexclus if pour chaque bascule à partir de la deuxième bascule du registre, ladite porte ayant deux entrées respectivement connectées à la sortie normale de la bascule et à l'entrée de balayage respective, et une sortie connectée, hors mode de test, à la sortie de balayage respective, le résultat de la vérification de parité étant prélevé sur la sortie de la porte associée à la dernière bascule du registre.
Selon un mode de réalisation de la présente invention, le circuit comprend, pour chaque bascule, un multiplexeur qui connecte la sortie de la porte respective à la sortie de balayage hors mode de test, et connecte la sortie normale de la bascule à la sortie de balayage dans le mode de test.
Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles
la figure 1, précédemment décrite, représente schématiquement une association classique d'un circuit de vérification de parité et des bascules d'un registre
la figure 2 représente des bascules d'un registre pouvant être connectées pour former un chemin de balayage (scan path) dans un mode de test
la figure 3 représente schématiquement la structure d'une bascule de la figure 2
la figure 4 représente un mode de réalisation de bascule permettant de réaliser un circuit de vérification de parité selon l'invention ; et
la figure 5 représente une succession de bascules du type de la figure 4, dans lesquelles on n'a représenté que les éléments servant à former le circuit de vérification de parité.
Afin de réaliser un circuit de vérification de parité de faible surface d'interconnexion, la présente invention requiert que les registres utilisés soient du type dont les bascules peuvent être mis dans un mode de test où elles sont connectées les unes aux autres pour former un chemin de balayage (scan patch)
La figure 2 représente schématiquement les bascules d'un tel registre. Chaque bascule, en fait une cellule à bascule 14, en plus de disposer d'une entrée de donnée D, d'une entrée d horloge CK et d'une sortie Q, comporte également une entrée de balayage SI, une sortie de balayage SO et une entrée de mise en mode de test T. Les entrées de mise en mode de test reçoivent toutes un même signal T. L'entrée de balayage SI de chaque cellule est reliée à la sortie de balayage SO d'une cellule précédente, pouvant être une cellule du même registre ou une autre cellule, ceci pour former une chaîne reliant toutes les bascules d'un circuit. Ce type d'interconnexion est classique et il n'est pas utile de décrire ici son utilisation.
La figure 3 représente schématiquement la structure d'une cellule 14 du type utilisé dans la figure 2. Un multiplexeur 16 reçoit, sur une première entrée, le bit Di devant être stocké dans la bascule 18 de la cellule et, sur une deuxième entrée, l'entrée de balayage SI de la cellule. Le multiplexeur 16 est comnandé par le signal de test T de manière que, en mode de test, l'entrée SI soit connectée à l'entrée D de la bascule 18 et que, en mode normal, le bit Di soit fourni à l'entrée D de la bascule 18.
La sortie de balayage SO et la sortie normale Qi de la cellule sont normalement identiques. Souvent, ce qui n'est pas représenté, chacune de ces sorties est fournie à partir de la sortie de la bascule 18 par un amplificateur tampon.
Avec de telles cellules, lorsque le signal de test T est inactif (à 0), les bascules 18 sont connectées comne à la figure 1. Lorsque le signal de test est actif (à 1), les bascules 18 sont connectées pour former un registre à décalage avec toutes les autres bascules du circuit.
La présente invention propose de réaliser une partie de la fonction du circuit de vérification de parité 12 dans chacune des cellules 14 et de faire coopérer les parties de fonction des différentes cellules grâce aux liaisons entre les entrées et sorties de balayage des cellules pour réaliser la fonction complète de vérification de parité.
A la figure 4, pour ce faire, chaque cellule selon l'invention, désignée par 14', comporte une porte OU-exclusif 20 recevant sur une première entrée la sortie Q de la bascule 18 et sur une deuxième entrée l'entrée de balayage SI de la cellule.
Si chacune des cellules à bascule d'un circuit est du type de la figure 4, il est nécessaire de pouvoir différencier chaque registre. Pour cela, la deuxième entrée de la porte 20 peut recevoir, comme cela est représenté, la sortie d'une porte
ET 22 à laquelle sont fournis l'entrée de balayage SI et un signal de propagation de parité PP.
La sortie de balayage SO est fournie par un multiplexeur 24 qui reçoit sur une première entrée la sortie Q de la bascule 18 et sur une deuxième entrée la sortie de la porte OUexclusif 20. Ce multiplexeur 24 est commandé par le signal de test T pour sélectionner la sortie Q de la bascule 18 en mode de test ou la sortie de la porte 20 hors mode de test.
La figure 5 représente l'interconnexion des portes OUexclusif 20 des plusieurs cellules 14' formant un registre, hors mode de test (T = 0) et en fonction des signaux PP appliqués aux cellules.
Le signal PP de la première cellule d'un registre est mis à 0 tandis que les signaux PP des autres cellules du même registre sont tous mis à 1. Ainsi, la porte OU-exclusif 20 de chacune des cellules dont le signal PP est à 1 reçoit la sortie
Qi de la bascule 18 de la cellule et la sortie de la porte 20 de la cellule précédente. La porte 20 de la première cellule du registre reçoit la valeur 0 à la place d'une valeur dépendant d'une cellule précédente. En d'autres termes, la porte 20 de la deuxième cellule reçoit les sorties Q0 et Q1 des bascules des deux premières cellules du registre.
L'interconnexion représentée en figure 5 des portes OUexclusif à deux entrées 20 assure la fonction d'une porte OUexclusif à entrées multiples. Le signal d'erreur de parité ERR est prélevé sur la sortie de la porte 20 de la dernière cellule 14' du registre.
En fait, les registres d'un circuit étant définis de manière définitive dès la conception du circuit, il est inutile de prévoir des signaux PP pour différencier les registres. En effet, la première cellule de chaque registre pourra être de type classique, comne représentée à la figure 3, tandis que les cellules suivantes du même registre auront la structure représentée en figure 4, sauf que l'entrée de propagation SI est directement connectée à la porte OU-exclusif 20, comme cela est représenté par des pointillés 26 à la figure 4.

Claims (2)

REVENDICATIONS
1. Circuit de vérification de parité du contenu d'un registre dont les bascules (18) peuvent, dans un mode de test, être connectées pour former une chaîne de balayage dans laquelle une entrée de balayage (SI) de chaque bascule est connectée à une sortie de balayage (SO) d'une bascule précédente, caractérisé en ce que le circuit de vérification comprend une porte OU-exclusif (20) pour chaque bascule à partir de la deuxième bascule du registre, ladite porte ayant deux entrées respectivement connectées à la sortie normale (Q) de la bascule et à l'entrée de balayage respective (SI), et une sortie connectée, hors mode de test, à la sortie de balayage respective (SO), le résultat (ERR) de la vérification de parité étant prélevé sur la sortie de la porte (20) associée à la dernière bascule du registre.
2. Circuit de vérification de parité selon la revendication 1, caractérisé en ce qu'il comprend, pour chaque bascule (18), un multiplexeur (24) qui connecte la sortie de la porte (20) respective à la sortie de balayage (SO) hors mode de test, et connecte la sortie normale (Q) de la bascule à la sortie de balayage dans le mode de test.
FR9801102A 1998-01-27 1998-01-27 Circuit de verification de parite Expired - Fee Related FR2774188B1 (fr)

Priority Applications (2)

Application Number Priority Date Filing Date Title
FR9801102A FR2774188B1 (fr) 1998-01-27 1998-01-27 Circuit de verification de parite
US09/238,406 US6378108B1 (en) 1998-01-27 1999-01-26 Parity checking circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR9801102A FR2774188B1 (fr) 1998-01-27 1998-01-27 Circuit de verification de parite

Publications (2)

Publication Number Publication Date
FR2774188A1 true FR2774188A1 (fr) 1999-07-30
FR2774188B1 FR2774188B1 (fr) 2001-06-15

Family

ID=9522421

Family Applications (1)

Application Number Title Priority Date Filing Date
FR9801102A Expired - Fee Related FR2774188B1 (fr) 1998-01-27 1998-01-27 Circuit de verification de parite

Country Status (2)

Country Link
US (1) US6378108B1 (fr)
FR (1) FR2774188B1 (fr)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7412636B2 (en) * 2005-08-23 2008-08-12 Oc Applications Research Llc Scan string segmentation for digital test compression
US7562273B2 (en) * 2006-06-02 2009-07-14 International Business Machines Corporation Register file cell with soft error detection and circuits and methods using the cell
US8352819B2 (en) * 2009-04-15 2013-01-08 Arm Limited State retention using a variable retention voltage
JP2011149775A (ja) * 2010-01-20 2011-08-04 Renesas Electronics Corp 半導体集積回路及びコアテスト回路
US8639960B2 (en) * 2011-05-27 2014-01-28 Arm Limited Verifying state integrity in state retention circuits
US8732499B2 (en) * 2011-05-27 2014-05-20 Arm Limited State retention circuit adapted to allow its state integrity to be verified
US20230418738A1 (en) * 2022-06-22 2023-12-28 Western Digital Technologies, Inc. Memory device with latch-based neural network weight parity detection and trimming

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0399522A (ja) * 1989-09-13 1991-04-24 Hitachi Ltd パリティ発生，検出回路
US5541934A (en) * 1993-10-04 1996-07-30 Convex Computer Corporation Apparatus, systems and methods for isolating faults during data transmission using parity

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH071493B2 (ja) * 1987-06-11 1995-01-11 三菱電機株式会社 テスト補助回路
US5267249A (en) * 1991-05-09 1993-11-30 Codex Corporation Device and method for asynchronous cyclic redundancy checking for digital receivers
US5574733A (en) * 1995-07-25 1996-11-12 Intel Corporation Scan-based built-in self test (BIST) with automatic reseeding of pattern generator
US6199182B1 (en) * 1997-03-27 2001-03-06 Texas Instruments Incorporated Probeless testing of pad buffers on wafer

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0399522A (ja) * 1989-09-13 1991-04-24 Hitachi Ltd パリティ発生，検出回路
US5541934A (en) * 1993-10-04 1996-07-30 Convex Computer Corporation Apparatus, systems and methods for isolating faults during data transmission using parity

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
"Parity Generator Integrated With Latches", IBM TECHNICAL DISCLOSURE BULLETIN, vol. 29, no. 8, January 1987 (1987-01-01), armonk, ny, usa, pages 3342 - 3344, XP002079058 *
PATENT ABSTRACTS OF JAPAN vol. 15, no. 284 (E - 1091) 18 July 1991 (1991-07-18) *

Also Published As

Publication number Publication date
US6378108B1 (en) 2002-04-23
FR2774188B1 (fr) 2001-06-15

Similar Documents

Publication Publication Date Title
FR2839156A1 (fr) Circuit et procede utilisant de multiples chaines d'acces serie pour le test de cirucuits integres
EP2422206B1 (fr) Dispositif de surveillance du fonctionnement d'un circuit numerique
FR3034204A1 (fr)
FR2701120A1 (fr) Appareil de test de mémoire.
FR2702859A1 (fr) Dispositif de recherche d'un plus court chemin dans un réseau.
EP0626760A2 (fr) Système électronique organisé en réseau matriciel de cellules
FR2593652A1 (fr) Reseau logique programmable a logique dynamique a horloge unique.
FR2774188A1 (fr) Circuit de verification de parite
EP0490738B1 (fr) Circuit intégré avec contrÔleur de test périphérique
FR2634299A1 (fr) Circuit de reconnaissance de codes sequentiels programmables
FR2846491A1 (fr) Architecture comprenant des cellules de remplacement pour reparer des erreurs de conception dans des circuits integres apres fabrication
CH640646A5 (fr) Dispositif de partage temporel de l'acces a une memoire principale connectee a un bus unique entre un calculateur central et une pluralite de calculateurs peripheriques.
FR2711286A1 (fr) Dispositif de surveillance du déphasage entre deux signaux d'horloge.
EP3025161B1 (fr) Procede automatise d'analyse d'une carte portant plusieurs composants de type fpga
FR2602940A1 (fr) Circuit logique de detection pour un systeme de transmission synchrone de donnees a symboles ternaires et controle des interferences intersymboles de type reponse partielle classe 1 n = 2
FR2567273A1 (fr) Dispositif de simulation de la defaillance ou du bon fonctionnement d'un systeme logique
EP1772808B1 (fr) Dispositif et procédé de lecture d'informations dans un ensemble de composants électroniques reliés à un bus de communication, appliqué à la lecture d'une matrice de pixels
EP1560334A1 (fr) Diviseur de fréquence
EP0370924A1 (fr) Compteur d'impulsions d'horloge à fréquence élevée
FR2604577A1 (fr) Circuit generateur de code a bruit pseudo-aleatoire
EP0407273B1 (fr) Dispositif de calcul d'une prédiction pour un traitement d'images
FR2766275A1 (fr) Circuit de validation de modeles de simulation
CA1092245A (fr) Dispositif de synchronisation "trame"
FR2556902A1 (fr) Procede et dispositif de filtrage de rang determine d'un signal numerique et application au filtrage median bidimensionnel separable
FR2857535A1 (fr) Procede et systeme pour brouiller le contenu d'une cellule dans un circuit integre.

Legal Events

Date Code Title Description
CD Change of name or company name
ST Notification of lapse

Effective date: 20070930