FR2701120A1 - Appareil de test de mémoire. - Google Patents
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Abstract
Un appareil de test de mémoire comprend un analyseur de redondance (10) ayant un circuit d'interface de transfert de mémoire vive de saisie (36) qui reçoit simultanément, en parallèle, une information de défaut pour un ensemble de régions (17) d'une mémoire sous test (16), et qui émet l'information pour chaque région vers un module respectif parmi un ensemble de modules de région (40) comprenant chacun un circuit d'entrée de région (56), une mémoire vive de défauts de région (60) et un microprocesseur (58) qui est connecté de façon à avoir accès à la mémoire vive de défauts de région. Les mémoires vives de défauts de région (60) enregistrent des adresses de défaut qui identifient les positions de défauts dans la mémoire sous test (16).
Description
APPAREIL DE TEST DE MEMOIRE
L'invention concerne un analyseur de redondance qui est utilisé avec un appareil de test automatique de mémoire. Au fur et à mesure de l'augmentation de la densité de mémoires vives (ou RAM) à semiconducteurs, la probabilité d'apparition de défauts dans ces mémoires augmente également Une technique pour maintenir des rendements de fabrication acceptables consiste à ajouter des cellules redondantes (appelées cellules de réserve)
que l'on peut utiliser pour remplacer des cellules défec-
tueuses Ceci est tout à fait réalisable dans le cas de puces de mémoire, à cause de leur uniformité Dans de telles structures, la mémoire est disposée sur la puce en un ou plusieurs blocs rectangulaires (appelés régions) Du fait que des erreurs affecteront très probablement des bits, des lignes ou des colonnes, la mémoire est conçue avec des lignes et des colonnes de cellules de mémoire de réserve, en compagnie des décodeurs associés pour chaque région dans la puce Des appareils automatiques pour le test de circuits qui testent des mémoires vives appliquent des configurations de test numériques (mots à plusieurs bits) pour l'adresse comme pour les données, avec une vitesse élevée, aux broches d'adresse et de données d'une mémoire sous test La mémoire sous test fait ensuite l'objet d'une opération de lecture et les signaux de
sortie sont comparés avec les signaux d'entrée Une infor-
mation de défaut est enregistrée dans une mémoire vive de saisie (encore appelée mémoire vive de table d'erreurs) ayant des adresses qui correspondent aux adresses de la mémoire sous test. L'information de défaut qui est enregistrée dans
la mémoire vive de saisie est transférée de façon carac-
téristique vers une mémoire vive de défauts dans un analy-
seur de redondance qui enregistre toute l'information contenue dans la mémoire vive de saisie, et l'analyseur de redondance analyse ensuite la manière de connecter des éléments de mémoire redondants (de réserve) dans la mémoire sous test à la place d'éléments défectueux dans cette dernière Un équipement de réparation déconnecte
ensuite les éléments défectueux, et des éléments redon-
dants sont programmés pour les remplacer.
Un aspect de l'invention porte de façon générale sur un appareil de test de mémoire qui est destiné à analyser une information de défaut pour une mémoire sous test Une information de défaut est reçue simultanément pour un ensemble de régions dans la mémoire sous test, en parallèle, et elle est appliquée à des modules de région respectifs qui reçoivent et traitent l'information de
défaut pour une région respective de la mémoire sous test.
Chaque module de région comprend un circuit d'entrée de région qui est destiné à recevoir l'information de défaut, une mémoire vive de défauts de région pour enregistrer l'information de défaut de région, et un microprocesseur ayant accès à la mémoire vive de défaut de région De cette manière, l'information de défaut pour différentes régions de la mémoire sous test peut être introduite simultanément et ensuite analysée simultanément dans des
modules de région respectifs.
Dans des modes de réalisation préférés, l'infor-
mation de défaut est enregistrée dans une mémoire vive (ou RAM) de saisie, et un circuit d'interface de transfert de mémoire vive de saisie connecte des lignes d'information de défaut provenant de la mémoire vive de saisie aux modules de région Le circuit d'interface de transfert de mémoire vive de saisie comprend des multiplexeurs qui permettent la sélection d'une ligne, parmi un ensemble de
lignes d'entrée, à connecter à un module de région parti-
culier Le circuit d'interface de transfert de mémoire vive de saisie émet une horloge de transfert vers tous les modules de région Le circuit d'entrée de région est un réseau logique Chaque module de région comprend une
mémoire vive de programme respective Un circuit d'inter-
face de bus de données connecte un ordinateur hôte à tous les modules de région, l'ordinateur hôte ayant accès aux mémoires vives de programme et aux mémoires vives de défauts par l'intermédiaire des circuits d'entrée de région. Un autre aspect de l'invention porte de façon générale sur un appareil de test de mémoire comprenant des moyens d'entrée de défaut qui reçoivent une information de défaut pour une mémoire sous test et qui génèrent des
données d'adresse de défaut de mémoire sous test, identi-
fiant des positions de défauts dans la mémoire sous test, une mémoire vive de défauts qui enregistre les données d'adresse de défaut de la mémoire sous test pour les défauts, et un microprocesseur pour analyser les données d'adresse de défaut de la mémoire sous test L'espace de mémoire nécessaire pour une mémoire vive de défauts est ainsi considérablement réduit en enregistrant seulement une information d'adresse pour les éléments de mémoire qui
ont des défauts.
Dans des modes de réalisation préférés, un circuit compteur d'erreurs génère des adresses de mémoire vive de défauts pour enregistrer des données d'adresse de défaut de mémoire sous test dans la mémoire vive de défauts Un circuit compteur de données génère des données
d'adresse de défaut de mémoire sous test, qui sont enre-
gistrées dans la mémoire vive de défauts, en comptant des impulsions d'horloge de transfert qui sont en synchronisme avec l'information de défaut Un détecteur d'erreurs détecte des erreurs dans l'information de défaut et il valide le circuit compteur d'erreurs pour compter des impulsions d'horloge de transfert correspondant à des erreurs dans l'information de défaut Un circuit compteur de cycles compte les impulsions d'horloge de transfert et il applique un signal de validation au circuit compteur de données lorsque les impulsions d'horloge de transfert qui sont comptées dépassent une valeur de comptage de départ,
et il met fin au signal de validation lorsque les impul-
sions de transfert qui sont comptées dépassent une valeur de comptage d'arrêt Le circuit compteur de cycles reçoit un signal d'entrée de nonenregistrement d'erreurs en série (NEES) et il n'émet pas le signal de validation lorsqu'il est invalidé par le signal d'entrée NEES Le circuit compteur d'erreurs est lui aussi validé seulement après la valeur de comptage de départ et avant la valeur de comptage d'arrêt Une logique d'écriture de mémoire vive émet un signal de validation de circuit vers la mémoire vive de défauts de façon à valider la mémoire vive de défauts pour enregistrer une nouvelle donnée d'adresse de défaut de mémoire sous test qui est émise par le circuit compteur de données, à une nouvelle adresse de mémoire vive de défauts qui est émise par le circuit compteur d'erreurs après que les deux circuits compteurs
ont été incrémentés par une impulsion d'horloge de trans-
fert Des circuits de retard sont utilisés pour produire des impulsions d'horloge de transfert retardées qui sont comptées par les circuits compteurs, et des impulsions d'horloge de transfert doublement retardées qui sont
utilisées par la logique d'écriture de mémoire vive.
D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la
description qui va suivre d'un mode de réalisation
préféré, donné à titre d'exemple non limitatif La suite
de la description se réfère aux dessins annexés dans
lesquels: La figure 1 est un schéma synoptique montrant un analyseur de redondance conforme à l'invention qui est connecté à un ordinateur hôte et à un appareil de test de
mémoire.
La figure 2 est un schéma synoptique montrant certains composants de l'analyseur de redondance de la
figure 1.
La figure 3 est un diagramme temporel concernant la génération et l'écriture de données d'adresse de défaut de mémoire sous test qui sont enregistrées dans une mémoire vive de défauts de l'analyseur de redondance de la
figure 1.
Structure
En se référant à la figure 1, on voit un analy-
seur de redondance 10 qui est connecté à un ordinateur hôte 12 (commercialisé par Sun Microsystems sous la désignation commerciale SUN 4) et à un appareil de test de mémoire 14, qui est lui-même connecté à une mémoire sous
test 16 par l'intermédiaire d'un adaptateur 18.
L'appareil de test de mémoire 14 comprend un générateur de configurations rapide 20, un circuit de
comparaison 22 et une mémoire vive de saisie 24 Le géné-
rateur de configurations 20 génère des signaux de sortie de données multibits sur des lignes 26 et des adresses sur des lignes 28, qui sont dirigés vers la mémoire sous test 16 Le générateur de configurations 20 émet également des données sur les lignes 26 vers le comparateur multibit 22 et des adresses sur les lignes 28 vers la mémoire vive de saisie 24, pour l'utilisation au moment o les données enregistrées dans la mémoire sous test 16 sont lues dans cette dernière et sont comparées dans le comparateur 22, qui génère, en procédant bit par bit, une information de défaut qui est fournie sur des lignes 30 et qui est enregistrée dans la mémoire vive de saisie 24. L'analyseur de redondance 10 comprend un circuit d'interface de bus de données 32, une logique de décodage d'adresse 34, un circuit d'interface de transfert de
mémoire vive de saisie 36, un circuit premier entré -
premier sorti (PEPS) de non-enregistrement d'erreur en
série (NEES) 38, et jusqu'à dix-huit modules de région 40.
Deux modules de région 40 sont représentés sur la figure 1 La mémoire sous test 16 comporte un ensemble de régions 17 (dix-huit sont représentées sur la figure 1), et chaque module de région 40 est associé à une région 17 respective (ou à plusieurs régions 17, comme décrit ci-dessous) dans
la mémoire sous test 16.
Le circuit d'interface de bus de données 32 est connecté à l'ordinateur hôte 12 par l'intermédiaire de
lignes de données 42 et de lignes de commande 44 Il enre-
gistre en tampon les données et les signaux de commande.
Des lignes de données de sortie 46 et des lignes de com-
mande 48 connectent le circuit d'interface de bus de données 32 à la logique de décodage d'adresse 34 et à tous
les modules de région 40.
La logique de décodage d'adresse 34 comporte des circuits logiques pour décoder des signaux d'entrée sur les lignes 46 et 48, et pour générer des signaux de sortie pour commander des multiplexeurs et d'autres composants dans le circuit d'interface de transfert de mémoire vive
de saisie 36.
Le circuit d'interface de transfert de mémoire vive de saisie 36 est connecté de façon à recevoir une information de défaut provenant de la mémoire vive de saisie 24 sur des lignes parallèles d'information de défaut 50 provenant de la mémoire vive de saisie 24, et un signal d'horloge qui provient de la mémoire vive de saisie
24 par une ligne d'horloge 52, pour charger sous la dépen-
dance du signal d'horloge l'information de défaut qui est présente sur les lignes 50 Chaque ligne 50 est connectée i un noeud de données d'entrée/sortie de la mémoire vive de saisie 24 et elle correspond à une broche d'entrée/sortie de la mémoire sous test 16 Le circuit d'interface de mémoire vive de saisie 36 comprend un ensemble de séries de multiplexeurs qui sont connectés de façon à recevoir les signaux d'entrée provenant des lignes d'information de défaut 50, pour les combiner ensemble (par une fonction OU), de façon que l'information de défaut qui provient de plus d'une région 17 dans la mémoire sous test 16 puisse être enregistrée dans un seul module de région 40 Le circuit d'interface de mémoire vive de saisie 36 comporte
dix-huit lignes de défaut de région 82 qui sont distri-
buées à des modules de région 40 respectifs, et une ligne d'horloge de transfert 74 qui est distribuée à tous les modules de région 40 Sur la figure 1, l'une des dix-huit lignes 82 est connectée au module de région 40 du côté gauche, et les dix-sept autres lignes 82 continuent vers les autres modules de région 40; l'une de ces dix-sept lignes 82 est connectée au module de région 40 du côté droit, et seize lignes 82 continuent pour être connectées
aux autres modules de région 40, qui ne sont pas repré-
sentés sur la figure 1.
Le circuit PEPS de non-enregistrement d'erreurs
en série, 38, reçoit un signal d'entrée de non-enregis-
trement d'erreurs en série (NEES) sur la ligne 54, prove-
nant de l'appareil de test de mémoire 14 Le signal NEES est utilisé de façon que l'analyseur de redondance 10 puisse ne pas prendre en compte des données présentes sur les lignes d'information de défaut 50 lorsque le signal est activé Le signal NEES sur la ligne 54 est chargé avec une horloge locale, et un traitement pipeline est accompli avec une mémoire tampon PEPS, de façon que le signal NEES qui est émis sur la ligne 80 soit dans le cycle approprié en relation avec l'information de défaut sur la ligne 82 et soit synchronisé avec l'horloge qui provient de la
mémoire vive de saisie 24 sur la ligne 52.
Le circuit d'interface de bus de données 32, le circuit d'interface de transfert de mémoire vive de saisie 36 et le circuit PEPS de nonenregistrement d'erreurs en série 38, convertissent les signaux d'entrée ECL qu'ils reçoivent, pour donner des signaux de sortie TTL qui sont
utilisés par des composants dans les modules de région 40.
Chaque module de région 40 est connecté à sa ligne d'information de défaut 82 respective, concernant une seule région, et il est connecté à la ligne d'horloge de transfert commune 74, à la ligne NEES 80, aux lignes de données et de commande d'ordinateur hôte 46, 48 et à la
ligne d'horloge pilote 89, toutes ces lignes étant égale-
ment connectées aux autres modules de région 40 Chaque module de région 40 comprend un circuit d'entrée de région 56, un microprocesseur 58, une mémoire vive de défauts 60 de 256 K x 24 et une mémoire vive de programme 62, de 128 K x 16 Le circuit d'entrée de région 56 est réalisé par un quadruple réseau CMOS en boîtier plat à 132 broches, et il assure l'accès aux mémoires vives de défauts et de programme 60, 62 par l'ordinateur hôte 12, le microprocesseur 58 et la mémoire vive de saisie 24 Le microprocesseur 58 est un micro-contrôleur 68 ECO-030 Les mémoires vives qui sont utilisées dans la mémoire vive de défauts 60 et la mémoire vive de programme 62 sont des
mémoires vives CMOS statiques.
La figure 2 montre les composants dans le cir-
cuit d'entrée de région 56 qui est employé pendant l'accès
par la mémoire vive de saisie 24 Ces composants compren-
nent une logique d'écriture de mémoire vive 64, un circuit compteur d'erreurs 66, un circuit compteur de cycles 68, un circuit compteur de données de région 70 et une logique de restauration, de résolution de conflit et de commande temporelle 72 Des premier et second circuits de retard 76, 78 sont réalisés à l'extérieur du réseau CMOS du circuit d'entrée de région 56 La ligne d'horloge de transfert 74 est directement connectée à la logique d'écriture de mémoire vive 64 et au premier circuit de retard 76 La sortie du premier circuit de retard 76 est connectée aux entrées d'horloge des cicuits compteurs 66, 68, 70 et au second circuit de retard 78 Le signal de sortie du second circuit de retard 78 est appliqué à la
logique d'écriture de mémoire vive 64.
Le circuit compteur de cycles 68 reçoit le signal d'entrée NEES sur la ligne 80 et l'information de défaut pour la région sur la ligne 82, et il émet des signaux de validation sur la première ligne de validation 84 vers le circuit compteur de données de région 70, et sur la seconde ligne de validation 86 vers le circuit compteur d'erreurs 66 Le circuit 68 comprend un compteur
qui compte des impulsions d'horloge de transfert retar-
dées, provenant du circuit de retard 76, lorsqu'il est
validé par un signal NEES à l'état bas Il comprend égale-
ment une logique qui détermine le moment auquel les impul-
sions d'horloge comptées dépassent une valeur de comptage de départ et n'ont pas dépassé une valeur de comptage d'arrêt; si cette condition est remplie, le premier signal de validation est émis continuellement sur la ligne 84 et le signal d'entrée d'information de défaut sur la ligne 82 est émis, par l'intermédiaire de la logique, sous la forme
du second signal de validation sur la ligne 86.
Le circuit compteur d'erreurs 66 comprend un compteur qui compte des impulsions d'horloge de transfert retardées provenant du circuit de retard 76, lorsqu'il est
validé par le second signal de validation sur la ligne 86.
Du fait que le circuit compteur d'erreurs 66 est validé seulement par le second signal de validation lorsqu'une erreur a été détectée dans l'information de défaut, il compte effectivement des erreurs Son signal de sortie de comptage est fourni sur la ligne 88, sous la forme d'adresses de mémoire vive de défauts, pour adresser la
mémoire vive de défauts 60.
Le circuit compteur de données de région 70 comprend un compteur qui compte des impulsions d'horloge de transfert retardées, provenant du circuit de retard 66, lorsqu'il est validé par le premier signal de validation sur la ligne 84 Son signal de sortie de comptage est une donnée d'adresse de défaut de mémoire sous test qui identifie la position de l'élément de mémoire dans la région associée 17 correspondant à l'information de défaut sur la ligne 82, en synchronisme avec l'impulsion d'horloge de transfert qui vient d'être comptée Les données d'adresse de défaut de mémoire sous test sont fournies sur la ligne 90 à l'entrée de données de la
mémoire vive de défauts 60.
La logique d'écriture de mémoire vive 64 émet un signal de commande, CS, sur la ligne 92 vers l'entrée de
validation de circuit de la mémoire vive de défauts 60.
L'impulsion d'horloge non retardée qui est appliquée à la logique d'écriture de mémoire vive fait passer le signal CS à l'état haut; l'impulsion d'horloge de transfert doublement retardée qui provient du circuit de retard 78 fait passer le signal CS à l'état bas si le circuit compteur d'erreurs 66 a été validé, pour compter une impulsion d'horloge de transfert et actualiser l'adresse de la mémoire vive de défauts Le signal CS à l'état haut invalide la mémoire vive de défauts 60, ce qui empêche l'écriture de données dans celle-ci; lorsque le signal CS passe à l'état bas, des données sont écrites dans la
mémoire vive de défauts 60.
il La logique de restauration, de résolution de conflit et de commande temporelle 72 fournit des signaux de sortie pour commander les entrées de validation de sortie et de lecture/écriture de la mémoire vive de défauts 60 Pendant l'accès par la mémoire vive de saisie 24, des signaux statiques sont fournis pour invalider la sortie de la mémoire vive de défauts 60 et maintenir cette
dernière dans le mode d'écriture.
Fonctionnement Des configurations de test numériques que génère le générateur de configurations 20 sont appliquées sur les lignes de données 26 et les lignes d'adresse 28, avec une vitesse élevée, aux broches d'adresse et de données de la mémoire sous test 16 La mémoire sous test 16 est ensuite lue par l'application d'adresses sur les lignes 28, et les signaux de sortie (mots multibits) sont comparés bit par bit avec les données qui ont été appliquées à la mémoire sous test 16 et qui sont retransmises sur les lignes 26 vers le comparateur multibit 22 Une information de défaut est enregistrée dans la mémoire vive de saisie 24 à des adresses qui correspondent aux adresses de la mémoire sous test 16, et qui sont fournies à la mémoire vive de saisie
24 par le générateur de configurations, sur les lignes 28.
L'information de défaut pour un élément de mémoire est un bit à l'état haut si le bit qui est lu dans l'élément de
mémoire diffère du bit qui a été écrit dans celui-ci.
La mémoire vive de saisie 24 est adressée pour lire simultanément les bits qui proviennent de dix-huit éléments de mémoire dans différentes régions 17, et pour fournir les données sur des lignes 50 respectives, en synchronisme avec des impulsions d'horloge sur la ligne 52 En fonction du chemin suivi à travers le multiplexeur dans le circuit d'interface de transfert de mémoire vive de saisie 36, l'information de défaut provenant d'une région 17 particulière sur une ligne 50 respective, est transmise sur une ligne 82 particulière vers un module de région 40 particulier Dans le cas le plus simple, toute l'information de défaut pour une région 17 particulière apparaîtrait sur la même ligne 50, et il y aurait dix-huit régions 17, ou moins; dans ce cas, l'information de défaut pourrait être lue simultanément pour toutes les régions 17, et toute l'information dans un module de région 40 proviendrait d'une seule région 17 dans la mémoire sous test 16 Si l'information de défaut pour une région 17 apparaissait sur plus d'une ligne 50, les lignes 50 seraient activées une à la fois dans la mémoire vive de saisie 24, et leurs signaux de sortie seraient combinés par des portes OU dans le circuit d'interface de transfert de mémoire vive de saisie 36; des données provenant de lignes 50 différentes seraient ainsi lues dans des cycles différents et combinées dans une seule mémoire vive de défauts 60 Dans ce cas, l'information de défaut pour
différentes régions 17 peut toujours être lue simultané-
ment sur les autres lignes 50 Si l'information concernant plus d'une région devait être enregistrée dans un module de région 40 (par exemple s'il y avait plus de dix-huit régions), l'espace de mémoire dans la mémoire vive de défauts 60 serait segmenté, et l'information de défaut provenant d'une région serait introduite en premier, après quoi l'information de défaut provenant d'une autre région
serait introduite.
Le circuit d'interface de transfert de mémoire vive de saisie 36 émet l'information de défaut sur les lignes 82 (état haut s'il y a une erreur, état bas s'il n'y en a pas), en synchronisme avec des impulsions d'horloge de transfert sur la ligne 74 Du fait que les éléments de mémoire dans la région 17 ont été adressés dans un ordre connu, et du fait que les éléments de mémoire correspondants dans la mémoire vive de saisie 24 ont été adressés dans un ordre connu, la position de l'élément de mémoire dans la région 17 pour l'information de défaut qui apparaît sur la ligne 82 à un instant donné,
peut être déterminée par la valeur de comptage des impul-
sions d'horloge de transfert sur la ligne 74 Ainsi, le signal de sortie de comptage du circuit de compteur de données de région 70 indique l'adresse dans la région 17
pour l'information de défaut qui apparaît sur la ligne 82.
Le signal NEES est activé par l'appareil de test de
mémoire 14 sur la ligne 54 qui est dirigée vers l'analy-
seur de redondance 10, pour ne pas prendre en considéra-
tion les données qui apparaissent sur les lignes 50 prove-
nant de l'appareil de test et qui sont transmises aux
lignes 82 Le signal NEES est synchronisé avec l'informa-
tion de défaut dans le circuit PEPS de non-enregistrement d'erreurs en série 38, et il est appliqué sur la ligne 80 au circuit compteur de cycles 68, qui invalide à son tour les compteurs dans les circuits 66, 68 et 70 De plus, les impulsions d'horloge de transfert sur la ligne 74 sont comptées par le compteur (après un retard dans le circuit de retard 76) dans le circuit compteur de cycles 68, et elles sont comparées avec des valeurs de comptage de départ et d'arrêt, de façon que le circuit compteur de données de région 70 et le circuit compteur d'erreurs 66 ne comptent que des impulsions d'horloge de transfert valides entre les valeurs de comptage de départ et d'arrêt. En se référant aux figures 2 et 3, on note que les impulsions d'horloge de transfert sur la ligne 74 sont retardées deux fois pour produire trois impulsions
d'horloge (CLK 1, CLK 2 et CLK 3) pour synchroniser l'écri-
ture dans la mémoire vive de défauts 60 avec l'incrémen-
tation des compteurs dans les circuits 66 et 70, et les changements résultants des adresses de mémoire vive de défauts et des données d'adresse de défaut de mémoire sous test qui apparaissent sur les entrées d'adresse et de données de la mémoire vive de défauts 60 Les impulsions d'horloge CLK 1 sont les impulsions d'horloge de transfert non retardées sur la ligne 74; elles commandent à la logique d'écriture de mémoire vive 64 de faire passer le signal CS à l'état haut et d'empêcher l'écriture dans la mémoire vive de défauts 60 Les impulsions d'horloge CLK 2 sont les impulsions d'horloge de transfert retardées une fois qui sont émises par le circuit de retard 76 et qui sont comptées par les compteurs dans l'ensemble des trois circuits 66, 68, 70; l'adresse de mémoire vive de défauts qui est émise par le circuit compteur d'erreurs 66 et la donnée d'adresse de défaut de mémoire sous test qui est émise par le circuit compteur de données de région 70 sont ainsi incrémentées sous l'effet d'un front montant de CLK 2 (L'adresse de la mémoire vive de défauts ne sera pas incrémentée si le circuit 66 n'est pas validé par la détection de données d'erreur par le circuit 68; la donnée d'adresse de mémoire sous test sera incrémentée selon qu'une erreur a été détectée ou non) Les impulsions CLK 3 sont les impulsions d'horloge de transfert doublement retardées qui sont émises par le circuit de retard 78; elles commandent à la logique d'écriture de mémoire vive 64 de faire passer le signal CS à l'état bas et de valider la mémoire vive de défauts 60 pour l'écriture de la donnée d'adresse de défaut de mémoire sous test qui apparaît sur son entrée de données, à l'adresse de la mémoire vive de défauts qui apparaît sur son entrée d'adresse, à condition que le circuit compteur d'erreurs 66 vienne d'être validé pour compter une impulsion d'horloge de transfert et pour
incrémenter l'adresse de la mémoire vive de défauts.
Après que toute l'information d'erreurs a été
enregistrée dans les mémoires vives de défauts, les micro-
processeurs 58 individuels dans les modules de région analysent les éléments de mémoire défectueux dans les régions 17 et ils déterminent la manière de connecter des éléments de mémoire redondants (en réserve) dans la région 17 à la place d'éléments défectueux Du fait que jusqu'à dix-huit régions sont analysées simultanément, le temps
nécessaire pour l'analyse est réduit De plus, les micro-
processeurs 58 peuvent analyser l'information de défaut pour une mémoire sous test, pendant que la mémoire sous test suivante est testée dans l'appareil de test de mémoire 14, et l'information de défauts est enregistrée dans la mémoire vive de saisie 24 Un équipement de réparation déconnecte ensuite les éléments défectueux, et
des éléments redondants sont programmés pour les rempla-
cer. L'ordinateur hôte 12 peut accéder à la totalité de la mémoire vive dans des modules de région 40; des programmes de redondance peuvent être transférés de l'ordinateur hôte vers la mémoire vive de programme 62, et la mémoire vive de défauts 60 comme la mémoire vive de programme 62 peuvent faire l'objet d'opérations de lecture et d'écriture pour des butsde détermination d'état et de
diagnostic.
D'autres modes de réalisation entrent dans le
cadre des revendications qui suivent L'information de
défaut pourrait être émise par le comparateur multibit 22 vers le circuit d'interface de transfert de mémoire vive de saisie 36, sans enregistrement intermédiaire dans la mémoire vive de saisie 24 Il va de soi que de nombreuses autres modifications peuvent être apportées au dispositif
décrit et représenté, sans sortir du cadre de l'invention.
Claims (26)
1 Appareil de test de mémoire pour analyser une information de défaut pour une mémoire sous test ( 16),
caractérisé en ce qu'il comprend: des moyens ( 36) desti-
nés à recevoir une information de défaut pour un ensemble
de régions ( 17) de la mémoire sous test ( 16) sur un ensem-
ble de lignes d'entrée ( 50), en parallèle et simultané-
ment, chaque ligne ( 50) fournissant une information de défaut de région pour une seule région à la fois, et un ensemble de modules de région ( 40) connectés de façon à
recevoir l'information de défaut pour des régions respec-
tives ( 17) par les lignes d'entrée ( 50), chaque module ( 40) comprenant: un circuit d'entrée de région ( 56) connecté pour recevoir l'information de défaut de région, une mémoire vive de défauts de région ( 60) connectée au
circuit d'entrée de région ( 56) pour enregistrer l'infor-
mation de défaut de région, et un microprocesseur de région ( 58) connecté de façon à avoir accès à la mémoire vive de défauts de région ( 60), grâce à quoi l'information de défaut pour différentes régions de la mémoire sous test ( 16) peut être introduite simultanément dans les mémoires vives de défauts de région ( 60), et analysée simultanément par les microprocesseurs de région ( 58) dans des modules
de région respectifs ( 40).
2 Appareil de test de mémoire selon la revendi-
cation 1, caractérisé en ce que les moyens de réception comprennent un circuit d'interface de transfert de mémoire vive de saisie ( 36) ayant un ensemble d'entrées connectées aux lignes d'entrée ( 50) et un ensemble de sorties d'interface de transfert, chaque sortie d'interface de transfert fournissant une information de défaut de région
pour une seule région ( 17) à la fois.
3 Appareil de test de mémoire selon la revendi-
cation 1, caractérisé en ce que le circuit d'interface de transfert de mémoire vive de saisie ( 36) comprend des moyens pour connecter sélectivement les lignes d'entrée
( 50) à des sorties d'interface de transfert respectives.
4 Appareil de test de mémoire selon la revendi-
cation 3, caractérisé en ce que les moyens de connexion sélective comprennent des portes OU qui sont destinées à combiner plus d'une des lignes d'entrée ( 50) sur une
sortie d'interface de transfert.
Appareil de test de mémoire selon la revendi- cation 4, caractérisé en ce que les moyens de connexion
sélective comprennent des multiplexeurs.
6 Appareil de test de mémoire selon la revendi-
cation 2, caractérisé en ce que le circuit d'interface de transfert de mémoire vive de saisie ( 36) émet une horloge
de transfert (CLK 1) vers tous les modules de région ( 40).
7 Appareil de test de mémoire selon la revendi-
cation 2, caractérisé en ce qu'il comprend en outre une mémoire vive de saisie ( 24) ayant des noeuds de sortie de
données respectifs connectés aux lignes d'entrée ( 50).
8 Appareil de test de mémoire selon la revendi-
cation 1, caractérisé en ce que les lignes d'entrée ( 50) sont connectées de façon à recevoir de l'information de
défaut provenant d'un comparateur ( 32).
9 Appareil de test de mémoire selon la revendi-
cation 1, caractérisé en ce que le circuit d'entrée de
région ( 56) est un réseau logique.
Appareil de test de mémoire selon la revendi-
cation 1, caractérisé en ce chaque module de région ( 40)
comprend une mémoire vive de programme ( 62).
11 Appareil de test de mémoire selon la revendi-
cation 10, caractérisé en ce qu'il comprend en outre un circuit d'interface de bus de données ( 32) qui connecte un ordinateur hôte ( 12) à tous les modules de région ( 40), cet ordinateur hôte ( 12) ayant accès à la mémoire vive de programme ( 62) et à la mémoire vive de défauts ( 60) par
l'intermédiaire du circuit d'entrée de région ( 56).
12 Appareil de test de mémoire selon la reven-
dication 1, caractérisé en ce que chaque circuit d'entrée de région ( 56) comprend des moyens d'entrée de défaut qui sont destinés à produire des données d'adresse de défaut de mémoire sous test qui identifient les positions de défauts dans la mémoire sous test ( 16), et en ce que la mémoire vive de défauts de région ( 60) est connectée de façon à enregistrer les données d'adresse de défaut de
mémoire sous test.
13 Appareil de test de mémoire selon la reven-
dication 12, caractérisé en ce que les moyens d'entrée de défaut comprennent un circuit compteur d'erreurs ( 66) qui produit des adresses de mémoire vive de défauts ( 60), pour enregistrer les données d'adresse de défaut de mémoire sous test dans la mémoire vive de défauts ( 60), en
comptant des erreurs dans l'information de défaut.
14 Appareil de test de mémoire selon la reven-
dication 13, caractérisé en ce que les moyens d'entrée de défaut comprennent un circuit compteur de données ( 70) qui produit les données d'adresse de défaut de mémoire sous test qui sont enregistrées dans la mémoire vive de défauts ( 60), en comptant des impulsions d'horloge de transfert (CLK 2) qui sont en synchronisme avec l'information de défaut.
15 Appareil de test de mémoire selon la reven-
dication 14, caractérisé en ce que les moyens d'entrée de défaut comprennent un détecteur d'erreurs qui détecte des erreurs dans l'information de défaut et qui valide le circuit compteur d'erreurs ( 66) pour compter des impulsions d'horloge de transfert (CLK 2) qui correspondent
à des erreurs dans l'information de défaut.
16 Appareil de test de mémoire pour analyser une information de défaut pour une mémoire sous test ( 16), caractérisé en ce qu'il comprend: des moyens d'entrée de défaut ( 56) destinés à recevoir une information de défaut pour une mémoire sous test ( 16) et à produire des données d'adresse de défaut de mémoire sous test qui identifient les positions de défauts dans la mémoire sous test ( 16); une mémoire vive de défauts ( 60) connectée aux moyens d'entrée de défaut ( 56) pour enregistrer les données
d'adresse de défaut de mémoire sous test; et un micro-
processeur ( 58) connecté de façon à avoir accès à la mémoire vive de défauts ( 60), pour analyser les données
d'adresse de défaut de mémoire sous test.
17 Appareil de test de mémoire selon la reven-
dication 16, caractérisé en ce que les moyens d'entrée de défaut ( 56) comprennent un circuit compteur d'erreurs ( 66) qui produit des adresses de mémoire vive de défauts ( 60) pour enregistrer les données d'adresse de défaut de mémoire sous test dans la mémoire vive de défauts ( 60) en
comptant des erreurs dans l'information de défaut.
18 Appareil de test de mémoire selon la reven-
dication 17, caractérisé en ce que les moyens d'entrée de défaut ( 56) comprennent un circuit compteur de données ( 70) qui produit les données d'adresse de défaut de mémoire sous test qui sont enregistrées dans la mémoire vive de défauts ( 60) en comptant des impulsions d'horloge
de transfert (CLK 2) qui sont en synchronisme avec l'infor-
mation de défaut.
19 Appareil de test de mémoire selon la reven-
dication 18, caractérisé en ce que les moyens d'entrée de défaut ( 56) comprennent un détecteur d'erreurs qui détecte des erreurs dans l'information de défaut et qui valide le
circuit compteur d'erreurs ( 66) pour compter des impul-
sions d'horloge de transfert (CLK 2) correspondant à des
erreurs dans l'information de défaut.
Appareil de test de mémoire selon la reven-
dication 19, caractérisé en ce que les moyens d'entrée de défaut ( 56) comprennent un circuit compteur de cycles ( 68) qui compte les impulsions d'horloge de transfert (CLK 2) et qui applique un premier signal de validation ( 84) au circuit compteur de données ( 70) lorsque les impulsions d'horloge de transfert qui sont comptées dépassent une
valeur de comptage de départ.
21 Appareil de test de mémoire selon la reven- dication 20, caractérisé en ce que le premier signal de validation ( 84) est interrompu lorsque les impulsions d'horloge de transfert qui sont comptées dépassent une
valeur de comptage d'arrêt.
22 Appareil de test de mémoire selon la reven-
dication 21, caractérisé en ce que le circuit compteur de cycles ( 68) comprend une entrée de non-enregistrement d'erreurs en série (NEES) ( 82), et ce circuit compteur de cycles ( 68) n'émet pas le premier signal de validation
( 84) lorsqu'il est invalidé par l'entrée de non-enregis-
trement d'erreurs en série.
23 Appareil de test de mémoire selon la reven-
dication 20, caractérisé en ce que le circuit compteur de cycles ( 68) comprend un détecteur d'erreurs et il applique un second signal de validation ( 86) au circuit compteur
d'erreurs ( 66) lorsque les impulsions d'horloge de trans-
fert (CLK 2) qui sont comptées dépassent une valeur de comptage de départ et une erreur a été détectée dans l'information de défaut, le circuit compteur d'erreurs ( 66) comptant les impulsions d'horloge de transfert (CLK 2) lorsqu'il est validé par le second signal de validation
( 86).
24 Appareil de test de mémoire selon la reven-
dication 23, caractérisé en ce que le second signal de validation ( 86) est interrompu lorsque les impulsions d'horloge de transfert (CLK 2) qui sont comptées dépassent
une valeur de comptage d'arrêt.
Appareil de test de mémoire selon la reven-
dication 19, caractérisé en ce que les moyens d'entrée de défaut ( 56) comprennent une logique d'écriture de mémoire vive ( 64) qui émet un signal de validation de circuit (CS)
vers la mémoire vive de défauts ( 60), ce signal de valida-
tion de circuit autorisant la mémoire vive de défauts ( 60) à enregistrer une nouvelle donnée d'adresse de défaut de mémoire sous test qui est émise par le circuit compteur de données ( 70) à une nouvelle adresse de mémoire vive de défauts qui est émise par le circuit compteur d'erreurs ( 66), après que les deux circuits compteurs ( 70, 66) ont été incrémentés par une impulsion d'horloge de transfert
(CLK 1).
26 Appareil de test de mémoire selon la reven-
dication 25, caractérisé en ce qu'il comprend en outre un premier circuit de retard ( 78) qui applique des impulsions d'horloge de transfert retardées (CLK 3) à la logique d'écriture de mémoire vive ( 64), ces impulsions d'horloge de transfert retardées faisant en sorte que le signal de validation de circuit (CS) valide la mémoire vive de
défauts ( 60) pour l'opération d'écriture.
27 Appareil de test de mémoire selon la reven-
dication 26, caractérisé en ce que la logique d'écriture de mémoire vive ( 64) fait en sorte que le signal de validation de circuit (CS) invalide la mémoire vive de défauts ( 60) avant le comptage d'une impulsion d'horloge de transfert (CLK 2) par le circuit compteur de données
( 70) et le circuit compteur d'erreurs ( 66).
28 Appareil de test de mémoire selon la reven-
dication 27, caractérisé en ce qu'il comprend en outre un second circuit de retard ( 76) qui retarde les impulsions d'horloge de transfert (CLK 2) qui sont comptées par le circuit compteur de données ( 70) et le circuit compteur d'erreurs ( 68), et en ce que le premier circuit de retard
( 78) retarde les impulsions d'horloge de transfert retar-
dées (CLK 2) qui sont émises par le second circuit de
retard ( 76).
29 Appareil de test de mémoire selon la reven-
dication 28, caractérisé en ce que des impulsions d'hor-
loge de transfert non retardées (CLK 1) font en sorte que la logique d'écriture de la mémoire vive ( 64) invalide la
mémoire vive de défauts ( 60).
30 Appareil de test de mémoire selon la reven- dication 16, caractérisé en ce qu'il comprend en outre une mémoire vive de saisie ( 24) ayant des noeuds de sortie de données respectifs connectés de façon à émettre vers les moyens d'entrée de défaut ( 56) l'information de défaut
pour une mémoire sous test ( 16).
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| FR2701120A1 true FR2701120A1 (fr) | 1994-08-05 |
| FR2701120B1 FR2701120B1 (fr) | 1997-08-14 |
Family
ID=21748439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9401021A Expired - Fee Related FR2701120B1 (fr) | 1993-01-29 | 1994-01-31 | Appareil de test de mémoire. |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5588115A (fr) |
| JP (1) | JP3650411B2 (fr) |
| KR (1) | KR100328357B1 (fr) |
| DE (1) | DE4402796C2 (fr) |
| FR (1) | FR2701120B1 (fr) |
| IT (1) | IT1267996B1 (fr) |
| TW (1) | TW318931B (fr) |
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- 1994-01-31 FR FR9401021A patent/FR2701120B1/fr not_active Expired - Fee Related
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| FR2701120B1 (fr) | 1997-08-14 |
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| KR100328357B1 (ko) | 2002-06-20 |
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|---|---|---|---|
| ST | Notification of lapse |
Effective date: 20110930 |