TW318931B - - Google Patents

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^18931 A6 B6 經濟部中夬標準局貝工消费合作社印製 五、發明説明（1 ) 發明背# 本發揭示—棰和自動記憶體測試器一起使用之冗餘分析 器） 因為半導體皤機存取記憶體（RAM)之密度增加，其中發 生不良之可能性也随之增加。一種為保持可接受之生產良 率的方法，就是增加可用來取代不良記憶格之冗餘記憶格 (稱為備份記憶格）°這是記憶晶片因其均一性之原因中 •最可行的方法。在此種設計中，記憶體在晶片上配置成 一或多数正方形塊（稱為區 >。因為錯誤最可能影礬數元 、行或列，所Μ記憶腌設計具有記憶格之備份行及列，Μ 及用於晶Η内各區所结合之解ΒΙ器。 自動電路測試器·在高速下提供數位测試圖型（用於位 址及資料兩者之多位元文字）給測試中記億體（HUT)之位 址及資料的接線腳而測試RAM。然後•讀出MUT*而且输出 和输入相比較。故障資訊儲存在具有對應MUT位址之位址 的捕捉RAM(也稱為故陣圖像RAM)内。 捕捉RAM内所儲存之故障資訊，典型地傳输到儲存全部 資訊在捕捉RAM中之冗餘分析器的故障RAM*然後冗餘分析 器分析如何連接MUT中之冗餘（備份）記憶體元件來取代 MUT中之故陣元件。然後，修理装備切斷故障元件.而且 程式規劃冗餘元件來取代故障元件。 窈明Μ诚 在一觀點中，本發明之特激大致為分析测試中記憶體 ...............................................................................................装......................訂...............:…緯 (請先Μ讀背面之注意事項再填窝本頁} 本紙張名：皮遑用t.鼸鷗家樣準甲公釐) -ν 取 A6 B6 318931 五、發明説明（2 (MUT)之故障資訊的記憶賵測試装置。對並列之MUT的多數 區*故障資訊同時被接收，並且提供到接收並處理ΜϋΤ® 別區之故障資訊的個別區模姐。各匾棋姐包括：用於接收 故障資訊之區输人竃路、用於儲存區故障資訊之區故障 RAH、及具有存取通路到區故陣RAM之激處理器。如此*測 試中記憶體之不同區的故陣資訊’在個別區棋姐中可同時 输入且之後同時分析。 在較佳實施例中•故陣資訊儲存在捕捉皤機存取記憧體 (RAM)中·且捕捉RAM轉換介面電路自該捕捉RAM連接故障 資訊線路到該區棋姐。該捕捉RAM轉換介面電路•包括多 工器其允許選擇要連接到特定區模姐之多數输入線路之— 。該捕捉RAM轉換介面電路输出一轉換時鐘信號到全部的 區横姐。該區繪入電路是一種理輯陣列。該區模姐各包括 個別之程式規劃RAM。資料匯流排介面電路連接主電腦到 全部的區模姐，經由該區输入霣路’該主電腦具有存取程 式規劃 RAM及故障RAMs的通路。 在另一観點中，本發明大致上特徴為記億體测試器’其 包括：用於接收ΜϋΤ之故障資訊並且產生識別MUT中故障位 置之MUT故障位置資枓的故障输入装置、用於雔存故障之 ΜϋΤ故陣位址資料的故障RAM、及用於分析該ΜϋΤ故障位址 資料的微處理器。如此，Κ儲存僅具有故障之該記憶艄元 件的位址資訊，大幅地減少故陣RAM所需之記憶體空間。 在較佳霣施例中，錯誤計数器電路產生故障RAM位址’ 用於儲存在該故障RAM中之M13 T故陣位址資料。資料計數器 ....................................................................................袭......................-玎......................# {請先閲讀背面之注意事項再填窝本頁> 經 濟 部 央 搮 準 局 貝 工 消 费 合 作 社 印 製 318931 A6 B6 經濟部中央標準局貝工消费合作社印製 五、發明説明（3 ) 電路產生MUT故障位址資料，藉計數與故障資訊同步之轉 換時鐘脈波，而儲存在該故障RAM内。錯誤換波器換測出 故障資訊之錯誤，且能使該錯誤計數器計數在故陣資訊中 對應錯誤之轉換時鐘毈波。循環計數器電路計數該轉換時 鐘脈波•且當該計數轉換時鐘脈波超過一開始If數數時， 提供一僩致能信號給該資料計數器電路，且當該計數轉換 時鐘脈波超遇一停止計數數時•切斷該致能信號。該循環 計數器接收一略去串列錯誤（ISE)艙入，而且當ISE输入而 去能時*不蝓出致能信號。該錯誤計數器電路也僅在開始 計數之後及停止計數之前才被致能。RAM寫入通輯输出晶 Η致能信號給該故障RAM·而在資料計數器電路及錯誤計 數器電路兩者被轉換時鐘瓶波所增量後•能使該故障RAM 儲存該資料計數器電路输出之新MUT故障位址資料，在該 錯誤計數器電路所输出之新故障RAM之處。延遲電路用來 提供該計數器霉路所計數之延遲轉換時鐘鼷波，以及RAM 寫入邏輯所使用之倍延遲轉換時鐮脈波。 本發明之其他優點及特微，在下文中之較佳實施例及申 請專利範团之說明，將變得顯而易見。 »住奩撫例夕銳明 首先說明圜示。 圖1所示是主霣腦及記懦體测試器所連接之根據本發明 甲4 規格(210x297公釐 > {請先閲讀背面之注意事項再填窝本頁} B6 五、發明説明（4 的冗餘分析器方塊圖； 画2所示是臞1之冗餘分析器的一些姐件方塊圖； 圈3是朗於圃1之π餘分析器的故陣ram中所儲存之產生 及寫入MUT故陣位址資料的時序圈。

结嫌 參照圓1 *所 微電腦.系统公司 及記憶體测試體 (MUT) 16 ° 記憶體測試器 22、及捕捉RAM 26输出，且經線 也經線路28轤出 MUT 16讀取 MUT 示是冗餘 (Sun Hie 14，同時 14包括高 24。圓型 路28钃址 資料到多 16中所儲 {請先閲讀背面之注意事項再填寫本頁) 經 濟 部 中 央 標 準 員 工 消 費 合 作 社 印 製 之捕捉 RAM，而且在比較 30提供K 一位元一位元比 存在捕捉RAM 24之中。 冗餘分析器10包括一資 ‘梅電路34、捕捉RAM轉 (ISE)先進先出（FIFO)電 40。圃 1所示是兩個區棋 1所示是18區）*而且各 區17 (或區17等，如下文 分析器10連接到主電騮12 (昇揚 :rosystens)所製造之機型SUN4) 經由夾具18連接到测試中記憶體 速圖型產生器20、比較器電路 產生器20產生多位元資料經線路 到测試中記憶體16。圖型產生器 位元比較器霣路22，而且當自 存資料時·經線路28编址使用中 電路22做比較，如此其經線路 較方式所產生故障資訊·並且儲 料匯流排介面霣路32、位址解碼 換介面罨路36、略去串列錯誤 路38、及最多到18個之區棋姐 姐40〇MUT 16具有多數區17(圖 區横组40结合在MUT上之一個別 中所述）。 产續好遑覃好⑸，)甲辦格(210X29^*1 五、發明説明（$ A6 B6 經 濟 部 中 央 標 準 局 貝 工 消 费 合 作 杜 印 製 資料匯流排介面霣路32·經資料 連接到主電腦12。其緩衡該資料及 路46及控制線路48·連接資料匯流 瑪理輯電路34及全部之區棋姐40等 位址解碼理輯霣路34具有運輯霣 46及48解碼，而且產生嫌出來控制 介面《路36中之其他姐件。 捕捉RAM轉換介面電路36之連接 列故障資訊線路50接收RAM 24之故 路50上之故障資訊中捕捉RAM 24經 鐘信號。各線路50連接到捕捉RAM 點，並且對應MUT 16之一输入/输 面電路36包括一多數串列之多工器 (藉或《功能 >而來自故障資訊線 MUT 16上之多於一區17之故障資訊 40之中。捕捉 RAM介面霣路36具有 4〇之18镯區埯障媒路82、及分配到 時缠線路74。在圖1上所示·18條 區棋组40，而其他17條線路82如所 姐40;所示之該17條線路82之一連 在圔1中未顯示其所示之其他16條 區横姐40。 ISE FIFO 38接收經記憶體澜試 入。IS€信號之使用，使得冗餘分 線路42及控制線路44， 控制信號。蝓出資料線 排介面電路32到位址解 兩者。 路*使得输入經線路 多工器及捕捉RAM轉換 ，而經捕 陣資訊· 時鐘線路 24之输入 出接線腳 •連接到 路50之繪 ，能儲存 :分配到 全部之區 線路82之 示繼續建 接到右手 線路82繼 捉RAM 24之並 而且接收在線 5 2到時鐘之時 /输出資料節 。捕捉RAM介 要组合在一起 入· Μ便由 在單一區模姐 涸別區棋姐 横姐40的轉換 一連接到左手 接到其他區横 區棋姐40，而 鑛連接到其他 器14之線路54的 ISE输 析器10在信號收到時， <請先閲讀背面之注意事項再填寫本頁> .裝 ,ΤΓ. -緯. ^18981 A6 B6 五、發明説明（6 經 濟 部 中 央 標 準 貝 工 消 费 合 作 社 印 製 能路去故障資訊線路50上任何之資料。線路54上之ISE信 號Μ本地時鐘計時，而且MFIF0緩衝器來獲得接線，Μ便 線路80上之ISE信號轤出，與線路82上之故陣資訊在適當 之循環時序，而且與線路52上之捕捉RAM 24的時鏟同步。 資料匯流排介面電路32、捕捉RAM轉換介面罨路36及 ISE FIFO電路38*將其等所接收之射極耦合通輯（ECL) _ 入轉換成區棋姐40中组件所使用之電晶體-電晶體理辑 (TTL) _ 出。 各區棋组40連接到其僩別之軍一區故陣資訊線路82·而 且連接到共用縛換時鐘線路74、ISE埭路80、主資料及控 制線路46、48、及主時鐘線路89，全部這些線路也速接到 其他區模姐40。各區横姐40包括：區输入電路56、微處理 器 58、256K X 24 故障 RAM 60 及 128K X 16 程式規劃 RAM 62。區输入電路56是M132個接線脚之4線组平面封裝的互 補金屬氧化半導體（CMOS)陣列來構成*而且Μ主電腦12、 微處理器58、及捕捉RAM 24來負責提供到故陣及程式規劃 RAM 60、62之存取通路。微處理器58是68 EC0-030型微控 制器。故障RAM 60及程式規副RAM 62中使用之RAM是靜態 CMOS RAM ° 圃2所示是捕捉RAM 24存取期間所使用區轤入電路中之姐 件。該姐件包括：RAM寫入邏輯霣路64、錯誤計數器電路 66、循環計數器電路68、區資料計數器電路70、及重設資 料及定時理輯電路72。第一及第二延遲電路76、78構成在 該區输入電路56之CMOS陣列外側。轉換時鐮線路74直接地 (請先閲讀背面之注意事項再填寫本頁) 義麵為綠怒家料公*) 318931 A6 B6 五、發明説明（7 經 濟 部 t 央 標 準 貝 工 消 费 合 作 社 印 製 連接到RAM寫入理輯電路64，並且接到第一延遲電路76。 第一延遅電路76之输出連接到計數器電路66、68、70之時 鐘输入*並且連接到第二延遲電路78。第二延遲霄路78之 蟾出提供到RAM寫入理輯霣路64。 循環計數器電路68經線路80接收ISE轤入•並且组線路 82接收該區之故障資訊，而且經第一致能嫌路84输出致能 信號到區資料計數器電路70，並且經第二致能線路86输出 到錯誤計數器霣路66。循瓖計數器霉路68包括一計数器， 當其被低ISE信號致能時·計數延遲電路76之延理轉換時 鐘脈波；同時其也包括一邏輯電路來判定該計數時鐮脈波 何時超過一開始計數以及尚未超過一停止計數；如果判定 符合該條件·則該第一致能信號獾續输出在線路84上*而 且線路82上之故障資訊输入經該理輯電路输出·與線路 86上之第二致能信號相同。 錯誤計時器電路66包括一計數器，當其被線路86上之第 二致能信Μ致能時•計数延遲電路76之延理轉換時鐘脈波 。因為當故障資訊中檢澜到錯誤時•錯誤計數器電路66才 被第二致能信號致能，所Μ其有效地計數錯誤。其計數输 出做為故障RAM位址·經埭路88提供來位址故障RAM 60。 區資料計數器電路70包括一計數器，其當被線路84上之 第一致能信號致能時，計數延遲電路76延遲轉換時鐘脈波 。其計數嫌出是MUT故障位址資料，其識別在對懕線路 82上之該故障資訊而且與剛計數之轉換時鐘脈波同步的结 合區17中記憶體元件之位置。該MUT故障位址資料，經埭 9 f «年振準照>_甲4錄(21以297公* > (請先閲讀背面之注意事項再填寫本頁) A6 B6 ^18981 五、發明説明（8 ) RAM 60之資 電路64输出 致能输入。 成CS變成高 轉換時鐘脈 成CS變成低 得故陣RAM 時·資料寫 時理輯電路 能K及讀出 態信號使得 寫入横態。 路90提供到故陣 RAM寫人理輯 障RAM 60之晶片 入理輯電路*造 66已致能而計数 轉換時鐮脈波造 址。CS高霣位使 當CS變成低電位 重設資料及定 RAM 60之檐出致 取期間*提供靜 保持故陣 RAM在 枓输人。 在線路92上之控 未延遲時鐘脈波 霣位；如果錯誤 波時•刖延埋電 電位，並且更新 60去能，防止其 入故陣RAM 60。 72提供输出，來 /寫入输入。在 故障RAM 60之轤 制信號CS到故 输入到RAM寫 計數器電路 路78之倍延遲 該故陣RAM位 寫入資科：而 控制到故陣 捕捉RAM 24存 出去能•並且 (請先閲讀背面之注意事項再填寫本頁> 經 濟 部 中 央 檫 準 局 貝 工 消 费 合 作 杜 印 製 作業 圖型產生器20所產生 路26及位址線路28·提 然後*經埭路28提供位 位元字）和已输入MUT 並且經線路26重複到多 捕捉RAM 24中對應MUT 器經線路28提供至捕捉 位元不同於其中已寫入 訊是一高電位位元。 捕捉RAM 24被繾址而 数位测試圖型，在高 供到MUT 16之位址及 址來讀出MUT 16 *而 16之資料，一位元一 位元比較霣路22。故 16位址之位址處•並 RAH 14。如果記憶》 之位元時，則記憶體 速下經資料線 資料接線脚。 且該檐出（多 位元地比較， 障資訊儲存在 且由圈型產生 元件中所讀出 元件之故陣資 同時讀出不同區17中18個記憶體元 然H總％切·β峡準(哪）甲4规格(21()><297公釐} B6 五、發明説明（9 經 濟 部 中 央 標 準 局 貝 工 消 费 合 作 杜 印 製 件之位 50提供 由捕捉 路82上 17之全 18個或 時讀出 區1 7 〇 路50在 將Μ捕 同線路 障RAM 其他線 時（即 間將分 故障資 捕捉 同步之 果不是 之次序 知之次 訊之區 脈波之 出，顯 元·並且經同步於經線路52之時鐘脈波的個別線路 資料。在個別線路50上特殊區17之故陣資訊*視經 RAM轉換介面電路36中多工器情形而定，在特殊埭 傅送到特殊區棋组40。在最籣單之情形中*特殊區 部的故陣資訊將出現在同一嫌路50上*而且將有 更少的區17;本情形中·全部區17之故障資訊能同 ，而且E棋組40中全部資訊將來自MUT 16上之單一 如果區17之故障資訊出現在多於一線路50上*則線 捕捉RAM 24處將一次起動一線路•而且其等之输出 捉RAM轉換介面電路36中之或閛來结合；如此，不 50之資料將在不同循環中讀出*並且结合成一僩故 60。本情形中·不同區17之故障資訊仍然能同時纆 路50來讀出。如果多於一區將要儲存在區模姐40中 ，如果有多於18個區），刖故障RAM 60中記憶體空 割，而且一區之故障資訊將先输入*然後另一區之 訊再输入。 RAM轉換介面鼋路36输出與線路74上轉換時鐘脲波 故障資訊在線路82上（如果是錯誤則為高電位，如 錯誤則為低電位）。因為區17中記憶饍元件K已知 來编址*而且捕捉RAM 24中對應記憶體元件也Μ已 序來编址，所Μ在已知時間出現在線路82上故障資 17中的該記懞體元件位置，可Μ線路74上轉換時鐘 計数來決定。如此，區資料計數器電路70之計數输 示線路82上所出現故障資訊之區17中的位址。 11 本紙張尺度遍用t 鷗家樣準（CNS)甲4规格(210χ297公釐） {請先閲讀背面之注意事項再填寫本頁) 五、發明説明（10 ) A6 B6 經 濟 部 中 央 標 準 局 貝 工 消 费 合 作 社 印 製 ISE是被線路54上之記憶體測試器14所確定而接到冗餘 分析器10，略去其所出現在線路50上之資料，並且在線路 82上通過。ISE信號和ISE FIFO電路38之故障資訊同步· 並且經線路80提供到循環計數器電路68·其同時也使得計 數器電路66、68 R 70中之計數器去能。而且，循環計數器 霣路68中之計數器計數在線路74上之轉換時鐘脈波（在延 遲電路76延理之後）•並且比較開始及停止計數數，使得 匾資料計數器霣路70及錯誤計数器霣路66*僅計數在開始 及停止計数數之間的有效轉換時鐘脈波。 參照圖2及3·線路74上之轉換時鐘脈波被延遲兩次提供 3個時鐘脈波（CLK1»CLK2及CLK3)，而使得循環計數器 電路66及70中之計數器增量* W及在输人到故障RAM 60之 位址及資料输入處所出現之故障RAM位址及MUT故障位址資 料所獲得變化*與寫人故障RAM 60同步。CLK1是線路74上 未延遲之轉換脈波*其使得RAM寫人理輯霣路64造成CS赛 成高電位，而且使得故障RAM 60不能寫人。CLK2是延遲電 路66所鎗出之一次延理轉換時鏟脈波，而且Μ全部3個電 路66、68、70中之計數器來計數；如此，錯誤計數器電路 66所输出故陣RAM位址及區資料計數器電路70所輸出 MUT故障位址資料，在CLK2之上升緣時增量。（如果計數 器霣路66不被計數器霣路68檢洒出之錯誤資料所致能，則 故陣RAM位址將不會增量；MUT位址資料不管錯誤是杏檢 澜到都將增量。）CLK3是延理電路78所输出之二次延遲轉 換時鐘脈波；其使得RAM寫入理輯電路64造成CS變成低霣 12 本$張尺度遑用中覼家檁準(CNS>甲4现格(210X297公釐） ......................................................................................裝......................訂.....................緯 (請先閱讀背面之注意事項再填寫本頁) A6 B6 經濟部中央標準局員工消费合作杜印製 五、發明説明（11 ) 位*而且祗要錯誤計數器電路66朗好被致能而計數縳換時 鐘脈波，而且使故陣RAM 60增量時•能使故障RAH在其資 料输入處所出現之ΜϋΤ故障位址資料，寫人在其位址输入 處所出現之故陣RAM位址處。 在全部的故障資訊已儲存在該故障RAM中之後•區横组 中個別之微處理器58分析區17中故障記憶體元件，並且決 定如何連接區17中之冗餘（備份）記憶體元件來取代故陣 元件。因為同時分析到18個區*所Μ減少用於分析之時間 。而且•微處理器58能在分析一個HUT之故陣資訊時•同 時在記憶體澜試器14测試次一個MUT*而且故陣資訊也儲 存在捕捉RAM 24中。然後，修理装®切斷該故障元件*而 且程式規劃冗餘元件來取代該坆障元件。 區模姐40中全部隨櫬存取記憶體能以主電腦12來存取； 冗餘程式能載人程式規劃RAM 62，而且故陣RAM 60及程式 規蓟RAM 62兩者能用於狀態顯示及診斷分析目的之讀出及 寫入0 其他奮淪俐 本發明之其他實施例是在下文中的申謫專利範圍之内。 該故障資訊能自多位元比較電路22檐出到捕捉RAM轉換介 面電路36，而不用捕捉RAM 24之中間儲存。 - 13 - 遣用节β «家櫟準tCNS) T4现格(210X297公釐） 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Claims (1)

1. A7 B7 C7 D7 *濟部中央襻季场典工消费合作技印製 六、申請專利範团 1. 一棰分析测試中記憶體（MUT)之故障資訊的記億體测試 装置，包含： —裝置·其用於經多數输入線路同時平行地接收該 MUT之多數區的故陣資訊，各該線路在一個時間提供區 故陣資訊給一單一區；及 多數區模姐•其連接來接收自該输入線路之個別區的 故障資訊•各該横組包括： —區输入電路•其連接來接收該區故陣資訊； —區故障RAM，其連接到該區输入電路來儲存該匾故 障資訊；及 —區微處理器，其連接而具有存取該區故障RAM之通 路； 因而；用於該ΜϋΤ之不同區的故障資訊能同時输入該 區故障RAM，而且在倨別該區模姐中同時被該區微處理 器所分析。 2. 根據申請專利範園第1項之記憶體測試装置•其中用於 接收之該装置包括：具有多數输入連接到該檐入線路、 以及多數轉換介面输出之捕捉RAM轉換介面電路；各該 轉換介面输出在一®時間提供區故障資訊給一單一區。 3. 根據申請專利範围第1項之記憶體測試装置，其中該捕 捉RAM轉換介面電路，包括用於選擇性地連接該输入線 路到個別轉換介面铕出之裝置。 4. 根據申請專利範圍第3項之記憶體測試裝置，其中用於 - 14 - 轉矚ϋβτ未揉中鷗II家樣準CCNS) ▼ 4%樁(210 X 297公釐） (請先《讀背面之注意事項再填寫本頁) Α7 Β7 C7 D7 鳗濟部中喪律寧局Rx消费合作社印轚 六、申請專利範圍 選擇性埋接之該装置.包括或閘來结合多於一條之該输 入線路成為一轉換介面输出。 5· 根據申謫專利範圍第4項之記憶體測試装置，其中用於 選擇性連接之該装置，包括多工器。 6· 根據申請專利範圍第2項之記憶體测試装置，其中該捕 捉RAM轉換介面電路_出一轉換時鐘信號到全部之區棋 组° 7. 根據申請專利範圍第2項之記憶體測試裝置，進一步包 括一具有個別資料输出節點連接到該输人線路之捕捉 RAM 〇 8 · 根據申請專利範圍第1項之記憶體拥試装置•其中該蝓 入線路被連接來接收一比較電路之故障資訊。 9. 根據申請專利範圍第1項之記憶體測試装置，其中該區 输入電路是一理輯陣列。 10. 根據申請專利範圍第1項之記憶體測試装置，其中各該 區模组包括程式規劃RAM。 11. 根據申謫專利範圍第10項之記憶體測試装置，進一步包 括一連接一主電腦到全部之區模姐的資料匯流排介面電 路，該主電腦經該區输人電路而具有存取該程式規劃 RAM及該故陣RAM之通路。 12. 根據申請專利範圍第1項之記憶體測試装置*其中各該 區输入電路包括··用於產生MUT故障位址資料來識別該 MUT中之故障位置的故障艙入装置；而且其中該區故陣 RAM被連接來儲存該MUT故障位址資料。 - 15 - 為本纸圖家镲準（CNS>甲《規格（21ff X »Γ«釐》 (請先《讀背面之注意事項再壜寫本頁) 装· 訂· A7 B7 C7 D7 六、申請專利範園 13. 根據申請專利範圍第12項之記憶體測試装置，其中該故 障_入裝置包括： 一錯誤計數器電路，藉計數該故障資訊之錯誤而產生 故障RAM位址，供儲存該故陣RAM中MUT故障位址資料。 14. 根據申請專利範圍第13項之記憶體测試装置，其中該故 障鑰入裝置包括： —資枓計數器電路，藉計數和該故障資訊同步之轉換 時鐘脈波，而產生儲存在該故障RAM中之ΜϋΤ故陣位址資 料。 15. 根據申請專利範画第14項之記憶體測試装置，其中該故 障输入装置包括一錯誤檢波器•其檢測該故障資訊中之 錯誤*而且能使該錯誤計數器霉路計數對應該故陣資訊 中之錯誤的轉換時鐘脈波。 16. —種分析测試中記憶體（ΜϋΤ)之故障資訊的記憶體测試 装置，該装置包含： 故障输入装置，其用於接收該测試中記憶體（MUT)之 故障資訊，並且產生HUT故陣位置來識別該MUT中之故障 位置； —故障RAM，其連接到該故障轤入装置用於儲存該 MUT故障位置資枓；及 一微處理器，其連接來具有存取用於分析該MUT故陣 位址資料之故陣RAM的通路。 17. 根據申謫專利範画第16項之記億《測試裝置，其中該故 專 - 16 - I紙張又度適两中醣蘭家攉準（CNS> T 4蜆格（210 X 297 «釐> (請先閱讀背面之注意Ϋ項再壜寫本頁> -装· 訂· *濟部中喪襻準局貝工消t合作社印製 31893! A7 B7 C7 D7 申請專利範園 障输入装置包括 一錯誤計数器 RAM位 18 產 訊 根 障鎗入装 生故障 Ο 據申請 電路·藉計数在該故障資中之錯誤*而 址供儲存該故障RAM中之MUT故障位址資 19 20 21 22 經濟部中夹襻準局ΛΗ消费合作社印製 時 料 根 陣 並 誤 根 障 脈 時 根 計 致 根 瓖 該 致 専利範圃第17項之記憶體测試装置，其中該故 置包括： 一資料計數器 而產 鐘脈波 0 據申請 轔入裝 且能使 的轉換 據申請 输入装 波，而 ，提供 據申請 數之轉 能信號 據申請 計數器 循環計 能信號 電路，藉計數和該故障資訊同步之轉換 生儲存在該故障RAM中之MUT故障位址資 專利範圍第18項之記憶體測試装置，其中該故 置包括一錯誤檢波器*其檢測該故陣之錯誤* 該錯誤計數器電路計數對應該故障資訊中之錯 時鐘脲波。 專利範圍第19項之記憶體測試装置，其中該故 置包括一循環計數器電路•其計數該轉換時鐘 換時鐘脈波超遇一開始計數數 該資料計數器電路。 之記憶體测試装置 > 其中當該 且當該計數之轉 第一致能信號到 專利範 換時鐘 〇 専利範 電路包 數器電 圍第20項 脈波超過一停止計數數時*切斷該第一 圍第21項之記憶醱澜試装置*其中該循 括一略去串列錯誤（ISE)输入，而且當 路被該ISE输入去能時，不输出該第一 17 *·纸家櫺旱 CCNS> τ 4 ft格（210 X'297 «* ) (請先閲讀背面之注意事項并蟥寫本頁) Α7 Β7 C7 D7 繞濟·t央攉季局S工消费合作社印製 六、申請專利範園 23. 根據申請專利範圍第20項之記憶體測試装置•其中該循 環計敝器電路包括該錯誤檢波器，並且當該計数之轉換 時鐘脈波超過一開始計數數而且該故障資訊中已檢测到 錯誤時，提供第二致能信號給該錯誤計数器電路，當該 錯誤計數器電路被該第二致能信號致能時，計數該轉換 時鎗脈波。 24. 根據申請專利範園第23項之記憶體測試装置•其中當該 計數之轉換時鐘脈波超過一停止計數数時，切斷該第二 致能信號。 25. 根據申請專利範圃第19項之記憶體测試裝置，其中該故 陣输入装置包括RAM寫入理輯霣路•其输出晶片致能信 號到該故障RAM，該晶Η致能信號在該資料計数器及該 錯誤計數器電路兩者被轉換時鐘脈波所增量之後•能使 該故障RAM儲存該資料計數器電路所输出之一新MUT 故障位址資料，在該錯誤計數器循環所轤出之新故障 RAM位址處。 26. 根據申請專利範圔第25項之記億體澜試裝置，進一步包 括一延遲電路，其提供一延遲轉換時鐘脈波到該RAM寫 入理輯電路*該延遲轉換時鐘脈波造成該晶片致能信號 能使該故障RAM寫入。 27. 根據申請專利範圔第26項之記慊體测試裝置，其中該 RAM寫入理輯電路造成該晶片致能信號在該資料計數器 及該錯誤計數器計數轉換時鐘脈波之前，使得該故障 R A Μ去能。 - 18 - «鵰中國·家標準（CNSJ_說榕（210 χ 297 «#> (請先閲讀背面之注意事¾再埔寫本頁) 裝. 訂. 3ί8Β3! λ7 B7 C7 _____D7 六、申請專利範園 28. 根據申讅專利範圍第27項之記憶體測試装置，進—步包 括另一延遲霣路，其延遲該資料計数器電路及該錯誤計 數器電路所計數之轉換時鐘脈波，而且其中該先提及之 延遲電路，延遲該另一延遲電路所檐出之延遲轉換時鐘 賑波。 29. 根據申請專利範園第28項之記憶體測試装置*其中未延 遲轉換時鏞脈波造成該RAM寫入邐輯電路使得該故陣 RAM去能c> 30. 根據申請專利範围第16項之記憶體測試装置•進一步包 括一捕捉RAM，其具有個別資料输出節點被連接來输出 用於該測試中記憶體的故陣資訊到該故障输入装置。 (請先《讀背面之注意事項存填寫本頁) 鳗濟部中央襟準馬Λ工消费合作社印* 9 1*