JPS59211349A - フレ−ム同期の異常検出方式 - Google Patents
フレ−ム同期の異常検出方式Info
- Publication number
- JPS59211349A JPS59211349A JP58085425A JP8542583A JPS59211349A JP S59211349 A JPS59211349 A JP S59211349A JP 58085425 A JP58085425 A JP 58085425A JP 8542583 A JP8542583 A JP 8542583A JP S59211349 A JPS59211349 A JP S59211349A
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- JP
- Japan
- Prior art keywords
- frame
- address
- memory
- circuit
- channel
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/08—Speed or phase control by synchronisation signals the synchronisation signals recurring cyclically
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はメモリを使用して、互いに位相の異なる複数の
チャネルについてフレーム同期の異常を検出する方式に
関する。
チャネルについてフレーム同期の異常を検出する方式に
関する。
（２）従来技術と問題点
情報を伝送するためのパルスｎビットで１フレームを構
成しているパルス列の同期信号として、情報ビットとは
異なる形状のフレーム位置識別用パルスを使用している
。以下本明細書においてフレーム位置識別用パルスをフ
レームパルスＦＰと略記する。フレームパルスＦＰが何
等かの原因で所定の位置よりずれたことを検出するため
の従来の回路は、第１図に示す構成となっていた。即ち
カウンタＣＮＴを設け、一旦フレームパルスに同期させ
て動作を開始させる。情報ビットと同期するクロックＣ
ＬＫを端子ＣＬに印加して計数し、ｎ個計数したとき出
力Ｇｏを発する。新たなフレームパルスＦＰの到来とカ
ウンタＣＮＴの出力が一致すると、論理演算回路ＬＧの
出力端子に出力が発生しない。若しフレームパルスＦＰ
の到来とカウンタＣＮＴの出力が一致しないときは、Ｌ
Ｇの出力により例えばフリップフロップをセットし警報
を発する。カウンタＣＮＴは出力Ｃｏを得たときリセッ
ト端子りにもオアゲートＯＲを介してカウンタ出力パル
スを加え、再びｎ個のパルス計数を開始する。情報伝送
チャネルがｍ存在するときは、この回路を単純にｍ個使
用すること、或いはカウンタ部分ＣＮＴと、一致・不一
致を検出する論理演算回路ＬＧとをｍ個のフレーム信号
で時分割共用することが考えられる。前者ではハードウ
ェアが太き（なり過ぎ、後者では１フレーム当たりの監
視できる時間が間欠的で長時間離れるため同期位置はず
れ検出の精度が低下するという欠点があった。
成しているパルス列の同期信号として、情報ビットとは
異なる形状のフレーム位置識別用パルスを使用している
。以下本明細書においてフレーム位置識別用パルスをフ
レームパルスＦＰと略記する。フレームパルスＦＰが何
等かの原因で所定の位置よりずれたことを検出するため
の従来の回路は、第１図に示す構成となっていた。即ち
カウンタＣＮＴを設け、一旦フレームパルスに同期させ
て動作を開始させる。情報ビットと同期するクロックＣ
ＬＫを端子ＣＬに印加して計数し、ｎ個計数したとき出
力Ｇｏを発する。新たなフレームパルスＦＰの到来とカ
ウンタＣＮＴの出力が一致すると、論理演算回路ＬＧの
出力端子に出力が発生しない。若しフレームパルスＦＰ
の到来とカウンタＣＮＴの出力が一致しないときは、Ｌ
Ｇの出力により例えばフリップフロップをセットし警報
を発する。カウンタＣＮＴは出力Ｃｏを得たときリセッ
ト端子りにもオアゲートＯＲを介してカウンタ出力パル
スを加え、再びｎ個のパルス計数を開始する。情報伝送
チャネルがｍ存在するときは、この回路を単純にｍ個使
用すること、或いはカウンタ部分ＣＮＴと、一致・不一
致を検出する論理演算回路ＬＧとをｍ個のフレーム信号
で時分割共用することが考えられる。前者ではハードウ
ェアが太き（なり過ぎ、後者では１フレーム当たりの監
視できる時間が間欠的で長時間離れるため同期位置はず
れ検出の精度が低下するという欠点があった。
（３）発明の目的
本発明の目的は前述の欠点を改善し、複数チャネルのフ
レームパルスを一度メモリに取込み、フレーム時間の整
数倍の時間後読出すことにより、互いに位相の異なる複
数チャネルのフレームパルスの同期異常を少ない回路で
確実に検出する方式（４）発明の構成 前述の目的を達成するための本発明の構成は、１フレー
ムｎビット周期でフレーム位置識別用パルスが現れ、互
いに位相の異なる複数のチャネルにつき同時にフレーム
同期の異常を検出する方式において、複数チャネルをビ
ット方向に対応させワード方向にはｎより大きい容量を
有するメモリと、前記メモリの読出し・書込みアドレス
を得るためのアドレス作成回路と、前記メモリの入力デ
ータとメモリの読出しデータとの一致・不一致を識別す
る回路とを有し、該識別する回路に出力の発生したとき
フレーム位置識別用パルスが異常であると検出すること
である。
レームパルスを一度メモリに取込み、フレーム時間の整
数倍の時間後読出すことにより、互いに位相の異なる複
数チャネルのフレームパルスの同期異常を少ない回路で
確実に検出する方式（４）発明の構成 前述の目的を達成するための本発明の構成は、１フレー
ムｎビット周期でフレーム位置識別用パルスが現れ、互
いに位相の異なる複数のチャネルにつき同時にフレーム
同期の異常を検出する方式において、複数チャネルをビ
ット方向に対応させワード方向にはｎより大きい容量を
有するメモリと、前記メモリの読出し・書込みアドレス
を得るためのアドレス作成回路と、前記メモリの入力デ
ータとメモリの読出しデータとの一致・不一致を識別す
る回路とを有し、該識別する回路に出力の発生したとき
フレーム位置識別用パルスが異常であると検出すること
である。
（５）発明の実施例
第２図は本発明の第１実施例の構成を示すブロック図で
ある。ＲＡＭはランダムアクセスメモリで容量をＪワー
ド、ｋビットとする。
ある。ＲＡＭはランダムアクセスメモリで容量をＪワー
ド、ｋビットとする。
Ｊ≧ｎＸａ、に≧ｍ
に選定し、ａは１，２．３−・とする。ｍチャネルのフ
レームＦＰをビット方向に対応させ、第３図Ａに示すよ
うに書込む。ＡＤＧはメモリのアドレスを作成するため
の回路、ＣＭＰは識別回路でメモリの入力データとメモ
リの読出しデータとの一致・不一致を識別する。第３図
Ａに示すようにワード方向にはｎビット或いはその整数
倍のビットを書込む。通常はエフレーム即ちａ＝ｌとし
ておくので、斜線を引いて示すようにフレームパルスＦ
ＰがメモリＲＡＭに対し、書込み可制御信号ＷＥの制御
により書込まれる。そのときのアドレスは、アドレス作
成回路ＡＤＧにおいてクロックＣＬＫの入力を計数した
値を各チャネルに対する指定アドレスとする。そのため
各チャネルにおいてフレームパルスＦＰの到来が位相の
異なる状態であフても、各チャネル別に第３図Ａに示す
ように書込まれる。次にアドレス作成回路のアドレスに
よりメモリＲＡＭを読出しした出力が、各チャネル毎に
識別回路ＣＭＰの一方端子に、そして入力フレームパル
スＦＰが同回路ＣＭＰの他方端子に印加される。したが
ってメモリＲＡＭに書込まれたタイミングでフレームパ
ルスが到着しているか否かが各チャネル毎にチェ７りで
きる。
レームＦＰをビット方向に対応させ、第３図Ａに示すよ
うに書込む。ＡＤＧはメモリのアドレスを作成するため
の回路、ＣＭＰは識別回路でメモリの入力データとメモ
リの読出しデータとの一致・不一致を識別する。第３図
Ａに示すようにワード方向にはｎビット或いはその整数
倍のビットを書込む。通常はエフレーム即ちａ＝ｌとし
ておくので、斜線を引いて示すようにフレームパルスＦ
ＰがメモリＲＡＭに対し、書込み可制御信号ＷＥの制御
により書込まれる。そのときのアドレスは、アドレス作
成回路ＡＤＧにおいてクロックＣＬＫの入力を計数した
値を各チャネルに対する指定アドレスとする。そのため
各チャネルにおいてフレームパルスＦＰの到来が位相の
異なる状態であフても、各チャネル別に第３図Ａに示す
ように書込まれる。次にアドレス作成回路のアドレスに
よりメモリＲＡＭを読出しした出力が、各チャネル毎に
識別回路ＣＭＰの一方端子に、そして入力フレームパル
スＦＰが同回路ＣＭＰの他方端子に印加される。したが
ってメモリＲＡＭに書込まれたタイミングでフレームパ
ルスが到着しているか否かが各チャネル毎にチェ７りで
きる。
第４図に示すパルス波形図により更に説明する。
第４図＋１１はメモリＲＡＭから読出される信号、第４
図（２）はフレームパルスＦＰとし、今ＦＰＩは正常で
、ＦＰ２は何等かの原因で正常値よりやや遅れ、ＦＰ３
はＦＰ２に対し正常の周期を有しているとする。フレー
ムパルスＦＰ２のとき識別回路ＣＭＰからメモリＲＡＭ
の読出し信号相当の信号をアドレス発生器ＡＤＧに帰還
し、ＲＡＭに対しフレームパルスを再書込みさせるよう
に書込み可制御信号Ｗ′ｆＦ、を得る。
図（２）はフレームパルスＦＰとし、今ＦＰＩは正常で
、ＦＰ２は何等かの原因で正常値よりやや遅れ、ＦＰ３
はＦＰ２に対し正常の周期を有しているとする。フレー
ムパルスＦＰ２のとき識別回路ＣＭＰからメモリＲＡＭ
の読出し信号相当の信号をアドレス発生器ＡＤＧに帰還
し、ＲＡＭに対しフレームパルスを再書込みさせるよう
に書込み可制御信号Ｗ′ｆＦ、を得る。
次に第３図Ｂは第３図Ａにおいてａ＝２或いは３とした
場合を示している。即ち検査対象フレームパルスＦ Ｐ
中の最大周期のものを基準フレームパルスと呼ぶことに
すると、フレームパルスが基準フレーム周期の半分或い
は３分の１で到来したとき、当該チャネルについて書込
み・読出しを行うことにより、第３図Ａの場合と同様に
フレームパルスの同期はずれをチェックすることができ
る。
場合を示している。即ち検査対象フレームパルスＦ Ｐ
中の最大周期のものを基準フレームパルスと呼ぶことに
すると、フレームパルスが基準フレーム周期の半分或い
は３分の１で到来したとき、当該チャネルについて書込
み・読出しを行うことにより、第３図Ａの場合と同様に
フレームパルスの同期はずれをチェックすることができ
る。
第５図は本発明の第２実施例の構成を示すブロック図で
、第２図と同一符号は同様のものを示している。ＤＣＨ
は照合用データ検査回路で、メモリＲＡＭに当初データ
を書込む前に使用する。即ち時分割制御により１チヤネ
ル毎に入力したフレームパルスを第１図のような構成で
チェックし、この場合は同期していたパルスについては
出力を得て正規フレームパルスとし、これを書込む。し
たがってメモリＲ’ＡＭに書込まれたデータは正規なも
のであり、識別回路ＣＭＰの動作が信頼できる。
、第２図と同一符号は同様のものを示している。ＤＣＨ
は照合用データ検査回路で、メモリＲＡＭに当初データ
を書込む前に使用する。即ち時分割制御により１チヤネ
ル毎に入力したフレームパルスを第１図のような構成で
チェックし、この場合は同期していたパルスについては
出力を得て正規フレームパルスとし、これを書込む。し
たがってメモリＲ’ＡＭに書込まれたデータは正規なも
のであり、識別回路ＣＭＰの動作が信頼できる。
（６）発明の効果
このようにして本発明によると、複数のチャネルについ
てフレームパルスの同期パルスの有無を−まとめにして
、容易に且つ各フレームパルスについて精度良くチェッ
クできる。したがってメモリ容量に余裕があれば、チャ
ネル数が増大しても直ぐ対処できる。
てフレームパルスの同期パルスの有無を−まとめにして
、容易に且つ各フレームパルスについて精度良くチェッ
クできる。したがってメモリ容量に余裕があれば、チャ
ネル数が増大しても直ぐ対処できる。
第１図は従来のフレーム同期の異常検出方式を説明する
図、 第２図は本発明の第１実施例の構成を示すブロック図、 第３図、第４図は第２図の動作説明図、第５図は本発明
の第２実施例の構成を示すフ゛口・ツク図である。 ＦＰ−フレームパルス ＣＮ Ｔ−バルスカウンク ＬＧ−−一輪理演算回路 ＲＡ Ｍ’−−ランダムアクセスメモリＣＭＰ−識別回
路 ＤＣＨ−照合用データ検査回路 特許出願人 富士通株式会社 代理人 弁理士 鈴木栄祐 い）
図、 第２図は本発明の第１実施例の構成を示すブロック図、 第３図、第４図は第２図の動作説明図、第５図は本発明
の第２実施例の構成を示すフ゛口・ツク図である。 ＦＰ−フレームパルス ＣＮ Ｔ−バルスカウンク ＬＧ−−一輪理演算回路 ＲＡ Ｍ’−−ランダムアクセスメモリＣＭＰ−識別回
路 ＤＣＨ−照合用データ検査回路 特許出願人 富士通株式会社 代理人 弁理士 鈴木栄祐 い）
Claims (1)
- ■フレームｎビット周期でフレーム位置識別用パルスが
現れ、互いに位相の異なる複数のチャネルにつき同時に
フレーム同期の異常を検出する方式において、複数チャ
ネルをピント方向に対応させワード方向にはｎより大き
い容量を有するメモリと、前記メモリの読出し・書込み
アドレスを得るためのアドレス作成回路と、前記メモリ
の入力データとメモリの読出しデータとの一致・不一致
をＬＪｉ別する回路とを有し、該識別する回路に出力の
発生したときフレーム位置識別用パルスが異常であ劣こ
とを検出することを特徴とするフレーム同期の異常検出
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58085425A JPS59211349A (ja) | 1983-05-16 | 1983-05-16 | フレ−ム同期の異常検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58085425A JPS59211349A (ja) | 1983-05-16 | 1983-05-16 | フレ−ム同期の異常検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59211349A true JPS59211349A (ja) | 1984-11-30 |
Family
ID=13858467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58085425A Pending JPS59211349A (ja) | 1983-05-16 | 1983-05-16 | フレ−ム同期の異常検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59211349A (ja) |
-
1983
- 1983-05-16 JP JP58085425A patent/JPS59211349A/ja active Pending
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