JPH06295598A - 自動メモリー・テスタのための冗長性アナライザ - Google Patents
自動メモリー・テスタのための冗長性アナライザInfo
- Publication number
- JPH06295598A JPH06295598A JP6009907A JP990794A JPH06295598A JP H06295598 A JPH06295598 A JP H06295598A JP 6009907 A JP6009907 A JP 6009907A JP 990794 A JP990794 A JP 990794A JP H06295598 A JPH06295598 A JP H06295598A
- Authority
- JP
- Japan
- Prior art keywords
- fault
- ram
- memory test
- test device
- circuit
- Prior art date
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- Granted
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
- G11C29/56008—Error analysis, representation of errors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/72—Masking faults in memories by using spares or by reconfiguring with optimized replacement algorithms
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31935—Storing data, e.g. failure memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
- G11C2029/5602—Interface to device under test
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
- G11C2029/5604—Display of error information
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
- G11C2029/5606—Error catch memory
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】メモリー・テスト装置のための冗長性アナライ
ザを提供する。 【構成】メモリー・テスト装置１４は、テスト中のメモ
リー１６の複数の領域１７に対する障害情報を同時に並
行して受取り、各領域に対する情報を、各々が領域入力
回路５６と領域障害ＲＡＭ６０と領域障害ＲＡＭにアク
セスするように接続されたマイクロプロセッサ５８とを
有する複数の領域モジュール４０の各々へ伝送するキャ
ッチＲＡＭ転送インターフェース回路３６を有する冗長
性アナライザ１０を含み、領域障害ＲＡＭが、テスト中
のメモリーにおける障害の場所を識別する障害アドレス
を記憶する。
ザを提供する。 【構成】メモリー・テスト装置１４は、テスト中のメモ
リー１６の複数の領域１７に対する障害情報を同時に並
行して受取り、各領域に対する情報を、各々が領域入力
回路５６と領域障害ＲＡＭ６０と領域障害ＲＡＭにアク
セスするように接続されたマイクロプロセッサ５８とを
有する複数の領域モジュール４０の各々へ伝送するキャ
ッチＲＡＭ転送インターフェース回路３６を有する冗長
性アナライザ１０を含み、領域障害ＲＡＭが、テスト中
のメモリーにおける障害の場所を識別する障害アドレス
を記憶する。
Description
【０００１】
【産業上の利用分野】本発明は、自動メモリー・テスタ
と共に使用される冗長性アナライザに関する。
と共に使用される冗長性アナライザに関する。
【０００２】
【背景技術】半導体のランダム・アクセス・メモリー
（ＲＡＭ）の集積度が増すに伴い、それらにおいて生じ
る欠陥の可能性もまた増加する。受入れ得る生産の歩留
まりを維持することに対する１つの試みは、欠陥のある
セルを置換えるため使用し得る冗長セル（スペアと呼ば
れる）を追加することである。これは、メモリー・チッ
プの場合にその均一性の故に最も実行し易い。このよう
な設計において、メモリーは１つ以上の矩形状ブロック
（領域と呼ばれる）でチップ上に配置される。エラーが
ビット、行または列に最も影響を及ぼし易いため、メモ
リーは、チップ内の各領域に対して関連するデコーダと
共に、メモリー・セルのスペア行および列を含んで設計
される。
（ＲＡＭ）の集積度が増すに伴い、それらにおいて生じ
る欠陥の可能性もまた増加する。受入れ得る生産の歩留
まりを維持することに対する１つの試みは、欠陥のある
セルを置換えるため使用し得る冗長セル（スペアと呼ば
れる）を追加することである。これは、メモリー・チッ
プの場合にその均一性の故に最も実行し易い。このよう
な設計において、メモリーは１つ以上の矩形状ブロック
（領域と呼ばれる）でチップ上に配置される。エラーが
ビット、行または列に最も影響を及ぼし易いため、メモ
リーは、チップ内の各領域に対して関連するデコーダと
共に、メモリー・セルのスペア行および列を含んで設計
される。
【０００３】ＲＡＭをテストする自動回路テスタは、テ
スト中のメモリー（ＭＵＴ：ｍｅｍｏｒｙ ｕｎｄｅｒ
ｔｅｓｔ）のアドレスおよびデータ・ピンに対して高
速度でディジタル・テスト・パターン（アドレスとデー
タの両方に対する多重・ビット・ワード）を提供する。
次に、ＭＵＴが読出されて、出力が入力と比較される。
障害（故障）情報は、ＭＵＴのアドレスと対応するアド
レスを有する捕捉（キャッチ）ＲＡＭ（障害マップＲＡ
Ｍとも呼ばれる）に記憶される。
スト中のメモリー（ＭＵＴ：ｍｅｍｏｒｙ ｕｎｄｅｒ
ｔｅｓｔ）のアドレスおよびデータ・ピンに対して高
速度でディジタル・テスト・パターン（アドレスとデー
タの両方に対する多重・ビット・ワード）を提供する。
次に、ＭＵＴが読出されて、出力が入力と比較される。
障害（故障）情報は、ＭＵＴのアドレスと対応するアド
レスを有する捕捉（キャッチ）ＲＡＭ（障害マップＲＡ
Ｍとも呼ばれる）に記憶される。
【０００４】キャッチＲＡＭに記憶されたこの障害情報
は、典型的にはキャッチＲＡＭに情報の全てを記憶する
冗長性アナライザにおける障害ＲＡＭへ送られ、次に冗
長性アナライザはＭＵＴにおける障害のある素子（構成
要素）の代わりにＭＵＴにおける冗長（スペア）メモリ
ー素子を接続する方法を分析する。次いで、修復装置が
障害のある素子を遮断して、冗長素子はこれら障害素子
を置換するようにプログラムされる。
は、典型的にはキャッチＲＡＭに情報の全てを記憶する
冗長性アナライザにおける障害ＲＡＭへ送られ、次に冗
長性アナライザはＭＵＴにおける障害のある素子（構成
要素）の代わりにＭＵＴにおける冗長（スペア）メモリ
ー素子を接続する方法を分析する。次いで、修復装置が
障害のある素子を遮断して、冗長素子はこれら障害素子
を置換するようにプログラムされる。
【０００５】
【発明が解決しようとする課題および課題を解決するた
めの手段】一般に、本発明は、１つの側面において、テ
スト中のメモリー（ＭＵＴ）に対する障害情報を分析す
るためのメモリー・テスト装置を特徴とする。障害情報
は、並列のＭＵＴの複数の領域に対して同時に受取られ
て、ＭＵＴの各領域に対する障害情報を受取り処理する
各領域モジュールへ与えられる。各領域モジュールは、
障害情報を受取るための領域入力回路と、領域の障害情
報を記憶する領域障害ＲＡＭと、領域障害ＲＡＭに対し
てアクセスするマイクロプロセッサとを含む。このよう
に、テスト中のメモリー（ＭＵＴ）の異なる領域に対す
る障害情報は、同時に入力することができ、その後同時
に各領域モジュールにおいて分析することができる。
めの手段】一般に、本発明は、１つの側面において、テ
スト中のメモリー（ＭＵＴ）に対する障害情報を分析す
るためのメモリー・テスト装置を特徴とする。障害情報
は、並列のＭＵＴの複数の領域に対して同時に受取られ
て、ＭＵＴの各領域に対する障害情報を受取り処理する
各領域モジュールへ与えられる。各領域モジュールは、
障害情報を受取るための領域入力回路と、領域の障害情
報を記憶する領域障害ＲＡＭと、領域障害ＲＡＭに対し
てアクセスするマイクロプロセッサとを含む。このよう
に、テスト中のメモリー（ＭＵＴ）の異なる領域に対す
る障害情報は、同時に入力することができ、その後同時
に各領域モジュールにおいて分析することができる。
【０００６】望ましい実施態様において、障害情報は、
キャッチ・ランダム・アクセス・メモリー（ＲＡＭ）に
記憶され、キャッチＲＡＭの転送インターフェース回路
が障害情報線をキャッチＲＡＭから領域モジュールへ接
続する。キャッチＲＡＭ転送インターフェース回路は、
特定の領域モジュールに接続されるべき複数の入力線の
１つの選択を許容するマルチプレクサを含む。キャッチ
ＲＡＭ転送インターフェース回路は、転送クロックを全
ての領域モジュールに対して出力する。領域入力回路は
論理アレイである。領域モジュールはそれぞれ各プログ
ラムＲＡＭを含む。データ・バス・インターフェース回
路は、ホスト・コンピュータを全ての領域モジュールに
接続し、ホスト・コンピュータは、領域入力回路を介し
てプログラムＲＡＭおよび障害ＲＡＭに対してアクセス
する。
キャッチ・ランダム・アクセス・メモリー（ＲＡＭ）に
記憶され、キャッチＲＡＭの転送インターフェース回路
が障害情報線をキャッチＲＡＭから領域モジュールへ接
続する。キャッチＲＡＭ転送インターフェース回路は、
特定の領域モジュールに接続されるべき複数の入力線の
１つの選択を許容するマルチプレクサを含む。キャッチ
ＲＡＭ転送インターフェース回路は、転送クロックを全
ての領域モジュールに対して出力する。領域入力回路は
論理アレイである。領域モジュールはそれぞれ各プログ
ラムＲＡＭを含む。データ・バス・インターフェース回
路は、ホスト・コンピュータを全ての領域モジュールに
接続し、ホスト・コンピュータは、領域入力回路を介し
てプログラムＲＡＭおよび障害ＲＡＭに対してアクセス
する。
【０００７】別の側面において、本発明は一般に、１つ
のＭＵＴに対する障害情報を受取りＭＵＴにおける障害
の場所を識別するＭＵＴ障害アドレス・データを生成す
る障害入力手段と、障害に対するＭＵＴ障害アドレス・
データを記憶する障害ＲＡＭと、ＭＵＴ障害アドレス・
データを分析するマイクロプロセッサとを含むメモリー
・テスト装置を特徴とする。このため、障害ＲＡＭに対
して必要な記憶スペースは、障害を有するメモリー素子
に対するアドレス情報のみを記憶することにより大幅に
減少される。
のＭＵＴに対する障害情報を受取りＭＵＴにおける障害
の場所を識別するＭＵＴ障害アドレス・データを生成す
る障害入力手段と、障害に対するＭＵＴ障害アドレス・
データを記憶する障害ＲＡＭと、ＭＵＴ障害アドレス・
データを分析するマイクロプロセッサとを含むメモリー
・テスト装置を特徴とする。このため、障害ＲＡＭに対
して必要な記憶スペースは、障害を有するメモリー素子
に対するアドレス情報のみを記憶することにより大幅に
減少される。
【０００８】望ましい実施態様において、エラー・カウ
ンタ回路は、障害ＲＡＭにＭＵＴ障害アドレスを記憶す
るための障害ＲＡＭアドレスを生成する。データ・カウ
ンタ回路は、障害情報と同期する転送クロック・パルス
をカウントすることにより障害ＲＡＭに記憶されるＭＵ
Ｔ障害アドレス・データを生成する。エラー検出器は、
障害情報におけるエラーを検出して、エラー・カウンタ
回路が障害情報におけるエラーに対応する転送クロック
・パルスをカウントすることを可能にする。サイクル・
カウンタ回路は、カウントされた転送クロック・パルス
が開始カウントを越える時、転送クロック・パルスをカ
ウントして可能化（イネーブル）信号をデータ・カウン
タ回路に与え、またカウントされた転送パルスが停止カ
ウントを越える時、可能化信号を遮断する。サイクル・
カウンタ回路は、直列エラー無視（ｉｇｎｏｒｅ ｓｅ
ｒｉａｌ ｅｒｒｏｒ；ＩＳＥ）入力を受取り、ＩＳＥ
入力により不能化（ディスエーブル）される時は、可能
化信号を出力しない。エラー・カウンタ回路はまた、開
始カウント後および停止カウント前にのみ可能化され
る。ＲＡＭ書込みロジックは、チップ可能化信号を障害
ＲＡＭへ出力して、転送クロック・パルスにより増分さ
れる両方のカウンタ回路に続いてエラー・カウンタ回路
により出力される新しい障害ＲＡＭアドレスでデータ・
カウンタ回路により出力される新しいＭＵＴ障害アドレ
ス・データを障害ＲＡＭが記憶することを可能にする。
遅延回路を用いて、カウンタ回路によりカウントされる
遅延転送クロック・パルスとＲＡＭ書込みロジックによ
り用いられる２重遅延転送クロック・パルスとを提供す
る。
ンタ回路は、障害ＲＡＭにＭＵＴ障害アドレスを記憶す
るための障害ＲＡＭアドレスを生成する。データ・カウ
ンタ回路は、障害情報と同期する転送クロック・パルス
をカウントすることにより障害ＲＡＭに記憶されるＭＵ
Ｔ障害アドレス・データを生成する。エラー検出器は、
障害情報におけるエラーを検出して、エラー・カウンタ
回路が障害情報におけるエラーに対応する転送クロック
・パルスをカウントすることを可能にする。サイクル・
カウンタ回路は、カウントされた転送クロック・パルス
が開始カウントを越える時、転送クロック・パルスをカ
ウントして可能化（イネーブル）信号をデータ・カウン
タ回路に与え、またカウントされた転送パルスが停止カ
ウントを越える時、可能化信号を遮断する。サイクル・
カウンタ回路は、直列エラー無視（ｉｇｎｏｒｅ ｓｅ
ｒｉａｌ ｅｒｒｏｒ；ＩＳＥ）入力を受取り、ＩＳＥ
入力により不能化（ディスエーブル）される時は、可能
化信号を出力しない。エラー・カウンタ回路はまた、開
始カウント後および停止カウント前にのみ可能化され
る。ＲＡＭ書込みロジックは、チップ可能化信号を障害
ＲＡＭへ出力して、転送クロック・パルスにより増分さ
れる両方のカウンタ回路に続いてエラー・カウンタ回路
により出力される新しい障害ＲＡＭアドレスでデータ・
カウンタ回路により出力される新しいＭＵＴ障害アドレ
ス・データを障害ＲＡＭが記憶することを可能にする。
遅延回路を用いて、カウンタ回路によりカウントされる
遅延転送クロック・パルスとＲＡＭ書込みロジックによ
り用いられる２重遅延転送クロック・パルスとを提供す
る。
【０００９】本発明の他の利点および特徴については、
本発明の望ましい実施態様の以降の記述および特許請求
の範囲から明らかになるであろう。
本発明の望ましい実施態様の以降の記述および特許請求
の範囲から明らかになるであろう。
【００１０】
（構造）図１において、ホスト・コンピュータ１２（Ｓ
ｕｎ ＭｉｃｒｏｓｙｓｔｅｍｓからＳＵＮ４なる商品
名で入手可能）と、接続（固定）部１８を介してテスト
中のメモリー（ＭＵＴ）１６に更に接続されたメモリー
・テスタ１４とに接続された冗長性アナライザ１０が示
される。
ｕｎ ＭｉｃｒｏｓｙｓｔｅｍｓからＳＵＮ４なる商品
名で入手可能）と、接続（固定）部１８を介してテスト
中のメモリー（ＭＵＴ）１６に更に接続されたメモリー
・テスタ１４とに接続された冗長性アナライザ１０が示
される。
【００１１】メモリー・テスタ１４は、高速パターン発
生器２０と、比較回路２２と、キャッチＲＡＭ２４とを
含む。パターン発生器２０は、多重ビット・データ出力
をテスト中のメモリー１６に対する線２６上に、またア
ドレスを線２８上に生成する。パターン発生器２０はま
た、ＭＵＴ１６に記憶されたデータがＭＵＴ１６から読
出されて多重ビット・コンパレータ２２で比較される時
に使用されるように、出力データをコンパレータ２２に
対する線２６上に出力し、アドレスをキャッチＲＡＭ２
４に対する線２８上に出力し、このコンパレータは線３
０上に与えられキャッチＲＡＭ２４に記憶される障害情
報をビット単位で生成する。
生器２０と、比較回路２２と、キャッチＲＡＭ２４とを
含む。パターン発生器２０は、多重ビット・データ出力
をテスト中のメモリー１６に対する線２６上に、またア
ドレスを線２８上に生成する。パターン発生器２０はま
た、ＭＵＴ１６に記憶されたデータがＭＵＴ１６から読
出されて多重ビット・コンパレータ２２で比較される時
に使用されるように、出力データをコンパレータ２２に
対する線２６上に出力し、アドレスをキャッチＲＡＭ２
４に対する線２８上に出力し、このコンパレータは線３
０上に与えられキャッチＲＡＭ２４に記憶される障害情
報をビット単位で生成する。
【００１２】冗長性アナライザ１０は、データ・バス・
インターフェース回路３２と、アドレス復号（デコー
ド）ロジック３４と、キャッチＲＡＭ転送インターフェ
ース回路３６と、直列エラー無視（ＩＳＥ）先入れ先出
し（ＦＩＦＯ）回路３８と、１８までの領域モジュール
４０とを含んでいる。２個の領域モジュール４０が図１
に示される。ＭＵＴ１６は、複数の（図１には１８個が
示される）領域１７を有し、各領域モジュール４０はＭ
ＵＴ１６上の各領域１７（以下に述べるように、複数ま
たは単数）と関連している。
インターフェース回路３２と、アドレス復号（デコー
ド）ロジック３４と、キャッチＲＡＭ転送インターフェ
ース回路３６と、直列エラー無視（ＩＳＥ）先入れ先出
し（ＦＩＦＯ）回路３８と、１８までの領域モジュール
４０とを含んでいる。２個の領域モジュール４０が図１
に示される。ＭＵＴ１６は、複数の（図１には１８個が
示される）領域１７を有し、各領域モジュール４０はＭ
ＵＴ１６上の各領域１７（以下に述べるように、複数ま
たは単数）と関連している。
【００１３】データ・バス・インターフェース回路３２
は、データ線４２と制御線４４とを介してホスト・コン
ピュータ１２に接続されている。この回路は、データお
よび制御信号を緩衝（バッファ）する。出力データ線４
６および制御線４８は、データ・バス・インターフェー
ス回路３２をアドレス復号ロジック３４と全ての領域モ
ジュール４０の双方に接続する。
は、データ線４２と制御線４４とを介してホスト・コン
ピュータ１２に接続されている。この回路は、データお
よび制御信号を緩衝（バッファ）する。出力データ線４
６および制御線４８は、データ・バス・インターフェー
ス回路３２をアドレス復号ロジック３４と全ての領域モ
ジュール４０の双方に接続する。
【００１４】アドレス復号ロジック３４は、線４６、４
８上の入力を復号してキャッチＲＡＭの転送インターフ
ェース回路３６におけるマルチプレクサおよび他の構成
要素を制御する出力を生成する論理回路を有する。
８上の入力を復号してキャッチＲＡＭの転送インターフ
ェース回路３６におけるマルチプレクサおよび他の構成
要素を制御する出力を生成する論理回路を有する。
【００１５】キャッチＲＡＭ転送インターフェース回路
３６は、キャッチＲＡＭ２４からの並列障害情報線５０
上でキャッチＲＡＭ２４からの障害情報と、線５０上の
障害情報におけるクロックに対するクロック線５２上で
キャッチＲＡＭ２４からのクロック信号とを受取るよう
に接続されている。各線５０は、キャッチＲＡＭ２４の
入出力データ・ノードに接続されて、ＭＵＴ１６の入出
力ピンと対応している。キャッチＲＡＭ転送インターフ
ェース回路３６は、ＭＵＴ１６上の１つ以上の領域１７
からの障害情報を１つの領域モジュール４０に記憶する
ことができるように、（ＯＲ機能により）一緒に組合わ
されるべき障害情報線５０からの入力に接続された複数
の一連のマルチプレクサを含んでいる。キャッチＲＡＭ
転送インターフェース回路３６は、各領域モジュール４
０へ分散された１８本の領域障害線８２と、全ての領域
モジュール４０に分散された転送クロック線７４とを有
する。図１において、１８本の線８２の１つが、左側の
領域モジュール４０に接続された状態で示され、他の１
７本の線８２が他の領域モジュール４０に続くように示
され、これら１７本の線８２の１つが右側の領域モジュ
ール４０に接続された状態で示され、１６本の線８２が
図１には示されない他の領域モジュール４０に接続され
るため続くように示されている。
３６は、キャッチＲＡＭ２４からの並列障害情報線５０
上でキャッチＲＡＭ２４からの障害情報と、線５０上の
障害情報におけるクロックに対するクロック線５２上で
キャッチＲＡＭ２４からのクロック信号とを受取るよう
に接続されている。各線５０は、キャッチＲＡＭ２４の
入出力データ・ノードに接続されて、ＭＵＴ１６の入出
力ピンと対応している。キャッチＲＡＭ転送インターフ
ェース回路３６は、ＭＵＴ１６上の１つ以上の領域１７
からの障害情報を１つの領域モジュール４０に記憶する
ことができるように、（ＯＲ機能により）一緒に組合わ
されるべき障害情報線５０からの入力に接続された複数
の一連のマルチプレクサを含んでいる。キャッチＲＡＭ
転送インターフェース回路３６は、各領域モジュール４
０へ分散された１８本の領域障害線８２と、全ての領域
モジュール４０に分散された転送クロック線７４とを有
する。図１において、１８本の線８２の１つが、左側の
領域モジュール４０に接続された状態で示され、他の１
７本の線８２が他の領域モジュール４０に続くように示
され、これら１７本の線８２の１つが右側の領域モジュ
ール４０に接続された状態で示され、１６本の線８２が
図１には示されない他の領域モジュール４０に接続され
るため続くように示されている。
【００１６】ＩＳＥ ＦＩＦＯ３８は、メモリー・テス
タ１４からの線５４上でＩＳＥ入力を受取る。このＩＳ
Ｅ信号は、信号が表明（肯定）される時冗長性アナライ
ザ１０が障害情報線５０上のどのデータも無視し得るよ
うに用いられる。線５４上のＩＳＥ信号は局部クロック
でクロックされ、線８０上のＩＳＥ信号出力が線８２上
の障害情報と適正なサイクル関係にあり、かつ線５２上
のキャッチＲＡＭ２４からのクロックと同期されるよう
に、ＦＩＦＯバッファによりパイプライン操作が行われ
る。
タ１４からの線５４上でＩＳＥ入力を受取る。このＩＳ
Ｅ信号は、信号が表明（肯定）される時冗長性アナライ
ザ１０が障害情報線５０上のどのデータも無視し得るよ
うに用いられる。線５４上のＩＳＥ信号は局部クロック
でクロックされ、線８０上のＩＳＥ信号出力が線８２上
の障害情報と適正なサイクル関係にあり、かつ線５２上
のキャッチＲＡＭ２４からのクロックと同期されるよう
に、ＦＩＦＯバッファによりパイプライン操作が行われ
る。
【００１７】データ・バス・インターフェース回路３２
と、キャッチＲＡＭ転送インターフェース回路３６と、
ＩＳＥ ＦＩＦＯ回路３８とは、これらにより受取られ
るＥＣＬ入力を領域モジュール４０における構成要素に
より使用されるＴＴＬ信号出力に変換する。
と、キャッチＲＡＭ転送インターフェース回路３６と、
ＩＳＥ ＦＩＦＯ回路３８とは、これらにより受取られ
るＥＣＬ入力を領域モジュール４０における構成要素に
より使用されるＴＴＬ信号出力に変換する。
【００１８】各領域モジュール４０は、その各々の単一
領域の障害情報線８２に接続され、共通転送クロック線
７４、ＩＳＥ線８０、ホスト・データ線４６および制御
線４８、およびマスター・クロック線８９に接続され、
これらは全て他の領域モジュール４０にも接続されてい
る。各領域モジュール４０は、領域入力回路５６と、マ
イクロプロセッサ５８と、２５６Ｋ×２４障害ＲＡＭ６
０と、１２８Ｋ×１６プログラムＲＡＭ６２とを含む。
領域入力回路５６は、１３２ピンのクァド・フラット・
パック（ｑｕａｄ ｆｌａｔ ｐａｃｋ）ＣＭＯＳアレ
イにより実現され、ホスト・コンピュータ１２と、マイ
クロプロセッサ５８と、キャッチＲＡＭ２４とにより障
害ＲＡＭ６０およびプログラムＲＡＭ６２に対するアク
セスを行う役割を有する。マイクロプロセッサ５８は、
６８ＥＣＯ−０３０マイクロコントローラである。障害
ＲＡＭ６０およびプログラムＲＡＭ６２において用いら
れるＲＡＭは、スタティックＣＭＯＳ ＲＡＭである。
領域の障害情報線８２に接続され、共通転送クロック線
７４、ＩＳＥ線８０、ホスト・データ線４６および制御
線４８、およびマスター・クロック線８９に接続され、
これらは全て他の領域モジュール４０にも接続されてい
る。各領域モジュール４０は、領域入力回路５６と、マ
イクロプロセッサ５８と、２５６Ｋ×２４障害ＲＡＭ６
０と、１２８Ｋ×１６プログラムＲＡＭ６２とを含む。
領域入力回路５６は、１３２ピンのクァド・フラット・
パック（ｑｕａｄ ｆｌａｔ ｐａｃｋ）ＣＭＯＳアレ
イにより実現され、ホスト・コンピュータ１２と、マイ
クロプロセッサ５８と、キャッチＲＡＭ２４とにより障
害ＲＡＭ６０およびプログラムＲＡＭ６２に対するアク
セスを行う役割を有する。マイクロプロセッサ５８は、
６８ＥＣＯ−０３０マイクロコントローラである。障害
ＲＡＭ６０およびプログラムＲＡＭ６２において用いら
れるＲＡＭは、スタティックＣＭＯＳ ＲＡＭである。
【００１９】図２は、キャッチＲＡＭ２４によるアクセ
スの間に用いられる領域入力回路５６における構成要素
を示している。これらは、ＲＡＭ書込みロジック６４
と、エラー・カウンタ回路６６と、サイクル・カウンタ
回路６８と、領域データ・カウンタ回路７０と、リセッ
ト競合（コンテンション）およびタイミング・ロジック
７２とを含んでいる。第１および第２の遅延回路７６、
７８は、領域入力回路５６のＣＭＯＳアレイの外部で構
成される。転送クロック線７４は、ＲＡＭ書込みロジッ
ク６４および第１の遅延回路７６に直接接続されてい
る。第１の遅延回路７６の出力は、カウンタ回路６６、
６８、７０に対するクロック入力に接続され、第２の遅
延回路７８に接続されている。第２の遅延回路７８の出
力は、ＲＡＭ書込みロジック６４へ与えられる。
スの間に用いられる領域入力回路５６における構成要素
を示している。これらは、ＲＡＭ書込みロジック６４
と、エラー・カウンタ回路６６と、サイクル・カウンタ
回路６８と、領域データ・カウンタ回路７０と、リセッ
ト競合（コンテンション）およびタイミング・ロジック
７２とを含んでいる。第１および第２の遅延回路７６、
７８は、領域入力回路５６のＣＭＯＳアレイの外部で構
成される。転送クロック線７４は、ＲＡＭ書込みロジッ
ク６４および第１の遅延回路７６に直接接続されてい
る。第１の遅延回路７６の出力は、カウンタ回路６６、
６８、７０に対するクロック入力に接続され、第２の遅
延回路７８に接続されている。第２の遅延回路７８の出
力は、ＲＡＭ書込みロジック６４へ与えられる。
【００２０】サイクル・カウンタ回路６８は、線８０上
のＩＳＥ入力と線８２上の領域に対する障害情報とを受
取り、領域データ・カウンタ回路７０に対する第１の可
能化線８４上およびエラー・カウンタ回路６６に対する
第２の可能化線８６上に可能化信号を出力する。回路６
８は、ローのＩＳＥ信号により可能化される時、遅延回
路７６からの遅延転送クロック・パルスをカウントする
カウンタを含む。この回路はまた、カウントされたクロ
ック・パルスが開始カウントを越えかつ停止カウントを
越えなかった時を判定するロジックを含み、この条件が
満たされるならば、第１の可能化信号が線８４上に連続
的に出力され、線８２上の障害情報入力がロジックを介
して線８６上の第２の可能化信号として出力される。
のＩＳＥ入力と線８２上の領域に対する障害情報とを受
取り、領域データ・カウンタ回路７０に対する第１の可
能化線８４上およびエラー・カウンタ回路６６に対する
第２の可能化線８６上に可能化信号を出力する。回路６
８は、ローのＩＳＥ信号により可能化される時、遅延回
路７６からの遅延転送クロック・パルスをカウントする
カウンタを含む。この回路はまた、カウントされたクロ
ック・パルスが開始カウントを越えかつ停止カウントを
越えなかった時を判定するロジックを含み、この条件が
満たされるならば、第１の可能化信号が線８４上に連続
的に出力され、線８２上の障害情報入力がロジックを介
して線８６上の第２の可能化信号として出力される。
【００２１】エラー・カウンタ回路６６は、線８６上の
第２の可能化信号により可能化される時、遅延回路７６
からの遅延転送クロック・パルスをカウントするカウン
タを含む。エラーが障害情報において検出された時、エ
ラー・カウンタ回路６６が第２の可能化信号のみにより
可能化される故に、このカウンタ回路はエラーを有効に
カウントする。そのカウント出力は、障害ＲＡＭ６０を
アドレス指定する障害ＲＡＭアドレスとして線８８上に
与えられる。
第２の可能化信号により可能化される時、遅延回路７６
からの遅延転送クロック・パルスをカウントするカウン
タを含む。エラーが障害情報において検出された時、エ
ラー・カウンタ回路６６が第２の可能化信号のみにより
可能化される故に、このカウンタ回路はエラーを有効に
カウントする。そのカウント出力は、障害ＲＡＭ６０を
アドレス指定する障害ＲＡＭアドレスとして線８８上に
与えられる。
【００２２】領域データ・カウンタ回路７０は、線８４
上の第１の可能化信号により可能化される時、遅延回路
７６からの遅延転送クロック・パルスをカウントするカ
ウンタを含む。そのカウント出力は、カウントされた許
りの転送クロック・パルスと同期する線８２上の障害情
報と対応する関連する領域１７におけるメモリー素子の
場所を識別するＭＵＴ障害アドレス・データである。こ
のＭＵＴ障害アドレス・データは、障害ＲＡＭ６０に対
するデータ入力に対して線９０上に与えられる。
上の第１の可能化信号により可能化される時、遅延回路
７６からの遅延転送クロック・パルスをカウントするカ
ウンタを含む。そのカウント出力は、カウントされた許
りの転送クロック・パルスと同期する線８２上の障害情
報と対応する関連する領域１７におけるメモリー素子の
場所を識別するＭＵＴ障害アドレス・データである。こ
のＭＵＴ障害アドレス・データは、障害ＲＡＭ６０に対
するデータ入力に対して線９０上に与えられる。
【００２３】ＲＡＭ書込みロジック６４は、障害ＲＡＭ
６０に対するチップ可能化入力に対する線９２上に制御
信号ＣＳを出力する。ＲＡＭ書込みロジックに対する遅
延しないクロック・パルス入力は、ＣＳをハイの状態に
させ、遅延回路７８からの２重遅延転送クロック・パル
スは、エラー・カウンタ回路６６が転送クロック・パル
スをカウントして障害ＲＡＭアドレスを更新することを
可能にされたならば、ＣＳをローにさせる。ＣＳのハイ
の状態は、障害ＲＡＭ６０を不能状態にしてこれがデー
タの書込みを行うことを阻止し、ＣＳがローになると、
データは障害ＲＡＭ６０へ書込まれる。
６０に対するチップ可能化入力に対する線９２上に制御
信号ＣＳを出力する。ＲＡＭ書込みロジックに対する遅
延しないクロック・パルス入力は、ＣＳをハイの状態に
させ、遅延回路７８からの２重遅延転送クロック・パル
スは、エラー・カウンタ回路６６が転送クロック・パル
スをカウントして障害ＲＡＭアドレスを更新することを
可能にされたならば、ＣＳをローにさせる。ＣＳのハイ
の状態は、障害ＲＡＭ６０を不能状態にしてこれがデー
タの書込みを行うことを阻止し、ＣＳがローになると、
データは障害ＲＡＭ６０へ書込まれる。
【００２４】リセット競合およびタイミング・ロジック
７２は、障害ＲＡＭ６０に対して出力可能化および読出
し／書込み入力を制御する出力を与える。キャッチＲＡ
Ｍ２４によるアクセスの間、スタティック信号が障害Ｒ
ＡＭ６０の出力を不能状態にして障害ＲＡＭ６０を書込
みモードに維持するため与えられる。
７２は、障害ＲＡＭ６０に対して出力可能化および読出
し／書込み入力を制御する出力を与える。キャッチＲＡ
Ｍ２４によるアクセスの間、スタティック信号が障害Ｒ
ＡＭ６０の出力を不能状態にして障害ＲＡＭ６０を書込
みモードに維持するため与えられる。
【００２５】（動作）パターン発生器２０において生成
されたディジタル・テスト・パターンは、データ線２６
およびアドレス線２８においてＭＵＴ１６のアドレスお
よびデータ・ピンに対して高速で与えられる。この時、
ＭＵＴ１６は線２８上にアドレスを与えることにより読
出され、出力（多重ビット・ワード）は、ＭＵＴ１６に
対して入力されたデータとビット単位で比較され、多重
ビット・コンパレータ２２に対する線２６上で反復され
る。障害情報は、ＭＵＴ１６のアドレスと対応しかつキ
ャッチＲＡＭ２４に対して線２８上でパターン発生器に
より与えられるアドレスでキャッチＲＡＭ２４に記憶さ
れる。メモリー素子から読出されたビットがこれに書込
まれたビットと異なるならば、メモリー素子に対する障
害情報はハイのビットである。
されたディジタル・テスト・パターンは、データ線２６
およびアドレス線２８においてＭＵＴ１６のアドレスお
よびデータ・ピンに対して高速で与えられる。この時、
ＭＵＴ１６は線２８上にアドレスを与えることにより読
出され、出力（多重ビット・ワード）は、ＭＵＴ１６に
対して入力されたデータとビット単位で比較され、多重
ビット・コンパレータ２２に対する線２６上で反復され
る。障害情報は、ＭＵＴ１６のアドレスと対応しかつキ
ャッチＲＡＭ２４に対して線２８上でパターン発生器に
より与えられるアドレスでキャッチＲＡＭ２４に記憶さ
れる。メモリー素子から読出されたビットがこれに書込
まれたビットと異なるならば、メモリー素子に対する障
害情報はハイのビットである。
【００２６】キャッチＲＡＭ２４は、異なる領域１７に
おける１８個のメモリー素子からのビットを読出し、線
５２上のクロック・パルスと同期してこのデータを各線
５０上に与えるようにアドレス指定される。キャッチＲ
ＡＭ転送インターフェース回路３６におけるマルチプレ
クサを通る経路に従って、特定の領域１７からの各線５
０上の障害情報は特定の線８２において特定の領域モジ
ュール４０へ送られる。最も簡単な場合は、特定の領域
１７に対する全ての障害情報が同じ線５０上に現れ、１
８あるいはそれ以下の領域１７が存在することになり、
この場合、障害情報は全ての領域１７に対して同時に読
出すことができ、１つの領域モジュール４０における全
ての情報はＭＵＴ１６における１つの領域１７からのも
のである。ある領域１７に対する障害情報が１本以上の
線５０上に現れるならば、線５０はキャッチＲＡＭ２４
において一時に１回付勢されることになり、その出力は
キャッチＲＡＭ転送インターフェース回路３６における
ＯＲゲートにより組合わされ、このため異なる線５０か
らのデータは異なるサイクルで読出されて１つの障害Ｒ
ＡＭ６０に組合わされることになる。この場合、異なる
領域１７に対する障害情報は、依然として他の線５０上
で同時に読出すことができる。１つ以上の領域が１つの
領域モジュール４０に格納されるべきであれば（例え
ば、１８個以上の領域が存在するならば）、障害ＲＡＭ
６０におけるメモリー・スペースは仕切ら（区分さ）れ
て、１つの領域からの障害情報が最初に入力され、他の
領域からの障害情報は次に入力されることになる。
おける１８個のメモリー素子からのビットを読出し、線
５２上のクロック・パルスと同期してこのデータを各線
５０上に与えるようにアドレス指定される。キャッチＲ
ＡＭ転送インターフェース回路３６におけるマルチプレ
クサを通る経路に従って、特定の領域１７からの各線５
０上の障害情報は特定の線８２において特定の領域モジ
ュール４０へ送られる。最も簡単な場合は、特定の領域
１７に対する全ての障害情報が同じ線５０上に現れ、１
８あるいはそれ以下の領域１７が存在することになり、
この場合、障害情報は全ての領域１７に対して同時に読
出すことができ、１つの領域モジュール４０における全
ての情報はＭＵＴ１６における１つの領域１７からのも
のである。ある領域１７に対する障害情報が１本以上の
線５０上に現れるならば、線５０はキャッチＲＡＭ２４
において一時に１回付勢されることになり、その出力は
キャッチＲＡＭ転送インターフェース回路３６における
ＯＲゲートにより組合わされ、このため異なる線５０か
らのデータは異なるサイクルで読出されて１つの障害Ｒ
ＡＭ６０に組合わされることになる。この場合、異なる
領域１７に対する障害情報は、依然として他の線５０上
で同時に読出すことができる。１つ以上の領域が１つの
領域モジュール４０に格納されるべきであれば（例え
ば、１８個以上の領域が存在するならば）、障害ＲＡＭ
６０におけるメモリー・スペースは仕切ら（区分さ）れ
て、１つの領域からの障害情報が最初に入力され、他の
領域からの障害情報は次に入力されることになる。
【００２７】キャッチＲＡＭ転送インターフェース回路
３６は、線７４上の転送クロック・パルスと同期して、
（エラーがあればハイ、なければローの）線８２に障害
情報を出力する。領域１７におけるメモリー素子が既知
の順序でアドレス指定され、またキャッチＲＡＭ２４に
おける対応するメモリー要素が既知の順序でアドレス指
定された故に、所与の時点に線８２に現れる障害情報に
対する領域１７におけるメモリー素子の場所は、線７４
上の転送クロック・パルスのカウントにより決定するこ
とができる。このため、領域データ・カウンタ回路７０
のカウント出力は、線８２上に現れる障害情報に対する
領域１７におけるアドレスを示す。
３６は、線７４上の転送クロック・パルスと同期して、
（エラーがあればハイ、なければローの）線８２に障害
情報を出力する。領域１７におけるメモリー素子が既知
の順序でアドレス指定され、またキャッチＲＡＭ２４に
おける対応するメモリー要素が既知の順序でアドレス指
定された故に、所与の時点に線８２に現れる障害情報に
対する領域１７におけるメモリー素子の場所は、線７４
上の転送クロック・パルスのカウントにより決定するこ
とができる。このため、領域データ・カウンタ回路７０
のカウント出力は、線８２上に現れる障害情報に対する
領域１７におけるアドレスを示す。
【００２８】ＩＳＥは、これから線５０上に現れ線８２
上に送られるデータを無視するように、冗長性アナライ
ザ１０に対する線５４上のメモリー・テスタ１４により
表明される。このＩＳＥ信号は、ＩＳＥ ＦＩＦＯ回路
３８における障害情報と同期され、線８０上をサイクル
・カウンタ回路６８へ与えられ、このカウンタ回路は更
に回路６６、６８、７０におけるカウンタを不能状態に
する。また、線７４上の転送クロック・パルスが（遅延
回路７６における遅延の後）サイクル・カウンタ回路６
８におけるカウンタによりカウントされて、開始カウン
トおよび停止カウントと比較され、領域データ・カウン
タ回路７０およびエラー・カウンタ回路６６のみが開始
カウントと停止カウント間の有効な転送クロック・パル
スをカウントするようにする。
上に送られるデータを無視するように、冗長性アナライ
ザ１０に対する線５４上のメモリー・テスタ１４により
表明される。このＩＳＥ信号は、ＩＳＥ ＦＩＦＯ回路
３８における障害情報と同期され、線８０上をサイクル
・カウンタ回路６８へ与えられ、このカウンタ回路は更
に回路６６、６８、７０におけるカウンタを不能状態に
する。また、線７４上の転送クロック・パルスが（遅延
回路７６における遅延の後）サイクル・カウンタ回路６
８におけるカウンタによりカウントされて、開始カウン
トおよび停止カウントと比較され、領域データ・カウン
タ回路７０およびエラー・カウンタ回路６６のみが開始
カウントと停止カウント間の有効な転送クロック・パル
スをカウントするようにする。
【００２９】図２および図３において、線７４上の転送
クロック・パルスは３つのクロック・パルス（ＣＬＫ
１、ＣＬＫ２およびＣＬＫ３）を生じるように２回遅延
されて、障害ＲＡＭ６０に対する書込みを回路６６およ
び７０におけるカウンタの増分と同期させ、障害ＲＡＭ
アドレスおよびＭＵＴ障害アドレス・データの結果とし
て生じる変化が障害ＲＡＭ６０に対するアドレスおよび
データ入力に現れる。ＣＬＫ１は線７４上の遅延しない
転送クロック・パルスであり、これはＲＡＭ書込みロジ
ック６４をしてＣＳをハイにさせて障害ＲＡＭ６０が書
込みを行うことを不能にする。ＣＬＫ２は、遅延回路７
６により出力された１度遅延され３つの全ての回路６
６、６８、７０におけるカウンタによりカウントされた
転送クロック・パルスであり、このため、エラー・カウ
ンタ回路６６により出力された障害ＲＡＭアドレスおよ
び領域データ・カウンタ回路７０により出力されたＭＵ
Ｔ障害アドレス・データはＣＬＫ２の立上がりエッジと
同時に増分される。（回路６６が回路６８によるエラー
・データの検出により可能化されなければ、障害ＲＡＭ
アドレスは増分されず、ＭＵＴアドレス・データは、エ
ラーが検出されても検出されなくとも増分されることに
なる。）ＣＬＫ３は、遅延回路７８により出力された２
回遅延された転送クロック・パルスであり、これはＲＡ
Ｍ書込みロジック６４をしてＣＳをローにさせ、障害Ｒ
ＡＭ６０がそのアドレス入力に現れる障害ＲＡＭにおけ
るそのデータ入力に現れるＭＵＴ障害アドレス・データ
を書込むことを可能にする。
クロック・パルスは３つのクロック・パルス（ＣＬＫ
１、ＣＬＫ２およびＣＬＫ３）を生じるように２回遅延
されて、障害ＲＡＭ６０に対する書込みを回路６６およ
び７０におけるカウンタの増分と同期させ、障害ＲＡＭ
アドレスおよびＭＵＴ障害アドレス・データの結果とし
て生じる変化が障害ＲＡＭ６０に対するアドレスおよび
データ入力に現れる。ＣＬＫ１は線７４上の遅延しない
転送クロック・パルスであり、これはＲＡＭ書込みロジ
ック６４をしてＣＳをハイにさせて障害ＲＡＭ６０が書
込みを行うことを不能にする。ＣＬＫ２は、遅延回路７
６により出力された１度遅延され３つの全ての回路６
６、６８、７０におけるカウンタによりカウントされた
転送クロック・パルスであり、このため、エラー・カウ
ンタ回路６６により出力された障害ＲＡＭアドレスおよ
び領域データ・カウンタ回路７０により出力されたＭＵ
Ｔ障害アドレス・データはＣＬＫ２の立上がりエッジと
同時に増分される。（回路６６が回路６８によるエラー
・データの検出により可能化されなければ、障害ＲＡＭ
アドレスは増分されず、ＭＵＴアドレス・データは、エ
ラーが検出されても検出されなくとも増分されることに
なる。）ＣＬＫ３は、遅延回路７８により出力された２
回遅延された転送クロック・パルスであり、これはＲＡ
Ｍ書込みロジック６４をしてＣＳをローにさせ、障害Ｒ
ＡＭ６０がそのアドレス入力に現れる障害ＲＡＭにおけ
るそのデータ入力に現れるＭＵＴ障害アドレス・データ
を書込むことを可能にする。
【００３０】障害情報の全てが障害ＲＡＭに記憶された
後、領域モジュールにおける個々のマイクロプロセッサ
５８が領域１７における障害のあるメモリー素子を分析
して、障害のある素子の代わりに領域１７における冗長
（スペア）メモリー素子をどのように接続するかを決定
する。１８個までの領域が同時に分析される故に、分析
のための時間は短縮される。また、マイクロプロセッサ
５８は、次のＭＵＴがメモリー・テスタ１４においてテ
ストされている間、かつ障害情報がキャッチＲＡＭ２４
に記憶されつつある間に、１つのＭＵＴに対する障害情
報を分析することができる。次いで、修復装置が障害の
ある素子を遮断し、これらの要素を置換するように冗長
素子がプログラムされる。
後、領域モジュールにおける個々のマイクロプロセッサ
５８が領域１７における障害のあるメモリー素子を分析
して、障害のある素子の代わりに領域１７における冗長
（スペア）メモリー素子をどのように接続するかを決定
する。１８個までの領域が同時に分析される故に、分析
のための時間は短縮される。また、マイクロプロセッサ
５８は、次のＭＵＴがメモリー・テスタ１４においてテ
ストされている間、かつ障害情報がキャッチＲＡＭ２４
に記憶されつつある間に、１つのＭＵＴに対する障害情
報を分析することができる。次いで、修復装置が障害の
ある素子を遮断し、これらの要素を置換するように冗長
素子がプログラムされる。
【００３１】領域モジュール４０における全てのランダ
ム・アクセス・メモリーはホスト・コンピュータ１２に
よりアクセスすることができ、冗長性プログラムはプロ
グラムＲＡＭ６２へダウンロードすることができ、障害
ＲＡＭ６０およびプログラムＲＡＭ６２の双方の読出し
および書込みが状況および診断目的のために可能であ
る。
ム・アクセス・メモリーはホスト・コンピュータ１２に
よりアクセスすることができ、冗長性プログラムはプロ
グラムＲＡＭ６２へダウンロードすることができ、障害
ＲＡＭ６０およびプログラムＲＡＭ６２の双方の読出し
および書込みが状況および診断目的のために可能であ
る。
【００３２】（他の実施態様）本発明の他の実施態様
は、頭書の特許請求の範囲に含まれる。障害情報は、キ
ャッチＲＡＭ２４に中間的に記憶することなく、多重ビ
ット・コンパレータ２２からキャッチＲＡＭ転送インタ
ーフェース回路３６へ出力することもできる。
は、頭書の特許請求の範囲に含まれる。障害情報は、キ
ャッチＲＡＭ２４に中間的に記憶することなく、多重ビ
ット・コンパレータ２２からキャッチＲＡＭ転送インタ
ーフェース回路３６へ出力することもできる。
【図１】ホスト・コンピュータおよびメモリー・テスタ
に接続された本発明による冗長性アナライザを示すブロ
ック図である。
に接続された本発明による冗長性アナライザを示すブロ
ック図である。
【図２】図１の冗長性アナライザの一部の構成要素を示
すブロック図である。
すブロック図である。
【図３】図１の冗長性アナライザの障害ＲＡＭに記憶さ
れるＭＵＴ障害アドレス・データの生成および書込みに
関するタイミング図である。
れるＭＵＴ障害アドレス・データの生成および書込みに
関するタイミング図である。
１０ 冗長性アナライザ １２ ホスト・コンピュータ １４ メモリー・テスタ １６ テスト中のメモリー（ＭＵＴ） １７ 領域 １８ 接続部 ２０ 高速パターン発生器 ２２ 多重ビット・コンパレータ（比較回路） ２４ キャッチＲＡＭ ３２ データ・バス・インターフェース回路 ３４ アドレス復号ロジック ３６ キャッチＲＡＭ転送インターフェース回路 ３８ 直列エラー無視（ＩＳＥ）先入れ先出し（ＦＩＦ
Ｏ）回路 ４０ 領域モジュール ５６ 領域入力回路 ５８ マイクロプロセッサ ６０ ２５６Ｋ×２４障害ＲＡＭ ６２ １２８Ｋ×１６プログラムＲＡＭ ６４ ＲＡＭ書込みロジック ６６ エラー・カウンタ回路 ６８ サイクル・カウンタ回路 ７０ 領域データ・カウンタ回路 ７２ リセット競合およびタイミング・ロジック ７６ 第１の遅延回路 ７８ 第２の遅延回路
Ｏ）回路 ４０ 領域モジュール ５６ 領域入力回路 ５８ マイクロプロセッサ ６０ ２５６Ｋ×２４障害ＲＡＭ ６２ １２８Ｋ×１６プログラムＲＡＭ ６４ ＲＡＭ書込みロジック ６６ エラー・カウンタ回路 ６８ サイクル・カウンタ回路 ７０ 領域データ・カウンタ回路 ７２ リセット競合およびタイミング・ロジック ７６ 第１の遅延回路 ７８ 第２の遅延回路
Claims (30)
- 【請求項１】 テスト中のメモリー（ＭＵＴ）に対する
障害情報を分析するためのメモリー・テスト装置におい
て、 各々が一時に１つの領域に対する領域障害情報を提供す
る複数の入力線を通して同時に並行して前記ＭＵＴの複
数の領域に対する障害情報を受取る手段と、 前記入力線から各領域に対する障害情報を受取るように
接続された複数の領域モジュールとを備え、該各モジュ
ールは、 前記領域の障害情報を受取るように接続された領域入力
回路と、 前記領域入力回路に接続されて前記領域の障害情報を記
憶する領域障害ＲＡＭと、 前記領域障害ＲＡＭにアクセスするように接続された領
域マイクロプロセッサとを含み、 これにより、前記ＭＵＴの異なる領域に対する障害情報
を前記領域障害ＲＡＭへ同時に入力して、前記領域マイ
クロプロセッサにより前記各領域モジュールにおいて同
時に分析することができるメモリー・テスト装置。 - 【請求項２】 前記受取り手段が、前記入力線に接続さ
れた複数の入力と、複数の転送インターフェース出力と
を有する捕捉ＲＡＭ転送インターフェース回路を含み、
前記転送インターフェース出力の各々が一時に１つの領
域に対する領域障害情報を提供する請求項１記載のメモ
リー・テスト装置。 - 【請求項３】 前記捕捉ＲＡＭ転送インターフェース回
路が、前記入力線を各転送インターフェース出力に選択
的に接続する手段を含む請求項１記載のメモリー・テス
ト装置。 - 【請求項４】 選択的に接続する前記手段が、前記入力
線の１つ以上を転送インターフェース出力に組合わせる
ＯＲゲートを含む請求項３記載のメモリー・テスト装
置。 - 【請求項５】 選択的に接続する前記手段がマルチプレ
クサを含む請求項４記載のメモリー・テスト装置。 - 【請求項６】 前記捕捉ＲＡＭ転送インターフェース回
路が前記全ての領域モジュールに対して転送クロックを
出力する請求項２記載のメモリー・テスト装置。 - 【請求項７】 各データ出力ノードが前記入力線に接続
された捕捉ＲＡＭを更に備える請求項２記載のメモリー
・テスト装置。 - 【請求項８】 前記入力線がコンパレータから障害情報
を受取るように接続される請求項１記載のメモリー・テ
スト装置。 - 【請求項９】 前記領域入力回路がロジック・アレイで
ある請求項１記載のメモリー・テスト装置。 - 【請求項１０】 前記各領域モジュールがプログラムＲ
ＡＭを含む請求項１記載のメモリー・テスト装置。 - 【請求項１１】 ホスト・コンピュータを前記全ての領
域モジュールに接続するデータ・バス・インターフェー
ス回路を更に備え、前記ホスト・コンピュータが前記領
域入力回路を介して前記プログラムＲＡＭと前記障害Ｒ
ＡＭとにアクセスする請求項１０記載のメモリー・テス
ト装置。 - 【請求項１２】 前記各領域入力回路が、前記ＭＵＴに
おける障害の場所を識別するＭＵＴ障害アドレス・デー
タを生成する障害入力手段を含み、前記領域障害ＲＡＭ
が前記ＭＵＴ障害アドレス・データを記憶するように接
続される請求項１記載のメモリー・テスト装置。 - 【請求項１３】 前記障害入力手段が、 前記障害情報におけるエラーをカウントすることによ
り、前記障害ＲＡＭに前記ＭＵＴ障害アドレス・データ
を記憶するための障害ＲＡＭアドレスを生成するエラー
・カウンタ回路を含む請求項１２記載のメモリー・テス
ト装置。 - 【請求項１４】 前記障害入力手段が、 前記障害情報と同期する転送クロック・パルスをカウン
トすることにより、前記障害ＲＡＭに記憶された前記Ｍ
ＵＴ障害アドレス・データを生成するデータ・カウンタ
回路を含む請求項１３記載のメモリー・テスト装置。 - 【請求項１５】 前記障害入力手段が、前記障害情報に
おけるエラーを検出しかつ前記障害情報におけるエラー
と対応する転送クロック・パルスを前記エラー・カウン
タ回路がカウントすることを可能にするエラー検出器を
含む請求項１４記載のメモリー・テスト装置。 - 【請求項１６】 テスト中のメモリー（ＭＵＴ）に対す
る障害情報を分析するためのメモリー・テスト装置にお
いて、 前記テスト中のメモリーに対する障害情報を受取り、前
記ＭＵＴにおける障害の場所を識別するＭＵＴ障害アド
レス・データを生成する障害入力手段と、 前記障害入力手段に接続されて前記ＭＵＴ障害アドレス
・データを記憶する障害ＲＡＭと、 前記障害ＲＡＭにアクセスするように接続されて前記Ｍ
ＵＴ障害アドレス・データを分析するマイクロプロセッ
サと、を備えてなるメモリー・テスト装置。 - 【請求項１７】 前記障害入力手段が、 前記障害情報におけるエラーをカウントすることによ
り、前記障害ＲＡＭに前記ＭＵＴ障害アドレス・データ
を記憶するための障害ＲＡＭアドレスを生成するエラー
・カウンタ回路を含む請求項１６記載のメモリー・テス
ト装置。 - 【請求項１８】 前記障害入力手段が、 前記障害情報と同期する転送クロック・パルスをカウン
トすることにより、前記障害ＲＡＭに記憶される前記Ｍ
ＵＴ障害アドレス・データを生成するデータ・カウンタ
回路を含む請求項１７記載のメモリー・テスト装置。 - 【請求項１９】 前記障害入力手段が、前記障害情報に
おけるエラーを検出しかつ前記障害情報におけるエラー
と対応する転送クロック・パルスを前記エラー・カウン
タ回路がカウントすることを可能にするエラー検出器を
含む請求項１８記載のメモリー・テスト装置。 - 【請求項２０】 前記障害入力手段が、前記転送クロッ
ク・パルスをカウントし、かつカウントされた転送クロ
ック・パルスが開始カウントを越える時、前記データ・
カウンタ回路に対して第１の可能化信号を与えるサイク
ル・カウンタ回路を含む請求項１９記載のメモリー・テ
スト装置。 - 【請求項２１】 前記カウントされた転送クロック・パ
ルスが停止カウントを越える時、前記第１の可能化信号
が遮断される請求項２０記載のメモリー・テスト装置。 - 【請求項２２】 前記サイクル・カウンタ回路が直列エ
ラー無視（ＩＳＥ）入力を含み、前記サイクル・カウン
タ回路が、前記ＩＳＥ入力により不能状態にされる時、
前記第１の可能化信号を出力しない請求項２１記載のメ
モリー・テスト装置。 - 【請求項２３】 前記サイクル・カウンタ回路が前記エ
ラー検出器を含み、前記カウントされた転送クロック・
パルスが開始カウントを越えて前記障害情報にエラーが
検出された時、第２の可能化信号を前記エラー・カウン
タ回路へ与え、前記第２の可能化信号により可能状態に
される時、前記エラー・カウンタ回路が前記転送クロッ
ク・パルスをカウントする請求項２０記載のメモリー・
テスト装置。 - 【請求項２４】 前記カウントされた転送クロック・パ
ルスが停止カウントを越える時、前記第２の可能化信号
が遮断される請求項２３記載のメモリー・テスト装置。 - 【請求項２５】 前記障害入力手段が、チップ可能化信
号を前記障害ＲＡＭへ出力するＲＡＭ書込みロジックを
含み、前記チップ可能化信号は、前記両カウンタ回路が
転送クロック・パルスにより増分されるとこれに続く前
記エラー・カウンタ・サイクルにより出力される新たな
ＭＵＴ障害アドレス・データを前記障害ＲＡＭが記憶す
ることを可能にする請求項１９記載のメモリー・テスト
装置。 - 【請求項２６】 遅延した転送クロック・パルスを前記
ＲＡＭ書込みロジックに与える遅延回路を更に備え、前
記遅延された転送クロック・パルスが前記チップ可能化
信号をして前記障害ＲＡＭが書込みを行うことを可能に
させる請求項２５記載のメモリー・テスト装置。 - 【請求項２７】 前記ＲＡＭ書込みロジックが、前記チ
ップ可能化信号をして、前記データ・カウンタおよび前
記エラー・カウンタによる転送クロック・パルスのカウ
ントに先立ち前記障害ＲＡＭを不能状態にさせる請求項
２６記載のメモリー・テスト装置。 - 【請求項２８】 前記データ・カウンタ回路と前記エラ
ー・カウンタ回路によりカウントされる転送クロック・
パルスを遅延させる別の遅延回路を更に備え、前記第１
の遅延回路が、前記別の遅延回路により出力される遅延
された転送クロック・パルスを遅延させる請求項２７記
載のメモリー・テスト装置。 - 【請求項２９】 遅延されない転送クロック・パルス
が、前記ＲＡＭ書込みロジックをして前記障害ＲＡＭを
不能状態にさせる請求項２８記載のメモリー・テスト装
置。 - 【請求項３０】 前記テスト中のメモリーに対する前記
障害情報を前記障害入力手段へ出力するように接続され
た各データ出力ノードを有する捕捉ＲＡＭを更に備える
請求項１６記載のメモリー・テスト装置。
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