CN101989857B - 用于在半导体集成电路中产生时钟的装置 - Google Patents

用于在半导体集成电路中产生时钟的装置 Download PDF

Info

Publication number
CN101989857B
CN101989857B CN201010000945.5A CN201010000945A CN101989857B CN 101989857 B CN101989857 B CN 101989857B CN 201010000945 A CN201010000945 A CN 201010000945A CN 101989857 B CN101989857 B CN 101989857B
Authority
CN
China
Prior art keywords
clock
signal
falling pulse
edge
rising
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201010000945.5A
Other languages
English (en)
Other versions
CN101989857A (zh
Inventor
尹元柱
李铉雨
金基汉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN101989857A publication Critical patent/CN101989857A/zh
Application granted granted Critical
Publication of CN101989857B publication Critical patent/CN101989857B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/06—Clock generators producing several clock signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manipulation Of Pulses (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开半导体集成电路的各个实施例。根据一个示例性实施例，一种半导体集成电路，包括：多相时钟发生器，配置为产生多相内部时钟；第一边沿组合单元，配置为通过组合包含于所述内部时钟内的时钟的上升沿，产生具有第一频率的第一输出时钟，并将所述第一输出时钟传送到第一端口；以及第二边沿组合单元，配置为通过组合包含于所述内部时钟内的时钟的上升沿，产生具有第二频率的第二输出时钟，并将该输出时钟传送到第二端口。

Description

用于在半导体集成电路中产生时钟的装置
相关申请的交叉引用
根据35U.S.C§119(a)，本申请要求2009年7月31日向韩国知识产权局提交的韩国申请No.10-2009-0070733的优先权，其全部内容通过引用合并进来，如同全部列出一样。
技术领域
在此描述的本公开内容的各个实施例总的来说涉及半导体集成电路，具体地说涉及用于在半导体集成电路中产生时钟的装置。
背景技术
一般来说，已经通过使用时钟激活半导体集成电路来提高半导体集成电路的激活速度。为了提高激活速度，半导体集成电路被提供有时钟缓冲器并且在缓冲后使用外部时钟。在一些情形中，半导体集成电路自身通过时钟发生器例如DLL(延迟锁定环)电路或PLL(锁相环)电路，产生并使用已被校正与外部时钟的相位差的内部时钟。
目前，半导体集成电路的激活速度逐渐提高，并且相应地，传统的半导体集成电路通过将内部时钟的相位划分为几个相位以产生多相内部时钟，来将数据与每个相位同步。因此，内部时钟被实现为具有预定相位差的多个时钟的集合。
最近，已经提供多个通道用于在半导体集成电路之间传输信号，其中这些通道可以在不同的频域被激活。然而，通常每个通道都被提供有时钟发生器以实现该操作。结果，这削弱了半导体集成电路的面积裕度和功率效率。
另外，通常的半导体集成电路通过组合包含于多相内部时钟内的时钟的上升沿来产生时钟；然而，这种配置存在问题，因为频带被限于实施低频操作模式。因为在降低时钟的频率方面存在一定的限制，通常的半导体集成电路被要求在组合低频操作模式中的时钟的上升沿之前，降低每个时钟的频率。
如上所述，由于通常应当将时钟发生器提供给半导体集成电路中的每一个通道，考虑到面积和功率，有效的应用是困难的，并且难以在低频操作模式实施适当的操作。因此，需要具有一种用于产生时钟的改进装置，其实现半导体集成电路中的高集成和低功耗。
发明内容
为了克服以上问题并获得优点，根据本发明的目的，如本文所具体实施并广泛描述的，本发明的各个实施例可以提供一种用于在半导体集成电路中产生时钟的装置，其能克服频带限制。
根据一个方面，一种用于在半导体集成电路中产生时钟的装置可以包括：多相时钟发生器，产生多相内部时钟；第一边沿组合单元，配置为通过组合包含于所述内部时钟内的时钟的上升沿，产生具有第一频率的第一输出时钟，并将所述第一输出时钟传送到第一端口；以及第二边沿组合单元，配置为通过组合包含于所述内部时钟内的时钟的下降沿，产生具有第二频率的第二输出时钟，并将所述第二输出时钟传送到第二端口。
根据另一个方面，一种用于在半导体集成电路中产生时钟的装置可以包括：上升脉冲提取单元，配置为产生多个上升脉冲提取信号，在包含于多相内部时钟内的时钟之中的预先指定的时钟的一部分的上升沿处，所述多个上升脉冲提取信号被切换到高电平；下降脉冲提取单元，配置为产生多个下降脉冲提取信号，在包含于多相内部时钟内的时钟之中的预先指定的时钟的一部分的上升沿处，所述多个下降脉冲提取信号被切换到低电平；复用单元，配置为通过组合所述多个上升脉冲提取信号和所述多个下降脉冲提取信号，产生多个上升脉冲信号和多个下降脉冲信号；以及时钟发生单元，配置为响应于所述多个上升脉冲信号和所述多个下降脉冲信号，产生输出时钟。
本发明的其它目的和优点一部分将在随后的描述中阐述，一部分从描述中将会变得明显，或者可以通过实践本发明来了解。借助于所附的权利要求中具体指出的元件和组合，将实现和获得本发明的目的和优点。
应当理解，前面的概括描述和随后的详细描述仅仅是示例性的和说明性的，并且不是如权利要求那样来限制本发明。
附图说明
包括在本说明书中并构成本说明书的一部分的附图说明了本发明的各个实施例，并且附图连同说明书用来解释本发明的原理。
图1是说明根据本发明实施例的用于在半导体集成电路中产生时钟的装置的示例性配置的方框图。
图2是说明图1中所示的第一边沿组合单元的示例性配置的图。
图3是说明图2中所示的第一边沿组合单元的示例性操作的时序图。
图4是说明图2中所示的边沿提取单元的示例性配置的方框图。
图5是说明图4中所示的边沿提取单元的示例性配置的图。
图6是说明图5中所示的第一上升脉冲发生器的示例性配置的图。
图7是说明图2中所示的时钟发生器的示例性配置的图。
图8是说明根据本发明实施例的半导体集成电路的示例性布置的图。
具体实施方式
现在将详细说明与本公开内容的示例性实施例，其实例示于附图中。只要有可能，在整个附图中，将使用相同的附图标记来指代相同或相似的部件。
图1是说明根据本发明的一个实施例的用于在半导体集成电路中产生时钟的装置的示例性配置的方框图。
如图1所示，根据本发明的示例性实施例的用于在半导体集成电路中产生时钟的装置可以包括：多相时钟发生器10，其产生多相的内部时钟CLK_INT；第一边沿组合单元20，其通过组合包含于内部时钟CLK_INT内的时钟的上升沿，产生具有第一频率的第一输出时钟CLK_OUT1，并将该第一输出时钟传送到第一端口30；以及第二边沿组合单元40，其通过组合包含于内部时钟CLK_INT内的时钟的上升沿，产生具有第二频率的第二输出时钟CLK_OUT2，并将该第二输出时钟传送到第二端口50。
可以通过使用多相DLL电路或多相PLL电路来实现多相时钟发生器10。多相内部时钟CLK_INT可以是具有相同相位差的多个时钟的集合，并且为了便于描述，后文示例出八个时钟的集合。
第一边沿组合单元20从包含于多相内部时钟CLK_INT内的时钟之中提取预定数量的时钟，并通过组合这些提取的时钟的上升沿，产生第一输出时钟CLK_OUT1。在此示例性过程中，第一边沿组合单元20提取的时钟的数量取决于频率模式。例如，当第一边沿组合单元20实施X4-频率模式(产生四倍频率作为高频的模式)时，第一边沿组合单元20从内部时钟CLK_INT提取所有的八个时钟，以产生第一输出时钟CLK_OUT1。可替换地，当第一边沿组合单元20实施X2-频率模式(产生两倍频率作为高频的模式)时，第一边沿组合单元20从内部时钟CLK_INT提取四个时钟，以产生第一输出时钟CLK_OUT1。替换地，当第一边沿组合单元20实施X1-频率模式(产生相同频率的模式)时，第一边沿组合单元20从内部时钟CLK_INT提取两个时钟，以产生第一输出时钟CLK_OUT1。
第二边沿组合单元40，可能以与第一边沿组合单元20相同的方式，从包含于多相内部时钟CLK_INT内的时钟之中提取预定数量的时钟，并通过组合这些提取的时钟的上升沿，产生第二输出时钟CLK_OUT2。第二边沿组合单元40以该方式实施预定的频率模式只是示例，然而，还可以实施与第一边沿组合单元20不同的其他频率模式。
第一端口30和第二端口50可以是例如用于在半导体集成电路的外部传输信息的端子，并且经第一端口30或第二端口50在外部传输的信息可以是数据、时钟、数据选通时钟DQS、命令和地址中的任一种。
第一端口30和第二端口50可以包括输入/输出缓冲器(未示出)和焊盘(未示出)。当信息是数据、数据选通时钟、命令和地址中的任一种时，第一端口30和第二端口50响应于第一输出时钟CLK_OUT1和第二输出时钟CLK_OUT2中的每一个执行缓冲，并随后经焊盘输出每个信号。另外，当信息是时钟时，第一端口30和第二端口50缓冲第一输出时钟CLK_OUT1和第二输出时钟CLK_OUT2，并随后经焊盘输出信号。
如上所述，根据本发明的示例性实施例的用于在半导体集成电路中产生时钟的装置可以仅使用一个产生多相内部时钟CLK_INT的时钟发生器10，来产生具有各自频率的输出时钟CLK_OUT1和CLK_OUT2。
另外，在已经实施X4-频率模式的半导体集成电路中，时钟发生器过去被要求降低内部时钟的频率，以便实施X2-频率模式或X1-频率模式。然而，在根据本发明的示例性实施例的半导体集成电路中，由于第一边沿组合单元20或第二边沿组合单元40提取预定数量的时钟，并产生相应频率处的输出时钟CLK_OUT1和CLK_OUT2，不需要降低内部时钟CLK_INT的频率。因此，可能产生具有各种频率的时钟，而不论内部时钟CLK_INT的频率限制如何。
图2是说明图1中所示的第一边沿组合单元的示例性配置的图，其中，第一边沿组合单元20和第二边沿组合单元40被形成为与上面参考第一边沿组合单元20描述的配置相同的配置。在下文中，通过八个内部时钟CLK_INT1至CLK_INT8来表示包含于多位内部时钟CLK_INT内的八个时钟。
如图2所示，第一边沿组合单元20可以包括：边沿提取单元210，响应于X4-频率模式信号FMX4、X2-频率模式信号FMX2和X1-频率模式信号FMX1，从八个内部时钟CLK_INT1至CLK_INT8中提取预定的时钟的上升沿，并产生四个上升脉冲信号RPLS1至RPLS4和四个下降脉冲信号FPLS1至FPLS4；以及时钟发生单元220，响应于四个上升脉冲信号RPLS1至RPLS4和四个下降脉冲信号FPLS1至FPLS4，产生第一输出时钟CLK_OUT1。
参考图3的时序图描述具有上述配置的第一边沿组合单元20的操作。
图3是说明当以X2-频率模式操作时，图2中所示的第一边沿组合单元20的示例性操作的时序图。
如图3所示，八个内部时钟CLK_INT1至CLK_INT8具有相同的相位差。
当X2-频率模式信号FMX2被使能时，边沿提取单元210使用来自八个内部时钟CLK_INT1至CLK_INT8的第一、第三、第五和第七内部时钟CLK_INT1、CLK_INT3、CLK_INT5和CLK_INT7，激活第一上升脉冲信号RPLS1和第二上升脉冲信号RPLS2以及第一下降脉冲信号FPLS1和第二下降脉冲信号FPLS2。在此过程中，激活第一上升脉冲信号RPLS1和第二上升脉冲信号RPLS2以及第一降脉冲信号FPLS1和第二下降脉冲信号FPLS2，使得一个上升脉冲信号和一个下降脉冲信号被交替切换，并具有与第一、第三、第五和第七内部时钟CLK_INT1、CLK_INT3、CLK_INT5和CLK_INT7的相位差相等的切换时序差。虽然未示出，但是在此过程中，第三上升脉冲信号RPLS3和第四上升脉冲信号RPLS4以及第三下降脉冲信号FPLS3和第四下降脉冲信号FPLS4不被激活并具有无效电平。
随后，时钟发生单元220响应于第一上升脉冲信号RPLS1和第二上升脉冲信号RPLS2以及第一下降脉冲信号FPLS1和第二下降脉冲信号FPLS2中的上升脉冲信号，产生第一输出时钟CLK_OUT1的上升沿，并响应于下降脉冲信号产生第一输出时钟CLK_OUT1的下降沿。因此，第一输出时钟CLK_OUT1被实现为具有两倍于第一内部时钟CLK_INT1频率的频率的时钟。
虽然未示出，将理解的是，可以使用X4-频率模式信号FMX4、X1-频率模式信号FMX1或其他被使能的信号来操作第一边沿组合单元20。
当X4-频率模式信号FMX4被使能时，边沿提取单元210使用所有的八个内部时钟CLK_INT1至CLK_INT8，产生四个上升脉冲信号RPLS1至RPLS4和四个下降脉冲信号FPLS1和FPLS4，其中，所有的四个上升脉冲信号RPLS1至RPLS4和四个下降脉冲信号FPLS1至FPLS4被激活。在此过程中，激活四个上升脉冲信号RPLS1至RPLS4和四个下降脉冲信号FPLS1至FPLS4，使得一个上升脉冲信号和一个下降脉冲信号被交替切换，并具有与八个内部时钟CLK_INT1至CLK_INT8的相位差相等的切换时序差。
另外，时钟发生单元220响应于四个上升脉冲信号RPLS1至RPLS4和四个下降脉冲信号FPLS1至FPLS4中的上升脉冲信号，产生第一输出时钟CLK_OUT1的上升沿，并响应于下降脉冲信号产生第一输出时钟CLK_OUT1的下降沿。因此，第一输出时钟CLK_OUT1被实现为具有四倍于第一内部时钟CLK_INT1频率的频率的时钟。
另外，当X1-频率模式信号FMX1被使能时，边沿提取单元210仅使用第一内部时钟CLK_INT1和第五内部时钟CLK_INT5，激活第一上升脉冲信号RPLS1和第一下降脉冲信号FPLS1。在此过程中，第一上升脉冲信号RPLS1和第一下降脉冲信号FPLS1被激活为交替切换，并具有与第一内部时钟CLK_INT1和第五内部时钟CLK_INT5的相位差相等的切换时间差。在此过程中，第二至第四上升脉冲信号RPLS2至RPLS4和第二至第四下降脉冲信号FPLS2至FPLS4不被激活并具有无效电平。
另外，时钟发生单元220响应于第一上升脉冲信号RPLS1产生第一输出CLK_OUT1的上升沿，并响应于第一下降脉冲信号FPLS1产生第一输出CLK_OUT1的下降沿。在此过程中，第一输出时钟CLK_OUT1被实现为具有与内部时钟CLK_INT1频率相同的频率的时钟。
也就是说，第一边沿组合单元20基于频率模式，从八个内部时钟CLK_INT1至CLK_INT8中提取预定数量的时钟，并产生四个上升脉冲信号RPLS1至RPLS4和四个下降脉冲信号FPLS1至FPLS4。在此过程中，在四个上升脉冲信号RPLS1至RPLS4和四个下降脉冲信号FPLS1至FPLS4中，与频率模式中被提取的时钟相同数量的脉冲信号被激活。随后，边沿组合单元20使用激活的脉冲信号，产生第一输出时钟CLK_OUT1的上升沿和下降沿，由此产生具有频率模式所限定的频率的第一输出时钟CLK_OUT1。
同时，虽然在此示例出内部时钟CLK_INT包含有八个时钟，但是可以使用不同数量的时钟，并且第一边沿组合单元20和第二边沿组合单元40可以产生具有不同频率的时钟。上面的描述涉及第一边沿组合单元20和第二边沿组合单元40的操作原理，并且能够产生的时钟数量和频率量仅仅作为示例。
图4是说明图2中所示的边沿提取单元的示例性配置的方框图。
如图4所示，边沿提取单元210可以包括：上升脉冲提取单元212，产生在第一、第三、第五和第七内部时钟CLK_INT<1，3，5，7>的上升沿处被切换到高电平的四个上升脉冲提取信号RPE1至RPE4；下降脉冲提取单元214，产生在第二至第八内部时钟CLK_INT2至CLK_INT8的上升沿处被切换到低电平的七个下降脉冲提取信号FPE1至FPE7；以及复用单元216，通过组合四个上升脉冲提取信号RPE1至RPE4和七个下降脉冲提取信号FPE1至FPE7，产生四个上升脉冲信号RPLS1至RPLS4和四个下降脉冲信号FPLS1至FPLS4。
参考图5中详细示出的配置的图详细描述边沿提取单元210。
图5是详细说明图4中所示的边沿提取单元的示例性配置的图。
如图5所示，上升脉冲提取单元212可以包括四个上升脉冲发生器2121至2124。四个上升脉冲发生器2121至2124产生在第一、第三、第五和第七内部时钟CLK_INT<1，3，5，7>的上升沿的每一个处被切换到高电平的四个上升脉冲提取信号RPE1至RPE4。
第二边沿脉冲发生单元214可以包括七个下降脉冲发生器2141至2147。七个下降脉冲发生器2141至2147产生在第二至第八内部时钟CLK_INT2至CLK_INT8的上升沿的每一个处被切换到低电平的七个下降脉冲提取信号FPE1至FPE7。
复用单元216可以包括七个复用器2161至2167。复用单元216输出第一上升脉冲提取信号RPE1作为第一上升脉冲信号RPLS1。
当X4-频率模式信号FMX4被使能时，第一复用器2161输出第一下降脉冲提取信号FPE1作为第一下降脉冲信号FPLS1，当X2-频率模式信号FMX2被使能时，第一复用器2161输出第二下降脉冲提取信号FPE2作为第一下降脉冲信号FPLS1，以及当X1-频率模式信号FMX1被使能时，第一复用器2161输出第四下降脉冲提取信号FPE4作为第一下降脉冲信号FPLS1。
当X4-频率模式信号FMX4被使能时，第二复用器2162输出第二上升脉冲提取信号RPE2作为第二上升脉冲信号RPLS2，以及当X2-频率模式信号FMX2被使能时，第二复用器2162输出第三上升脉冲提取信号RPE3作为第二上升脉冲信号RPLS2。当X4-频率模式信号FMX4和X2-频率模式信号FMX2均被禁止时，第二复用器2162将第二上升脉冲信号RPLS2固定为低电平。
当X4-频率模式信号FMX4被使能时，第三复用器2163输出第三下降脉冲提取信号FPE3作为第二下降脉冲信号FPLS2，以及当X2-频率模式信号FMX2被使能时，第三复用器2163输出第六下降脉冲提取信号FPE6作为第二下降脉冲信号FPLS2。以及当X4-频率模式信号FMX4和X2-频率模式信号FMX2均被禁止时，第三复用器2163将第二下降脉冲信号FPLS2固定为高电平。
当X4-频率模式信号FMX4被使能时，第四复用器2164输出第三上升脉冲提取信号RPE3作为第三上升脉冲信号RPLS3。当X4-频率模式信号FMX4被禁止时，第四复用器2164将第三上升脉冲信号RPLS3固定为低电平。
当X4-频率模式信号FMX4被使能时，第五复用器2165输出第五下降脉冲提取信号FPE5作为第三下降脉冲信号FPLS3。当X4-频率模式信号FMX4被使能时，第五复用器2165将第三下降脉冲信号FPLS3固定为高电平。
当X4-频率模式信号FMX4被使能时，第六复用器2166输出第四上升脉冲提取信号RPE4作为第四上升脉冲信号RPLS4。当X4-频率模式信号FMX4被禁止时，第六复用器2166将第四上升脉冲信号RPLS4固定为低电平。
当X4-频率模式信号FMX4被使能时，第七复用器2167输出第七下降脉冲提取信号FPE7作为第四下降脉冲信号FPLS4。当X4-频率模式信号FMX4被禁止时，第七复用器2167将第四下降脉冲信号FPLS4固定为高电平。
在此实施例中，当X4-频率模式信号FMX4被使能时，边沿提取单元210使用所有的八个内部时钟CLK_INT1至CLK_INT8，激活四个上升脉冲信号RPLS1至RPLS4和四个下降脉冲信号FPLS1至FPLS4。另外，当X2-频率模式信号FMX2被使能时，边沿提取单元210使用第一、第三、第五和第七内部时钟CLK_INT1、CLK_INT3、CLK_INT5和CLK_INT7，激活第一上升脉冲信号RPLS1和第二上升脉冲信号RPLS2以及第一下降脉冲信号FPLS1和第二下降脉冲信号FPLS2。另外，当X1-频率模式信号FMX1被使能时，边沿提取单元210使用第一内部时钟CLK_INT1和第五内部时钟CLK_INT5，激活第一上升脉冲信号RPLS1和第一下降脉冲信号FPLS1。
图6是详细说明图5中所示的第一上升脉冲发生器以及如上面述及的第一上升脉冲发生器2121的示例性配置的图。
如图6所示，第一上升脉冲发生器2121可以包括反相延迟器IVD、NAND门ND和驱动器DRV。在此实施例中，第一上升脉冲信号RPLS1在第一内部时钟CLK_INT1的每一个上升沿处被切换到高电平，并且上升脉冲信号RPLS1的脉宽由反相延迟器IVD具有的延迟量确定。
根据一个实施例，边沿提取单元210中的所有的上升脉冲发生器都具有该配置，并且所有的下降脉冲发生器除了使用反相驱动器代替驱动器DRV之外，具有该相同的配置。
图7是说明图2中所示的时钟发生单元的示例性配置的图。
如图7所示，时钟发生单元220可以包括：第一晶体管TR1，其栅极端可以接收第一下降脉冲信号FPLS1，其源极端可以被施加有外部电源VDD，以及其漏极端可以连接到第一节点N1；第二晶体管TR2，其栅极端可以接收第一上升脉冲信号RPLS1，其漏极端可以连接到第一节点N1，以及其源极端可以接地；第三晶体管TR3，其棚极端可以接收第二下降脉冲信号FPLS2，其源极端可以被施加有外部电源VDD，以及其漏极端可以连接到第一节点N1；第四晶体管TR4，其栅极端可以接收第二上升脉冲信号RPLS2，其漏极端可以连接到第一节点N1，以及其源极端可以接地；第五晶体管TR5，其栅极端可以接收第三下降脉冲信号FPLS3，其源极端可以被施加有外部电源VDD，以及其漏极端可以连接到第一节点N1；第六晶体管TR6，其栅极端可以接收第三上升脉冲信号RPLS3，其漏极端可以连接到第一节点N1，以及其源极端可以接地；第七晶体管TR7，其栅极端可以接收第四下降脉冲信号FPLS4，其源极端可以被施加有外部电源VDD，以及其漏极端可以连接到第一节点N1；第八晶体管TR8，其栅极端可以接收第四上升脉冲信号RPLS4，其漏极端可以连接到第一节点N1，以及其源极端可以接地；以及反相器IV，其可以接收在第一节点N1处产生的电位并可以输出第一输出时钟CLK_OUT1。
在该实施例中，当第一至第四上升脉冲信号RPLS1至RPLS4中的任一个被切换时，时钟发生单元220产生第一输出时钟CLK_OUT1的上升沿，并当第一至第四下降脉冲信号FPLS1至FPLS4中的任一个被切换时，时钟发生单元220产生第一输出时钟CLK_OUT1的下降沿。因此，根据包含于第一至第四上升脉冲信号RPLS1至RPLS4和第一至第四下降脉冲信号FPLS1至FPLS4中的信号的切换时序，确定第一输出时钟CLK_OUT1的频率。
图8是示出根据本发明实施例的半导体集成电路的布置实例的图。
如图8所示，可以在两个半导体集成电路1和2之间提供两个通道CH1和CH2，并且经通道CH1和CH2传输数据。在该实施例中，如果将本发明的用于产生时钟的装置提供给半导体集成电路1和2，如图8所示，则可能实现这一操作：一个通道CH1实施X4-频率模式，而另一个通道CH2实施X1-频率模式。如图8所示，两个半导体集成电路1和2可以是例如主机和从机。
如上所述，由于本发明的用于在半导体集成电路中产生时钟的装置可以仅仅使用一个时钟发生器来产生具有不同频率的时钟，通过实施本发明有可能防止面积裕度的减小和功耗的增加。另外，有可能降低输出时钟的频率，而不改变由时钟发生器产生的内部时钟的频率，以及因此，有可能产生具有各种频率的时钟，而不论内部时钟的频率限制如何。
在整个说明书中，包括在权利要求书中，术语“包括”应当被理解为与术语“包括至少一个”同义，除非另外指定为其他情况。
虽然上面已经描述了某些实施例，但是对于本领域技术人员将理解的是，描述的实施例仅仅是示例描述。因此，不应基于描述的实施例限制在此描述的装置和方法。而是，在此描述的装置和方法仅受到权利要求并且结合上面的描述和附图的限制。

Claims (14)

1.一种用于在半导体集成电路中产生时钟的装置，包括：
多相时钟发生器，配置为产生多相内部时钟；
第一边沿组合单元，配置为从包含于所述多相内部时钟内的时钟之中提取预定数量的时钟,并且通过组合所提取的时钟的上升沿，产生具有第一频率的第一输出时钟，并将所述第一输出时钟传送到第一端口，其中，所述第一边沿组合单元提取的时钟数取决于频率模式；以及
第二边沿组合单元，配置为从包含于所述多相内部时钟内的时钟之中提取预定数量的时钟,并且通过组合所提取的时钟的上升沿，产生具有第二频率的第二输出时钟，并将所述第二输出时钟传送到第二端口，其中，所述第二边沿组合单元提取的时钟数取决于频率模式；
其中所述第一频率不同于所述第二频率。
2.根据权利要求1所述的装置，其中，所述多相时钟发生器包括多相延迟锁定环DLL电路和多相锁相环PLL电路中的任意之一。
3.根据权利要求1所述的装置，其中，所述第一边沿组合单元包括：
边沿提取单元，配置为从包含于所述内部时钟内的时钟之中提取根据频率模式限定的预定数量的时钟的上升沿，并产生多个上升脉冲信号和多个下降脉冲信号；以及
时钟发生单元，配置为响应于所述多个上升脉冲信号和所述多个下降脉冲信号，产生所述第一输出时钟。
4.根据权利要求3所述的装置，其中，所述边沿提取单元被配置为：激活与根据频率模式在包含于所述内部时钟内的时钟之中确定的时钟数量相同的数量的上升脉冲信号和下降脉冲信号，使得所述被激活的上升脉冲信号和下降脉冲信号以对应于所述频率模式的时序差在所述多个上升脉冲信号和所述多个下降脉冲信号中被交替切换。
5.根据权利要求3所述的装置，其中，所述时钟发生单元被配置为：当所述多个上升脉冲信号中的任一个被切换时，产生所述第一输出时钟的上升沿，以及当所述多个下降脉冲信号中的任一个被切换时，产生所述第一输出时钟的下降沿。
6.根据权利要求1所述的装置，其中，所述第二边沿组合单元包括：
边沿提取单元，配置为从包含于所述内部时钟内的时钟之中提取根据频率模式限定的预定数量的时钟的上升沿，并产生多个上升脉冲信号和多个下降脉冲信号；以及
时钟发生单元，配置为响应于所述多个上升脉冲信号和所述多个下降脉冲信号，产生所述第二输出时钟。
7.根据权利要求6所述的装置，其中，所述边沿提取单元被配置为：激活与根据频率模式在包含于所述内部时钟内的所述时钟之中确定的时钟的数量相同的数量的上升脉冲信号和下降脉冲信号，使得所述被激活的上升脉冲信号和下降脉冲信号以对应于所述频率模式的时序差在所述多个上升脉冲信号和所述多个下降脉冲信号中被交替切换。
8.根据权利要求6所述的装置，其中，所述时钟发生单元被配置为：当所述多个上升脉冲信号中的任一个被切换时，产生所述第二输出时钟的上升沿，以及当所述多个下降脉冲信号中的任一个被切换时，产生所述第二输出时钟的下降沿。
9.根据权利要求1所述的装置，其中，所述第一端口和所述第二端口包括用于在半导体集成电路的外部传输信息的端子。
10.根据权利要求9所述的装置，其中，经所述第一端口或所述第二端口在外部传输的所述信息是数据、时钟、命令和地址中的任意之一。
11.一种用于在半导体集成电路中产生时钟的装置，所述装置包括：
上升脉冲提取单元，配置为产生多个上升脉冲提取信号，在包含于多相内部时钟内的时钟之中的预先指定的时钟的一部分的上升沿处，所述多个上升脉冲提取信号被切换到预定的电平，其中，所述上升脉冲提取单元被配置为：通过从包含于所述多相内部时钟内的第一至第N时钟之中提取奇数编号的时钟的上升沿，产生所述多个上升脉冲提取信号，N是2或者大于2的偶数；
下降脉冲提取单元，配置为产生多个下降脉冲提取信号，在包含于多相内部时钟内的时钟之中的预先指定的时钟的一部分的上升沿处，所述多个下降脉冲提取信号被切换到低电平；
复用单元，配置为通过组合所述多个上升脉冲提取信号和所述多个下降脉冲提取信号，产生多个上升脉冲信号和多个下降脉冲信号；以及
时钟发生单元，配置为响应于所述多个上升脉冲信号和所述多个下降脉冲信号，产生输出时钟。
12.根据权利要求11所述的装置，其中，所述下降脉冲提取单元被配置为：通过从包含于所述多相内部时钟内的第一至第N时钟之中提取除第一时钟之外的其它时钟的上升沿，产生所述多个下降脉冲提取信号，N是2或者大于2的偶数。
13.根据权利要求11所述的装置，其中所述复用单元被配置为：输出所述多个上升脉冲提取信号中的根据频率模式预定的信号，作为所述多个上升脉冲信号，以及输出所述多个下降脉冲提取信号中的根据频率模式预定的信号，作为所述多个下降脉冲信号。
14.根据权利要求11所述的装置，其中，所述时钟发生单元被配置为：当所述多个上升脉冲信号中的任一个被切换时，产生所述输出时钟的上升沿，以及当所述多个下降脉冲信号中的任一个被切换时，产生所述输出时钟的下降沿。
CN201010000945.5A 2009-07-31 2010-01-21 用于在半导体集成电路中产生时钟的装置 Expired - Fee Related CN101989857B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020090070733A KR101046244B1 (ko) 2009-07-31 2009-07-31 반도체 집적 회로의 클럭 생성 장치
KR10-2009-0070733 2009-07-31

Publications (2)

Publication Number Publication Date
CN101989857A CN101989857A (zh) 2011-03-23
CN101989857B true CN101989857B (zh) 2015-03-18

Family

ID=43526409

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201010000945.5A Expired - Fee Related CN101989857B (zh) 2009-07-31 2010-01-21 用于在半导体集成电路中产生时钟的装置

Country Status (3)

Country Link
US (1) US8138812B2 (zh)
KR (1) KR101046244B1 (zh)
CN (1) CN101989857B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6489399B2 (ja) 2014-06-19 2019-03-27 キョーラク株式会社 樹脂製サンドイッチパネル
US10902904B1 (en) * 2019-09-11 2021-01-26 Micron Technology, Inc. Apparatuses and methods for providing multiphase clocks
IT201900018587A1 (it) * 2019-10-11 2021-04-11 St Microelectronics Srl Disposizione circuitale comprendente un circuito slave che riceve un segnale di clock esterno da un circuito master, relativo procedimento

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1349683A (zh) * 1999-04-30 2002-05-15 睦塞德技术公司 倍频延时锁相环
CN2919274Y (zh) * 2006-06-26 2007-07-04 山东中瑞电气有限公司 Gps卫星同步时钟时间信号b码发生装置
US7317343B1 (en) * 2005-10-25 2008-01-08 Lattice Semiconductor Corporation Pulse-generation circuit with multi-delay block and set-reset latches

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6442225B1 (en) 1999-06-14 2002-08-27 Realtek Semiconductor Corporation Multi-phase-locked loop for data recovery
JP3498069B2 (ja) * 2000-04-27 2004-02-16 Ｎｅｃエレクトロニクス株式会社 クロック制御回路および方法
KR100374644B1 (ko) 2001-01-27 2003-03-03 삼성전자주식회사 승압 전압의 조절이 가능한 전압 승압 회로
JP3866618B2 (ja) 2002-06-13 2007-01-10 エルピーダメモリ株式会社 メモリシステム及びその制御方法
JP2004180125A (ja) 2002-11-28 2004-06-24 Renesas Technology Corp 半導体装置
US7009434B2 (en) 2003-12-12 2006-03-07 Micron Technology, Inc. Generating multi-phase clock signals using hierarchical delays
US7106655B2 (en) 2004-12-29 2006-09-12 Micron Technology, Inc. Multi-phase clock signal generator and method having inherently unlimited frequency capability
KR100617957B1 (ko) 2005-03-29 2006-08-30 삼성전자주식회사 역방향 데이터 샘플링 방법 및 이를 이용한 역방향 데이터샘플링 회로
KR20080023496A (ko) * 2006-09-11 2008-03-14 삼성전자주식회사 듀티비 조절 회로 및 그 방법
US7577056B2 (en) 2007-04-14 2009-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for using a DLL for signal timing control in a eDRAM
JP5377843B2 (ja) 2007-09-13 2013-12-25 ピーエスフォー ルクスコ エスエイアールエル タイミング制御回路及び半導体記憶装置
KR101013444B1 (ko) * 2008-03-14 2011-02-14 주식회사 하이닉스반도체 듀티 사이클 보정 장치 및 이를 포함하는 반도체 집적 회로

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1349683A (zh) * 1999-04-30 2002-05-15 睦塞德技术公司 倍频延时锁相环
US7317343B1 (en) * 2005-10-25 2008-01-08 Lattice Semiconductor Corporation Pulse-generation circuit with multi-delay block and set-reset latches
CN2919274Y (zh) * 2006-06-26 2007-07-04 山东中瑞电气有限公司 Gps卫星同步时钟时间信号b码发生装置

Also Published As

Publication number Publication date
CN101989857A (zh) 2011-03-23
KR101046244B1 (ko) 2011-07-04
US20110025384A1 (en) 2011-02-03
KR20110012844A (ko) 2011-02-09
US8138812B2 (en) 2012-03-20

Similar Documents

Publication Publication Date Title
US6333959B1 (en) Cross feedback latch-type bi-directional shift register in a delay lock loop circuit
US8659338B2 (en) Resonant clock distribution network architecture with programmable drivers
KR100744640B1 (ko) 클럭 드라이버
CN100472665C (zh) 寄存器电路以及包括寄存器电路的同步集成电路
US20020140481A1 (en) Dual edge-triggered explicit pulse generator circuit
US7535776B1 (en) Circuit for improved SRAM write around with reduced read access penalty
CA2338114C (en) Single rail domino logic for four-phase clocking scheme
KR20030025181A (ko) 반도체 집적 회로 장치 및 지연 로크 루프 장치
KR20100023000A (ko) 다수의 클럭 네트워크를 갖는 디지털 장치들의 공진 클럭 및 상호접속 아키텍처
CN103718460B (zh) 用于具有改善线性度的数字相位插值器的装置和系统
TW200847184A (en) Clock circuitry for DDR-SDRAM memory controller
US7135899B1 (en) System and method for reducing skew in complementary signals that can be used to synchronously clock a double data rate output
US8166286B2 (en) Data pipeline with large tuning range of clock signals
CN101593221B (zh) 一种防止异域时钟动态切换毛刺的方法和电路
US20050280442A1 (en) Semiconductor integrated circuit
CN101989857B (zh) 用于在半导体集成电路中产生时钟的装置
US7714632B2 (en) Clock control circuit and semiconductor integrated circuit using the same
US20080001628A1 (en) Level conversion circuit
US8773188B2 (en) Switching clock sources
KR100911190B1 (ko) 내부 클럭 드라이버 회로
KR100656462B1 (ko) 반도체 메모리 장치의 데이터 출력 클럭 생성 회로 및 방법
US20070165476A1 (en) Clock signal generating circuit
US8295121B2 (en) Clock buffer and a semiconductor memory apparatus using the same
JP4412788B2 (ja) パラレル−シリアル変換回路
RU2363095C2 (ru) Преобразователь из динамической в статическую логику

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20150318

Termination date: 20170121