IT201900018587A1 - Disposizione circuitale comprendente un circuito slave che riceve un segnale di clock esterno da un circuito master, relativo procedimento - Google Patents

Disposizione circuitale comprendente un circuito slave che riceve un segnale di clock esterno da un circuito master, relativo procedimento Download PDF

Info

Publication number
IT201900018587A1
IT201900018587A1 IT102019000018587A IT201900018587A IT201900018587A1 IT 201900018587 A1 IT201900018587 A1 IT 201900018587A1 IT 102019000018587 A IT102019000018587 A IT 102019000018587A IT 201900018587 A IT201900018587 A IT 201900018587A IT 201900018587 A1 IT201900018587 A1 IT 201900018587A1
Authority
IT
Italy
Prior art keywords
circuit
clock signal
signal
external clock
cke
Prior art date
Application number
IT102019000018587A
Other languages
English (en)
Inventor
Liliana Arcidiacono
Santi Carlo Adamo
Original Assignee
St Microelectronics Srl
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by St Microelectronics Srl filed Critical St Microelectronics Srl
Priority to IT102019000018587A priority Critical patent/IT201900018587A1/it
Priority to US17/035,074 priority patent/US11115013B2/en
Priority to CN202011079059.6A priority patent/CN112650354A/zh
Publication of IT201900018587A1 publication Critical patent/IT201900018587A1/it
Priority to US17/393,916 priority patent/US11431330B2/en

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
    • H03K5/1506—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages
    • H03K5/15093—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages using devices arranged in a shift register
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/06—Clock generators producing several clock signals
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/08—Clock generators with changeable or programmable clock frequency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30098—Register arrangements
    • G06F9/3012—Organisation of register space, e.g. banked or distributed register file
    • G06F9/30134—Register stacks; shift registers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0002—Serial port, e.g. RS232C

Description

DESCRIZIONE dell’invenzione industriale dal titolo:
“Disposizione circuitale comprendente un circuito slave che riceve un segnale di clock esterno da un circuito master, relativo procedimento”
TESTO DELLA DESCRIZIONE
Campo Tecnico
Le forme di attuazione della presente descrizione si riferiscono a una disposizione circuitale che comprende un circuito slave, in particolare un circuito integrato, che riceve un segnale di clock esterno da un microprocessore, detto circuito slave comprendendo una pluralità di periferiche che ricevono un rispettivo segnale di clock ricavato da detto segnale di clock esterno.
Descrizione della tecnica relativa
Sono note disposizioni circuitali in cui è previsto un microprocessore, che opera da master, e almeno un circuito slave, che comprende una pluralità di periferiche, che richiedono l’uso di rispettivi segnali di orologio, o clock, il circuito slave ottenendo tali rispettivi segnali di orologio derivandoli da un segnale di clock esterno fornito dal microprocessore a un ingresso del circuito slave. Le periferiche dunque possono trovarsi a condividere un clock continuo di riferimento per le temporizzazioni, cioè ad esempio un clock formato da una sequenza di impulsi inviata in modo continuo o comunque per un intervallo temporale maggiore dell’intervallo di tempo in cui il circuito master o microprocessore utilizza la periferica , preferibilmente a una frequenza nominale costante, sicché i dati sono scambiati ad una velocità basata sulla periferica che richiede per il suo funzionamento un clock più lento.
In alcune implementazioni, tuttavia la comunicazione tra microprocessore e una particolare periferica non avviene continuamente, ma richiede la generazione del segnale di clock soltanto nel momento in cui il microprocessore voglia comunicare con la periferica in questione.
In mancanza di uno specifico meccanismo di selezione delle periferiche, ad esempio un meccanismo di chip select che permetta di selezionare la periferica, quando il segnato clock è generato in modo continuo per un altro tipo di comunicazione o per una particolare modalità di funzionamento della disposizione circuitale, non è possibile operare l’inibizione della suddetta periferica che altrimenti potrebbe trovarsi in uno stato indefinito o eseguire operazioni indesiderate quando non deve comunicare con il microprocessore, ma tale microprocessore intende eseguire operazioni su altre periferiche interne al circuito o dispositivo slave. Inoltre, non è possibile per il microprocessore di cambiare la modalità di generazione del clock, quando invece la periferica è attiva.
Scopo e sintesi
In considerazione di quanto precede, uno scopo di varie forme di attuazione della presente descrizione sono convertitori elettronici più efficienti.
Secondo una o più forme di attuazione, uno o più degli scopi precedenti sono raggiunti per mezzo di una disposizione circuitale avente gli elementi distintivi esposti specificamente nelle rivendicazioni che seguono.
Le rivendicazioni sono parte integrante dell’insegnamento tecnico della descrizione qui fornita.
Come menzionato in precedenza, varie forme di attuazione riguardano una disposizione circuitale. In varie forme di attuazione, la disposizione circuitale comprende un circuito slave, in particolare un circuito integrato, che riceve un segnale di clock esterno da un circuito master, in particolare un microprocessore,, detto circuito slave comprendendo una pluralità di periferiche che ricevono un rispettivo segnale di clock ricavato da detto segnale di clock esterno, detto circuito master essendo configurato per inviare detto segnale di clock esterno secondo almeno due differenti modalità di temporizzazione relative a rispettive periferiche in detta pluralità di periferiche,
in cui
detto circuito slave comprende un modulo logico configurato per generare almeno un segnale di blocco per almeno una periferica fra dette pluralità di periferiche, detto segnale di blocco essendo fornito anche a detto circuito master attraverso un uscita del circuito slave, detto modulo logico essendo configurato per generare detto segnale di blocco quando rileva una determinata modalità di funzionamento del circuito slave,
detto circuito master essendo configurato per, dietro ricevimento di detto segnale di blocco inviare detto segnale di clock esterno secondo una determinata modalità di temporizzazione, in particolare diversa.
In varie forme di attuazione, detta disposizione circuitale è configurata per programmare un valore rappresentativo di detta determinata modalità di funzionamento in un registro del circuito slave, in particolare un registro interfacciato tramite l’interfaccia seriale, e rilevare detta determinata modalità di funzionamento tramite lettura di detto valore rappresentativo di detta determinata modalità di funzionamento in detto registro programmato.
In varie forme di attuazione, detta disposizione circuitale è configurata per cancellare successivamente detto segnale di blocco e inviare detto segnale di clock in una differente modalità di temporizzazione.
In varie forme di attuazione, detto circuito master è un microprocessore, detta almeno una periferica fra dette pluralità di periferiche è una interfaccia seriale configurata per accedere a un banco di registri ,
detto modulo logico essendo configurato per rilevare una modalità di funzionamento del circuito slave tramite il verificare se è richiesta un’operazione di accesso a una ulteriore periferica in detta pluralità di periferiche rappresentata da una memoria non volatile ,
in caso affermativo inviare detto segnale di blocco che inibisce il funzionamento dell’interfaccia seriale , detto microprocessore essendo configurato per inviare dal microprocessore un segnale di clock esterno in modalità di temporizzazione continua ,
detta disposizione circuitale essendo configurata per cancellare detto segnale di blocco e inviare il segnale di clock in modalità di temporizzazione di azionamento dell’interfaccia seriale per la trasmissione di dati.
In varie forme di attuazione, detto modulo logico è configurato per eseguire detta operazione di cancellare rilevando un termine della richiesta dell’operazione di accesso alla memoria non volatile.
In varie forme di attuazione, detto microprocessore è configurato per eseguire detta operazione di cancellare, fornendo una sequenza di sblocco all’interfaccia seriale, che determina scrittura in un registro dedicato di sblocco compreso nel banco dei registri interni, di un valore di sblocco che genera un segnale di sblocco fornito dal registro in ingresso al modulo logico che, dietro ricezione del segnale di sblocco, è configurato per disattivare tale segnale di blocco.
In varie forme di attuazione, dopo un’esecuzione di detta operazione di cancellare, detta disposizione circuitale è configurata per disattivare detto segnale di sblocco cancellando il contenuto del registro dedicato di sblocco.
In varie forme di attuazione, tale interfaccia seriale comprende uno shift register per la trasmissione di dati seriali e detta interfaccia seriale è configurata per bloccare il funzionamento di detto shift register dietro ricezione del segnale di blocco.
In varie forme di attuazione, la determinata modalità di funzionamento richiede di ricevere detto segnale di clock esterno configurato con una modalità di temporizzazione diversa dalla modalità di temporizzazione impiegata da detta almeno una periferica.
Inoltre, nella presente descrizione, varie forme di attuazione riguardano procedimento di controllo di una disposizione circuitale che comprende un circuito slave che riceve un segnale di clock esterno da un circuito master secondo una delle forme di attuazione precedenti, comprendente ricevere a detta pluralità di periferiche un rispettivo segnale di clock ricavato da detto segnale di clock esterno,
inviare detto segnale di clock esterno secondo almeno due differenti modalità di temporizzazione relative a rispettive periferiche in detta pluralità di periferiche, detto procedimento comprendendo inoltre
generare almeno un segnale di blocco per almeno una periferica fra dette pluralità di periferiche, detto segnale di blocco essendo fornito anche a detto circuito master attraverso un uscita del circuito slave,
generare detto segnale di blocco quando viene rilevata una modalità di funzionamento del circuito slave che richiede di ricevere detto segnale di clock esterno secondo una modalità di temporizzazione diversa dalla modalità di temporizzazione impiegata da detta almeno una periferica, dietro ricevimento di detto segnale di blocco inviare detto segnale di clock esterno secondo detta modalità di temporizzazione diversa.
Breve descrizione delle rappresentazioni annesse
Le forme di attuazione della presente descrizione saranno ora descritte con riferimento ai disegni annessi, che sono forniti puramente a titolo di esempio non limitativo, e nei quali:
- la Figura 1 mostra schematicamente una disposizione circuitale in accordo con la presente descrizione;
- la Figura 2 mostra un primo diagramma temporale di segnali impiegati da una forma di attuazione di una disposizione circuitale in accordo con la presente descrizione;
- la Figura 3 mostra un secondo diagramma temporale di segnali impiegati da una forma di attuazione di una disposizione circuitale in accordo con la presente descrizione;;
- la Figura 4 mostra un terzo diagramma temporale di segnali impiegati da una forma di attuazione di una disposizione circuitale in accordo con la presente descrizione;;
- la Figura 5 mostra un quarto diagramma temporale di segnali impiegati da una forma di attuazione di una disposizione circuitale in accordo con la presente descrizione;
- la Figura 6 mostra una diagramma di flusso rappresentativo di operazioni eseguite da una forma di attuazione di una disposizione circuitale in accordo con la presente descrizione.
Descrizione particolareggiata di forme di attuazione Nella seguente descrizione sono illustrati vari dettagli specifici finalizzati ad un’approfondita comprensione delle forme di attuazione. Le forme di attuazione possono essere realizzate senza uno o più dei dettagli specifici, o con altri metodi, componenti, materiali ecc. In altri casi, strutture, materiali o operazioni noti non sono mostrati o descritti in dettaglio per evitare di rendere oscuri vari aspetti delle forme di attuazione.
Il riferimento ad “una forma di attuazione” nell’ambito di questa descrizione sta ad indicare che una particolare configurazione, struttura o caratteristica descritte in relazione alla forma di attuazione è compresa in almeno una forma di attuazione. Quindi, frasi come “in una forma di attuazione”, eventualmente presenti in diversi luoghi di questa descrizione, non sono necessariamente riferite alla stessa forma di attuazione. Inoltre, particolari conformazioni, strutture o caratteristiche possono essere combinati in un modo adeguato in una o più forme di attuazione.
I riferimenti qui utilizzati sono soltanto per comodità e non definiscono dunque l’ambito di tutela o la portata delle forme di attuazione.
La soluzione qui descritta si riferisce a una disposizione circuitale e relativo procedimento di controllo della disposizione circuitale che operano per garantire la corretta comunicazione tra un microprocessore e diverse periferiche di un circuito slave compresi in detta disposizione circuitale, in particolare nel caso in cui periferiche in tale pluralità di periferiche condividano un’unica sorgente di segnale di clock, che tuttavia deve venire generato con temporizzazioni differenti.
In figura 1 è dunque mostrata schematicamente una disposizione circuitale, indicata con il riferimento numerico 10, che comprende un microprocessore 11 e un circuito slave 12, ad esempio un circuito integrato, nell’esempio specificamente mostrato è schematizzato un controllore buck di tipo sincrono, comprendente una pluralità di periferiche 120 comprendente una periferica di comunicazione seriale, o interfaccia seriale 122 e una interfaccia di memoria non volatile 124 per accedere a una memoria non volatile 125. Il microprocessore 11 fornisce un segnale di orologio esterno CKE su un pad unico di clock d’ingresso CLK_IN del circuito slave 12. Si nota che il circuito slave 12, in quanto implementa nell’ambito della disposizione circuitale 10 la soluzione qui descritta per gestire le periferiche 120, preferibilmente, per ridurre il proprio numero di pin, non comprende alcun meccanismo di chip select, device address matching, communication start/stop or acknowledge, per la selezione di ciascuna periferica nel circuito slave 12.
Tale applicazione di segnale di clock continuo CLK_EXT deve poter avvenire senza influenzare il corretto funzionamento dell’interfaccia seriale 122. Quest’ultima non deve funzionare contemporaneamente all‘interfaccia di memoria non volatile 124 e il trasferimento di dati avviene in base a slot di clock IF_CLK.
In figura 1 sono mostrate solo le periferiche 122 e 124/125, ma la soluzione qui descritta nel seguito permette al microprocessore 11 di comunicare con eventuali periferiche interne al circuito slave 12 che richiedano sorgenti di clock con temporizzazioni diverse, che sono però forniti a partire da un segnale di clock ricevuto su un unico pad, ad esempio il pad di clock d’ingresso CLK_IN.
Nella disposizione circuitale 10 descritta in Figura 1, il circuito slave 12 comprende inoltre un pad per i dati d’ingresso DIN e un pad per i dati d’uscita DOUT. La comunicazione dell’interfaccia seriale 122 con il microprocessore 11 prevede l’utilizzo di bus dati d’ingresso e d’uscita d’interfaccia IDI e IDO, accoppiati per fornire i rispettivi segnali, indicati con il medesimo riferimento, rispettivamente in ingresso sul pad dati d’ingresso DIN e in uscita sul pad dati d’uscita DOUT, e di un segnale di clock d’interfaccia IF_CLK, che è derivato dal segnale di clock esterno CKE sul presente pad unico di clock d’ingresso CLK_IN per l’accesso in lettura/scrittura ad un banco di registri interni, 123, compresi nel circuito slave 12. Il banco di registri interni 123 comprende una pluralità di registri per immagazzinare dati D e con 123b è indicato un registro in tale pluralità di registri. Il banco di registri 123 comprende inoltre uno specifico registro di memorizzazione comandi 123a e un registro di 123c di sblocco, che verranno illustrati nel seguito della descrizione. L’interfaccia seriale 122 è dunque configurata per scambiare dati seriali D, ricevuti sul bus d’interfaccia d’ingresso IDI, con il banco di registri interni 123, ossia è configurata per leggere e scrivere dati seriali D nei registri interni 123. Il microprocessore 11, che opera da master nell’ambito di un protocollo di comunicazione master/slave, gestisce la comunicazione con tale interfaccia seriale 122, fornendole dall’esterno il clock d’interfaccia IF_CLK, che è derivato direttamente dal clock esterno CKE, quando richiede un accesso in lettura o scrittura ai registri interni 123 e rimuovendo lo stesso clock d’ingresso IF_CLK quando ha concluso l’accesso. In figura 2 è esemplificato a questo riguardo un esempio di scrittura nel registro 123b, che esemplifica un generico registro di memorizzazione dati nei registri nel banco 123. In figura 2 sono in particolari mostrati diagrammi in funzione del tempo t di segnali logici della disposizione circuitale 10.
In figura 2 IDI e IDO indicano i segnali in ingresso e uscita dai corrispondenti bus dati d’ingresso e d’uscita d’interfaccia.
Con CKE è indicato il segnale di orologio esterno presente sul pad unico di clock d’ingresso CLK_IN fornito all’interfaccia di memoria non volatile 124 per accedere alla memoria non volatile 125. Dallo stesso segnale di orologio esterno CKE è derivato il clock d’interfaccia IF_CLK, pertanto i due segnali CLK_EXT e IF_CLK coincidono e sono rappresentati dal medesimo andamento temporale in figura 2.
Nel diagramma di figura 2 è inoltre rappresentato in funzione del tempo il valore logico immagazzinato nel registro 123b, preso come esempio di un registro interno nel banco 123 in cui viene immagazzinato un valore del dato D.
Quindi nel diagramma di figura 2 è inoltre rappresentato in funzione del tempo il valore immagazzinato nel registro di memorizzazione comandi 123a, compreso nei registri interni 123, in cui viene memorizzato un valore rappresentativo di un comando di accesso alla memoria non volatile 125, ad esempio un comando di lettura o di scrittura. In uscita da tale registro, a seconda del contenuto, è presente quindi un valore, e quindi un segnale in funzione del tempo, di scrittura in memoria WM e un segnale di lettura di memoria RM che sono forniti all’interfaccia di memoria non volatile 124, che è configurata per stabilire il proprio modo di accesso a seconda dei valori di tali valori o segnali RM, WM. In figura 2 è mostrata un’operazione di scrittura nel registro 123b tramite interfaccia seriale 122. Gli unici segnali attivi sono il segnale dati sul bus d’interfaccia d’ingresso IDI, che opera sotto il controllo del clock d’interfaccia IF_CLK, scrivendo nel registro 123b i dati D. In questo caso, poiché viene inviato il segnale di clock all’interfaccia 122 per il suo funzionamento, i segnali di accesso in scrittura WM e accesso in lettura RM alla memoria 125 non sono necessarie e sono inattivi, nell’esempio a livello logico basso.
L’interfaccia di memoria non volatile 124, invece, sulla base del clock continuo CLK_EXT fornito sullo stesso pad CLK_IN del clock d’interfaccia IF_CLK gestisce l’accesso in lettura/scrittura ad una memoria non volatile 125, come mostrato in Figura 3.
In tal caso, il microprocessore 11, tramite l’interfaccia seriale 122, invia un numero predeterminato di impulsi di clock d’interfaccia IF_CLK, ossia uno slot o intervallo temporale PT di lunghezza determinata di impulsi, atti a programmare sul registro interno dedicato, cioè il registro di memorizzazione comandi 123a, il tipo di operazione di accesso da eseguire sulla memoria non volatile 125, cioè scrittura o lettura, indicato con il dato o valore di accesso AD, a cui corrisponde, secondo il valore del dato di accesso AD, un’asserzione dei segnali WM o RD rispettivamente.
In figura 3 è mostrato che registro di memorizzazione comandi 123a, inizializzato ad esempio con zeri logici, viene caricato, a un dato istante, tale dato di accesso AD, indicativo del tipo di accesso alla memoria da eseguire, mentre prima di tale istante nel registro di memorizzazione comandi 123a sono presenti zeri logici.
Una volta che l’operazione è stata programmata, sullo stesso pad d’ingresso CLK_IN viene fornito il clock continuo CLK_EXT, nella modalità continua CT, all’interfaccia di memoria non volatile 124 che gestisce l’operazione di scrittura o lettura richiesta sulla memoria non volatile 125.
Durante il funzionamento della memoria non volatile 125, l’interfaccia seriale 122 è attiva e ad ogni impulso del clock continuo CLK_EXT, continua a leggere e decodificare le informazioni che sono presenti sul bus dati d’interfaccia d’ingresso IDI, potendo così evolvere di stato in maniera non controllata e non voluta.
Per questo motivo è necessario bloccare il campionamento dei dati in ingresso all’interfaccia seriale 122 quando è in corso la comunicazione con la all’interfaccia di memoria non volatile 124 e un conseguente accesso alla memoria non volatile 125.
Secondo la soluzione qui descritta per risolvere il problema della condivisione del clock, quando l’interfaccia seriale 122 non deve essere attiva viene generato un segnale di blocco LK da parte di un primo modulo logico 126. In particolare tale segnale di blocco LK blocca lo shift register 122a interno all’interfaccia seriale 122 e viene generato quando è stata programmata sui registri interni 123 un’operazione di lettura o scrittura della memoria non volatile 125, o anche in corrispondenza di una particolare modalità di funzionamento del dispositivo, ad esempio una modalità di test, che richieda un clock continuo dall’esterno e non preveda l’attività della periferica seriale 122.
In figura 1 e con riferimento al diagramma temporale di figura 4, è perciò indicato un segnale logico di blocco LK, generato da un modulo di controllo logico di blocco 126, che è fornito all’interfaccia seriale 122, la quale è configurata, dietro il ricevimento di tale segnale di blocco LK impostato a un determinato stato logico, nell’esempio segnale logico alto, per bloccare la trasmissione dei dati seriali D, in particolare bloccando la memorizzazione nello shift register 122a.
Più precisamente i dati D sono i dati che vengono memorizzati sui registri interni 123 in conseguenza di una trasmissione di dati seriali su bus d’ingresso d’intefaccia IDI con clock d’interfaccia IFCLK, come riportato nella figura 2.
Il segnale di blocco LK alto non blocca la trasmissione dei dati seriali sul bus d’ingresso d’interfaccia IDI, ma blocca lo shift register 122a interno all’interfaccia seriale 122 in conseguenza, ad esempio, di:
- una particolare modalità di funzionamento del dispositivo che richieda un clock continuo ;
- in conseguenza dei dati AD, mostrati in figura 4, scritti su un registro dedicato, ad esempio il registro di memorizzazione comandi 123a, per eseguire le operazioni di accesso WM/RD alla memoria non volatile 125.
In tal modo l’interfaccia seriale 122 non evolve in maniera indesiderata quando il microprocessore 11 invia il clock esterno CKE in modo continuo CT necessario per eseguire la modalità di funzionamento richiesta. La linea d’ingresso d’interfaccia IDI deve essere contemporaneamente mantenuta a livello basso.
Il segnale di blocco LK è anche fornito a un secondo modulo di controllo logico 121 che lo invia attraverso il suo pad dati d’uscita DOUT al microprocessore 11. Il microprocessore 11, ricevendo il segnale di blocco LK a un determinato stato logico, nell’esempio segnale logico alto, che indica lo stato di blocco dell’interfaccia 122, è configurato per inviare il segnale di clock esterno CKE secondo una modalità di clock continuo al circuito slave 12, per eseguire la modalità di funzionamento richiesta, specificamente per accedere alla memoria non volatile 125.
In figura 1 (e 4) è inoltre mostrato un segnale logico di sblocco CRLK, generato dal contenuto di uno specifico registro di sblocco 123c nel banco di registri 123, in particolare un registro di sblocco dello shift register 122a, e fornito al primo modulo di controllo logico di blocco 126, per riassettare il segnale di blocco LK a uno stato logico, nell’esempio logico basso, nella quale la trasmissione dei dati seriali data non è più bloccata, cioè è sbloccata.
Dunque, come detto, il segnale di blocco LK attraverso un secondo modulo logico 121 viene generato in uscita su un pad di uscita DOUT del circuito slave 12, sicché il microprocessore 11 viene informato che la periferica seriale, ossia l’interfaccia seriale 122, è stata bloccata. Si noti che il primo modulo logico 126 e il secondo modulo logico 121 possono essere parte di un medesimo unico modulo logico interno al circuito slave 12.
Il microprocessore 11 quindi, dietro ricevimento del segnale di blocco LK, è configurato per mandare in ingresso al circuito slave 12 sul pad CLK_IN, il clock esterno CKE come clock continuo CLK_EXT, in modalità continua CT, necessario per comunicare con l’interfaccia di memoria non volatile 124 o per eseguire la modalità di funzionamento richiesta, ad esempio modalità di test, senza generare un funzionamento non voluto della periferica seriale 122.
Quando il microprocessore 11 necessiti di accedere nuovamente all’interfaccia seriale 122, ad esempio per scrivere nel banco di registri 123, occorre che la logica interna, cioè specificamente il modulo 126, cancelli il segnale di blocco LK e generi il segnale di clock d’interfaccia IF_CLK secondo il pattern richiesto dalla comunicazione seriale.
Secondo la soluzione qui descritta, questo può avvenire tramite due diverse modalità di cancellazione raffigurate rispettivamente nei diagrammi di figura 4 e di figura 5.
In una prima modalità, la cancellazione avviene in modo automatico, quando sono state completate le operazioni di lettura/scrittura sulla memoria interna 125. A questo riguardo il secondo modulo logico 126 riceve i segnali RM, WM dall’interfaccia 124.
Dunque in figura 4, è mostrato un diagramma temporale di segnali che rappresenta i segnali operanti nel dispositivo circuitale 10 qui descritto, secondo tale prima modalità. Inizialmente il contenuto logico del registro di memorizzazione comandi 123a è inizializzato a un valore logico, ad esempio zero o logico basso. Quando il contenuto logico del registro di memorizzazione comandi 123a rappresenta un’operazione di lettura il segnale corrispondente RM va a livello logico alto DH, viene inviato dal microprocessore 11 il segnale di clock continuo CLK_EXT, comprendente una sequenza di impulsi di lettura, e contemporaneamente all’invio del segnale di clock esterno CKE in modo continuo il secondo modulo logico 126 è configurata per comandare il segnale di blocco LK, che, andando per esempio a livello logico alto, inibisce il funzionamento dell’interfaccia seriale 122, in particolare quello dello shift register 122. Il segnale di uscita sul bus di uscita IDO va a livello logico alto. Quando il contenuto logico DH del registro di memorizzazione comandi 123a viene cambiato, ad esempio torna una sequenza di zeri, il segnale di lettura RM ritorna a basso livello e conseguentemente il modulo logico 126, che lo riceve, è configurato per disattivare il segnale di blocco LK, in particolare riportando a livello logico basso. L’interfaccia seriale 122 è nuovamente abilitata al funzionamento.
Si noti che il registro 123a, che genera RM/WM, e’ automaticamente cancellato quando viene completata l’operazione di lettura o scrittura della memoria. La corrispondente informazione di stato viene fornita dall’interfaccia 124 che gestisce le operazioni di accesso alla memoria e utilizzata come segnale di clear del suddetto registro.
In una seconda modalità di cancellazione, il segnale di blocco LK è cancellato in seguito ad una sequenza di sblocco fornita dal microprocessore 11 sul bus d’ingresso interfaccia IDI e su segnale di clock d’interfaccia IF_CLK in ingresso all’interfaccia seriale 122, interpretata come una scrittura su un registro dedicato e generando così un segnale di sblocco CRLK.
In seguito alla generazione del segnale di sblocco CRLK il primo modulo logico 121 riassetta il segnale di blocco LK a livello logico basso, sbloccando di conseguenza lo shift register 122a dell’interfaccia 122 .
Nella forma realizzativa qui descritta, la sequenza di sblocco mostrata in Figura 5, viene iniziata da parte del microprocessore 11 che, quando desidera ritornare ad utilizzare l’interfaccia seriale 122 pone ad esempio a livello alto il bus dati d’ingresso d’interfaccia IDI, in ingresso alla periferica 122, senza però generare alcun segnale di clock sulla linea del segnale di clock d’interfaccia IF_CLK.
Successivamente il microprocessore 11, continuando a mantenere alta il bus dati d’ingresso d’interfaccia IDI, invia una sequenza di impulsi di clock d’interfaccia IF_CLK richiesti per la scrittura del segnale di sblocco CRLK su un registro dedicato 123c nella logica 123, REG_CLR_LOCK, il contenuto è indicato in figura 5. Il suo indirizzo è determinato dalla linea d’ingresso d’interfaccia IDI a livello logico alto.
A questo punto lo shift-register 122a dell’interfaccia seriale 122 è sbloccato dalla cancellazione del segnale di blocco LK .
Il microprocessore 11 provvede quindi a rimuovere il clock continuo sulla linea CLK_EXT e invia il clock d’interfaccia IF_CLK e il dato sulla linea d’ingresso IDI quando vuole accedere ad un altro registro interno 123 tramite l’interfaccia seriale 122.
Se si vuole bloccare nuovamente l’interfaccia seriale 122, il segnale di sblocco CRLK deve essere cancellato mediante scrittura del valore ‘0’ sul registro dedicato 123c.
Con riferimento alle modalità di temporizzazione CT e PT, le operazioni di comunicazione con l‘interfaccia di memoria non volatile 124 richiedono di applicare un segnale di clock continuo CLK_EXT, cioè secondo una modalità di temporizzazione CT in cui si invia una sequenza continua di impulsi. L’interfaccia di memoria non volatile 124 ad esempio opera in presenza del clock CLK_EXT continuo eseguendo sulla memoria non volatile 125 le operazioni programmate nei registri 123 dedicati. Quando l‘interfaccia di memoria non volatile 124 deve essere bloccata non si agisce sul clock continuo CLK_EXT, che continua a operare in modo continuo, ma viene programmata, sui registri memorizzazione comandi, una istruzione NOP (No OPeration). L’interfaccia seriale 122 verso i registri 123, quando non è bloccata (segnale di blocco LK a livello basso) e ad ogni impulso di clock d’interfaccia IF_CLK, trasferisce allo shift register 122a interno i dati presenti sul bus d’ingresso IDI. Questi dati codificano le diverse configurazioni o modalità operative del dispositivo, tra cui anche i comandi verso la memoria 125.
Dunque da quanto descritto, è chiaro che la disposizione circuitale 10 comprende un circuito slave 12 che riceve un segnale di clock esterno CKE da un circuito master 11, nell’esempio il microprocessore 11, detto circuito slave 12 comprendendo una pluralità di periferiche 120 che ricevono un rispettivo segnale di clock, d’interfaccia IF_CLK, o continuo, CLK_EXT, ricavato da tale segnale di clock esterno, laddove tale segnale di clock esterno CKE è inviato dal circuito master 11 secondo almeno due differenti modalità di temporizzazione relative a rispettive periferiche fra le periferiche 120, ad esempio continua CT per comandare l’accesso alla memoria 125 attraverso la rispettiva interfaccia 124 e tramite slot o pattern di impulsi PT per comandare l’interfaccia seriale 122. In particolare, la soluzione proposta permette di abilitare/disabilitare una generica periferica tramite un rispettivo segnale di blocco che è generato dalla programmazione di un registro interno, ad esempio 123a, che genera un corrispondente segnale o determina un flag che abilita il segnale di blocco.
In tale ambito, con riferimento al diagramma di flusso di figura 6, che mostra una forma di attuazione 100 di un procedimento di controllo di detta disposizione circuitale, la disposizione circuitale 10 è configurata dunque per ricevere 110 al circuito slave 12 un segnale di clock esterno CKE da un circuito master 11,
distribuire 120 a tale pluralità di periferiche 120 un rispettivo segnale di clock IF_CLK, CLK_EXT ricavato da tale segnale di clock esterno CKE, tale operazione di distribuire 120 comprendendo inviare il segnale di clock esterno CKE secondo almeno due differenti modalità di temporizzazione, ad esempi continua CT e slot PT, relative a rispettive periferiche, nell’esempio l’interfaccia seriale 122 e l’interfaccia della memoria non volatile 124 rispettive in tale pluralità di periferiche 120.
Secondo la soluzione descritta, la disposizione circuitale 10 è configurata per implementare le operazioni di:
rilevare 130 una determinata modalità di funzionamento, tramite i segnali di accesso RM, WM ad esempio, del circuito slave 12 che richiede di ricevere il segnale di clock esterno CKE secondo una modalità di temporizzazione diversa, ad esempio continua CT, dalla modalità di temporizzazione impiegata dalla almeno una periferica, ad esempio gli slot PT per l’interfaccia seriale 122, e quando tale modalità di funzionamento viene rilevata;
generare 140 almeno un segnale di blocco LK per almeno una periferica, nell’esempio l’interfaccia seriale 122, fra dette pluralità di periferiche 120, il segnale di blocco LK essendo fornito anche al circuito master 11 attraverso un uscita DOUT del circuito slave 12. In particolare, la disposizione circuitale 10, tramite il microprocessore 11, è configurata per programmare un valore rappresentativo di tale determinata modalità di funzionamento, es. RM, WM, in un registro di memorizzazione comandi 123a del circuito slave 12 che è, in particolare, interfacciato tramite l’interfaccia seriale 122, e rilevare la determinata modalità di funzionamento tramite lettura del valore rappresentativo della determinata modalità di funzionamento nel registro programmato, cioè il registro di memorizzazione comandi 123a;
dietro ricevimento di detto segnale di blocco al circuito master, cioè microprocessore 11, inviare 150 il segnale di clock esterno CKE, in particolare dal circuito master o microprocessore, secondo la modalità di temporizzazione diversa, ad esempio continua CT.
In figura 6 è mostrata anche una procedura aggiuntiva di cancellazione che comprende, dopo il passo 150, di verificare 160 se è richiesto di impiegare una periferica con diversa temporizzazione, ad esempio l’interfaccia 122, ed in caso affermativo di eseguire un passo 170 di cancellazione del segnale di blocco LK e invio del detto segnale di clock CKE nella differente modalità di temporizzazione. In figura è mostrata la cancellazione tramite generazione del segnale di sblocco CRLK, ossia la seconda modalità di cancellazione, ma il passo 170 può anche essere implementato tramite la prima modalità di cancellazione, ossia rilevando un termine della richiesta dell’operazione sulla periferica, in particolare l’accesso alla memoria non volatile 125.
La soluzione qui descritta permette quando il segnale di clock è generato in modo continuo per un altro tipo di comunicazione o per una particolare modalità di funzionamento della disposizione circuitale, l’inibizione della suddetta periferica che altrimenti potrebbe trovarsi in uno stato indefinito o eseguire operazioni indesiderate quando non deve comunicare con il microprocessore, ma tale microprocessore intende eseguire operazioni su altre periferiche interne al circuito o dispositivo slave. La soluzione qui descritta permette al microprocessore di cambiare la modalità di generazione del clock quando invece la periferica è attiva.
Vantaggiosamente la soluzione descritta permette che il circuito slave 12 avere un numero ridotto di pin, potendo eventualmente omettere di implementare un meccanismo, ad esempio di chip select, device address matching, communication start/stop or acknowledge, per la selezione di ciascuna periferica nel circuito slave.
Naturalmente, fermo restando il principio dell’invenzione, i particolari di costruzione e le forme di realizzazione potranno essere ampiamente variati rispetto a quanto descritto ed illustrato a puro titolo di esempio, senza per questo uscire dall'ambito della presente invenzione, così come definito dalle rivendicazioni che seguono.

Claims (10)

  1. RIVENDICAZIONI 1. Disposizione circuitale (10) che comprende un circuito slave (12), in particolare un circuito integrato, che riceve un segnale di clock esterno (CKE) da un circuito master, in particolare un microprocessore, (11), detto circuito slave (12) comprendendo una pluralità di periferiche (120) che ricevono un rispettivo segnale di clock (IF_CLK, CLK_EXT) ricavato da detto segnale di clock esterno (CKE), detto circuito master (11) essendo configurato per inviare detto segnale di clock esterno (CKE) secondo almeno due differenti modalità di temporizzazione (CT, PT) relative a rispettive periferiche (122, 124) in detta pluralità di periferiche (120), in cui detto circuito slave (12) comprende un modulo logico (121, 126) configurato per generare almeno un segnale di blocco (LK) per almeno una periferica (122) fra dette pluralità di periferiche (120), detto segnale di blocco (LK) essendo fornito anche a detto circuito master (11) attraverso un uscita (DOUT) del circuito slave (12), detto modulo logico (121, 126) essendo configurato per generare detto segnale di blocco (LK) quando rileva una determinata modalità di funzionamento (RM, WM) del circuito slave (12), detto circuito master (11) essendo configurato per, dietro ricevimento di detto segnale di blocco (LK), inviare detto segnale di clock esterno (CKE) secondo una determinata modalità di temporizzazione (CT), in particolare differente.
  2. 2. Disposizione circuitale secondo la rivendicazione 1, in cui detta disposizione circuitale (10) è configurata per programmare un valore rappresentativo di detta determinata modalità di funzionamento (RM, WM) in un registro (123a) del circuito slave (12), in particolare un registro interfacciato tramite un’interfaccia seriale (122), e rilevare detta determinata modalità di funzionamento (RM, WM) tramite lettura di detto valore rappresentativo di detta determinata modalità di funzionamento in detto registro programmato (123a).
  3. 3. Disposizione circuitale secondo la rivendicazione 1 o 2, in cui detta disposizione circuitale (10) è configurata per cancellare successivamente detto segnale di blocco (LK) e inviare detto segnale di clock esterno (CKE) in una differente modalità di temporizzazione (PT).
  4. 4. Disposizione circuitale secondo la rivendicazione 3, in cui detto circuito master (11) è un microprocessore, detta almeno una periferica (122) fra dette pluralità di periferiche (120) è una interfaccia seriale configurata per accedere a un banco di registri (123), detto modulo logico (121, 126) essendo configurato per rilevare una modalità di funzionamento (RM, WM) del circuito slave (12) tramite il verificare se è richiesta un’operazione di accesso a una ulteriore periferica in detta pluralità di periferiche (120) rappresentata da una memoria non volatile (125), in caso affermativo inviare detto segnale di blocco (LK) che inibisce il funzionamento dell’interfaccia seriale (122), detto microprocessore (11) essendo configurato per inviare un segnale di clock esterno (CKE) in modalità di temporizzazione continua (CT), detta disposizione circuitale (10) essendo configurata per cancellare successivamente detto segnale di blocco (LK) e inviare detto segnale di clock esterno (CKE) in modalità di temporizzazione di azionamento dell’interfaccia seriale (122) per la trasmissione di dati.
  5. 5. Disposizione circuitale secondo la rivendicazione 4, in cui detto modulo logico (121, 126) è configurato per eseguire detta operazione di cancellare rilevando un termine della richiesta dell’operazione di accesso alla memoria non volatile (125).
  6. 6. Disposizione circuitale secondo la rivendicazione 4, in cui detto microprocessore (11) è configurato per eseguire detta operazione di cancellare, fornendo una sequenza di sblocco all’interfaccia seriale (122), che determina scrittura in un registro dedicato di sblocco (123c) compreso nel banco di registri (123), di un valore di sblocco (SB) che genera un segnale di sblocco (CRLK), fornito dal registro dedicato di sblocco (123c) in ingresso al modulo logico (126) che, dietro ricezione del segnale di sblocco (CRLK), è configurato per disattivare detto segnale di blocco (LK).
  7. 7. Disposizione circuitale secondo la rivendicazione 6, in cui, dopo un’esecuzione di detta operazione di cancellare, detta disposizione circuitale (10) è configurata per disattivare detto segnale di sblocco (CRLK) cancellando il contenuto del registro dedicato di sblocco (123c).
  8. 8. Disposizione circuitale secondo una delle rivendicazioni da 3 a 7, in cui detta interfaccia seriale (122) comprende uno shift register (122a) per la trasmissione di dati seriali (D) e detta interfaccia seriale (122) è configurata per bloccare il funzionamento di detto shift register (122a) dietro ricezione del segnale di blocco (LK).
  9. 9. Disposizione circuitale secondo una delle rivendicazioni precedenti, in cui detta determinata modalità di funzionamento (RM, WM) richiede di ricevere detto segnale di clock esterno (CKE) configurato con una modalità di temporizzazione diversa (CT) dalla modalità di temporizzazione (CT) impiegata da detta almeno una periferica (PT).
  10. 10. Procedimento di controllo di una disposizione circuitale secondo una delle rivendicazioni da 1 a 9 che comprende ricevere (110) a un circuito slave (12) un segnale di clock esterno (CKE) da un circuito master (11), distribuire (120) a detta pluralità di periferiche (120) un rispettivo segnale di clock (IF_CLK, CLK_EXT) ricavato da detto segnale di clock esterno (CKE), detto distribuire (120) comprendendo inviare detto segnale di clock esterno (CKE) secondo almeno due differenti modalità di temporizzazione (CT, PT) relative a rispettive periferiche (122, 124) in detta pluralità di periferiche (120), detto procedimento comprendendo inoltre quando viene rilevata (130) una determinata modalità di funzionamento (RM, WM) del circuito slave (12) che richiede di ricevere detto segnale di clock esterno (CKE) secondo una modalità di temporizzazione diversa (CT) dalla modalità di temporizzazione impiegata da detta almeno una periferica (PT), generare (140) almeno un segnale di blocco (LK) per almeno una periferica (122) fra dette pluralità di periferiche (120), detto segnale di blocco (LK) essendo fornito anche a detto circuito master (11) attraverso un uscita (DOUT) del circuito slave (12), dietro ricevimento di detto segnale di blocco (LK) inviare (150) detto segnale di clock esterno (CKE) secondo detta modalità di temporizzazione diversa (CT).
IT102019000018587A 2019-10-11 2019-10-11 Disposizione circuitale comprendente un circuito slave che riceve un segnale di clock esterno da un circuito master, relativo procedimento IT201900018587A1 (it)

Priority Applications (4)

Application Number Priority Date Filing Date Title
IT102019000018587A IT201900018587A1 (it) 2019-10-11 2019-10-11 Disposizione circuitale comprendente un circuito slave che riceve un segnale di clock esterno da un circuito master, relativo procedimento
US17/035,074 US11115013B2 (en) 2019-10-11 2020-09-28 Circuit arrangement with clock sharing, and corresponding method
CN202011079059.6A CN112650354A (zh) 2019-10-11 2020-10-10 具有时钟共享的电路装置及相应方法
US17/393,916 US11431330B2 (en) 2019-10-11 2021-08-04 Circuit arrangement with clock sharing, and corresponding method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
IT102019000018587A IT201900018587A1 (it) 2019-10-11 2019-10-11 Disposizione circuitale comprendente un circuito slave che riceve un segnale di clock esterno da un circuito master, relativo procedimento

Publications (1)

Publication Number Publication Date
IT201900018587A1 true IT201900018587A1 (it) 2021-04-11

Family

ID=69375888

Family Applications (1)

Application Number Title Priority Date Filing Date
IT102019000018587A IT201900018587A1 (it) 2019-10-11 2019-10-11 Disposizione circuitale comprendente un circuito slave che riceve un segnale di clock esterno da un circuito master, relativo procedimento

Country Status (3)

Country Link
US (2) US11115013B2 (it)
CN (1) CN112650354A (it)
IT (1) IT201900018587A1 (it)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT201900018587A1 (it) * 2019-10-11 2021-04-11 St Microelectronics Srl Disposizione circuitale comprendente un circuito slave che riceve un segnale di clock esterno da un circuito master, relativo procedimento

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070177613A1 (en) * 2006-01-31 2007-08-02 Peter Shorty Static update controller enablement in a mesh network
US20120102345A1 (en) * 2010-10-20 2012-04-26 Samsung Electronics Co. Ltd. Apparatus and method for adaptive frequency scaling in digital system

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5732241A (en) * 1990-06-27 1998-03-24 Mos Electronics, Corp. Random access cache memory controller and system
US5339395A (en) * 1992-09-17 1994-08-16 Delco Electronics Corporation Interface circuit for interfacing a peripheral device with a microprocessor operating in either a synchronous or an asynchronous mode
US6122696A (en) * 1995-01-03 2000-09-19 Brown; Andrew T. CPU-peripheral bus interface using byte enable signaling to control byte lane steering
US7672185B2 (en) * 2007-01-03 2010-03-02 International Business Machines Corporation Method and apparatus to monitor circuit variation effects on electrically programmable fuses
US8102710B2 (en) * 2007-10-17 2012-01-24 Micron Technology, Inc. System and method for setting access and modification for synchronous serial interface NAND
KR101046244B1 (ko) * 2009-07-31 2011-07-04 주식회사 하이닉스반도체 반도체 집적 회로의 클럭 생성 장치
US8923087B2 (en) * 2012-01-19 2014-12-30 Lsi Corporation Method and apparatus for decreasing leakage power consumption in power gated memories
IT201900018587A1 (it) * 2019-10-11 2021-04-11 St Microelectronics Srl Disposizione circuitale comprendente un circuito slave che riceve un segnale di clock esterno da un circuito master, relativo procedimento

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070177613A1 (en) * 2006-01-31 2007-08-02 Peter Shorty Static update controller enablement in a mesh network
US20120102345A1 (en) * 2010-10-20 2012-04-26 Samsung Electronics Co. Ltd. Apparatus and method for adaptive frequency scaling in digital system

Also Published As

Publication number Publication date
US11115013B2 (en) 2021-09-07
US20210367589A1 (en) 2021-11-25
US20210111712A1 (en) 2021-04-15
CN112650354A (zh) 2021-04-13
US11431330B2 (en) 2022-08-30

Similar Documents

Publication Publication Date Title
TWI474320B (zh) 雙倍資料率虛擬靜態隨機存取記憶體及其控制器、存取與操作方法、寫入與讀取方法
JP2004110785A (ja) メモリコントローラ
WO2016106935A1 (zh) 一种闪存控制器和闪存控制器的控制方法
US7925823B2 (en) Reuse of functional data buffers for pattern buffers in XDR DRAM
US20080304351A1 (en) Pin Multiplexing
IT201900018587A1 (it) Disposizione circuitale comprendente un circuito slave che riceve un segnale di clock esterno da un circuito master, relativo procedimento
KR100539251B1 (ko) 독출-변경-기입 기능을 가지는 메모리 컨트롤러 및 이를구비하는 ｓｏｃ
JP2007048280A (ja) バスモニタリングのための集積回路装置及びその方法
US10949570B2 (en) Processing system, related integrated circuit and method
JP6125168B2 (ja) バリアトランザクションのデバッグ
JP4902640B2 (ja) 集積回路、及び集積回路システム
WO2016106933A1 (zh) 一种基于若干分区的mcu芯片信息保护方法和装置
US11915008B2 (en) Processing system, related integrated circuit, device and method
JP2005141532A (ja) システムデバッグ装置
EP2393013A2 (en) Method and apparatus for wireless broadband systems direct data transfer
JP3701100B2 (ja) クロック生成回路及びクロック生成方法
US20140365809A1 (en) Semiconductor circuit apparatus and electronic apparatus
JP5895640B2 (ja) データ処理装置およびメモリ制御装置
JP2006293536A (ja) バスシステム
IT202100030332A1 (it) Sistema di elaborazione, relativo circuito integrato, dispositivo e procedimento
TWI778644B (zh) 系統單晶片和其資料燒入方法
JP4539481B2 (ja) マルチプロセッサシステム
CN109376102A (zh) tube通信方法、装置、计算机设备和存储介质
KR100973851B1 (ko) 임베디드 시스템 및 그의 내부 버스 충돌을 방지하는 방법
KR100532104B1 (ko) 프로세서에 내장된 메모리를 관리하는 방법 및 장치와 그 장치를 탑재한 시스템 온 칩