KR20110012844A - 반도체 집적 회로의 클럭 생성 장치 - Google Patents
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Abstract
반도체 집적 회로의 클럭 생성 장치는, 다위상의 내부 클럭을 생성하는 다위상 클럭 제너레이터, 상기 내부 클럭에 포함되는 각 클럭들의 라이징 에지를 조합하여 제 1 주파수의 출력 클럭을 생성하여 제 1 포트에 전송하는 제 1 에지 조합부, 및 상기 내부 클럭에 포함되는 각 클럭들의 라이징 에지를 조합하여 제 2 주파수의 출력 클럭을 생성하여 제 2 포트에 전송하는 제 2 에지 조합부를 포함한다.
클럭 제너레이터, 주파수 모드, 에지 조합
Description
본 발명은 반도체 집적 회로에 관한 것으로, 보다 상세하게는 반도체 집적 회로의 클럭 생성 장치에 관한 것이다.
일반적으로 반도체 집적 회로는 클럭을 이용하여 동작함으로써 동작 속도를 향상시켜 왔다. 이를 위해, 반도체 집적 회로는 클럭 버퍼를 구비하여 외부로부터 입력된 클럭을 버퍼링한 후 사용하는데, 경우에 따라서는 DLL(Delay Locked Loop) 회로 또는 PLL(Phase Locked Loop) 회로와 같은 클럭 제너레이터를 이용하여 외부 클럭과의 위상차를 보정한 내부 클럭을 자체적으로 생성하여 사용하기도 한다.
최근의 반도체 집적 회로는 점점 더 고속 동작을 구현하는 추세에 있으며, 이에 따라 내부 클럭의 위상을 복수 개로 분할하여 다위상(Multi-Phase)의 내부 클럭을 생성하여 각각의 위상에 데이터를 동기시키도록 하는 기술이 구현되고 있다. 이에 따라, 상기 내부 클럭은 일정한 위상차를 갖는 복수 개의 클럭의 집합으로서 구현된다.
최근에는 반도체 집적 회로들 간에 신호 전송 동작을 위한 채널이 복수 개 구비되는데, 각 채널이 서로 다른 주파수 영역에서 동작하는 형태로 구현되기도 한다. 그런데, 이와 같은 형태의 동작을 위해서는 각각의 채널마다 클럭 제너레이터가 구비되어야 한다. 결과적으로 이는 반도체 집적 회로의 면적 마진과 전력 효율을 동시에 저하시키는 요인이 된다.
또한, 종래의 반도체 집적 회로는 다위상의 내부 클럭에 포함되는 각 클럭들의 라이징 에지(Rising Edge)들을 조합하여 클럭을 생성하였는데, 이와 같은 구성은 저주파 동작 모드를 구현함에 있어 주파수 대역이 제한된다는 문제점을 드러낸다. 저주파 동작 모드에서는, 각 클럭들의 라이징 에지들을 조합하기 전에 각 클럭들의 주파수를 낮추어야 하는데, 각 클럭들의 주파수를 낮추는 데에는 일정 정도 한계가 존재하기 때문이다.
상술한 바와 같이, 종래의 반도체 집적 회로에서는 클럭 제너레이터가 각각의 채널마다 구비되어야 하였으므로, 면적 및 전력 측면에서 효율적으로 운용되지 못하였고, 저주파 동작 모드에 적합한 동작이 수행되기 어려웠다. 따라서, 반도체 집적 회로의 고집적화 및 저전력화 구현을 위해, 보다 개선된 클럭 생성 장치의 구현이 요구되고 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 주파수 대역의 한계를 극복하고, 면적 및 전력 효율을 향상시키는 반도체 집적 회로의 클럭 생성 장치를 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로의 클럭 생성 장치는, 다위상의 내부 클럭을 생성하는 다위상 클럭 제너레이터; 상기 내부 클럭에 포함되는 각 클럭들의 라이징 에지를 조합하여 제 1 주파수의 출력 클럭을 생성하여 제 1 포트에 전송하는 제 1 에지 조합부; 및 상기 내부 클럭에 포함되는 각 클럭들의 라이징 에지를 조합하여 제 2 주파수의 출력 클럭을 생성하여 제 2 포트에 전송하는 제 2 에지 조합부;를 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 집적 회로의 클럭 생성 장치는, 다위상의 내부 클럭에 포함되는 클럭들 중 기 할당된 일부의 클럭들의 라이징 에지에 하이 레벨로 토글하는 복수 개의 라이징 펄스 추출 신호를 생성하는 라이징 펄스 추출부; 상기 다위상의 내부 클럭에 포함되는 클럭들 중 기 할당된 일부의 클럭들의 라이징 에지에 로우 레벨로 토글하는 복수 개의 폴링 펄스 추출 신호를 생성하는 폴링 펄스 추출부; 상기 복수 개의 라이징 펄스 추출 신호와 상기 복수 개의 폴링 펄스 추출 신호를 조합하여 복수 개의 라이징 펄스 신호와 복수 개의 폴링 펄스 신호를 생성하는 먹스부; 및 상기 복수 개의 라이징 펄스 신호와 상기 복수 개 의 폴링 펄스 신호에 응답하여 출력 클럭을 생성하는 클럭 생성부;를 포함한다.
본 발명의 반도체 집적 회로의 클럭 생성 장치는, 하나의 클럭 제너레이터만을 구비하여 서로 다른 주파수를 갖는 출력 클럭들을 생성함으로써, 면적 및 전력 효율을 향상시키는 효과를 창출한다.
아울러, 본 발명의 반도체 집적 회로의 클럭 생성 장치는, 내부 클럭의 주파수를 변경하지 않고 주파수 모드에 따라 다양한 주파수의 클럭들을 생성함으로써, 주파수 대역의 한계를 극복하는 효과를 창출한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 클럭 생성 장치의 구성을 나타낸 블록도이다.
도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 집적 회로의 클럭 생성 장치는, 다위상의 내부 클럭(CLK_INT)을 생성하는 다위상 클럭 제너레이터(10); 상기 내부 클럭(CLK_INT)에 포함되는 각 클럭들의 라이징 에지를 조합하여 제 1 주파수를 갖는 제 1 출력 클럭(CLK_OUT1)을 생성하여 제 1 포트(30)에 전송하는 제 1 에지 조합부(20); 및 상기 내부 클럭(CLK_INT)에 포함되는 각 클럭들의 라이징 에지를 조합하여 제 2 주파수를 갖는 제 2 출력 클럭(CLK_OUT)을 생성하여 제 2 포트(50)에 전송하는 제 2 에지 조합부(40);를 포함한다.
상기 다위상 클럭 제너레이터(10)는 다위상 DLL 회로 또는 다위상 PLL 회로를 이용함에 의해 구현될 수 있다. 상기 다위상의 내부 클럭(CLK_INT)은 균등한 위상차를 갖는 복수 개의 클럭들의 집합이며, 이하에서는 설명의 편의상 8개의 클럭들의 집합인 것으로 이해하기로 한다.
상기 제 1 에지 조합부(20)는 상기 다위상의 내부 클럭(CLK_INT)에 포함되는 클럭들 중 기 설정된 개수의 클럭을 추출하고, 추출된 클럭들의 라이징 에지를 조합하여 상기 제 1 출력 클럭(CLK_OUT1)을 생성한다. 이 때, 상기 제 1 에지 조합부(20)가 추출하는 클럭들의 개수는 주파수 모드에 따라 달라진다. 예를 들어, 상기 제 1 에지 조합부(20)가 X4 주파수 모드(4배 높은 주파수를 생성하는 모드)를 구현하는 경우, 상기 제 1 에지 조합부(20)는 상기 내부 클럭(CLK_INT)에서 8개의 클럭을 모두 추출하여 상기 제 1 출력 클럭(CLK_OUT1)을 생성한다. 또한, 상기 제 1 에지 조합부(20)가 X2 주파수 모드(2배 높은 주파수를 생성하는 모드)를 구현하는 경우, 상기 제 1 에지 조합부(20)는 상기 내부 클럭(CLK_INT)에서 4개의 클럭을 추출하여 상기 제 1 출력 클럭(CLK_OUT1)을 생성한다. 그리고, 상기 제 1 에지 조합부(20)가 X1 주파수 모드(동일한 주파수를 생성하는 모드)를 구현하는 경우, 상기 제 1 에지 조합부(20)는 상기 내부 클럭(CLK_INT)에서 2개의 클럭을 추출하여 상기 제 1 출력 클럭(CLK_OUT1)을 생성한다.
상기 제 2 에지 조합부(40) 또한 상기 제 1 에지 조합부(20)와 마찬가지로, 상기 다위상의 내부 클럭(CLK_INT)에 포함되는 클럭들 중 기 설정된 개수의 클럭을 추출하고, 상기 제 2 에지 조합부(40)는 추출된 클럭들의 라이징 에지를 조합하여 상기 제 2 출력 클럭(CLK_OUT2)을 생성하는 동작을 수행한다. 이처럼, 상기 제 2 에지 조합부(20) 역시 기 설정된 주파수 모드를 구현하는데, 상기 제 1 에지 조합부(10)와 다른 주파수 모드를 구현할 수 있다.
상기 제 1 포트(30)와 상기 제 2 포트(50)는 상기 반도체 집적 회로의 외부와 정보를 교환하기 위한 터미널이며, 상기 제 1 포트(30) 또는 상기 제 2 포트(50)를 통해 외부와 교환되는 정보는 데이터, 클럭, 데이터 스트로브 클럭(DQS), 커맨드 및 어드레스 중 어느 하나일 수 있다.
상기 제 1 포트(30)와 상기 제 2 포트(50)는 입출력 버퍼(미도시)와 패드(미도시)를 포함하여 구성될 수 있다. 상기 정보가 데이터, 데이터 스트로브 클럭, 커맨드 및 어드레스 중 어느 하나일 때, 상기 제 1 포트(30)와 상기 제 2 포트(50)는 상기 제 1 출력 클럭(CLK_OUT1) 및 상기 제 2 출력 클럭(CLK_OUT2)에 각각 응답하여 버퍼링 동작을 수행한 후, 각 패드를 통해 각각의 신호를 출력하는 동작을 수행한다. 또한, 상기 정보가 클럭인 경우에는, 상기 제 1 출력 클럭(CLK_OUT1)과 상기 제 2 출력 클럭(CLK_OUT2)을 각각 버퍼링하여 각 패드를 통해 출력하는 동작을 수행한다.
이와 같이, 본 발명의 일 실시예에 따른 반도체 집적 회로의 클럭 생성 장치는, 다위상의 내부 클럭(CLK_INT)을 생성하는 클럭 제너레이터(10)를 하나만 구비하고도, 각각의 주파수를 갖는 출력 클럭(CLK_OUT1, CLK_OUT2)들을 생성할 수 있다. 이에 따라, 반도체 집적 회로는 면적 및 전력 효율을 더욱 향상시킬 수 있다.
또한, 종래에는 X4 주파수 모드를 구현하던 반도체 집적 회로에서, X2 주파 수 모드 또는 X1 주파수 모드를 구현하기 위해서는 클럭 제너레이터가 내부 클럭의 주파수를 낮추어야만 하였다. 그러나, 본 발명의 일 실시예에 따른 반도체 집적 회로에서는, 상기 클럭 생성 장치의 상기 제 1 에지 조합부(20) 또는 상기 제 2 에지 조합부(40)가 기 설정된 개수의 클럭들을 추출하여 해당 주파수의 출력 클럭(CLK_OUT1 or CLK_OUT2)을 생성하므로, 상기 내부 클럭(CLK_INT)의 주파수를 낮출 필요가 없게 된다. 따라서, 상기 내부 클럭(CLK_OUT)의 주파수 한계에 관계 없이, 다양한 주파수의 클럭을 생성할 수 있게 된다.
도 2는 도 1에 도시한 제 1 에지 조합부의 구성도로서, 상기 제 1 에지 조합부(20)와 상기 제 2 에지 조합부(40)는 동일한 형태로 구성되므로, 상기 제 1 에지 조합부(20)에 대한 설명으로 상기 제 2 에지 조합부(40)에 대한 설명을 대체하기 위해 나타낸 것이다. 이하에서는, 상기 다위상의 내부 클럭(CLK_INT)에 포함되는 8개의 클럭을 제 1 내지 제 8 내부 클럭(CLK_INT1 ~ CLK_INT8)으로 표현하기로 한다.
도시한 바와 같이, 상기 제 1 에지 조합부(20)는, X4 주파수 모드 신호(FMX4), X2 주파수 모드 신호(FMX2) 및 X1 주파수 모드 신호(FMX1)에 응답하여, 상기 제 1 내지 제 8 내부 클럭(CLK_INT1 ~ CLK_INT8) 중 기 설정된 클럭들의 라이징 에지를 추출하여 제 1 내지 제 4 라이징 펄스 신호(RPLS1 ~ RPLS4)와 제 1 내지 제 4 폴링 펄스 신호(FPLS1 ~ FPLS4)를 생성하는 에지 추출부(210); 및 상기 제 1 내지 제 4 라이징 펄스 신호(RPLS1 ~ RPLS4)와 제 1 내지 제 4 폴링 펄스 신호(FPLS1 ~ FPLS4)에 응답하여 상기 제 1 출력 클럭(CLK_OUT1)을 생성하는 클럭 생 성부(220);를 포함한다.
이와 같은 상기 제 1 에지 조합부(20)의 동작은 도 3의 타이밍도를 통해 설명하기로 한다.
도 3은 도 2에 도시한 제 1 에지 조합부의 동작을 설명하기 위한 타이밍도로서, X2 주파수 모드가 구현되는 것을 예로써 나타낸 것이다.
도시한 것과 같이, 상기 제 1 내지 제 8 내부 클럭(CLK_INT1 ~ CLK_INT8)은 균등한 위상차를 갖는다.
상기 X2 주파수 모드 신호(FMX2)가 인에이블 되면, 상기 에지 추출부(210)는 상기 제 1 내지 제 8 내부 클럭(CLK_INT1 ~ CLK_INT8) 중 제 1, 제 3, 제 5 및 제 7 내부 클럭(CLK_INT1, CLK_INT3, CLK_INT5, CLK_INT7)을 이용하여 제 1 및 제 2 라이징 펄스 신호(RPLS1, RPLS2)와 제 1 및 제 2 폴링 펄스 신호(FPLS1, FPLS2)를 활성화시킨다. 이 때, 상기 제 1 및 제 2 라이징 펄스 신호(RPLS1, RPLS2)와 상기 제 1 및 제 2 폴링 펄스 신호(FPLS1, FPLS2)는 라이징 펄스 신호 하나와 폴링 펄스 신호 하나가 교대로 토글(Toggle)하는 형태로 활성화되며, 서로 상기 제 1, 제 3, 제 5 및 제 7 내부 클럭(CLK_INT1, CLK_INT3, CLK_INT5, CLK_INT7)의 위상차만큼의 토글 타이밍 차이를 갖는다. 도시하지는 않았지만, 이 경우 상기 제 3 및 제 4 라이징 펄스 신호(RPLS3, RPLS4)와 제 3 및 제 4 폴링 펄스 신호(FPLS3, FPLS4)는 비활성화되어 무의미한 레벨을 갖는다.
이후, 상기 클럭 생성부(220)는 상기 제 1 및 제 2 라이징 펄스 신호(RPLS1, RPLS2)와 상기 제 1 및 제 2 폴링 펄스 신호(FPLS1, FPLS2) 중 라이징 펄스 신호에 응답하여 상기 제 1 출력 클럭(CLK_OUT1)의 라이징 에지를 생성하고, 폴링 펄스 신호에 응답하여 상기 제 1 출력 클럭(CLK_OUT1)의 폴링 에지를 생성한다. 이에 따라, 상기 제 1 출력 클럭(CLK_OUT1)은 상기 제 1 내부 클럭(CLK_INT1)에 비해 두 배의 주파수를 갖는 클럭으로서 구현된다.
도시하지는 않았지만, 상기 X4 주파수 모드 신호(FMX4)와 상기 X1 주파수 모드 신호(FMX1)가 인에이블 되는 경우의 상기 제 1 에지 조합부(20)의 동작 또한 용이하게 이해 가능하다.
상기 X4 주파수 모드 신호(FMX4)가 인에이블 되는 경우, 상기 에지 추출부(210)는 상기 제 1 내지 제 8 내부 클럭(CLK_INT1 ~ CLK_INT8)을 모두 이용하여 상기 제 1 내지 제 4 라이징 펄스 신호(RPLS1 ~ RPLS4)와 상기 제 1 내지 제 4 폴링 펄스 신호(FPLS1 ~ FPLS4)를 생성하는데, 상기 제 1 내지 제 4 라이징 펄스 신호(RPLS1 ~ RPLS4)와 상기 제 1 내지 제 4 폴링 펄스 신호(FPLS1 ~ FPLS4)는 모두 활성화된다. 이 때, 상기 제 1 내지 제 4 라이징 펄스 신호(RPLS1 ~ RPLS4)와 상기 제 1 내지 제 4 폴링 펄스 신호(FPLS1 ~ FPLS4)는 라이징 펄스 신호 하나와 폴링 펄스 신호 하나가 교대로 토글하는 형태로 활성화되며, 서로 상기 제 1 내지 제 8 내부 클럭(CLK_INT1 ~ CLK_INT8)의 위상차만큼의 토글 타이밍 차이를 갖는다.
그리고, 상기 클럭 생성부(220)는 상기 제 1 내지 제 4 라이징 펄스 신호(RPLS1 ~ RPLS4)와 상기 제 1 내지 제 4 폴링 펄스 신호(FPLS1 ~ FPLS4) 중 라이징 펄스 신호에 응답하여 상기 제 1 출력 클럭(CLK_OUT1)의 라이징 에지를 생성하고, 폴링 펄스 신호에 응답하여 상기 제 1 출력 클럭(CLK_OUT1)의 폴링 에지를 생 성한다. 이에 따라, 상기 제 1 출력 클럭(CLK_OUT1)은 상기 제 1 내부 클럭(CLK_INT1)에 비해 네 배의 주파수를 갖는 클럭으로서 구현된다.
또한, 상기 X1 주파수 모드 신호(FMX1)가 인에이블 되는 경우, 상기 에지 추출부(210)는 상기 제 1 및 제 5 내부 클럭(CLK_INT1, CLK_INT5)만을 이용하여 상기 제 1 라이징 펄스 신호(RPLS1)와 상기 제 1 폴링 펄스 신호(FPLS1)를 활성화시킨다. 이 때, 상기 제 1 라이징 펄스 신호(RPLS1)와 상기 제 1 폴링 펄스 신호(FPLS1)는 교대로 토글하는 형태로 활성화되며, 서로 상기 제 1 내부 클럭(CLK_INT1)과 상기 제 5 내부 클럭(CLK_INT5)의 위상차만큼의 토글 타이밍 차이를 갖는다. 이 경우, 상기 제 2 내지 제 4 라이징 펄스 신호(RPLS2 ~ RPLS4)와 상기 제 2 내지 제 4 폴링 펄스 신호(FPLS2 ~ FPLS4)는 비활성화되어 무의미한 레벨을 갖는다.
그리고, 상기 클럭 생성부(220)는 상기 제 1 라이징 펄스 신호(RPLS1)에 응답하여 상기 제 1 출력 클럭(CLK_OUT1)의 라이징 에지를 생성하고, 상기 제 1 폴링 펄스 신호(FPLS1)에 응답하여 상기 제 1 출력 클럭(CLK_OUT1)의 폴링 에지를 생성한다. 이에 따라, 상기 제 1 출력 클럭(CLK_OUT1)은 상기 제 1 내부 클럭(CLK_INT1)과 동일한 주파수를 갖는 클럭으로서 구현된다.
즉, 상기 제 1 에지 조합부(20)는 주파수 모드에 따라, 상기 제 1 내지 제 8 내부 클럭(CLK_INT1 ~ CLK_INT8) 중에서 기 설정된 개수의 클럭들을 추출하여 상기 제 1 내지 제 4 라이징 펄스 신호(RPLS1 ~ RPLS4)와 상기 제 1 내지 제 4 폴링 펄스 신호(FPLS1 ~ FPLS4)를 생성한다. 이 때, 상기 라이징 펄스 신호들(RPLS1 ~ RPLS4)과 상기 폴링 펄스 신호들(FPLS1 ~ FPLS4) 중 주파수 모드에 따라 추출된 클럭들의 개수만큼의 펄스 신호들이 활성화된다. 이후, 상기 에지 조합부(20)는 활성화된 펄스 신호들을 이용하여 상기 제 1 출력 클럭(CLK_OUT1)의 라이징 에지와 폴링 에지를 생성하고, 이에 따라 주파수 모드에 의해 정의된 주파수를 갖는 상기 제 1 출력 클럭(CLK_OUT1)이 생성된다.
한편, 여기에서는 상기 내부 클럭(CLK_INT)에 포함되는 클럭의 개수가 8개인 것을 예로 들었지만, 더 많은 개수의 클럭이 포함될 수 있으며, 그에 따라 상기 제 1 에지 조합부(20)와 상기 제 2 에지 조합부(40)는 더 다양한 주파수의 클럭들을 생성하도록 구성될 수도 있다. 상술한 설명은 상기 제 1 에지 조합부(20)의 상기 제 2 조합부(30)의 동작 원리에 관한 것이며, 클럭의 개수와 생성 가능한 주파수의 개수는 여기에서 설명한 것에 의해 한정되지 않는다.
도 4는 도 2에 도시한 에지 추출부의 구성을 나타낸 블록도이다.
도시한 바와 같이, 상기 에지 추출부(210)는 상기 제 1, 제 3, 제 5 및 제 7 내부 클럭(CLK_INT<1, 3, 5, 7>)의 라이징 에지에 하이 레벨(High Level)로 토글하는 제 1 내지 제 4 라이징 펄스 추출 신호(RPE1 ~ RPE4)를 생성하는 라이징 펄스 추출부(212); 상기 제 2 내지 제 8 내부 클럭(CLK_INT2 ~ CLK_INT8)의 라이징 에지에 로우 레벨(Low Level)로 토글하는 제 1 내지 제 7 폴링 펄스 추출 신호(FPE1 ~ FPE7)를 생성하는 폴링 펄스 추출부(214); 및 상기 제 1 내지 제 4 라이징 펄스 추출 신호(RPE1 ~ RPE4)와 상기 제 1 내지 제 7 폴링 펄스 추출 신호(FPE1 ~ FPE7)를 조합하여 상기 제 1 내지 제 4 라이징 펄스 신호(RPLS1 ~ RPLS4)와 상기 제 1 내지 제 4 폴링 펄스 신호(FPLS1 ~ FPLS4)를 생성하는 먹스부(216);를 포함한다.
상기 에지 추출부(210)에 대한 상세한 설명은 도 5의 상세 구성도를 통해 실시하기로 한다.
도 5는 도 4에 도시한 에지 추출부의 상세 구성도이다.
도시한 바와 같이, 상기 라이징 펄스 추출부(212)는 제 1 내지 제 4 라이징 펄스 발생기(2121 ~ 2124)를 포함한다. 상기 제 1 내지 제 4 라이징 펄스 발생기(2121 ~ 2124)는 상기 제 1, 제 3, 제 5 및 제 7 내부 클럭(CLK_INT<1, 3, 5, 7>)의 라이징 에지마다 하이 레벨로 토글하는 상기 제 1 내지 제 4 라이징 펄스 추출 신호(RPE1 ~ RPE4)를 생성한다.
제 2 에지 펄스 생성부(214)는 제 1 내지 제 7 폴링 펄스 발생기(2141 ~ 2147)를 포함한다. 상기 제 1 내지 제 7 폴링 펄스 발생기(2141 ~ 2147)는 상기 제 2 내지 제 8 내부 클럭(CLK_INT2 ~ CLK_INT8)의 라이징 에지마다 로우 레벨로 토글하는 상기 제 1 내지 제 7 폴링 펄스 추출 신호(FPE1 ~ FPE7)를 생성한다.
상기 먹스부(216)는 제 1 내지 제 7 먹스(2161 ~ 2167)를 포함한다. 상기 먹스부(216)는 상기 제 1 라이징 펄스 추출 신호(RPE1)를 상기 제 1 라이징 펄스 신호(RPLS1)로서 출력한다.
상기 제 1 먹스(2161)는 상기 X4 주파수 모드 신호(FMX4)가 인에이블 되면 상기 제 1 폴링 펄스 추출 신호(FPE1)를 상기 제 1 폴링 펄스 신호(FPLS1)로서 출력하고, 상기 X2 주파수 모드 신호(FMX2)가 인에이블 되면 상기 제 2 폴링 펄스 추출 신호(FPE2)를 상기 제 1 폴링 펄스 신호(FPLS1)로서 출력하며, 상기 X1 주파수 모드 신호(FMX1)가 인에이블 되면 상기 제 4 폴링 펄스 추출 신호(FPE4)를 상기 제 1 폴링 펄스 신호(FPLS1)로서 출력한다.
상기 제 2 먹스(2162)는 상기 X4 주파수 모드 신호(FMX4)가 인에이블 되면 상기 제 2 라이징 펄스 추출 신호(RPE2)를 상기 제 2 라이징 펄스 신호(RPLS2)로서 출력하고, 상기 X2 주파수 모드 신호(FMX2)가 인에이블 되면 상기 제 3 라이징 펄스 추출 신호(RPE3)를 상기 제 2 라이징 펄스 신호(RPLS2)로서 출력한다. 상기 제 2 먹스(2162)는 상기 X4 주파수 모드 신호(FMX4)와 상기 X2 주파수 모드 신호(FMX2)가 모두 디스에이블 되면 상기 제 2 라이징 펄스 신호(RPLS2)를 로우 레벨로 고정시킨다.
상기 제 3 먹스(2163)는 상기 X4 주파수 모드 신호(FMX4)가 인에이블 되면 상기 제 3 폴링 펄스 추출 신호(FPE3)를 상기 제 2 폴링 펄스 신호(FPLS2)로서 출력하고, 상기 X2 주파수 모드 신호(FMX2)가 인에이블 되면 상기 제 6 폴링 펄스 추출 신호(FPE6)를 상기 제 2 폴링 펄스 신호(FPLS2)로서 출력한다. 상기 제 3 먹스(2146)는 상기 X4 주파수 모드 신호(FMX4)와 상기 X2 주파수 모드 신호(FMX2)가 모두 디스에이블 되면 상기 제 2 폴링 펄스 신호(FPLS2)를 하이 레벨로 고정시킨다.
상기 제 4 먹스(2164)는 상기 X4 주파수 모드 신호(FMX4)가 인에이블 되면 상기 제 3 라이징 펄스 추출 신호(RPE3)를 상기 제 3 라이징 펄스 신호(RPLS3)로서 출력한다. 상기 제 4 먹스(2164)는 상기 X4 주파수 모드 신호(FMX4)가 디스에이블 되면 상기 제 3 라이징 펄스 신호(RPLS3)를 로우 레벨로 고정시킨다.
상기 제 5 먹스(2165)는 상기 X4 주파수 모드 신호(FMX4)가 인에이블 되면 상기 제 5 폴링 펄스 추출 신호(FPE5)를 상기 제 3 폴링 펄스 신호(FPLS3)로서 출력한다. 상기 제 5 먹스(2165)는 상기 X4 주파수 모드 신호(FMX4)가 디스에이블 되면 상기 제 3 폴링 펄스 신호(FPLS3)를 하이 레벨로 고정시킨다.
상기 제 6 먹스(2166)는 상기 X4 주파수 모드 신호(FMX4)가 인에이블 되면 상기 제 4 라이징 펄스 추출 신호(RPE4)를 상기 제 4 라이징 펄스 신호(RPLS4)로서 출력한다. 상기 제 6 먹스(2166)는 상기 X4 주파수 모드 신호(FMX4)가 디스에이블 되면 상기 제 4 라이징 펄스 신호(RPLS4)를 로우 레벨로 고정시킨다.
상기 제 7 먹스(2167)는 상기 X4 주파수 모드 신호(FMX4)가 인에이블 되면 상기 제 7 폴링 펄스 추출 신호(FPE7)의 출력 신호를 상기 제 4 폴링 펄스 신호(FPLS4)로서 출력한다. 상기 제 7 먹스(2167)는 상기 X4 주파수 모드 신호(FMX4)가 디스에이블 되면 상기 제 4 폴링 펄스 신호(FPLS4)를 하이 레벨로 고정시킨다.
이와 같은 구성에 의해, 상기 에지 추출부(210)는 상기 X4 주파수 모드 신호(FMX4)가 인에이블 되면 상기 제 1 내지 제 8 내부 클럭(CLK_INT1 ~ CLK_INT8)을 모두 이용하여 상기 제 1 내지 제 4 라이징 펄스 신호(RPLS1 ~ RPLS4)와 상기 제 1 내지 제 4 폴링 펄스 신호(FPLS1 ~ FPLS4)를 모두 활성화시킨다. 그리고, 상기 X2 주파수 모드 신호(FMX2)가 인에이블 되면 상기 에지 추출부(210)는 상기 제 1, 제 3, 제 5 및 제 7 내부 클럭(CLK_INT1, CLK_INT3, CLK_INT5, CLK_INT7)을 이용하여 상기 제 1 및 제 2 라이징 펄스 신호(RPLS1, RPLS2)와 상기 제 1 및 제 2 폴링 펄스 신호(FPLS1, FPLS2)를 활성화시킨다. 또한, 상기 X1 주파수 모드 신호(FMX1)가 인에이블 되면 상기 에지 추출부(210)는 상기 제 1 및 제 5 내부 클럭(CLK_INT1, CLK_INT5)을 이용하여 상기 제 1 라이징 펄스 신호(RPLS1)와 상기 제 1 폴링 펄스 신호(FPLS1)를 활성화시킨다.
도 6은 도 5에 도시한 제 1 라이징 펄스 발생기의 상세 구성도로서, 도 4의 라이징 펄스 발생기들은 모두 같은 형태로 구성되므로, 상기 제 1 라이징 펄스 발생기(2121)의 구성으로 나머지 라이징 펄스 발생기들에 대한 설명을 대체하기 위해 나타낸 것이다.
도시한 바와 같이, 상기 제 1 라이징 펄스 발생기(2121)는 반전 지연기(IVD), 낸드게이트(ND) 및 드라이버(DRV)를 포함하여 구성된다. 이와 같은 구성에 의해, 상기 제 1 라이징 펄스 신호(RPLS1)는 상기 제 1 내부 클럭(CLK_INT1)의 라이징 에지마다 하이 레벨로 토글하는 형태로 구현되며, 상기 라이징 펄스 신호(RPLS1)의 펄스 폭은 상기 반전 지연기(IVD)가 갖는 지연량에 따라 결정된다.
상기 에지 추출부(210)의 모든 라이징 펄스 발생기는 이와 같은 형태로 구성되며, 모든 폴링 펄스 발생기는 상기 드라이버(DRV) 대신에 반전 드라이버가 구비될 뿐, 나머지 구성은 모두 동일하게 구성된다.
도 7은 도 2에 도시한 클럭 생성부의 구성도이다.
도시한 바와 같이, 상기 클럭 생성부(220)는, 게이트 단에 상기 제 1 폴링 펄스 신호(FPLS1)가 입력되고 소스 단에 외부 공급전원(VDD)이 인가되며 드레인 단이 제 1 노드(N1)에 접속되는 제 1 트랜지스터(TR1); 게이트 단에 상기 제 1 라이징 펄스 신호(RPLS1)가 입력되고 드레인 단이 상기 제 1 노드(N1)에 접속되며 소스 단이 접지되는 제 2 트랜지스터(TR2); 게이트 단에 상기 제 2 폴링 펄스 신호(FPLS2)가 입력되고 소스 단에 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 제 1 노드(N1)에 접속되는 제 3 트랜지스터(TR3); 게이트 단에 상기 제 2 라이징 펄스 신호(RPLS2)가 입력되고 드레인 단이 상기 제 1 노드(N1)에 접속되며 소스 단이 접지되는 제 4 트랜지스터(TR4); 게이트 단에 상기 제 3 폴링 펄스 신호(FPLS3)가 입력되고 소스 단에 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 제 1 노드(N1)에 접속되는 제 5 트랜지스터(TR5); 게이트 단에 상기 제 3 라이징 펄스 신호(RPLS3)가 입력되고 드레인 단이 상기 제 1 노드(N1)에 접속되며 소스 단이 접지되는 제 6 트랜지스터(TR6); 게이트 단에 상기 제 4 폴링 펄스 신호(FPLS4)가 입력되고 소스 단에 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 제 1 노드(N1)에 접속되는 제 7 트랜지스터(TR7); 게이트 단에 상기 제 4 라이징 펄스 신호(RPLS4)가 입력되고 드레인 단이 상기 제 1 노드(N1)에 접속되며 소스 단이 접지되는 제 8 트랜지스터(TR8); 및 상기 제 1 노드(N1)에 형성되는 전위를 입력 받아 상기 제 1 출력 클럭(CLK_OUT1)을 출력하는 인버터(IV);를 포함한다.
이와 같은 구성에 의해, 상기 클럭 생성부(220)는 상기 제 1 내지 제 4 라이징 펄스 신호(RPLS1 ~ RPLS4) 중 어느 하나라도 토글하면 상기 제 1 출력 클럭(CLK_OUT1)의 라이징 에지를 생성하고, 상기 제 1 내지 제 4 폴링 펄스 신호(FPLS1 ~ FPLS4) 중 어느 하나라도 토글하면 상기 제 1 출력 클럭(CLK_OUT1)의 폴링 에지를 생성한다. 따라서, 상기 제 1 내지 제 4 라이징 펄스 신호(RPLS1 ~ RPLS4)와 상기 제 1 내지 제 4 폴링 펄스 신호(FPLS1 ~ FPLS4)에 포함되는 각 신호 들이 토글하는 타이밍에 따라 상기 제 1 출력 클럭(CLK_OUT1)의 주파수가 결정된다.
도 8은 본 발명의 일 실시예에 따른 반도체 집적 회로의 배치를 나타낸 예시도이다.
도시한 바와 같이, 두 개의 반도체 집적 회로들(1, 2) 사이에는 두 개의 채널(3, 4)이 구비되며, 각 채널들(CH1, CH2)을 통해 데이터의 송수신 동작이 수행된다. 이 때, 각 반도체 집적 회로(1, 2)가 본 발명의 클럭 생성 장치를 구비하였다면, 도면과 같이 하나의 채널(CH1)은 X4 주파수 모드를 구현하고, 다른 하나의 채널(CH2)은 X1 주파수 모드를 구현하는 등의 동작이 가능하게 된다. 도시한 것처럼, 두 개의 반도체 집적 회로(1, 2)는 호스트(Host)와 슬레이브(Slave)일 수 있다.
상술한 바와 같이, 본 발명의 반도체 집적 회로의 클럭 생성 장치는 하나의 클럭 제너레이터만을 구비하고도 서로 다른 주파수를 갖는 클럭들을 생성할 수 있으므로, 본 발명의 구현으로 인해 반도체 집적 회로의 면적 마진 감소 및 전력 소비 증가가 억제될 수 있다. 또한, 클럭 제너레이터로부터 생성되는 내부 클럭의 주파수를 변경하지 않고도 출력 클럭의 주파수를 낮출 수 있게 되며, 이에 따라 내부 클럭의 주파수 한계에 관계 없이 다양한 주파수의 클럭을 생성하는 것이 가능하게 된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것 을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 클럭 생성 장치의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 제 1 에지 조합부의 구성도,
도 3은 도 2에 도시한 제 1 에지 조합부의 동작을 설명하기 위한 타이밍도,
도 4는 도 2에 도시한 에지 추출부의 구성을 나타낸 블록도,
도 5는 도 4에 도시한 에지 추출부의 상세 구성도,
도 6은 도 5에 도시한 제 1 라이징 펄스 발생기의 상세 구성도,
도 7은 도 2에 도시한 클럭 생성부의 구성도,
도 8은 본 발명의 일 실시예에 따른 반도체 집적 회로의 배치를 나타낸 예시도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 클럭 제너레이터 20 : 제 1 에지 조합부
30 : 제 2 에지 조합부
Claims (17)
- 다위상의 내부 클럭을 생성하는 다위상 클럭 제너레이터;상기 내부 클럭에 포함되는 각 클럭들의 라이징 에지를 조합하여 제 1 주파수의 출력 클럭을 생성하여 제 1 포트에 전송하는 제 1 에지 조합부; 및상기 내부 클럭에 포함되는 각 클럭들의 라이징 에지를 조합하여 제 2 주파수의 출력 클럭을 생성하여 제 2 포트에 전송하는 제 2 에지 조합부;를 포함하는 반도체 집적 회로의 클럭 생성 장치.
- 제 1 항에 있어서,상기 다위상 클럭 제너레이터는 다위상 DLL(Delay Locked Loop) 회로 또는 다위상 PLL 회로(Phase Locked Loop) 회로인 것을 특징으로 하는 반도체 집적 회로의 클럭 생성 장치.
- 제 1 항에 있어서,상기 제 1 에지 조합부는, 상기 내부 클럭에 포함되는 클럭들 중 주파수 모드에 따라 정해진 개수의 클럭을 추출하고, 추출된 클럭들의 라이징 에지를 조합하여 상기 제 1 주파수의 출력 클럭을 생성하도록 구성됨을 특징으로 하는 반도체 집적 회로의 클럭 생성 장치.
- 제 3 항에 있어서,상기 제 1 에지 조합부는,상기 내부 클럭에 포함되는 클럭들 중 상기 주파수 모드에 따라 정해진 개수의 클럭들의 라이징 에지를 추출하여 복수 개의 라이징 펄스 신호와 복수 개의 폴링 펄스 신호를 생성하는 에지 추출부; 및상기 복수 개의 라이징 펄스 신호와 상기 복수 개의 폴링 펄스 신호에 응답하여 상기 제 1 주파수의 출력 클럭을 생성하는 클럭 생성부;를 포함하는 반도체 집적 회로의 클럭 생성 장치.
- 제 4 항에 있어서,상기 에지 추출부는, 상기 복수 개의 라이징 펄스 신호와 상기 복수 개의 폴링 펄스 신호 중에서, 상기 내부 클럭에 포함되는 클럭들 중 상기 주파수 모드에 따라 정해진 개수의 클럭들과 같은 수의 라이징 펄스 신호와 폴링 펄스 신호를 활성화시키되, 상기 주파수 모드에 대응되는 타이밍 차이로 교대로 토글시키도록 구성됨을 특징으로 하는 반도체 집적 회로의 클럭 생성 장치.
- 제 4 항에 있어서,상기 클럭 생성부는, 상기 복수 개의 라이징 펄스 신호 중 어느 하나가 토글하면 상기 제 1 주파수의 출력 클럭의 라이징 에지를 생성하고, 상기 복수 개의 폴링 펄스 신호 중 어느 하나가 토글하면 상기 제 1 주파수의 출력 클럭의 폴링 에지 를 생성하도록 구성됨을 특징으로 하는 반도체 집적 회로의 클럭 생성 장치.
- 제 1 항에 있어서,상기 제 2 에지 조합부는, 상기 내부 클럭에 포함되는 클럭들 중 주파수 모드에 따라 정해진 개수의 클럭을 추출하고, 추출된 클럭들의 라이징 에지를 조합하여 상기 제 2 주파수의 출력 클럭을 생성하도록 구성됨을 특징으로 하는 반도체 집적 회로의 클럭 생성 장치.
- 제 7 항에 있어서,상기 제 2 에지 조합부는,상기 내부 클럭에 포함되는 클럭들 중 상기 주파수 모드에 따라 정해진 개수의 클럭들의 라이징 에지를 추출하여 복수 개의 라이징 펄스 신호와 복수 개의 폴링 펄스 신호를 생성하는 에지 추출부; 및상기 복수 개의 라이징 펄스 신호와 상기 복수 개의 폴링 펄스 신호에 응답하여 상기 제 2 주파수의 출력 클럭을 생성하는 클럭 생성부;를 포함하는 반도체 집적 회로의 클럭 생성 장치.
- 제 8 항에 있어서,상기 에지 추출부는, 상기 복수 개의 라이징 펄스 신호와 상기 복수 개의 폴링 펄스 신호 중에서, 상기 내부 클럭에 포함되는 클럭들 중 상기 주파수 모드에 따라 정해진 개수의 클럭들과 같은 수의 라이징 펄스 신호와 폴링 펄스 신호를 활성화시키되, 상기 주파수 모드에 대응되는 타이밍 차이로 교대로 토글시키도록 구성됨을 특징으로 하는 반도체 집적 회로의 클럭 생성 장치.
- 제 8 항에 있어서,상기 클럭 생성부는, 상기 복수 개의 라이징 펄스 신호 중 어느 하나가 토글하면 상기 제 2 주파수의 출력 클럭의 라이징 에지를 생성하고, 상기 복수 개의 폴링 펄스 신호 중 어느 하나가 토글하면 상기 제 2 주파수의 출력 클럭의 폴링 에지를 생성하도록 구성됨을 특징으로 하는 반도체 집적 회로의 클럭 생성 장치.
- 제 1 항에 있어서,상기 제 1 포트와 상기 제 2 포트는 상기 반도체 집적 회로의 외부와 정보를 교환하기 위한 터미널인 것을 특징으로 하는 반도체 집적 회로의 클럭 생성 장치.
- 제 11 항에 있어서,상기 제 1 포트 또는 상기 제 2 포트를 통해 외부와 교환되는 정보는 데이터, 클럭, 커맨드 및 어드레스 중 어느 하나인 것을 특징으로 하는 반도체 집적 회로의 클럭 생성 장치.
- 다위상의 내부 클럭에 포함되는 클럭들 중 기 할당된 일부의 클럭들의 라이 징 에지에 하이 레벨로 토글하는 복수 개의 라이징 펄스 추출 신호를 생성하는 라이징 펄스 추출부;상기 다위상의 내부 클럭에 포함되는 클럭들 중 기 할당된 일부의 클럭들의 라이징 에지에 로우 레벨로 토글하는 복수 개의 폴링 펄스 추출 신호를 생성하는 폴링 펄스 추출부;상기 복수 개의 라이징 펄스 추출 신호와 상기 복수 개의 폴링 펄스 추출 신호를 조합하여 복수 개의 라이징 펄스 신호와 복수 개의 폴링 펄스 신호를 생성하는 먹스부; 및상기 복수 개의 라이징 펄스 신호와 상기 복수 개의 폴링 펄스 신호에 응답하여 출력 클럭을 생성하는 클럭 생성부;를 포함하는 반도체 집적 회로의 클럭 생성 장치.
- 제 13 항에 있어서,상기 라이징 펄스 추출부는, 상기 다위상의 내부 클럭에 포함되는 제 1 내지 제 N 클럭 중 홀수 번째의 클럭들의 라이징 에지들을 추출하여 상기 복수 개의 라이징 펄스 추출 신호를 생성하도록 구성됨을 특징으로 하는 반도체 집적 회로의 클럭 생성 장치(N은 2 이상의 짝수).
- 제 13 항에 있어서,상기 폴링 펄스 추출부는, 상기 다위상의 내부 클럭에 포함되는 제 1 내지 제 N 클럭 중 첫 번째의 클럭을 제외한 나머지 클럭들의 라이징 에지들을 추출하여 상기 복수 개의 폴링 펄스 추출 신호를 생성하도록 구성됨을 특징으로 하는 반도체 집적 회로의 클럭 생성 장치(N은 2 이상의 짝수).
- 제 13 항에 있어서,상기 먹스부는, 상기 복수 개의 라이징 펄스 추출 신호 중 주파수 모드에 따라 기 설정된 신호들을 상기 복수 개의 라이징 펄스 신호로서 출력하고, 상기 복수 개의 폴링 펄스 추출 신호 중 상기 주파수 모드에 따라 기 설정된 신호들을 상기 복수 개의 폴링 펄스 신호로서 출력하도록 구성됨을 특징으로 하는 반도체 집적 회로의 클럭 생성 장치.
- 제 13 항에 있어서,상기 클럭 생성부는, 상기 복수 개의 라이징 펄스 신호 중 어느 하나가 토글하면 상기 출력 클럭의 라이징 에지를 생성하고, 상기 복수 개의 폴링 펄스 신호 중 어느 하나가 토글하면 상기 출력 클럭의 폴링 에지를 생성하도록 구성됨을 특징으로 하는 반도체 집적 회로의 클럭 생성 장치.
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