KR101047060B1 - 데이터 출력 회로 - Google Patents

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Abstract

데이터 출력 회로는 제 1 병렬 데이터를 다중화하여 직렬 데이터를 생성하도록 구성된 데이터 직렬화기, 및 직렬 데이터를 드라이빙하여 출력 데이터를 생성하도록 구성된 드라이버를 포함하며, 데이터 직렬화기는 제 1 병렬 데이터의 파워 도메인을 변경하여 생성한 제 2 병렬 데이터를 다중화하도록 구성된다.
Figure R1020090131759
스큐, 파워 도메인

Description

데이터 출력 회로{DATA OUTPUT CIRCUIT}
본 발명은 반도체 회로에 관한 것으로서, 특히 데이터 출력 회로에 관한 것이다.
일반적으로 반도체 회로는 외부에서 요구하는 데이터를 정해진 타이밍에 제공하기 위한 데이터 출력 회로를 구비한다.
이때 데이터 출력 회로는 신호를 주고 받는 다수의 회로 구성을 포함하며, 이들이 서로 다른 파워 도메인(Power Domain)을 사용하는 경우, 파워 도메인을 일치시켜야 한다.
예를 들어, 반도체 메모리는 외부 전압인 VDD를 사용하는 VDD 파워 도메인, 외부 전압 VDD를 이용하여 내부적으로 생성한 VDDI를 사용하는 VDDI 파워 도메인 및 또 다른 외부 전압인 VDDQ를 사용하는 VDDQ 파워 도메인 등과 같이 다양한 파워 도메인을 사용하고 있다.
본 발명의 실시예에 따른 데이터 출력 회로는 제 1 병렬 데이터를 다중화하여 직렬 데이터를 생성하도록 구성된 데이터 직렬화기, 및 직렬 데이터를 드라이빙하여 출력 데이터를 생성하도록 구성된 드라이버를 포함하며, 데이터 직렬화기는 제 1 병렬 데이터의 파워 도메인을 변경하여 생성한 제 2 병렬 데이터를 다중화하도록 구성된다.
본 발명의 다른 실시예에 따른 데이터 출력 회로는 복수의 제 1 클럭의 파워 도메인을 변경하여 복수의 제 2 클럭을 생성하도록 구성된 파워 도메인 변경부, 및 복수의 데이터의 전압 레벨을 시프팅시켜 생성한 복수의 레벨 시프팅 데이터를 복수의 제 2 클럭에 따라 선택적으로 출력하도록 구성된 출력부를 포함한다.
본 발명의 또 다른 실시예에 따른 데이터 출력 회로는 다중 위상을 갖는 복수의 제 1 클럭의 파워 도메인을 변경하여 다중 위상을 갖는 복수의 제 2 클럭을 생성하도록 구성된 파워 도메인 변경부, 복수의 제 2 클럭을 공통 입력 받고, 복수의 제 1 데이터 세트를 각각 입력 받는 복수의 출력부, 및 복수의 제 2 클럭을 복수의 출력부에 전달하도록 구성된 복수의 리피터를 포함하며, 출력부는 상기 제 1 데이터 세트의 파워 도메인을 변경하여 생성한 제 2 데이터 세트를 복수의 제 2 클럭에 따라 선택적으로 출력하도록 구성된다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 데이터 출력 회로(100)는 16(I/O개수)*4(Prefetch)의 데이터를 출력하는 예를 든 것으로서, 출력 제어부(110), 복수의 리피터(Repeater)(120) 및 복수의 출력부(130)를 포함한다.
출력 제어부(110)는 출력 제어 신호(OE)의 활성화 구간에 해당하는 데이터 클럭(CLK_DATA<0:3>)을 데이터 출력 클럭(CLK_OUT<0:3>)으로서 출력하도록 구성된다.
복수의 리피터(120)는 데이터 클럭(CLK_DATA<0:3>)이 복수의 출력부(130)로 전송되는 과정의 신호 감쇄를 방지하도록 구성된다.
복수의 출력부(130)는 데이터 출력 클럭(CLK_OUT<0:3>)에 응답하여 병렬 데이터(DATA0<0:3> ~ DATA15<0:3>)를 직렬 형태로 변환하여 출력 데이터(OUT<0:15>)를 생성하도록 구성된다.
도 2에 도시된 바와 같이, 출력부(130)는 VDD 파워 도메인과 VDDQ 파워 도메인으로 구분될 수 있으며, 서로 다른 파워 도메인을 일치시키기 위해 VDDQ 파워 도메인을 사용하는 레벨 시프터들이 배치될 수 있다.
또한 도 3에 도시된 바와 같이, 출력부(130)는 VDDI 파워 도메인과 VDDQ 파워 도메인으로 구분될 수 있으며, 서로 다른 파워 도메인을 일치시키기 위해 VDDQ 파워 도메인을 사용하는 레벨 시프터들이 배치될 수 있다.
도 4에 도시된 바와 같이, 출력부(130)는 데이터 직렬화기(140), 드라이버(150) 및 레벨 시프터(160)를 포함한다.
이때 데이터 직렬화기(140)와 드라이버(150)는 파워 도메인(Power Domain)의 전압 레벨이 서로 다르다. 예를 들어, 데이터 직렬화기(140)의 파워 도메인은 VDD인 반면, 드라이버(150)의 파워 도메인은 VDDQ이다.
따라서 다중화부(142)의 출력단과 드라이버(150)의 입력단 사이에 데이터 직렬화기(140)의 출력 신호의 파워 도메인을 드라이버(150)의 파워 도메인과 일치시키기 위하여 레벨 시프터(160)가 배치된다. 이때 레벨 시프터(160)의 파워 도메인은 VDDQ이다.
데이터 직렬화기(140)는 파이프 래치(141) 및 다중화부(142)를 포함한다.
다중화부(142)는 데이터 출력 클럭(CLK_OUT<0:3>)에 따라 파이프 래치(141)에 래치된 병렬 데이터(DATA<i><0:3>)를 하나씩 선택하여 직렬 데이터로서 출력한다. 이때 i는 0 ~ 15 중의 하나일 수 있다.
레벨 시프터(160)는 다중화부(142)에서 출력된 직렬 데이터의 레벨을 VDDQ 레벨로 시프팅하여 드라이버(150)에 제공한다.
드라이버(150)는 레벨 시프터(160)의 출력을 드라이빙하여 출력 데이터(OUT<i>)를 생성한다. 이때 i는 0 ~ 15 중의 하나일 수 있다.
도 5에 도시된 바와 같이, 레벨 시프터(160)는 복수의 트랜지스터(M1 ~ M4) 및 인버터(IV1)를 포함하며, VDDQ를 파워 도메인으로 사용한다.
도 6에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 데이터 출력 회로(101)는 16(I/O개수)*4(Prefetch)의 데이터를 출력하는 예를 든 것으로서, 출력 제어부(110), 파워 도메인 변경부(161), 복수의 리피터(Repeater)(120) 및 복수의 출력부(131)를 포함한다.
출력 제어부(110)는 출력 제어 신호(OE)의 활성화 구간에 해당하는 데이터 클럭(CLK_DATA<0:3>)을 복수의 제 1 클럭 즉, 데이터 출력 클럭(CLK_OUT<0:3>)으로서 출력하도록 구성된다. 이때 출력 제어부(110)는 VDD를 파워 도메인으로 사용한다.
파워 도메인 변경부(161)는 데이터 출력 클럭(CLK_OUT<0:3>)의 파워 도메인을 변경하여 복수의 제 2 클럭 즉, 레벨 시프팅 클럭(CLK_OUT_LS<0:3>)을 생성하도록 구성된다.
파워 도메인 변경부(161)는 데이터 출력 클럭(CLK_OUT<0:3>)의 레벨 즉, VDD를 시프팅시켜 VDDQ 레벨의 레벨 시프팅 클럭(CLK_OUT_LS<0:3>)을 생성하도록 구성된다.
복수의 리피터(120)는 데이터 클럭(CLK_DATA<0:3>)이 복수의 출력부(131)로 전송되는 과정의 신호 감쇄를 방지하도록 구성된다. 이때 레벨 시프팅 클럭(CLK_OUT_LS<0:3>)의 파워 도메인이 VDDQ이므로 복수의 리피터(120)는 VDDQ를 파워 도메인으로 사용한다.
복수의 출력부(131)는 레벨 시프팅 클럭(CLK_OUT_LS<0:3>)에 응답하여 제 1 병렬 데이터 즉, 병렬 데이터(DATA0<0:3> ~ DATA15<0:3>)를 직렬 형태로 변환하여 출력 데이터(OUT<0:15>)를 생성하도록 구성된다.
도 7에 도시된 바와 같이, 출력부(131)는 데이터 직렬화기(170) 및 드라이버(150)를 포함한다.
데이터 직렬화기(170)는 파이프 래치(141), 데이터 레벨 시프터(162) 및 다 중화부(142)를 포함한다.
이때 파이프 래치(141), 데이터 레벨 시프터(162) 및 다중화부(142)의 파워 도메인은 각각 VDD, VDDQ, VDDQ이다.
데이터 레벨 시프터(162)는 데이터 직렬화기(170)의 파워 도메인을 드라이버(150)의 파워 도메인과 일치시키도록 구성된다.
데이터 레벨 시프터(162)는 4개의 레벨 시프터(LS1 ~ LS4)를 포함한다.
본 발명의 실시예는 레벨 시프팅 클럭(CLK_OUT_LS<0:3>)이 4-Phase이므로 4개의 레벨 시프터(LS1 ~ LS4)를 구성한 것이다.
이때 데이터 레벨 시프터(162)와 파워 도메인 변경부(161)는 동일한 파워 도메인을 사용하도록 구성된다.
다중화부(142)는 레벨 시프팅 클럭(CLK_OUT_LS<0:3>)에 따라 제 2 병렬 데이터 즉, 레벨 시프팅 데이터(DATA_LS<0:3>)를 하나씩 선택하여 직렬 데이터로서 출력한다.
드라이버(150)는 다중화부(142)의 출력을 드라이빙하여 출력 데이터(OUT<i>)를 생성한다. 이때 i는 0 ~ 15 중의 하나일 수 있다.
이때 데이터 직렬화기(170)의 파이프 래치(141)와 드라이버(150)는 파워 도메인(Power Domain)이 서로 다르다. 즉, 데이터 직렬화기(140)의 파워 도메인은 VDD인 반면, 드라이버(150)의 파워 도메인은 VDDQ이다.
따라서 본 발명은 다중화부(142)의 입력단에 드라이버(150)와 동일한 파워 도메인(VDDQ)를 사용하는 데이터 레벨 시프터(162)를 배치하였다.
다중화부(142) 또한 VDDQ를 파워 도메인으로 사용하여 레벨 시프팅 데이터(DATA_LS<0:3>)를 레벨 시프팅 클럭(CLK_OUT_LS<0:3>)에 따라 직렬 데이터로 변환하도록 하였다.
결국, 데이터 직렬화기(170)와 파워 도메인 변경부(161)의 파워 도메인이 일치되므로 레벨 시프팅 클럭(CLK_OUT_LS<0:3>)과 레벨 시프팅 데이터(DATA_LS<0:3>)는 동일한 스큐 특성을 갖게 된다.
상술한 원리에 따라 레벨 시프팅 데이터(DATA_LS<0:3>)를 데이터 클럭(CLK_DATA<0:3>)에 따라 직렬 데이터로 변환함에 따라 발생될 수 있는 스큐(Skew)가 보상될 수 있도록 하였다.
또한 데이터 레벨 시프터(162)를 파워 도메인 변경부(161)와 동일하게 구성할 수 있다. 이때 데이터 레벨 시프터(162)를 구성하는 4개의 레벨 시프터(LS1 ~ LS4) 또한 서로 동일한 회로 구성을 가질 수 있으며, 자체적인 스큐 발생을 줄일 수 있도록 도 8 또는 도 9와 같이 구성할 수 있다.
즉, 도 8에 도시된 바와 같이, 데이터 레벨 시프터(LS1)는 복수의 트랜지스터(M11 ~ M14)를 포함한다. 도 8은 입력 신호(INPUT)의 위상이 분리되지 않도록 회로를 구성함으로써 레벨 시프터(LS1) 자체의 스큐 발생을 줄일 수 있도록 한 것이다.
또한 도 9에 도시된 바와 같이, 레벨 시프터(LS1)의 다른 실시예는 복수의 트랜지스터(M21 ~ M24) 및 인버터(IV11)를 포함한 레벨 시프팅 로직의 출력단에 트랜지스터(M25, M26)로 구성한 인버터를 연결하여 구성된다. 도 9의 레벨 시프 터(LS1)는 복수의 트랜지스터(M21 ~ M24) 및 인버터(IV11)를 포함한 레벨 시프팅 로직의 출력단에서 발생되는 스큐가 트랜지스터(M25, M26)로 구성한 인버터를 통해 상쇄되도록 한 것이다.
이와 같이 구성된 본 발명의 다른 실시예에 따른 데이터 출력 회로(101)의 동작을 설명하면 다음과 같다.
상술한 바와 같이, 본 발명의 다른 실시예에 따른 데이터 출력 회로(101)는 서로 다른 파워 도메인을 사용하는 데이터 직렬화기(170)와 드라이버(150)의 파워 도메인을 일치시키기 위하여 데이터 레벨 시프터(161)를 사용하였다.
따라서 도 10에 도시된 바와 같이, 레벨 시프팅 데이터(DATA_LS<0:3>)는 trd-tfd 차이의 절대값 만큼의 스큐를 갖게 된다.
이때 trd와 tfd는 각각 병렬 데이터(DATA<i><0:3>)의 라이징 엣지 딜레이 타임(rising edge delay time)과 폴링 엣지 딜레이 타임(falling edge delay time)이다.
이때 레벨 시프팅 데이터(DATA_LS<0:3>)를 선택하기 위한 레벨 시프팅 클럭(CLK_OUT_LS<0:3>) 또한 데이터 레벨 시프터(162)와 동일한 파워 도메인을 사용하며, 동일하게 구성된 파워 도메인 변경부(161)를 통해 레벨 시프팅된 것이다.
따라서 레벨 시프팅 클럭(CLK_OUT_LS<0:3>) 또한 레벨 시프팅 데이터(DATA_LS<0:3>)와 동일한 스큐를 갖게 된다.
레벨 시프터를 사용함에 따른 스큐 또는 PVT(Process, Voltage, Temperature) 변동에 따른 스큐가 데이터 또는 클럭 중 어느 하나에만 영향을 끼칠 경우 출력 데이터(OUT<0:15>)의 스큐 특성이 나빠질 수 있다.
그러나 본 발명의 실시예에 따른 데이터 출력 회로(101)는 레벨 시프터를 사용함에 따른 스큐 또는 PVT 변동에 따른 스큐가 데이터와 클럭 양측에 동일하게 반영되므로 출력 데이터(OUT<0:15>)의 스큐 특성을 좋은 방향으로 개선할 수 있다.
또한 스큐가 감소될 수 있도록 레벨 시프터를 설계하므로 출력 데이터(OUT<0:15>)의 스큐 특성을 더욱 개선할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 실시예에 따른 데이터 출력 회로(100)의 블록도,
도 2 및 도 3은 서로 다른 파워 도메인을 사용하는 도 1의 출력부(130)의 회로 구성예를 나타낸 블록도,
도 4는 도 3의 출력부(130)의 내부 구성을 나타낸 블록도,
도 5는 도 4의 레벨 시프터(160)의 회로도,
도 6은 본 발명의 다른 실시예에 따른 데이터 출력 회로(101)의 블록도,
도 7은 도 6의 출력부(131)의 내부 구성을 나타낸 블록도,
도 8 및 도 9는 도 7의 레벨 시프터(LS1)의 회로도,
도 10은 본 발명의 다른 실시예에 따른 데이터 출력 회로(101)의 데이터 출력 타이밍도이다.

Claims (16)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 복수의 제 1 클럭의 파워 도메인을 변경하여 복수의 제 2 클럭을 생성하도록 구성된 파워 도메인 변경부; 및
    복수의 데이터의 전압 레벨을 시프팅시켜 생성한 복수의 레벨 시프팅 데이터를 상기 복수의 제 2 클럭에 따라 선택적으로 출력하도록 구성된 출력부를 포함하는 데이터 출력 회로.
  6. 제 5 항에 있어서,
    상기 복수의 제 2 클럭을 입력 받아 상기 출력부로 전달하도록 구성된 리피터(Repeater)를 더 포함하는 데이터 출력 회로.
  7. 제 5 항에 있어서,
    출력 인에이블 신호의 활성화 구간에 해당하는 복수의 데이터 클럭을 상기 복수의 제 1 클럭으로서 출력하도록 구성된 출력 제어부를 더 포함하는 데이터 출력회로.
  8. 제 5 항에 있어서,
    상기 출력부는
    상기 복수의 데이터를 상기 복수의 제 2 클럭에 따라 다중화하여 직렬 데이터를 생성하도록 구성된 데이터 직렬화기, 및
    상기 직렬 데이터를 드라이빙하여 출력 데이터를 생성하도록 구성된 드라이버를 포함하는 데이터 출력 회로.
  9. 제 8 항에 있어서,
    상기 데이터 직렬화기는
    상기 복수의 데이터의 전압 레벨을 시프팅하여 상기 복수의 레벨 시프팅 데이터를 생성하기 위한 데이터 레벨 시프터, 및
    상기 복수의 레벨 시프팅 데이터를 상기 복수의 제 2 클럭에 따라 다중화하여 상기 직렬 데이터를 생성하도록 구성된 다중화부를 포함하는 데이터 출력 회로.
  10. 제 9 항에 있어서,
    상기 다중화부의 파워 도메인과 상기 드라이버의 파워 도메인이 서로 다른 데이터 출력 회로.
  11. 제 9 항에 있어서,
    상기 데이터 레벨 시프터의 파워 도메인과 상기 드라이버의 파워 도메인이 서로 동일한 데이터 출력 회로.
  12. 다중 위상을 갖는 복수의 제 1 클럭의 파워 도메인을 변경하여 다중 위상을 갖는 복수의 제 2 클럭을 생성하도록 구성된 파워 도메인 변경부;
    상기 복수의 제 2 클럭을 공통 입력 받고, 복수의 제 1 데이터 세트를 각각 입력 받는 복수의 출력부; 및
    상기 복수의 제 2 클럭을 상기 복수의 출력부에 전달하도록 구성된 복수의 리피터를 포함하며,
    상기 출력부는 상기 제 1 데이터 세트의 파워 도메인을 변경하여 생성한 제 2 데이터 세트를 상기 복수의 제 2 클럭에 따라 선택적으로 출력하도록 구성되는 데이터 출력 회로.
  13. 제 12 항에 있어서,
    상기 출력부는
    상기 제 1 데이터 세트를 상기 복수의 제 2 클럭에 따라 다중화하여 상기 제 2 데이터 세트를 생성하도록 구성된 데이터 직렬화기, 및
    상기 제 2 데이터 세트를 드라이빙하여 출력 데이터를 생성하도록 구성된 드라이버를 포함하는 데이터 출력 회로.
  14. 제 13 항에 있어서,
    상기 데이터 직렬화기는
    상기 제 1 데이터 세트의 전압 레벨을 시프팅하여 상기 제 2 데이터 세트를 생성하기 위한 데이터 레벨 시프터, 및
    상기 제 2 데이터 세트를 상기 복수의 제 2 클럭에 따라 다중화하여 직렬 데이터를 생성하도록 구성된 다중화부를 포함하는 데이터 출력 회로.
  15. 제 14 항에 있어서,
    상기 다중화부의 파워 도메인과 상기 드라이버의 파워 도메인이 서로 다른 데이터 출력 회로.
  16. 제 14 항에 있어서,
    상기 데이터 레벨 시프터의 파워 도메인과 상기 드라이버의 파워 도메인이 서로 동일한 데이터 출력 회로.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011084985A1 (de) * 2010-11-12 2012-05-16 Samsung Electronics Co., Ltd. Pegelschieber sowie System-auf-Chip und Multimedia-Bauelement mit selbigem
US8995207B2 (en) * 2011-08-12 2015-03-31 Qualcomm Incorporated Data storage for voltage domain crossings

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050091494A (ko) * 2004-03-12 2005-09-15 주식회사 하이닉스반도체 출력 드라이버 회로
KR20070063289A (ko) * 2005-12-14 2007-06-19 삼성전자주식회사 웨이브 파이프라인 방식을 이용한 반도체 메모리 장치

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100507866B1 (ko) 1999-06-28 2005-08-18 주식회사 하이닉스반도체 디디알 에스디램의 파이프래치 출력단 프리차지 구조
KR100341576B1 (ko) 1999-06-28 2002-06-22 박종섭 반도체메모리장치의 파이프데이터 입력 제어 방법 및 장치
US6304504B1 (en) * 2000-08-30 2001-10-16 Micron Technology, Inc. Methods and systems for alternate bitline stress testing
KR100406543B1 (ko) 2001-12-24 2003-11-20 주식회사 하이닉스반도체 동기식 메모리의 파이프 래치 제어회로
KR100512175B1 (ko) * 2003-03-17 2005-09-02 삼성전자주식회사 출력 신호들을 선택적으로 출력가능한 반도체 집적 회로및 그것의 테스트 방법
US7420789B2 (en) 2005-10-21 2008-09-02 Taiwan Semiconductor Manufacturing Co., Ltd. ESD protection system for multi-power domain circuitry
US7593202B2 (en) 2005-11-01 2009-09-22 Freescale Semiconductor, Inc. Electrostatic discharge (ESD) protection circuit for multiple power domain integrated circuit
KR100808598B1 (ko) 2006-12-27 2008-03-03 주식회사 하이닉스반도체 데이타 출력 드라이버
KR100801309B1 (ko) 2007-01-03 2008-02-05 주식회사 하이닉스반도체 라이트레벨링 동작을 하는 메모리장치.
TWI395187B (zh) * 2008-06-26 2013-05-01 Novatek Microelectronics Corp 資料驅動器

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050091494A (ko) * 2004-03-12 2005-09-15 주식회사 하이닉스반도체 출력 드라이버 회로
KR20070063289A (ko) * 2005-12-14 2007-06-19 삼성전자주식회사 웨이브 파이프라인 방식을 이용한 반도체 메모리 장치

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