KR20050091494A - 출력 드라이버 회로 - Google Patents

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Abstract

본 발명은 메모리 장치의 내부 데이터를 외부로 출력하기 위한 출력 드라이버 회로에 있어서, 상기 내부 데이터에 대응하는 복수의 데이터 신호를 발생시키는 프리 드라이버와; 상기 복수의 데이터 신호 중 제 1 데이터 신호 및 제 2 데이터 신호를 상기 프리 드라이버로부터 입력받음과 아울러, 메모리 장치의 제어부로부터 소정의 제어 신호를 입력받아, 업-드라이빙 임피던스를 제어하기 위한 복수의 업-드라이빙 제어신호 및 다운-드라이빙 임피던스를 제어하기 위한 복수의 다운-드라이빙 제어신호를 발생시키는 OCD 프리 드라이버와; 상기 복수의 데이터 신호 중 제 3 데이터 신호 및 제 4 데이터 신호를 상기 프리드라이버로부터 수신함과 아울러, 상기 OCD 프리 드라이버로부터 상기 복수의 업-드라이빙 제어신호 및 상기 복수의 다운-드라이빙 제어신호를 수신하여 출력신호를 발생시키는 푸쉬-풀 드라이버와; 상기 출력신호의 슬루-레이트를 조절하기 위하여 상기 프리 드라이버로 입력되는 상기 내부 데이터를 제어하는 슬루-레이트 제어수단을 포함하여 구성되는 것을 특징으로 하는 출력 드라이버 회로에 관한 것이다.

Description

출력 드라이버 회로{Output Driver Circuit}
본 발명은 출력 드라이버 회로에 관한 것으로, 더욱 구체적으로는, DRAM 메모리 장치에서 내부 데이터를 칩 외부로 출력하기 위한 출력 드라이버 회로에 관한 것이다.
반도체 장치에서 출력 드라이버 회로는 내부 데이터를 출력 단자, 즉 출력 패드를 통해 칩 외부로 출력하고자 할 때 사용된다.
칩 외부로 데이터를 구동하는 출력 드라이버는 일반적으로 푸쉬-풀(push-pull) 드라이버로 이루어진다. 출력 푸쉬-풀 드라이버에서 중요한 기능으로서는, 원하는 드라이빙 세기(driving strength)를 갖도록 조절하는 기능과 출력 신호의 슬루 레이트를 조절하는 기능이 있다.
드라이빙 세기는 출력 신호의 전압 레벨을 특정의 전압(예를 들어, 전원 전압 또는 접지 전압) 레벨 쪽으로 구동하는 힘으로서, 드라이빙 세기가 클수록 특정의 전압 레벨에 가까워진다. 드라이빙 세기는 출력 신호의 전압 레벨을 제 1 전압 레벨(예를 들어, 전원 전압 레벨)쪽으로 구동하는 힘인 풀-업 드라이빙 세기와 출력 신호의 전압 레벨을 제 2 전압 레벨(예를 들어, 접자 전압 레벨)쪽으로 구동하는 힘인 풀-다운 드라이빙 세기로 나눌 수 있다. 출력 드라이버에서 출력되는 신호의 전압을 원하는 레벨로 조절하기 위해서는, 드라이빙 세기를 조절할 필요가 있다.
슬루 레이트(slew rate)란 출력 신호의 전압 레벨이 얼마나 빨리 변하느냐를 나타내는 것으로, 시간 대비 전압의 기울기라 할 수 있다. 슬루 레이트는 업-슬루 레이트와 다운-슬루 레이트로 나뉘어지는데, 업-슬루 레이트는 출력 전압의 레벨이 로우레벨에서 하이레벨로 천이될 때의 기울기를 말하며, 다운-슬루 레이트는 출력 전압의 레벨이 하이레벨에서 로우 레벨로 천이될 때의 기울기를 말한다. 슬루 레이트가 클수록 기울기는 급하게 된다. 즉, 짧은 시간에 레벨이 급격하게 변하게 된다.
출력 푸쉬-풀 드라이버에서 슬루 레이트가 크면 데이터 스큐(skew) 면에서 이점은 있으나, 잡음 전류가 커지는 단점이 있다. 반대로 슬루 레이트가 작으면, 잡음 전류는 줄어드는 대신 데이터 스큐가 커질 수 있다. 따라서, 출력 푸쉬-풀 드라이버의 슬루 레이트를 적절하게 원하는 값으로 조절할 필요가 있으며, 이러한 출력 드라이버에서의 슬루 레이트는 DDR(double data rate) II SDRAM(synchronous dynamic random access memory)에서도 마찬가지로서, 그 관련 표준치가 엄격하게 정해져 관리되고 있다.
DDR SDRAM은 버스 속도의 계속적인 증가에 따른 SDRAM의 한계를 극복하기 위하여, 이러한 SDRAM을 대체할 새로운 표준안 중 하나로서 도입된 것이다. DDR SDRAM은 동작에 있어서는 표준 SDRAM과 거의 유사하나 사이클당 두 번의 전송(클럭 신호의 상승 에지(rising edge)와 하강 에지(falling edge)에서)을 하면서 대역폭을 두 배로 늘린 것이다.
한편, 이러한 DDR SDRAM 기술은 DDR II SDRAM에 이르러, 출력 드라이빙 세기를 제어하여 임피던스 조절을 하기 위하여, 각 단계(step)별로 출력 드라이빙 세기를 증가 또는 하강시키는 기능인 OCD(off-chip driver) 기능을 추가하게 되었다. 이러한 OCD 기능은 출력 드라이빙 세기를 제어함으로써 내부 데이터인 Dout 신호에 대한 임피던스 메칭(impedance matching)을 시키기 위하여 추가된 수단으로서, 그 동작을 간단히 살펴 보면 다음과 같다.
즉, 내부 데이터인 Dout 신호에 대응하여 프리 드라이버는 복수의 데이터 신호를 출력한다. 이 중 2개의 데이터 신호는 푸쉬-풀 드라이버의 풀-업 구동 및 풀-다운 구동을 위한 스위치 소자(PMOS, NMOS)의 게이트에 각각 입력되며, 또한 다른 2개의 데이터 신호는 OCD 프리 드라이버에 입력된다. 그리고, OCD 프리 드라이버는 상기 다른 2개의 데이터 신호와 함께, 메모리 장치 내의 제어부로부터 코딩 정보에 따른 제어신호를 입력받아, 업-드라이빙 임피던스를 제어하기 위한 복수의 업-드라이빙 제어신호, 및 다운-드라이빙 임피던스를 제어하기 위한 복수의 다운-드라이빙 제어신호를 발생시킨다. 마지막으로, 푸쉬-풀 드라이버는 상기 프리 드라이버로부터 수신한 상기 데이터 신호, 및 상기 OCD 프리 드라이버로부터 수신한 상기 업-드라이빙 제어신호와 다운-드라이빙 제어신호에 의하여 소정의 세기를 가지는 출력 신호를 발생시킨다. 여기서, 상기 업-드라이빙 제어 신호와 다운-드라이빙 제어신호는 푸쉬-풀 드라이버 내의 복수의 풀-업 및 풀-다운 구동 스위치 소자의 온 또는 오프를 제어함으로써, 출력 드라이버인 푸쉬-풀 드라이버의 임피던스를 조절하는 역할을 한다.
그런데, 상기와 같은 종래의 출력 드라이버 회로는 OCD 기능을 추가함으로 인해 슬루 레이트에 관한 특성 요구치를 만족하지 못하게 되는 문제점이 있었다. 즉, DDR II 기술에서는 레벨 쉬프터로부터 출력되는 내부 데이터가 OCD 프리 드라이버라는 새로운 회로 구성으로 입력되어 기능을 수행함에 따라 전류 로드(load)가 증가하게 되었으며, 이러한 증가된 전류 로드를 감당하기 위해서 상기 레벨 쉬프터의 PMOS 및 NMOS의 용량 및 크기 또한 함께 커지게 되었다. 그리고, 이러한 PMOS, NMOS용량 증가는 출력 드라이버에서의 슬루 레이트가 과다하게 증가하거나 감소하게 되는 원인이 되어, 슬루 레이트에 관한 제품 특성 요구 최대치 및 최소치를 만족하지 못하게 되는 문제를 유발시켰다. 특히, 이러한 문제점은 레벨 쉬프터의 PMOS 용량이 증가함에 따라 슬루 레이트의 특성 요구 최대치가 초과되는 현상에 있어서 더욱 두드러지게 나타난다.
아래의 표 1은 종래 출력 드라이버 회로에 있어서의 슬루 레이트의 측정치를 표시한 것으로서, 그 측정 결과값이 슬루 레이트에 대한 관련 명세(specification)의 특성 요구치 중 최대치인 4.5[V/ns]는 초과하며, 최소치인 1.5[V/ns]는 미달하지는 않지만 한계치에 근접하여, 회로의 동작 특성이 매우 불안하다는 것을 알 수 있다.
최소치 대표치(typical) 최대치
업-슬루레이트 1.5[V/ns] 3.1[V/ns] 5.1[V/ns]
다운-슬루레이트 1.65[V/ns] 3.1[V/ns] 5.7[V/ns]
따라서, 본 발명이 이루고자 하는 기술적 과제는 반도체 메모리 장치, 특히 DDR II 내지는 이와 유사한 개념을 적용한 메모리 장치에 있어서, 출력 드라이버에서의 슬루 레이트의 최대치와 최소치 간 변동폭이 적고, 관련 특성 요구치를 능히 만족시키는 반도체 메모리 장치의 출력 드라이버 회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 메모리 장치의 내부 데이터를 외부로 출력하기 위한 출력 드라이버 회로에 있어서, 상기 내부 데이터에 대응하는 복수의 데이터 신호를 발생시키는 프리 드라이버와; 상기 복수의 데이터 신호 중 제 1 데이터 신호 및 제 2 데이터 신호를 상기 프리 드라이버로부터 입력받음과 아울러, 메모리 장치의 제어부로부터 소정의 제어 신호를 입력받아, 업-드라이빙 임피던스를 제어하기 위한 복수의 업-드라이빙 제어신호 및 다운-드라이빙 임피던스를 제어하기 위한 복수의 다운-드라이빙 제어신호를 발생시키는 OCD 프리 드라이버와; 상기 복수의 데이터 신호 중 제 3 데이터 신호 및 제 4 데이터 신호를 상기 프리드라이버로부터 수신함과 아울러, 상기 OCD 프리 드라이버로부터 상기 복수의 업-드라이빙 제어신호 및 상기 복수의 다운-드라이빙 제어신호를 수신하여 출력신호를 발생시키는 푸쉬-풀 드라이버와; 상기 출력신호의 슬루-레이트를 조절하기 위하여 상기 프리 드라이버로 입력되는 상기 내부 데이터를 제어하는 슬루-레이트 제어수단을 포함하여 구성되는 것을 특징으로 하는 출력 드라이버 회로를 제공한다.
본 발명에서, 상기 푸쉬-풀 드라이버는 상기 제 3 데이터신호에 따라 상기 출력신호의 전압레벨을 제 1 출력 전압레벨로 구동하되, 상기 복수의 업-드라이빙 제어신호에 따라 개별적, 선택적으로 구동하는 복수의 풀-업수단과; 상기 제 4 데이터신호에 따라 상기 출력신호의 전압레벨을 제 2 출력 전압레벨로 구동하되, 상기 복수의 다운-드라이빙 제어신호에 따라 개별적, 선택적으로 구동하는 복수의 풀-다운수단을 포함하는 것이 바람직하다.
본 발명에서, 상기 메모리 장치는 DDR(double data rate) II SDRAM인 것이 바람직하다.
본 발명에서, 상기 슬루-레이트 제어수단은 저항 소자인 것이 바람직하다.
본 발명에서, 상기 저항 소자의 저항값은 300~400[Ω]인 것이 바람직하다.
본 발명에서, 상기 저항 소자는 50[Ω/㎛2] 내지 150[Ω/㎛2]의 면저항율을 가지는 물질을 이용한 플레이트(plate)형 저항 소자인 것이 바람직하다.
본 발명에서, 상기 저항 소자는 능동저항 또는 게이트 저항인 것이 바람직하다.
본 발명에서, 상기 저항 소자는 비트 라인 상의 저항성분을 이용하여 구성되는 것이 바람직하다.
먼저, 본 발명에 의한 출력 드라이버 회로의 동작을 구체적으로 설명한다.
내부 데이터인 Dout 신호가 레벨 쉬프터에 의하여 소정의 전압레벨로 구동된 후, 슬루 레이트 제어 수단으로 입력된다. 그리고, 상기 Dout 신호는 상기 슬루 레이트 제어 수단에 의해 전압 강하 등이 되어 프리 드라이버로 입력된다.
상기 프리 드라이버는 상기 슬루 레이트 제어 수단으로부터 입력되는 Dout 신호에 대응하여 복수의 데이터 신호를 출력하며, 이 중 2개의 데이터 신호는 최종 드라이버인 푸쉬-풀 드라이버의 풀-업 구동 소자 및 풀-다운 구동 소자의 게이트에 각각 입력된다. 그리고, 상기 복수의 데이터 신호 중 또 다른 2개의 데이터 신호는 OCD 프리 드라이버로 공급된다. OCD 프리 드라이버는 상기 입력받은 2개의 데이터 신호와 함께, 메모리 장치 내의 제어부로부터 코딩 정보에 따른 제어신호를 입력받아, 업-드라이빙 임피던스를 제어하기 위한 복수의 업-드라이빙 제어신호 및 다운-드라이빙 임피던스를 제어하기 위한 복수의 다운-드라이빙 제어신호를 발생시킨다. 푸쉬-풀 드라이버는 상기 프리 드라이버로부터 수신한 상기 2개의 데이터 신호, 및 상기 OCD 프리 드라이버로부터 수신한 업-드라이빙 제어신호와 다운-드라이빙 제어신호에 의하여 소정의 세기를 가지는 출력 신호를 발생시킨다. 여기서, 상기 슬루 레이트 제어 수단은 상기 출력 신호의 변화 기울기를 완화 또는 제어하기 위하여 설치되는 것으로서, 수동 또는 능동 저항 소자 내지는 출력 신호 변화율 완화를 위한 별도의 제어 회로 등으로 구성될 수 있다. 상기 슬루 레이트 제어 수단은, 내부 데이터의 전위를 천이시켜 프리 드라이버로 공급하는 레벨 쉬프터의 PMOS 또는 NMOS의 용량이 증가함에 따라, 출력신호의 변화 기울기가 급격하게 변해 슬루 레이트의 변동폭이 증가하여 제품의 특성 요구치를 초과 또는 미달하게 되는 현상을 방지하는 역할을 한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 일실시예에 따른 출력드라이버 회로를 도시한 것으로서, 이를 참조하여 본 발명을 설명하면 다음과 같다.
도 1에 도시된 바와 같이, 본 실시예의 출력 드라이버 회로는, 레벨 쉬프터(미도시)에 의하여 소정의 전압레벨로 구동된 내부 데이터인 Dout 신호를 입력받아 출력시키는 슬루 레이트 제어부(110)와; 슬루 레이트 제어부(110)로부터 출력되는 Dout 신호에 응답하여 pullup_A, pulldown_A, pullup_B, pulldown_B라는 데이터 신호를 출력하는 프리 드라이버(120)와; 상기 프리 드라이버(120)로부터 상기 pullup_A, pulldown_A 신호를 입력받음과 아울러, 메모리 장치 내의 제어부(미도시)로부터 소정의 제어 신호(ocdpu_70, ocdpu_75, ..., ocdpu_135, ocdpu_140 및 ocdpd_70, ocdpd_75, ..., ocdpd_135, ocdpd_140)를 입력받아 업-드라이빙 임피던스를 제어하기 위한 복수의 업-드라이빙 제어신호(u70, u75, ..., u135, u140) 및 다운-드라이빙 임피던스를 제어하기 위한 복수의 다운-드라이빙 제어신호(d70, d75, ..., d135, d140)를 발생시키는 OCD 프리 드라이버(130)와; 프리 드라이버(120)로부터 제어신호 pullup_B, pulldown_B를 수신함과 아울러, OCD 프리 드라이버(130)로부터 상기 복수의 업-드라이빙 제어신호 및 상기 복수의 다운-드라이빙 제어신호를 수신하여 출력신호를 발생시키는 푸쉬-풀 드라이버(140)를 포함하여 구성된다.
여기서, OCD 프리드라이버(130)는 상기 복수의 업-드라이빙 제어신호를 출력하는 OCD 프리드라이버 풀업부(131)과, 상기 복수의 다운-드라이빙 제어신호를 출력하는 OCD 프리드라이버 풀다운부(132)로 구성된다.
이와 같이 구성된 본 실시예의 동작을 구체적으로 설명하면 다음과 같다.
먼저, 도 2에 도시된 바와 같이, 레벨 쉬프터(201, 202)에 의하여 VDD전압레벨에서 VDDQ전압레벨로 구동된 내부 데이터인 Dout 신호는 슬루 레이트 제어부(110)에 입력된다. 슬루 레이트 제어부(110)는 상기 Dout 신호가 변화되는 기울기를 완화 또는 제어하기 위하여 설치되는 것으로서, 저항 소자 또는 출력 신호 변화율 완화를 위한 별도의 제어 회로를 이용하여 구성된다. 특히, 도 3에 도시된 바와 같이, 슬루 레이트 제어부(110)는 저항값 300~400[Ω]인 저항 소자(R1, R2)로 구성될 수 있으며, 이 경우에는 수동 저항, 능동 저항, 게이트 저항 등을 이용할 수 있다. 이 때, 사용되는 상기 저항 소자의 형태에 있어서는, 상기 저항값 300~400[Ω]을 만족시키면서도 반도체 소자 내에서의 저항 소자에 대한 면적 부담을 줄이기 위하여, 50[Ω/㎛2] 내지 150[Ω/㎛2]의 면저항율을 가지는 물질을 이용하여 플레이트(plate)형 저항 소자로 구현할 수 있다. 뿐만 아니라, 상기 저항소자는 DRAM의 비트 라인 상의 저항성분을 이용하여 구현할 수도 있다. 상기 저항 R1, R2의 저항값은 적용되는 시스템의 환경에 따라 각각 독립적으로 정해질 수 있다.
슬루 레이트 제어부(110)는 특히, DDR II SDRAM에서 레벨 쉬프터(201, 202) 내 PMOS, NMOS의 용량이 증가됨에 따라 전압 증가율인 슬루 레이트가 현저히 증가, 또는 감소하게 되는 현상을 방지한다. 즉, 상기 레벨 쉬프터(201, 202)와 뒤에 설명될 프리 드라이버(120) 간에 주로 저항 소자로 구성되는 슬루 레이트 제어부(110)을 설치하여 임피던스 성분을 추가함으로써, 상기 레벨쉬프터의 용량 증가에 대하여 슬루 레이트가 민감하게 반응하지 않도록 하고, 그 결과 출력 신호의 슬루 레이트가 특성 요구치를 초과 또는 미달되지 않도록 한다. 그리고, 이러한 효과는 실제 DDR II 제품에 있어 문제시 되어 왔던 슬루 레이트 특성 요구치의 최대치를 초과하는 현상을 방지함에 있어 더욱 두드러지게 나타난다.
본 실시예에 따른 출력 드라이버 회로는 상기와 같은 슬루 레이트 제어부(110)를 적용함으로써, 슬루 레이트의 최소치와 최대치에 대한 관련 명세(specification)의 특성 요구치를 능히 만족시키고, 이에 따라 데이터 스큐와 잡음 전류 등이 과다하게 증가하는 것을 방지한다.
다음으로, 슬루 레이트 제어부(110)로부터 출력되는 Dout 신호는 프리 드라이버(120)로 입력되어, 비반전 또는 반전 등의 처리과정을 거쳐, pullup_A, pulldown_A, pullup_B, pulldown_B라는 데이터 신호로 출력된다.
여기서, 상기 제어신호 pullup_B, pulldown_B는 도 6에 도시된 바와 같이, 푸쉬-풀 드라이버(140)의 PMOS(P0) , NMOS(N0)로 각각 입력되어 출력 신호를 풀업 또는 풀다운 구동한다.
그리고, 상기 제어 신호 pullup_A는 OCD 프리 드라이버(130)의 OCD 프리드라이버 풀업부의 각 논리 소자에 입력된다. 도 4에 도시된 바와 같이, OCD 프리드라이버 풀업부는 상기 제어신호 pullup_A를 각 NAND 게이트의 일측단으로 입력받음과 아울러, 메모리 장치 내의 제어부(미도시)로부터 제어 신호 ocdpu_70, ocdpu_75, ..., ocdpu_135, ocdpu_140를 각 NAND 게이트의 다른 나머지 일측단으로 입력받아, 논리 계산을 수행함으로써, 업-드라이빙 임피던스를 제어하기 위한 업-드라이빙 제어신호 u70, u75, ..., u135, u140를 각각 발생시켜 푸쉬-풀 드라이버(140)로 보낸다.
또한, 상기 제어 신호 pulldown_A는 OCD 프리 드라이버(130)의 OCD 프리드라이버 풀다운부의 각 논리 소자에 입력된다. 도 5에 도시된 바와 같이, OCD 프리드라이버 풀다운부는 상기 제어신호 pulldown_A를 각 NOR 게이트의 일측단으로 입력받음과 아울러, 메모리 장치 내의 제어부(미도시)로부터 제어 신호 ocdpd_70, ocdpd_75, ..., ocdpd_135, ocdpd_140를 각 NOR 게이트의 다른 나머지 일측단으로 입력받아, 논리 계산을 수행함으로써, 다운-드라이빙 임피던스를 제어하기 위한 다운-드라이빙 제어신호 d70, d75, ..., d135, d140를 각각 발생시켜 푸쉬-풀 드라이버(140)로 보낸다.
마지막으로, 복수의 풀-업 구동용 PMOS(P0, P70, P75, ..., P135, P140)와 복수의 풀-다운 구동용 NMOS(N0, N70, N75, ..., N135, N140)를 포함하여 구성된 푸쉬-풀 드라이버(140)는, 프리 드라이버(120)로부터 제어신호 pullup_B, pulldown_B를 수신함과 아울러, OCD 프리 드라이버(130)로부터 상기 복수의 업-드라이빙 제어신호 및 상기 복수의 다운-드라이빙 제어신호를 수신하여 출력신호를 발생시킨다.
본 실시예에서의 출력 드라이버 임피던스를 조절하는 원리는 다음과 같다.
우선, 도 2에서, 내부 데이터인 Dout 신호가 하이 레벨일 경우에는, 인버터 INV1과 INV2를 통과한 후의 신호인 pullup_B, pulldown_B는 각각 로우레벨이 되어 푸쉬-풀 드라이버의 PMOS(P0)는 턴-온시키고, NMOS(N0)는 턴-오프시켜 푸쉬-풀 드라이버의 출력단으로는 하이레벨의 신호가 출력되도록 한다. 그리고, 이 경우, 기본적으로 ocdpu_70 ~ ocdpu_100 및 ocdpd_70~ocdpd_100은 하이레벨로, ocdpu_105 ~ ocdpu_140 및 ocdpd_105~ocdpd_140은 로우레벨로 세팅되어진다.
따라서, 기본적으로, 상기와 같이 내부 데이터인 Dout이 하이레벨인 경우에는 pullup_A도 하이레벨이기 때문에, 도 4의 NAND 게이트 중, ocdpu_70 ~ ocdpu_100가 하이레벨로 각각 입력되는 NAND 게이트들의 출력인 제어신호 u70 ~ u100은 로우레벨이 되어 도 6의 푸쉬-풀 드라이버(140)의 P70~P100을 턴-온시킨다. 그리고, 도 4의 NAND 게이트 중, ocdpu_105 ~ ocdpu_140이 로우 레벨로 각각 입력되는 NAND 게이트들의 출력인 제어신호 u105 ~ u140은 하이레벨이 되어 푸쉬-풀 드라이버(140)의 P105~P140을 턴-오프시킨다. 이 때, 도 5의 NOR 게이트들은 일측단으로 하이레벨인 pullup_A를 각각 입력받으므로, 각 NOR게이트의 출력인 제어신호 d70~d140은 모두 로우레벨이되어 푸쉬-풀 드라이버(140)의 N70~140을 모두 턴-오프시킨다. 결국, 상기와 같은 경우, 푸쉬-풀 드라이버(140)의 풀-업 구동소자인 P0 및 P70~P100만이 턴-온되어 출력단을 풀업 구동하게 된다.
여기서, 출력 드라이버 임피던스의 조절이 필요한 경우에는, 제어 신호 ocdpd_70, ocdpd_75, ..., ocdpd_135, ocdpd_140의 전위를 하이, 또는 로우로 조절하여 푸쉬-풀 드라이버(140)의 각 PMOS의 풀업 구동 제어신호인 u70~u140를 하이, 또는 로우 레벨로 조절함으로써, 턴-온되는 PMOS의 개수를 조절한다.
내부 데이터인 Dout 신호가 로우 레벨인 경우에는 상기의 유사한 동작에 의하여 푸쉬-풀 드라이버(140) 내 턴-온되는 NMOS의 개수를 조절함으로써, 출력 드라이버 임피던스를 조절한다.
상기에서 본 바와 같이, 본 실시예에서의 슬루 레이트 제어부(110)는 특히, DDR II SDRAM에서 레벨 쉬프터(201, 202) 내 PMOS, NMOS의 용량이 증가됨에 따라 슬루 레이트가 현저히 증가, 또는 감소하게 되는 현상을 방지한다. 즉, 상기 레벨 쉬프터(201, 202)와 프리 드라이버(120) 간에 슬루 레이트 제어부(110)를 설치하여 임피던스 성분을 추가하는 것에 의하여, 상기 레벨쉬프터의 용량 증가에 대하여 슬루 레이트가 민감하게 반응하지 않도록 하고, 슬루 레이트의 최소치와 최대치 간의 변동폭을 감소시킴으로써, 출력 신호의 슬루 레이트가 특성 요구치를 초과 또는 미달되지 않도록 한다.
이상 설명한 바와 같이, 본 발명에 따른 출력 드라이버 회로는 슬루-레이트 제어수단을 프리 드라이버의 이전 노드에 설치함으로써, 슬루 레이트의 최소치와 최대치에 대한 특성 요구치를 만족하게 하고, 이에 따라 데이터 스큐와 잡음전류 등이 과다하게 증가하는 것을 방지하여 경쟁력이 있는 반도체 메모리 장치를 생산할 수 있도록 한다.
도 1은 본 발명에 의한 일 실시예에 따른 출력 드라이버 회로를 도시한 것이다.
도 2는 본 발명에 의한 일 실시예에서, 슬루 레이트 제어부 및 프리 드라이버의 동작을 설명하기 위하여 도시한 것이다.
도 3은 본 발명에 의한 일 실시예에 따른 출력 드라이버 회로에 사용되는 슬루 레이트 제어부의 일 회로 구성을 도시한 것이다.
도 4는 OCD 프리 드라이버 풀업부의 간략한 회로구성을 도시한 것이다.
도 5는 OCD 프리 드라이버 풀다운부의 간략한 회로구성을 도시한 것이다.
도 6은 본 발명에 의한 일 실시예에 따른 출력 드라이버 회로에 사용되는 푸쉬-풀 드라이버를 도시한 것이다.
<도면의 주요부분에 대한 부호의 설명>
110 : 슬루 레이트 제어부 120 : 프리 드라이버
130 : OCD 프리 드라이버
131 : OCD 프리 드라이버 풀업부
132 : OCD 프리 드라이버 풀다운부
140 : 푸쉬-풀 드라이버
201, 202 : 레벨 쉬프터
P0, P70~P140 : PMOS
N0, N70~N140 : NMOS

Claims (9)

  1. 메모리 장치의 내부 데이터를 외부로 출력하기 위한 출력 드라이버 회로에 있어서,
    상기 내부 데이터에 대응하는 복수의 데이터 신호를 발생시키는 프리 드라이버와,
    상기 복수의 데이터 신호 중 제 1 데이터 신호 및 제 2 데이터 신호를 상기 프리 드라이버로부터 입력받음과 아울러, 메모리 장치의 제어부로부터 소정의 제어 신호를 입력받아, 업-드라이빙 임피던스를 제어하기 위한 복수의 업-드라이빙 제어신호 및 다운-드라이빙 임피던스를 제어하기 위한 복수의 다운-드라이빙 제어신호를 발생시키는 OCD 프리 드라이버와,
    상기 복수의 데이터 신호 중 제 3 데이터 신호 및 제 4 데이터 신호를 상기 프리드라이버로부터 수신함과 아울러, 상기 OCD 프리 드라이버로부터 상기 복수의 업-드라이빙 제어신호 및 상기 복수의 다운-드라이빙 제어신호를 수신하여 출력신호를 발생시키는 푸쉬-풀 드라이버와,
    상기 출력신호의 슬루-레이트를 조절하기 위하여 상기 프리 드라이버로 입력되는 상기 내부 데이터를 제어하는 슬루-레이트 제어수단을
    포함하여 구성되는 것을 특징으로 하는 출력 드라이버 회로.
  2. 제 1항에 있어서, 상기 메모리 장치는 DDR(double data rate) II SDRAM인 것을 특징으로 하는 출력 드라이버 회로.
  3. 제 1 항에 있어서,
    상기 푸쉬-풀 드라이버는
    상기 제 3 데이터신호에 따라 상기 출력신호의 전압레벨을 제 1 출력 전압레벨로 구동하되, 상기 복수의 업-드라이빙 제어신호에 따라 개별적, 선택적으로 구동하는 복수의 풀-업수단과;
    상기 제 4 데이터신호에 따라 상기 출력신호의 전압레벨을 제 2 출력 전압레벨로 구동하되, 상기 복수의 다운-드라이빙 제어신호에 따라 개별적, 선택적으로 구동하는 복수의 풀-다운수단을 포함하는 것을
    특징으로 하는 출력 드라이버 회로.
  4. 제 3항에 있어서, 상기 메모리 장치는 DDR II SDRAM인 것을 특징으로 하는 출력 드라이버 회로.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 슬루-레이트 제어수단은 저항 소자인 것을 특징으로 하는 출력 드라이버 회로.
  6. 제 5항에 있어서, 상기 저항 소자의 저항값은 300~400[Ω]인 것을 특징으로 하는 출력드라이버 회로.
  7. 제 5항에 있어서, 상기 저항 소자는 50[Ω/㎛2] 내지 150[Ω/㎛2]의 면저항율을 가지는 물질을 이용한 플레이트(plate)형 저항 소자인 것을 특징으로 하는 출력드라이버 회로.
  8. 제 5항에 있어서, 상기 저항 소자는 능동저항 또는 게이트 저항인 것을 특징으로 하는 출력 드라이버 회로.
  9. 제 5항에 있어서, 상기 저항 소자는 비트 라인 상의 저항성분을 이용하여 구성되는 것을 특징으로 하는 출력드라이버 회로.
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