KR20130032453A - 반도체 장치 - Google Patents

Abstract

본 발명은 데이터를 안정적으로 전달하면서도 소모되는 전류량을 줄일 수 있는 데이터 출력회로를 구비하는 반도체 장치를 제공한다. 이를 위해 본 발명은 출력단을 풀업시키기 위해 다수의 단위 풀업회로를 구비한 풀업회로; 및 상기 출력단을 풀다운시키기 위한 다수의 단위 풀다운 회로를 구비한 풀다운 드라이버를 구비하고, 상기 다수의 단위 풀업회로는 입력단을 통해 제공되는 신호가 상승 에지로 처리되는 경우와 하강에지로 천이되는 경우에 서로 다른 지연값을 가지고 전달하는 풀업 프리드라이버와, 상기 프리드라이버에 의해 전달된 신호에 응답하여 상기 출력단을 풀업시키는 풀업 드라이버를 포함하고, 상기 다수의 단위 풀다운회로는 상기 입력단을 통해 제공되는 신호가 상승 에지로 처리되는 경우와 하강에지로 천이되는 경우에 서로 다른 지연값을 가지고 전달하되, 상기 풀업 프리드라이버와는 반대의 전달 타이밍을 가지고 있는 풀다운 프리드라이버와, 상기 프리드라이버에 의해 전달된 신호에 응답하여 상기 출력단을 풀업시키는 풀업 드라이버를 포함하는 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치에 관한 것으로, 보다 자세하게는 반도체 장치의 데이터 출력회로에 관련된 것이다.

반도체 장치는 데이터를 입출력받는 입출력회로와, 내부에 예정된 동작을 수행하는 코어영역으로 구분할 수 있다. 코어영역은 반도체 장치의 예정된 동작을 수행하기 위한 영역으로 반도체 메모리 장치의 경우에 데이터를 저장하는 메모리 셀 어레이와 메모리 셀어레이에 저장된 데이터를 억세스하기 위한 다양한 회로가 배치된다.

데이터 입출력회로는 데이터 출력회로와 데이터 입력회로를 포함한다. 반도체 장치의 데이터를 외부로 출력하기 위해 배치되는 회로가 데이터 출력회로이다. 데이터 출력회로는 코어영역에서 제공되는 데이터를 외부로 출력하는 역할을 한다. 데이터 출력회로는 데이터를 고속으로 외부로 출력해야 하는 동시에 충분한 드라이빙 능력을 가지고 있어야 한다. 반도체 장치의 외부는 내부와 달리 상대적으로 큰 로드를 가지고 있기 때문에, 안정적으로 데이터가 외부로 전달되려면, 출력회로의 드라이빙 능력이 충분히 커야 하는 것이다. 따라서 출력회로는 상대적으로 많은 전류를 소모하게 된다.

하이레벨의 데이터와 로우레벨의 데이터를 전달하기 위해, 데이터 출력회로는 출력단을 풀업시키는 회로와 풀다운 시키는 회로를 구비하고 있다. 풀업시키는 회로와 풀다운시키는 회로가 동시에 활성화되는 경우에 이들 회로를 통해 불필요한 전류가 소모되는 경우가 있다. 데이터 출력회로는 상대적으로 많은 전류를 소모하는 회로이기 때문에, 풀업시키는 회로와 풀다운 시키는 회로가 동시에 활성화되는 경우에 소모되는 전류량은 상당히 크게 된다.

본 발명은 데이터를 안정적으로 전달하면서도 소모되는 전류량을 줄일 수 있는 데이터 출력회로를 구비하는 반도체 장치를 제공한다.

본 발명은 출력단을 풀업시키기 위해 다수의 단위 풀업회로를 구비한 풀업회로; 및 상기 출력단을 풀다운시키기 위한 다수의 단위 풀다운 회로를 구비한 풀다운 드라이버를 구비하고, 상기 다수의 단위 풀업회로는 입력단을 통해 제공되는 신호가 상승 에지로 처리되는 경우와 하강에지로 천이되는 경우에 서로 다른 지연값을 가지고 전달하는 풀업 프리드라이버와, 상기 프리드라이버에 의해 전달된 신호에 응답하여 상기 출력단을 풀업시키는 풀업 드라이버를 포함하고, 상기 다수의 단위 풀다운회로는 상기 입력단을 통해 제공되는 신호가 상승 에지로 처리되는 경우와 하강에지로 천이되는 경우에 서로 다른 지연값을 가지고 전달하되, 상기 풀업 프리드라이버와는 반대의 전달 타이밍을 가지고 있는 풀다운 프리드라이버와, 상기 프리드라이버에 의해 전달된 신호에 응답하여 상기 출력단을 풀업시키는 풀업 드라이버를 포함하는 반도체 장치를 제공한다.

본 발명은 입력단을 통해 전달되는 신호가 상승에지로 천이할 때와 하강에지로 천이할 때 서로 다른 타이밍에 전달하는 제1 비대칭 지연부; 상기 입력단을 통해 전달되는 신호가 상승에지로 천이할 때와 하강에지로 천이할 때 서로 다른 타이밍에 전달하되, 상기 제1 비대칭 지연부와는 반대의 지연시간을 가지는 제2 비대칭 지연부; 상기 제1 비대칭 지연부에서 전달되는 신호를 이용하여 출력단을 풀업시키기 위한 풀업 드라이버; 및 상기 제2 비대칭 지연부에서 전달되는 신호를 이용하여 상기 출력부를 풀다운시키는 풀다운 드라이버를 구비하는 반도체 장치를 제공한다.

본 발명에 의해서, 반도체 장치의 데이터 출력회로가 데이터를 안정적으로 전달하면서도 소모되는 전류량을 줄일 수 있다.

도1은 본 발명을 설명하기 위한 데이터 출력회로를 도시한 회로도.
도2는 도1에 도시된 데이터 출력회로의 동작을 나타내는 파형도.
도3은 타임 컨트롤 방식을 사용하는 데이터 출력회로를 나타내는 회로도.
도4는 도1과 도3에 도시된 메인드라이버를 나타내는 회로도.
도5는 도3에 도시된 데이터 출력회로의 동작을 나타내는 파형도.
도6은 도1 및 도4에 도시된 데이터 출력회로의 동작상 문제점을 보여주는 회로도.
도7은 본 발명의 실시예에 따른 반도체 장치의 데이터 출력회로를 나타내는 회로도.
도8은 도7에 도시된 반도체 장치의 데이터 출력회로의 동작을 나타내는 파형도.
도9는 도7에 도시된 데이터 출력회로중 풀업부의 신호 전달 패스를 나타내는 회로도.
도10은 도7에 도시된 데이터 출력회로중 풀다운부의 신호 전달 패스를 나타내는 회로도.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

본 발명은 반도체 장치의 데이터 출력회로에 관한 것으로, 신호를 출력하는 회로를 구비한 다양한 종류의 반도체 장치에 적용할 수 있다. 예를 들어 다양한 종류의 반도체 메모리 장치에 적용할 수 있으며, 특히, DDR3 스펙을 사용하는 반도체 메모리 장치에 적용할 수 있다. 구체적으로, DDR3 스펙을 사용하는 반도체 메모리 장치의 데이터 출력회로의 프리드라이버 회로를 개발하는데 효과적으로 적용이 가능하다.

도1은 본 발명을 설명하기 위한 데이터 출력회로를 도시한 회로도이다.

도1을 참조하여 살펴보면, 데이터 출력회로는 라이징 데이터(DATAR)을 제공받아 데이터 출력핀(DQ)를 풀업하는 풀업회로와, 폴링 데이터(DATAF)를 제공받아 데이터 출력핀(DQ)를 풀다운하는 풀다운회로를 포함한다. 라이징 데이터와 폴링 데이터는 편의상 표기한 것이고, 실제 구현시에는 하나의 신호를 수신받아 라이징시에 라이징 데이터가 있는 것으로 하고, 폴링 시에 폴링데이터가 있는 것으로 판단한 것이다.

풀업회로는 같은 구성을 가지는 다수의 단위회로(예를 들면 10)가 병렬로 연결되어 있다. 하나의 단위회로(10)는 프리드라이버(11)와 메인 드라이버(12)를 포함한다. 메인드라이버(12)는 풀업 프리드라이빙 신호(PUB0)을 제공받아 출력핀(DQ)을 풀업시킨다.

프리드라이버(11)는 3개의 인버터(I1 ~ I3)를 포함한다. 풀다운회로도 풀업회로와 같은 구성을 가지고 있다. 풀다운회로는 다수의 단위회로를 구비하고, 출력단을 풀다운시키기 위한 메인 드라이버와 그 메인 드라이버로 풀다운 프리드라이빙 신호(PD0 ~ PD6)를 전달하는 프리드라이버를 구비한다.

도2는 도1에 도시된 데이터 출력회로의 동작을 나타내는 파형도이다.

도2를 참조하여 살펴보면, 도1에 도시된 데이터 출력회로는 다수개의 풀다운 단위회로 및 풀업 단위회로를 구비하여, 프리드라이빙 신호(PD0 ~ PD6, PUB0~ PUB6)를 실질적으로 같은 타이밍에 천이되도록 한다.

특히, 도2에서 보이듯이 프리 드라이버의 출력 파형, 즉 프리드라이빙 신호(PD0 ~ PD6, PUB0~ PUB6)는 DDR3 메모리 장치의 스펙을 만족시키기 위해 파형의 기울기가 상대적으로 매우 낮다. 이런 형태의 파형이 가지는 문제점은 PVT (process, voltage, temperature) 변화와 노이즈에 매우 취약하다는 것이다.

도3은 타임 컨트롤 방식을 사용하는 데이터 출력회로를 나타내는 회로도이다.

도3에 도시된 데이터 출력회로는 전술한 문제점을 해결하기 위해 제안된 것으로, 타이밍 컨트롤(Timing control) 방식의 데이터 출력회로이다. 도3에 도시된 데이터 출력회로는 문제시 되었던 파형의 기울기를 세워서 PVT 변화 및 노이즈에 대한 영향을 작게 한 것이다. 타이밍 컨트롤 방식에서는 도시된 7개의 풀업 단위회로와 풀다운 단위회로에서 출력되는 신호 파형의 기울기를 세워도 각각 서로 다른 타이밍에 동작하기 때문에, 전체적으로 DDR3 메모리 장치의 스펙을 만족시킬 수 있게 된다. 이를 위해 프리드라이빙 신호가 전달되는 경로에 배치된 저항값을 서로 다르게 구현한다.

도4는 도1과 도3에 도시된 메인드라이버를 나타내는 회로도이다. 도4에는 풀업 메인드라이버(PUDRV)와 풀다운 메인드라이버(PDDRV)의 내부 회로를 나타낸 것이다.

풀업 메인드라이버(PUDRV)는 일측이 전원전압(VDD)에 접속되고, 타측이 저항을 통해 출력핀(DQ)에 연결된 피모스 트랜지스터를 포함하고, 풀다운 메인드라이버(PDDRV)는 일측이 접지전압(VSS)에 연결되고, 타측은 저항을 통해 출력핀(DQ)에 연결된 앤모스 트랜지스터를 포함한다. 여기서 피모스 트랜지스터와 앤모스 트랜지스터의 게이트에 연결된 입력단(INP,INN)은 각각 도1과 도3의 프리드라이빙 신호(PD0 ~ PD6, PUB0~ PUB6)를 입력받게 된다. 도1과 도3에 도시된 데이터 출력회로는 각각 7개의 풀업 메인드라이버(PUDRV)와 7개의 풀다운 메인드라이버(PDDRV)를 구비하고 있기 때문에, 도4에 도시된 회로가 7개씩 구비하게 된다.

도5는 도3에 도시된 데이터 출력회로의 동작을 나타내는 파형도이다.

도5를 참조하여 살펴보면, 도3에 도시된 데이터 출력회로는 타이밍 컨트롤 방식으로, 풀다운 프리드라이빙 신호(PUB0 ~PUB6)가 하나씩 시간적인 차이를 두고 하이레벨로 상승하거나, 로우레벨로 하강하는 것을 알 수 있다. 또한, 풀업 프리 드라이빙 신호(PD0 ~ PD6)도 하나씩 시간적인 차이를 두고 하이레벨로 상승하거나, 로우레벨로 하강하는 것을 알 수 있다. 풀업 프리 드라이빙 신호(PD0 ~ PD6)는 하이레벨로 상승하는 경우 풀업드라이버로 사용되는 피모스 트랜지스터를 턴오프시키고, 로우레벨로 하강하는 경우 피모스 트래지스터를 턴온시키게 된다. 이와는 반대로 풀다운 프리 드라이빙 신호(PUB0 ~ PUB6)는 하이레벨로 상승하는 경우 풀다운드라이버로 사용되는 앤모스 트랜지스터를 턴온시키고, 로우레벨로 하강하는 경우 앤모스 트래지스터를 턴오프시키게 된다.

도6은 도1 및 도4에 도시된 데이터 출력회로의 동작상 문제점을 보여주는 회로도이다.

도3에 도시된 타이밍 컨트롤을 수행하는 데이터 출력회로는 도1에 도시된 데이터 출력회로의 단점을 보완할 수 있으나, 풀업트랜지스터와 풀다운 트랜지스터가 동시에 턴온되는 현상이 생긴다. 동시에 턴온되면, 풀업트랜지스터와 풀다운 트랜지스터를 관통하여 전류가 흐르게 되어, 데이터 출력회로의 파워 소모가 증가하게 된다. 더구나, 풀업트랜지스터와 풀다운 트랜지스터는 상대적으로 높은 드라이빙 능력을 가지고 있기 때문에 관통하여 흐르는 전류가 매우 크기 때문에, 반도체 장치의 전체적인 파워 소모에 악영향을 크게 미친다. 도6에는 풀업트랜지스터와 풀다운 트랜지스터를 관통하여 전류가 흐르는 것이 도시되어 있다.

본 발명은 전술한 문제점을 해결하기 위해, 다수의 풀업 드라이버와 풀다운드라이버를 병렬로 구비한 데이터 출력회로에서, 풀다운 드라이버와 풀업 드라이버가 동시에 턴온되지 않도록 하는 데이터 출력회로를 제안한다.

도7은 본 발명의 실시예에 따른 반도체 장치의 데이터 출력회로를 나타내는 회로도이다.

도7을 참조하여 살펴보면, 본 실시예에 따른 반도체 장치의 데이터 출력회로는 다수의 단위 풀업 회로와 다수의 풀다운 회로를 구비한다. 다수의 단위 풀업 회로는 라이징 데이터(DATAR)를 수신받고, 다수의 단위 풀다운 회로는 폴링 데이터(DATAF)를 수신받는다. 라이징 데이터(DATAR)와 폴링 데이터(DATAF)는 편의상 DDR 메모리 장치에서 신호의 상승과 하강에 명명한 것으로 실제 데이터 출력회로는 하나의 입력단(IN)을 통해 데이터 신호를 수신받는다.

단위 풀업회로(100)는 프리드라이버(110)와, 메인 드라이버(120)를 구비한다. 프리드라이버(110)는 비대칭 지연부(111)와, 인버터(I3,I4)를 구비한다. 비대칭 지연부(111)는 라이징 데이터 신호가 하이레벨로 상승하는 구간과 로우레벨로 하강하는 구간을 전달할 때 서로 다른 타이밍으로 전달한다. 하이레벨로 상승하는 신호는 저항(R4)과, 앤모스 트랜지스터(T4)를 지나서 인버터(I3)로 전달된다. 로우레벨로 하강하는 신호는 피모스 트랜지스터(T3)을 지나서 인버터(I3)로 전달된다. 결국 저항(R4)을 통해 하이레벨로 상승하는 신호와 로우레벨로 하강하는 신호의 전달 타이밍이 달라지게 되는 것이다. 7개의 단위 풀업회로는 같은 패턴으로 구현되며, 각 입력단에 있는 저항의 저항값은 서로 다른 값으로 구현된다. 서로 다른 저항값을 각 단위 풀업회로가 가지고 있기 때문에, 단위 풀업회로에 구비된 풀업 드라이버(PUDRV)의 턴온 시점이 서로 달라지게 된다.

풀다운 회로는 7개의 단위 풀다운 회로를 구비하며, 각 단위 풀다운 회로는 같은 구성을 하고 있다. 예를 들어 단위 풀다운 회로(200)는 프리드라이버(210)와, 메인드라이버(220)를 구비한다. 프리드라이버(210)는 비대칭 지연부(211)와, 인버터(I5,I6)를 구비한다. 비대칭 지연부(211)는 라이징 데이터 신호가 하이레벨로 상승하는 구간과 로우레벨로 하강하는 구간을 전달할 때 서로 다른 타이밍으로 전달한다. 로우레벨로 하강하는 신호는 저항(R5)과, 피모스 트랜지스터(T5)를 지나서 인버터(I5)로 전달된다. 하이레벨로 상승하는 신호는 앤모스 트랜지스터(T6)을 지나서 인버터(I5)로 전달된다. 결국 저항(R5)을 통해 하이레벨로 상승하는 신호와 로우레벨로 하강하는 신호의 전달 타이밍이 달라 지게 되는 것이다. 7개의 단위 풀다운회로는 같은 패턴으로 구현되며, 입력단에 있는 저항의 저항값은 서로 다른 값으로 구현된다. 서로 다른 저항값을 각 단위 풀다운회로가 가지고 있기 때문에, 단위 풀다운회로에 구비된 풀다운 드라이버(PUDRV)의 턴온 시점이 서로 달라지게 된다. 7개의 단위 풀다운회로는 같은 패턴으로 구현되며, 입력단에 있는 저항의 저항값은 서로 다른 값으로 구현된다. 서로 다른 저항값을 각 단위 풀다운회로가 가지고 있기 때문에, 단위 풀다운회로에 구비된 풀다운 드라이버(PDDRV)의 턴온 시점이 서로 달라지게 된다. 또한, 단위 풀다운회로와 단위 풀업회로에 구비되는 저항값은 서로 대칭이 되도록 설계할 수 있다.

도8은 도7에 도시된 반도체 장치의 데이터 출력회로의 동작을 나타내는 파형도이다.

도8에 도시된 바와 같이, 본 실시예에 따른 단위 풀다운회로와 단위 풀업회로는 각각 서로 다른 타이밍에 순차적으로 턴온되고 턴오프되기 때문에, 동시에 풀업 드라이버와 풀다운 드라이버가 턴온되는 경우가 제거된다. 데이터 출력회로를 구성하는 다수의 단위 풀다운회로와 단위 풀업회로를 타이밍 컨트롤로 동작하도록 하되, 프리드라이버단에서 하이레벨로 상승하는 신호와 로우레벨로 하강하는 신호의 전달 속도를 다르게 하여, 다수의 풀업 드라이버와 다수의 풀다운 드라이버가 동시에 턴온되는 것을 방지하였다. 즉, 타이밍 컨트롤 동작의 장점은 살리면서, 풀다운 드라이버와 풀업 드라이버가 동시에 턴온되는 것은 방지하여 전류 소모를 줄일 수 있는 것이다.

이를 보다 자세히 살펴보면, 라이징 데이터에 의해 입력단(IN)을 하강시키면, 각 단위 풀업회로의 비대칭지연부에 의해, 풀업 프리 드라이빙 신호(PUB0 ~ PUB6)는 서로 다른 타이밍에 하강하게 된다. 그로 인해 7개의 피모스 트랜지스터로 이루어진 풀업드라이버는 서로 다른 타이밍에 턴온된다. 이와는 반대로 입력단(IN)이 상승하게 되면, 각 단위 풀업회로의 풀업 프리 드라이빙 신호(PUB0 ~ PUB6)는 실질적으로 동시에 상승하게 된다.

한편, 폴링 데이터에 의해 입력단(IN)을 상승시키면, 각 단위 풀다운회로의 비대칭지연부에 의해, 풀다운 프리 드라이빙 신호(PD0 ~ PD6)는 서로 다른 타이밍에 상승한다. 그로 인해 7개의 앤모스 트랜지스터로 이루어진 풀다운드라이버는 서로 다른 타이밍에 턴온된다. 이와는 반대로 입력단(IN)이 하강하게 되면, 각 단위 풀다운회로의 풀다운 프리 드라이빙 신호(PUB0 ~ PUB6)는 실질적으로 동시에 하강하게 된다.

도9는 도7에 도시된 데이터 출력회로중 풀업부의 신호 전달 패스를 나타내는 회로도이고, 도10은 도7에 도시된 데이터 출력회로중 풀다운부의 신호 전달 패스를 나타내는 회로도이다.

도9를 참조하여 살펴보면 신호가 전달되는 경로가 도시되어 있는데, 제1 경로(P1)로 전달되는 경우에는 실질적으로 같은 타이밍에 전달이 되고, 제2 경로(P2)로 전달되는 경우에는 각 단위 풀업회로를 통해 신호가 전달되는 타이밍이 서로 다르게 되는 것이다. 도10을 참조하여 살펴보면, 제3 경로(P3)로 전달되는 경우에는 실질적으로 서로 다른 타이밍에 전달이 되고, 제4 경로(P4)를 통해 신호가 전달되는 경우에는 실질적으로 같은 타이밍에 신호가 전달이 된다.

지금까지 살펴본 바와 같이, 본 실시예에 따른 반도체 장치의 데이터 출력회로는 타이밍 컨트롤 방법을 사용하고 있기 때문에 PVT 변화 및 노이즈에 둔감하고, 풀업드라이버와 풀다운 드라이버간에 쇼트 전류를 감소시켜, 저전력이 가능하다.

또하, 본 실시예에 따른 반도체 장치는 하나의 데이터 경로로 신호의 송신과 수신을 공유하는 모든 회로 시스템에 이용 가능하다. 대표적인 예로, SDRAM의 DQ, DQS, DQSB 핀이 있는데, 이들 핀들은 신호의 송신과 수신이 모두 가능해야 한다. 신호의 송신 및 수신이 모두 가능하기 위해서는 송신단을 구성하는 구동 회로의 출력과 수신을 구성하는 수신회로의 입력이 하나의 핀에 연결되는데, 이러한 회로 구성을 가지는 모든 회로에 적용 가능하다.

이상에서 대표적인 실시예를 통하여 본 발명에 대하여 상세하게 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다. 그러므로 본 발명의 권리범위는 설명된 실시예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (10)

1. 출력단을 풀업시키기 위해 다수의 단위 풀업회로를 구비한 풀업회로; 및
   상기 출력단을 풀다운시키기 위한 다수의 단위 풀다운 회로를 구비한 풀다운 드라이버를 구비하고,
   상기 다수의 단위 풀업회로는
   입력단을 통해 제공되는 신호가 상승 에지로 처리되는 경우와 하강에지로 천이되는 경우에 서로 다른 지연값을 가지고 전달하는 풀업 프리드라이버와, 상기 프리드라이버에 의해 전달된 신호에 응답하여 상기 출력단을 풀업시키는 풀업 드라이버를 포함하고,
   상기 다수의 단위 풀다운회로는
   상기 입력단을 통해 제공되는 신호가 상승 에지로 처리되는 경우와 하강에지로 천이되는 경우에 서로 다른 지연값을 가지고 전달하되, 상기 풀업 프리드라이버와는 반대의 전달 타이밍을 가지고 있는 풀다운 프리드라이버와, 상기 프리드라이버에 의해 전달된 신호에 응답하여 상기 출력단을 풀업시키는 풀업 드라이버를 포함하는 반도체 장치.
   
2. 제 1 항에 있어서,
   상기 다수의 풀업 프리 드라이버는
   이웃한 풀업 프리 드라이버와 각각 서로 다른 지연값을 가지는 것을 특징으로 하는 반도체 장치.
   
3. 제 1 항에 있어서,
   상기 다수의 풀다운 프리 드라이버는
   이웃한 풀다운 프리 드라이버와 각각 서로 다른 지연값을 가지는 것을 특징으로 하는 반도체 장치.
   
4. 제 1 항에 있어서,
   상기 풀업 프리드라이버는
   상기 입력단에 일측이 연결된 제1 저항;
   상기 입력단에 게이트단이 연결된 피모스 트랜지스터;
   상기 제1 저항의 타측에 게이트단이 연결된 앤모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
   
5. 제 4 항에 있어서,
   상기 풀다운 프리드라이버는
   상기 입력단에 일측이 연결된 제2 저항;
   상기 입력단에 게이트단이 연결된 앤모스 트랜지스터;
   상기 제2 저항의 타측에 게이트단이 연결된 피모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
   
6. 제 1 항에 있어서,
   상기 다수의 메모리 셀을 구비하여 상기 입력단을 통해 데이터 신호를 전달하는 메모리 코어 영역을 더 포함하는 것을 특징으로 하는 반도체 장치.
   
7. 입력단을 통해 전달되는 신호가 상승에지로 천이할 때와 하강에지로 천이할 때 서로 다른 타이밍에 전달하는 제1 비대칭 지연부;
   상기 입력단을 통해 전달되는 신호가 상승에지로 천이할 때와 하강에지로 천이할 때 서로 다른 타이밍에 전달하되, 상기 제1 비대칭 지연부와는 반대의 지연시간을 가지는 제2 비대칭 지연부;
   상기 제1 비대칭 지연부에서 전달되는 신호를 이용하여 출력단을 풀업시키기 위한 풀업 드라이버; 및
   상기 제2 비대칭 지연부에서 전달되는 신호를 이용하여 상기 출력부를 풀다운시키는 풀다운 드라이버를 구비하는 반도체 장치.
   
8. 제 7 항에 있어서,
   상기 제1 비대칭 지연부는
   상기 입력단에 일측이 연결된 제1 저항;
   상기 입력단에 게이트단이 연결된 피모스 트랜지스터;
   상기 제1 저항의 타측에 게이트단이 연결된 앤모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
   
9. 제 8 항에 있어서,
   상기 제2 비대칭 지연부는
   상기 입력단에 일측이 연결된 제2 저항;
   상기 입력단에 게이트단이 연결된 앤모스 트랜지스터;
   상기 제2 저항의 타측에 게이트단이 연결된 피모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
   
10. 제 8 항에 있어서,
    상기 다수의 메모리 셀을 구비하여 상기 입력단을 통해 데이터 신호를 전달하는 메모리 코어 영역을 더 포함하는 것을 특징으로 하는 반도체 장치.
    
    

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