KR20070106424A - 신호 변환기 회로, 변환기 회로 및 신호 변환 방법 - Google Patents

신호 변환기 회로, 변환기 회로 및 신호 변환 방법 Download PDF

Info

Publication number
KR20070106424A
KR20070106424A KR1020070040718A KR20070040718A KR20070106424A KR 20070106424 A KR20070106424 A KR 20070106424A KR 1020070040718 A KR1020070040718 A KR 1020070040718A KR 20070040718 A KR20070040718 A KR 20070040718A KR 20070106424 A KR20070106424 A KR 20070106424A
Authority
KR
South Korea
Prior art keywords
signal
voltage level
rail
output
circuit
Prior art date
Application number
KR1020070040718A
Other languages
English (en)
Other versions
KR100823825B1 (ko
Inventor
오토 슈마체르
안드레아스 블럼
카르티크 고팔라크리쉬난
하미드 파토비
루카 라베지
Original Assignee
키몬다 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 키몬다 아게 filed Critical 키몬다 아게
Publication of KR20070106424A publication Critical patent/KR20070106424A/ko
Application granted granted Critical
Publication of KR100823825B1 publication Critical patent/KR100823825B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10—Program control for peripheral devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/09432—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors with coupled sources or source coupled logic

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Logic Circuits (AREA)

Abstract

신호 변환 회로는 입력 회로와 출력 회로를 포함한다. 입력 회로는 전류 모드 로직 신호를 수신하고, 전류 모드 로직 신호에 기초하여 차이 입력 신호를 제공하도록 구성된다. 출력 회로는 차이 입력 신호를 수신하고, 차이 입력 신호에 기초하여 레일간 출력 신호를 제공하도록 구성된다. 출력 회로는 각 차이 입력 신호의 공통 에지 유형에 응답하여 레일간 출력 신호를 스위칭하도록 구성된다.

Description

신호 변환기 회로, 변환기 회로 및 신호 변환 방법{SIGNAL CONVERTER CIRCUIT}
도 1은 본 발명에 따른 컴퓨터 시스템의 일 실시 예를 나타낸 도면,
도 2는 신호 변환기 회로의 일 실시 예를 나타낸 도면,
도 3은 변환기 입력 회로의 일 실시 예를 나타낸 도면,
도 4는 변환기 출력 회로의 일 실시 예를 나타낸 도면,
도 5는 신호 변환기 회로의 일 실시 예의 동작을 나타낸 타이밍도,
도 6은 전원 대비 포지티브/네거티브 게이트 신호와 포지티브/네거티브 레일간 CMOS 신호의 듀티 사이클을 나타낸 도면,
도 7은 신호 변환기 회로의 일 실시 예에 있어서 레일간 출력 신호의 듀티 사이클에 대한 프로세스, 전압 및 온도 코너 분석 테이블을 나타낸 도면,
도 8은 신호 변환기 회로의 일 실시 예에 있어서 부정합 영향을 나타내는 몬테 카를로 분석(Monte Carlo analysis) 결과를 나타낸 도면.
전형적으로, 컴퓨터 시스템은 시스템 응용을 수행하기 위해 서로 통신하는 다수의 집적 회로를 포함한다. 컴퓨터 시스템은 하나 이상의 호스트 제어기와 하나 이상의 전자 서브시스템 어셈블들, 예를 들어, 이중 인-라인 메모리 모듈(Dual In-Line Memory Module : DIMM), 그래픽 카드, 오디오 카드, 팩시밀리 카드 및 모뎀 카드를 포함하는 경우도 있다. 시스템 기능을 수행하기 위해, 호스트 제어기(들) 및 서브시스템 어셈블은 직렬 통신 링크와 같은 통신 링크를 통해 통신한다. 직렬 통신 링크는 FB-DIMM(Fully-Buffered DIMM) AMB(Advanced Memory Buffer) 표준, PCIe(Peripheral Component Interconnect express) 표준, 또는 임의의 다른 적절한 직렬 통신 링크 시스템을 구현한 링크를 포함한다.
AMB 칩은 FB-DIMM내의 키 장치이다. AMB는 2개의 직렬 링크와, FB-DIMM내의 DRAM(Dynamic Random Access Memory)과 같은 온-보드 메모리(on-board memory)로의 버스를 갖는데, 2개의 직렬 링크 중 하나는 업스트림 트래픽을 위한 것이고 다른 하나는 다운스트림 트래픽을 위한 것이다. 호스트 제어기로부터 다운스트림 직렬 링크 (사우스바운드(southbound))를 통해 전송된 직렬 데이터는 일시적으로 버퍼링된 후 FB-DIMM내의 메모리로 전송될 수 있다. 직렬 데이터는 메모리에 주어지고, AMB에서 변환되며 메모리 버스로 전송되는 어드레스, 데이터 및 명령 정보를 포함한다. AMB는 호스트 제어기에 의한 명령에 따라 메모리에 데이터를 기록하고 메모리로부터 데이터를 판독한다. 판독된 데이터는 직렬 데이터로 변환되어 업스트림 직렬 링크(노스바운드(northbound))상의 호스트 제어기로 반송된다.
또한, AMB는 동일 채널상의 FB-DIMM 사이에서 반복기(repeater)로서 작용한다. AMB는 호스트 제어기나 상부 AMB에 접속된 1차 사우스바운드 링크로부터의 정보를 2차 사우스바운드 링크를 통해 다음 FB-DIMM내의 하부 AMB로 전달한다. AMB는 2차 노스바운드 링크로부터 하부 FB-DIMM내의 정보를 수신하고, 그 정보를 그 자신의 정보와 합병한 후, 그것을 1차 노스바운드 링크를 통해 상부 AMB나 호스트 제어기에 전송한다. 이것은 FB-DIMM들간에 데이지 체인(daisy-chain)을 형성한다. FB-DIMM 채널 아키텍처의 키 속성(key attribute)은 고속, 직렬 및 호스트 제어기와 채널상의 FB-DIMM들간의 점대점 접속이다. AMB 표준은 직렬 차이 시그널링(serial differential signaling)에 기반한다.
또한, PCIe는 차이 신호 페어(pair)를 통해 데이터를 전달하는 고속 직렬 링크이다. PCIe 링크는 "레인(lane)"이라고 하는 양방향 직렬 점대점 접속 주변에 구축된다. 전기적 레벨에서, 각 레인은, 레인당 총 4개의 데이터 와이어(data wire)들을 위해, 2개의 단방향 저전압 차이 시그널링 페어와, 전송 페어 및 수신 페어를 이용한다. 임의의 2개의 PCIe 장치간의 접속은 링크로서 알려져 있으며, 하나 이상의 레인들의 집합으로부터 구축된다. 모든 PCIe 장치는 단일-레인(x1) 링크를 최소한으로 지원한다. 장치들은 x2, x4, x8, x12, x18 또는 x32 이상의 레인들로 이루어진 보다 넓은 링크들을 선택적으로 지원한다.
AMB 및 PCIe 링크와 같은 고속 통신 링크는 데이터를 전달하기 위해 낮은 스윙(low swing) 전류 모드 로직(Current Mode Logic : CML) 신호를 가끔씩 이용한다. 신호 프로세싱이 전형적으로 높은 스윙의 레일간(rail to rail) CMOS(Complementary Metal Oxide Semiconductor) 회로를 통해 달성되기 때문에, 수신 데이터를 처리하기 위해 CML 신호는 변환기 회로를 통해 CMOS 로직 레벨 신호로 변환된다. 고속에서, 신호 변환기 회로는 펄스 폭 및 듀티 사이클이 왜곡되어, 장치들간의 통신에 불신을 초래할 수 있다. 또한, 펄스 폭 및 듀티 사이클 왜곡은 프로세스, 전압 및/또는 온도 파라메타의 변경에 따라 증가하게 되고, 그에 따라 장치들간의 통신 불신이 더욱 커지게 되는 경우가 있다.
이러한 이유 및 다른 이유 때문에 본 발명이 필요하다.
본 발명의 일 측면은 입력 회로 및 출력 회로를 포함하는 신호 변환기 회로를 제공한다. 입력 회로는 전류 모드 로직 신호를 수신하고, 그 전류 모드 로직 신호에 기반하여 차이 입력 신호를 제공하도록 구성된다. 출력 회로는 차이 입력 신호를 수신하고, 그 차이 입력 신호에 기반하여 레일간 출력 신호를 제공하도록 구성된다. 출력 회로는 각 차이 입력 신호의 공통 에지 유형에 응답하여 레일간 출력 신호를 스위칭하도록 구성된다.
첨부된 도면들은 본 발명의 추가적인 이해를 제공하기 위해 포함된 것으로, 본 명세서내에 합체되어 그의 일부를 형성한다. 도면들은 본 발명의 실시 예들과 상세한 설명을 위해 도시한 것으로 본 발명의 원리를 설명하는 작용을 한다. 본 발명의 다른 실시 예 및 본 발명의 의도된 장점들중 많은 부분들은, 이하의 상세한 설명을 참조함에 의해 보다 잘 이해할 수 있게 됨에 따라, 쉽게 알 수 있게 될 것이다. 도면들의 각 소자들은 반드시 서로에 대해 축척으로 도시된 것은 아니다. 유사한 참조 번호는 대응하는 유사한 부분을 나타낸다.
이하의 상세한 설명에서는 첨부 도면에 대한 참조가 이루어지며, 그 도면은 상세한 설명의 일부를 형성하고, 본 발명이 실행될 수 있는 예시적인 특정 실시 예에 의해 도시된다. 이와 관련하여, 최상부(top), 최하부(bottom), 전방(front), 후방(back), 선단(leading), 미단(tailing)등과 같은 방향성 용어는 도시된 도면의 배향을 참조하여 이용된다. 본 발명의 실시 예의 부품들이 다수의 다른 배향으로 배치될 수 있기 때문에, 방향성 용어는 예시적인 목적으로 이용될 뿐 제한을 위한 것은 아니다. 본 발명의 범주를 벗어나지 않고도 다른 실시 예가 이용되고 구조적 및 논리적 변경이 이루어질 수 있음을 알 수 있을 것이다. 그러므로, 이하의 상세한 설명은 제한적인 관점으로 해석되어서는 안되며, 본 발명의 범주는 청구범위에 의해 정의된다.
도 1에는 본 발명에 따른 컴퓨터 시스템(20)의 일 실시 예를 나타낸 도면이 도시된다. 컴퓨터 시스템(20)은 호스트 제어기(22)와 서브시스템 어셈블리(24)를 포함한다. 호스트 제어기(22)는 통신 링크(26)를 통해 서스시스템 어셈블리(24)에 전기적으로 결합된다. 호스트 제어기(22)는 통신 링크(26)를 통해 서브시스템 어셈블리(24)를 제어함으로써, 시스템 기능을 제공한다. 일 실시 예에 있어서, 호스트 제어기(22)는 메모리 제어기이다. 일 실시 예에 있어서, 서브시스템 어셈블 리(24)는 FB-DIMM이며, 호스트 제어기(22)는 FD-DIMM을 제어함으로써, 시스템 메모리 기능을 제공한다. 다른 실시 예에 있어서, 서브시스템 어셈블리(24)는 그래픽 카드, 오디오 카드, 팩시밀리 카드 또는 모뎀 카드와 같은 임의의 적절한 서브시스템 어셈블리이며, 호스트 제어기(22)는 서브시스템 어셈블리(24)를 제어함으로써, 대응하는 시스템 기능을 제공한다.
서브시스템 어셈블리(24)는 CML 신호를 수신하고 CML 신호를 레일간 출력 신호로 변환하는 신호 변환기 회로(28)를 포함한다. 본 명세서에서 CMOS 출력 신호라고 지칭하는 레일간 출력 신호는 실질적으로 VSS에서 낮은 로직 레벨을 포함하고, 실질적으로 VDD에서 높은 로직 레벨을 포함한다. 신호 변환기 회로(28)는 서브시스템 어셈블리(24)내의 CMOS 회로에 CMOS 출력 신호를 제공함으로써, 수신된 데이터를 처리한다.
일 실시 예에 있어서, 신호 변환기 회로(28)는 CML 신호 샘플러(sampler)로부터 CML 신호를 수신하고, 서브시스템 어셈블리(24)는 호스트 제어기(22)로부터 통신 링크(26)를 통해 CML 신호를 수신한다. 전치 증폭기 및 CML 신호 샘플러는 통신 링크(26)와 서브시스템 어셈블리(24)내의 신호 변환기 회로(28) 사이에 배치된다. CML 신호 샘플러는 CML 신호를 수신하여 샘플링하고 신호 변환기 회로(28)는 CML 신호 샘플러로부터 CML 신호를 수신한다.
일 실시 예에 있어서, 신호 변환기 회로(28)는 서브시스템 어셈블리(24)내의 소정 회로로부터 CML 클럭 신호와 같은 CML 신호를 수신한다. 다른 실시 예에 있어서, 신호 변환기 회로(28)는 임의의 적절한 CML 신호 소오스로부터 CML 신호를 수신한다.
신호 변환기 회로(28)는 CML 신호에 대응하는 차이 입력 신호를 제공한다. 신호 변환기 회로(28)는 각 차이 입력 신호내의 하강 에지 또는 상승 에지와 같은 공통 에지 유형에 응답하여 CMOS 출력 신호를 스위칭한다. 차이 입력 신호내의 동통 에지 유형에 응답하여 CMOS 출력 신호를 스위칭하면 CMOS 출력 신호의 펄스폭 및 듀티 사이클 왜곡이 감소한다. 일 실시 예에 있어서, 신호 변환기 회로(28)는 차이 입력 신호들 중 한 신호내의 하강 에지에 응답하여 CMOS 출력 신호를 한 상태로 스위칭하고, 차이 입력 신호들 중 다른 신호내의 하강 에지에 응답하여 CMOS 출력 신호를 다른 상태로 스위칭한다.
일 실시 예에 있어서, 신호 변환기 회로(28)는 CML 신호를 수신하고, 그 CML 신호에 대응하는 차이 입력 신호를 제공하는데, 그 경우 신호 변환기 회로(28)는 CMOS 인버터의 임계치와 실질적으로 동일한 차이 입력 신호내의 공통 모드 전압을 제공한다. 일 실시 예에 있어서, 신호 변환기 회로(28)는 CML 신호를 수신하고, 그 CML 신호에 대응하는 차이 입력 신호를 제공하는데, 그 경우 신호 변환기 회로(28)는 CML 차이 전압 스윙보다 큰 차이 전압 스윙의 차이 입력 신호를 제공한다.
통신 링크(26)는 호스트 컴퓨터(22)와 서브시스템 어셈블리(24)간에 데이터를 전달하는 하나 이상의 차이 신호 페어를 포함한다. 일 실시 예에 있어서, 통신 링크(26)는 하나의 차이 신호 페어를 포함한다. 일 실시 예에 있어서, 통신 링크(26)는 통신 링크(26)를 통해 양방향으로 데이터를 전달하는 다수의 차이 입력 페어를 포함한다.
일 실시 예에 있어서, 서브시스템 어셈블리(24)는 통신 링크(26)를 통해 호스트 제어기(22)에 데이지 체인 접속된 다수의 FB-DIMM 중 하나인 FB-DIMM이다. 데이터 체인형 FM-DIMM들의 각각은 FB-DIMM AMB 직렬 통신 링크를 제공하는 AMB를 포함한다. FB-DIMM AMB 직렬 통신 링크는 통신 링크(26)의 차이 페어의 CML 신호를 포함한다. 각 FB-DIMM은 CML 신호를 수신하여 CMOS 출력 신호로 변환하는 하나 이상의 신호 변환기 회로(28)를 포함한다. 신호 변환기 회로(28)는 FB-DIMM 서브시스템 어셈블리(24)내의 CMOS 회로에 CMOS 출력 신호를 제공함으로써 수신된 데이터를 처리한다.
일 실시 예에 있어서, 호스트 제어기(22)와 서브시스템 어셈블리(24)는 통신 링크(26)내의 PCIe 직렬 통신 링크를 제공한다. PCIe 직렬 통신 링크는 통신 링크(26)의 차이 페어의 CML 신호를 포함하는 AC-결합형 인터페이스이다. 각 서브시스템 어셈블리(24)는 CML 신호를 수신하여 CMOS 출력 신호로 변환하는 하나 이상의 신호 변환기 회로(28)를 포함한다. 신호 변환기 회로(28)는 서브시스템 어셈블리(24)내의 CMOS 회로에 CMOS 출력 신호를 제공함으로써 수신 데이터를 처리한다. 다른 실시 예에 있어서, 호스트 제어기(22)와 서브시스템 어셈블리(24)는 임의의 적절한 통신 링크를 통해 통신한다.
도 2에는 입력 경로(38)를 통해 CML 신호를 수신하고 출력 경로(30)를 통해 CMOS 출력 신호를 제공하는 신호 변환기 회로(28)의 일 실시 예를 나타낸 도면이 도시된다. 신호 변환기 회로(28)는 차이 입력 신호 경로(36)를 통해 변환기 출력 회로(34)에 전기적으로 결합된 변환기 입력 회로(32)를 포함한다.
입력 회로(32)는 38에서의 CML 신호를 수신하고, 36에서의 차이 입력 신호(PCMOS)를 제공한다. 36에서의 차이 입력 신호(PCMOS)는 38에서의 CML 신호에 대응하는 의사-CMOS 로직 레벨 신호이다. 입력 회로(32)는 38에서의 CML 신호의 차이 전압 스윙보다 큰 차이 전압 스윙의, 36에서의 차이 입력 신호(PCMOS)를 제공한다. 또한, 입력 회로(32)는 CMOS 임계치와 실질적으로 동일한 공통 모드 전압의, 36에서의 차이 입력 신호(PCMOS)를 제공한다. 36에서의 차이 입력 신호(PCMOS)가 제공되어 출력 회로(34)내의 CMOS 회로를 신뢰성있게 구동한다.
출력 회로(34)는 36에서의 차이 입력 신호(PCMOS)를 수신하여 30에서의 CMOS 출력 신호를 제공한다. 출력 회로(34)는 36에서의 각 차이 입력 신호(PCMOS)의 하강 에지 유형이나 상승 에지 유형과 같은 공통 에지 유형에 응답하여 30에서의 CMOS 출력 신호를 스위칭한다. 36에서의 차이 입력 신호의 공통 에지 유형에 응답하여 30에서의 CMOS 출력 신호를 스위칭하면 30에서의 CMOS 출력 신호의 펄스 폭 및 듀티 사이클 왜곡이 감소된다.
일 실시 예에 있어서, 출력 회로(34)는 36에서의 차이 입력 신호들(PCMOS) 중에 한 신호내의 하강 에지에 응답하여 30에서의 CMOS 출력 신호를 한 상태로 스위칭하고, 출력 회로(34)는 차이 입력 신호들(PCMOS) 중 다른 신호내의 하강 에지에 응답하여 30에서의 CMOS 출력 신호를 다른 상태로 스위칭한다. 일 실시 예에 있어서, 출력 회로(34)는 36에서의 차이 입력 신호들 중 한 신호의 상승 에지에 응답하여 30에서의 CMOS 출력 신호를 한 상태로 스위칭하고, 출력 회로(34)는 36에서 의 차이 입력 신호들(PCMOS)중 다른 신호의 상승 에지에 응답하여 30에서의 CMOS 출력 신호를 다른 상태로 스위칭한다.
도 3에는 38에서의 차이 CML 신호를 수신하고, 차이 입력 신호를 차이 입력 신호 경로(36)를 통해 제공하는 변환기 입력 회로(32)의 일 실시 예를 나타낸 도면이 도시된다. 입력 회로(32)는 38a에서의 포지티브 CML 신호(CMLP)와 38b에서의 네거티브 CML 신호(CMLN)를 수신한다. 입력 회로(32)는 36a에서의 포지티브 차이 입력 신호(PCMOSP)와 36b에서의 네거티브 차이 입력 신호(PCMOSN)를 제공한다. 입력 회로(32)는 38a에서의 CML 신호(CMLP)와 38b에서의 CML 신호(CMLN)의 차이 전압 스윙보다 더 큰 차이 전압 스윙의, 36a에서의 차이 입력 신호(PCMOSP)와 36b에서의 차이 입력 신호(PCMOSN)를 제공한다. 입력 회로(32)는, CMOS 인버터의 임계치와 같은 CMOS 임계치와 실질적으로 동일한 공통 모드 전압의, 36a 및 36b에서의 차이 입력 신호(PCMOSP와 PCMOSN)를 제공한다. 36a 및 36b에서의 차이 입력 신호(PCMOSP와 PCMOSN)가 제공되어 출력 회로(34)내의 CMOS 회로를 신뢰성있게 구동한다.
입력 회로(32)는 공통 모드 레지스터(100), 제 1 부하 레지스터(102), 제 2 부하 레지스터(104), 네거티브 입력 트랜지스터(106)와 포지티브 입력 트랜지스터(108)로 된 차이 입력 트랜지스터 페어, 및 바이어스 트랜지스터(110)를 포함한다. 네거티브 입력 트랜지스터(106)와 포지티브 입력 트랜지스터(108)는 n-채널 금속 산화물 반도체(NMOS) 트랜지스터이다.
공통 모드 레지스터(100)의 일측에는 112에서의 전원(VDD)이 전기적으로 결 합된다. 공통 모드 레지스터(100)의 타측에는 제 1 부하 레지스터(102)의 일측과, 도전성 경로(114)를 통해 제 2 부하 레지스터(104)의 일측이 전기적으로 결합된다. 제 1 부하 레지스터(102)의 타측은 포지티브 신호 경로(116)를 통해 네거티브 입력 트랜지스터(106)의 드레인-소오스 경로의 일측에 전기적으로 결합된다. 제 2 부하 레지스터(104)의 타측은 네거티브 신호 경로(118)를 통해 포지티브 입력 트랜지스터(108)의 드레인-소오스 경로의 일측에 전기적으로 결합된다.
네거티브 입력 트랜지스터(106)의 드레인-소오스 경로의 타측은 공통 소오스 경로(120)를 통해 포지티브 입력 트랜지스터(108)의 드레인-소오스 경로의 타측과 바이어스 트랜지스터(110)의 드레인-소오스 경로의 일측에 전기적으로 결합된다. 바이어스 트랜지스터(110)의 드레인-소오스 경로의 타측은 122에서의 접지와 같은 기준에 전기적으로 결합된다. 바이어스 트랜지스터(110)의 게이트는, 전류(ISS)를 위한 전류 소오스를 제공하기 위해 게이트 경로(124)를 통해 바이어스 트랜지스터(110)를 턴온시키는 바이어스 전압(VBIAS)에 전기적으로 결합된다. 네거티브 입력 트랜지스터(106)의 게이트는 38b에서의 네거티브 CML 신호(CMLN)를 수신하도록 전기적으로 결합되고, 포지티브 입력 트랜지스터(108)의 게이트는 38a에서의 포지티브 CML 신호(CMLP)를 수신하도록 전기적으로 결합된다.
38a 및 38b에서의 포지티브 및 네거티브 CML 신호는 차이 신호이며, 38a에서의 포지티브 CML 신호(CMLP)는 하이(high) 또는 로우(low) 중 하나이며, 38b에서의 네거티브 CML 신호(CMLN)는 하이 또는 로우 중 다른 하나이다. 포지티브 입력 트랜지스터(108)는 38a에서의 포지티브 CML 신호(CMLP)를 수신하고 네거티브 입력 트 랜지스터(106)는 38b에서의 네거티브 CML 신호(CMLN)를 수신한다. 네거티브 및 포지티브 입력 트랜지스터(106,108)는 제 1 부하 레지스터(102) 또는 제 2 부하 레지스터(104) 중 하나를 통해 전류(ISS)를 조향한다. 전류(ISS)는 112에서의 전원(VDD)으로부터 공통 모드 레지스터(100)와, 제 1 부하 레지스터(102) 또는 제 2 부하 레지스터(104)중 어느 하나를 통해 흐른다. 114에서의 버퍼 전압(VB)은, ISS와 공통 모드 레지스터(100)의 값을 승산한 값을 VDD로부터 공제한 값보다 작거나 그와 동일하다. 또한, 114에서의 버퍼 전압(VB)은 전류(ISS) 값과 공통 모드 레지스터(100)의 값을 통해, 포지티브 및 네거티브 입력 트랜지스터(106,108)를 포화 영역내로 유지시키도록 충분히 높은 전압 레벨로 설정된다.
38a에서의 포지티브 CML 신호(CMLP)가 하이이고, 38b에서의 네거티브 CML 신호(CMLN)가 로우이면, 네거티브 입력 트랜지스터(106)는 바이어스 오프(biased off)되고 포지티브 입력 트랜지스터(108)는 바이어스 온(biased on)되어 제 2 부하 레지스터(104)를 통해 전류(ISS)를 조향한다. 114에서의 버퍼 전압(VB)은 ISS와 공통 모드 레지스터(100)의 값을 승산한 값을 VDD로부터 공제한 값보다 작거나 그와 동일하다. 118에서의 네거티브 내부 전압(VIN)은 전류(ISS)와 제 2 부하 레지스터(104)의 값을 승산한 값을 114에서의 버퍼 전압(VB)으로부터 공제한 값보다 작거나 그와 동일하다. 116에서의 포지티브 내부 전압(VIP)은 114에서의 버퍼 전압(VB)과 실질적으로 동일하다.
38a에서의 포지티브 CML 신호(CMLP)가 로우이고, 38b에서의 네거티브 CML 신호(CMLN)가 하이이면, 포지티브 입력 트랜지스터(108)는 바이어스 오프되고 네거티 브 입력 트랜지스터(106)는 바이어스 온되어 제 1 부하 레지스터(102)를 통해 전류(ISS)를 조향한다. 114에서의 버퍼 전압(VB)은 ISS와 공통 모드 레지스터(100)의 값을 승산한 값을 VDD로부터 공제한 값보다 작거나 그와 동일하다. 116에서의 포지티브 내부 전압(VIP)은 전류(ISS)와 제 1 부하 레지스터(102)의 값을 승산한 값을 114에서의 버퍼 전압(VB)으로부터 공제한 값보다 작거나 그와 동일하다. 118에서의 네거티브 내부 전압(VIN)은 114에서의 버퍼 전압(VB)과 실질적으로 동일하다.
또한, 입력 회로(32)는 130으로 표시된 재생 회로를 포함한다. 재생 회로(130)는 제 1 p 채널 금속 산화물 반도체(PMOS) 트랜지스터(132)와, 제 2 PMOS 트랜지스터(134)와, 제 1 NMOS 출력 트랜지스터(136)와 제 2 NMOS 출력 트랜지스터(138)로 된 차이 NMOS 출력 트랜지스터 페어, 및 바이어스 트랜지스터(140)를 포함한다. 제 1 PMOS 트랜지스터(132)의 드레인-소오스 경로의 일측은 네거티브 신호 경로(118)를 통해 포지티브 입력 트랜지스터(108)의 드레인-소오스 경로의 일측과 제 2 NMOS 출력 트랜지스터(138)의 게이트에 전기적으로 결합된다. 제 2 PMOS 트랜지스터(134)의 드레인-소오스 경로의 일측은 포지티브 신호 경로(116)를 통해 네거티브 입력 트랜지스터(106)의 드레인-소오스 경로의 일측과 제 1 NMOS 출력 트랜지스터(136)의 게이트에 전기적으로 결합된다. 제 1 PMOS 트랜지스터(132)의 드레인-소오스 경로의 타측은 네거티브 차이 입력 신호 경로(36b)를 통해 제 1 NMOS 출력 트랜지스터(136)의 드레인-소오스 경로의 일측에 전기적으로 결합된다. 제 2 PMOS 트랜지스터(134)의 드레인-소오스 경로의 타측은 포지티브 차이 입력 신호 경 로(36a)를 통해 제 2 NMOS 출력 트랜지스터(138)의 일측에 전기적으로 결합된다.
제 1 NMOS 출력 트랜지스터(136)의 드레인-소오스 경로의 타측은 공통 소오스 경로(142)를 통해 제 2 NMOS 출력 트랜지스터(138)의 드레인-소오스 경로의 타측과 바이어스 트랜지스터(140)의 드레인-소오스 경로의 일측에 전기적으로 결합된다. 바이어스 트랜지스터(140)의 드레인-소오스 경로의 타측은 144에서의 접지와 같은 기준에 전기적으로 결합된다. 바이어스 트랜지스터(140)의 게이트는, 작은 저항을 제공하기 위해 바이어스 트랜지스터(140)를 턴온시키는, 112에서의 전원(VDD)을 수신하도록 전기적으로 결합된다. 제 1 PMOS 트랜지스터(132)의 게이트는 제 1 PMOS 트랜지스터(132)를 턴온시키도록 146에서의 접지와 같은 기준에 전기적으로 결합된다. 제 2 PMOS 트랜지스터(134)의 게이트는 제 2 PMOS 트랜지스터를 턴온시키도록, 148에서의 접지와 같은 기준에 전기적으로 결합된다.
116 및 118에서의 포지티브 및 네거티브 내부 전압(VIP,VIN)은 차이 신호들로서, 116에서의 포지티브 내부 전압(VIP)은 하이 또는 로우 중 하나이고, 118에서의 네거티브 내부 전압(VIN)은 하이 또는 로우 중 다른 하나이다. 제 2 PMOS 트랜지스터(134)의 드레인-소오스 경로와 제 1 NMOS 출력 트랜지스터(136)의 게이트는 116에서의 포지티브 내부 전압(VIP)을 수신한다. 제 1 PMOS 트랜지스터(132)의 드레인-소오스 경로와 제 2 NMOS 출력 트랜지스터(138)의 게이트는 118에서의 네거티브 내부 전압(VIN)을 수신한다.
116에서의 포지티브 내부 전압(VIP)이 하이이고, 118에서의 네거티브 내부 전압(VIN)이 로우이면, 제 1 NMOS 출력 트랜지스터(136)는 바이어스 온되고 제 2 NMOS 출력 트랜지스터(138)는 바이어스 오프된다. 제 1 NMOS 출력 트랜지스터(136)는 36b에서의 네거티브 차이 입력 신호(PCMOSN)가 저전압 레벨이 되도록 한다. 118에서의 네거티브 내부 전압(VIN)이 저전압 레벨이고 36b에서의 네거티브 차이 입력 신호(PCMOSN)가 저전압 레벨이면, 제 1 PMOS 트랜지스터(132)의 저항은 상당히 높은 저항값으로 되어 36b에서의 네거티브 차이 입력 신호(PCMOSN)를 118에서의 네거티브 내부 전압(VIN)으로부터 이격시킨다. 이에 따라, 118에서의 네거티브 내부 전압(VIN)은 포지티브 입력 트랜지스터(108)를 선형 영역으로 구동시키지 못하게 된다. 118에서의 네거티브 내부 전압(VIN)은 클램프(clamp)되어 제 1 PMOS 트랜지스터(132)의 임계 전압보다 더 크게 되거나 그와 동일하게 된다. 36a에서의 포지티브 차이 입력 신호(PCMOSP)는 제 2 PMOS 트랜지스터(134)를 통해 116에서의 포지티브 내부 전압(VIP)과 114에서의 버퍼 전압(VB)으로 된다.
116에서의 포지티브 내부 전압(VIP)이 로우이고 118에서의 네거티브 내부 전압(VIN)이 하이이면, 제 1 NMOS 출력 트랜지스터(136)는 바이어스 오프되고 제 2 NMOS 출력 트랜지스터(138)는 바이어스 온된다. 제 2 NMOS 출력 트랜지스터(138)는 36a에서의 포지티브 차이 입력 신호(PCMOSP)가 저전압 레벨로 되도록 한다. 116에서의 포지티브 내부 전압(VIP)이 저전압 레벨이고 36a에서의 포지티브 차이 입력 신호(PCMOSP)가 저전압 레벨이면, 제 2 PMOS 트랜지스터(134)의 저항은 상당히 높은 저항값으로 되어, 36a에서의 포지티브 차이 입력 신호(PCMOSP)를 116에서의 포지티브 내부 전압(VIP)과 이격시킨다. 이에 따라, 116에서의 포지티브 내부 전압(VIP)은 네거티브 입력 트랜지스터(106)를 선형 영역으로 구동시키지 못하게 된다. 116에서의 포지티브 내부 전압(VIP)은 클램프되어 제 2 PMOS 트랜지스터(134)의 임계치보다 더 크게 되거나 그와 동일하게 된다. 36b에서의 네거티브 차이 입력 신호(PCMOSN)는 제 1 PMOS 트랜지스터(132)를 통해 실질적으로 118에서의 네거티브 내부 전압(VIN) 및 114에서의 버퍼 전압(VB)으로 된다.
36b에서의 네거티브 차이 입력 신호(PCMOSN)를 118에서의 네거티브 내부 전압(VIN)으로부터 이격시키면, 36b에서의 네거티브 차이 입력 신호(PCMOSN)는 118에서의 네거티브 내부 전압(VIN)보다 낮은 전압 레벨로 진행하게 된다. 또한, 36a에서의 포지티브 차이 입력 신호(PCMOSP)를 116에서의 포지티브 내부 전압(VIP)으로부터 이격시키면, 36a에서의 포지티브 차이 입력 신호(PCMOSP)는 116에서의 포지티브 내부 전압(VIP)보다 낮은 전압 레벨로 된다. 따라서, 36a 및 36b에서의 포지티브 및 네거티브 차이 입력 신호(PCMOSP,PCMOSN)는 116 및 118에서의 포지티브 및 네거티브 내부 전압(VIP,VIN)보다 큰 차이 전압 스윙을 가진다.
136 및 138에서의 제 1 및 제 2 NMOS 출력 트랜지스터와 바이어스 트랜지스터(140)는 36a 및 36b에서의 포지티브 및 네거티브 차이 입력 신호(PCMOSP,PCMOSN)가 저전압 레벨로 되고 의사-CMOS 전압 스윙을 제공하기 위한 크기로 제조된다. 또한, 바이어스 트랜지스터(140)는 레지스터로서 작용하여, 적절한 공통 모드 전압의 116 및 118에서의 포지티브 및 네거티브 내부 전압(VIP,VIN)을 제공함으로서 포지티브 및 네거티브 입력 트랜지스터(106,108)를 포화 영역내로 유지시킨다. 또한, 바이어스 트랜지스터(140)는 레지스터로서 작용하여, 적절한 공통 모드 전압 레벨의 36a 및 36b에서의 포지티브 및 네거티브 차이 입력 신호(PCMOSP,PCMOSN)를 제공한다.
동작시에, 포지티브 입력 트랜지스터(108)는 38a에서의 포지티브 CML 신호(CMLP)를 수신하고 네거티브 입력 트랜지스터(106)는 38b에서의 네거티브 CML 신호(CMLN)를 수신한다.
38a에서의 포지티브 CML 신호(CMLP)가 로우이고 38b에서의 네거티브 CML 신호(CMLN)가 하이이면, 포지티브 입력 트랜지스터(108)는 바이어스 오프되고 네거티브 입력 트랜지스터(106)는 바이어스 온되어, 제 1 부하 레지스터(102)를 통해 전류(ISS)를 조향한다. 116에서의 포지티브 내부 전압(VIP)은 저전압 레벨이고 118에서의 네거티브 내부 전압(VIN)은 114에서의 버퍼 전압(VB)과 실질적으로 동일한 고전압 레벨이다.
38a에서의 포지티브 CML 신호(CMLP)가 하이이고, 38b에서의 네거티브 CML 신호(CMLN)가 로우이면, 네거티브 입력 트랜지스터(106)는 바이어스 오프되고 포지티브 입력 트랜지스터(108)는 바이어스 온되어, 제 2 부하 레지스터(104)를 통해 전류(ISS)를 조향한다. 118에서의 네거티브 내부 전압(VIN)은 저전압 레벨이고 116에서의 포지티브 내부 전압(VIP)은 114에서의 버퍼 전압(VB)과 실질적으로 동일한 고전압 레벨이다.
116에서의 포지티브 내부 전압(VIP)이 하이이고 118에서의 네거티브 내부 전압(VIN)이 로우이면, 제 1 NMOS 출력 트랜지스터(136)는 바이어스 온되고 제 2 NMOS 출력 트랜지스터(138)는 바이어스 오프된다. 제 1 NMOS 출력 트랜지스터(136)는 36b에서의 네거티브 차이 입력 신호(PCMOSN)를 저전압 레벨로 되게 한 다. 제 2 PMOS 트랜지스터(134)는 36a에서의 포지티브 차이 입력 신호(PCMOSP)를 116에서의 포지티브 내부 전압(VIP)과 114에서의 버퍼 전압(VB)과 실질적으로 동일한 고전압 레벨로 되게 한다.
116에서의 포지티브 내부 전압(VIP)이 로우이고 네거티브 내부 전압(VIN)이 하이이면, 제 1 NMOS 출력 트랜지스터(136)는 바이어스 오프되고 제 2 NMOS 출력 트랜지스터(138)는 바이어스 온된다. 제 2 NMOS 출력 트랜지스터(138)는 36a에서의 포지티브 차이 입력 신호(PCMOSP)를 저전압 레벨로 되게 한다. 제 1 PMOS 트랜지스터(132)는 36b에서의 네거티브 차이 입력 신호(PCMOSN)를 118에서의 네거티브 내부 전압(VIN)과 114에서의 버퍼 전압(VB)과 실질적으로 동일한 고전압 레벨로 되게 한다.
입력 회로(32)는 36a 및 36b에서의 포지티브 및 네거티브 차이 입력 신호(PCMOSP,PCMOSN)의 의사-CMOS 로직 레벨 신호를 제공한다. 입력 회로(32)는, 38에서의 차이 전압 스윙보다 큰 차이 전압 스윙의, 36a 및 36b에서의 포지티브 및 네거티브 차이 입력 신호(PCMOSP,PCMOSN)를 제공한다. 또한, 입력 회로(32)는 CMOS 임계치와 실질적으로 동일한 공통 모드 전압의, 36a 및 36b에서의 포지티브 및 네거티브 차이 입력 신호(PCMOSP,PCMOSN)를 제공한다. 36a 및 36b에서의 포지티브 및 네거티브 차이 입력 신호(PCMOSP,PCMOSN)가 제공되어 출력 회로(34)내의 CMOS 회로를 신뢰성있게 구동한다.
도 4에는 변환기 출력 회로(34)의 일 실시 예를 나타낸 도면이 도시된다. 출력 회로(34)는 차이 입력 신호 경로(36)를 통해 입력 회로(32)로부터 차이 입력 신호(PCMOS)를 수신하고 출력 경로(30)를 통해 CMOS 로직 레벨의 CMOS 출력 신호를 제공한다. 출력 회로(34)는 36a에서의 포지티브 차이 입력 신호(PCMOSP)와 36b에서의 네거티브 차이 입력 신호(PCMOSN)를 수신한다. 입력 회로(32)는 38에서의 CML 신호내의 차이 전압 스윙보다 큰 차이 전압 스윙의, 36a 및 36b에서의 차이 입력 신호(PCMOSP,PCMOSN)를 제공한다. 입력 회로(32)는, CMOS 임계치와 실질적으로 동일한 공통 모드 전압의, 36a 및 36b에서의 차이 입력 신호(PCMOSP,PCMOSN)를 제공한다. 36a 및 36b에 있어서의 차이 입력 신호(PCMOSP,PCMOSN)가 제공되어 출력 회로(34)내의 CMOS 회로를 신뢰성있게 구동한다. 출력 회로(34)는 36a에서의 포지티브 CMOS 출력 신호(CMOSP)와 36b에서의 네가티브 CMOS 출력 신호(CMOSN)를 제공한다.
출력 회로(34)는 교차 결합형 인버터 래치(200)와, 제 1 스위치(202)와 제 2 스위치(204)를 포함한다. 제 1 스위치(202)는 저전압 레벨 또는 고전압 레벨을 인버터 래치(200)의 참측(true side)에 선택적으로 결합시키고, 제 2 스위치는 저전압 레벨 또는 고전압 레벨을 인버터 래치(200)의 상보측(complement side)에 선택적으로 결합시킨다. 인버터 래치(200)는 저전압 레벨 및 고전압 레벨에서 래치하여 30a 및 30b에서의 래치된 포지티브 및 네거티브 CMOS 출력 신호(CMOSP,CMOSN)를 제공한다.
인버터 래치(200)는 제 1 래치 인버터(206)와 제 2 래치 인버터(208)를 포함한다. 제 1 래치 인버터(206)와 제 2 래치 인버터(208)는 CMOS 로직 레벨에 응답하고 CMOS 로직 레벨을 제공하는 CMOS 인버터들이다. 제 1 래치 인버터(206)의 입 력은 참측 경로(212)를 통해 참측 출력 인버터(210)의 입력과 제 2 래치 인버터(208)의 출력에 전기적으로 결합된다. 제 2 래치 인버터(208)의 입력은 상보측 경로(216)를 통해 상보측 출력 인버터(214)의 입력과 제 1 래치 인버터(206)의 출력에 전기적으로 결합된다. 참측 출력 인버터(210)와 상보측 출력 인버터(214)는 CMOS 로직 레벨에 응답하고 CMOS 로직 레벨을 제공하는 CMOS 인버터들이다. 참측 출력 인버터(210)의 출력은 30a에서의 포지티브 CMOS 출력 신호(CMOSP)를 제공하고 상보측 출력 인버터(214)의 출력은 30b에서의 네거티브 CMOS 출력 신호(CMOSN)를 제공한다.
제 1 스위치(202)는 제 1 NMOS 트랜지스터(202a), 제 2 NMOS 트랜지스터(202b), 제 3 NMOS 트랜지스터(202c) 및 제 4 NMOS 트랜지스터(202d)를 포함한다. 제 1 NMOS 트랜지스터(202a)의 드레인-소오스 경로의 일측은 218에서의 전원(VDD)에 전기적으로 결합된다. 제 1 NMOS 트랜지스터(202a)의 드레인-소오스 경로의 타측은 220에서의 제 2 NMOS 트랜지스터(202b)의 드레인-소오스 경로의 일측에 전기적으로 결합된다. 제 2 NMOS 트랜지스터(202b)의 드레인-소오스 경로의 타측은, 참측 경로(212)를 통해, 제 3 NMOS 트랜지스터(202c)의 드레인-소오스 경로의 일측, 제 1 래치 인버터(206)의 입력, 참측 출력 인버터(210)의 입력 및 제 2 래치 인버터(208)의 출력에 전기적으로 결합된다. 제 3 NMOS 트랜지스터(202c)의 드레인-소오스 경로의 타측은 222에서의 제 4 NMOS 트랜지스터(202d)의 드레인-소오스 경로의 일측에 전기적으로 결합된다. 제 4 NMOS 트랜지스터(202d)의 드레인-소오스 경로의 타측은 224에서의 접지와 같은 기준에 전기적으로 결합된다.
제 2 스위치(204)는 제 5 NMOS 트랜지스터(204a), 제 6 NMOS 트랜지스터(204b), 제 7 NMOS 트랜지스터(204c) 및 제 8 NMOS 트랜지스터(204d)를 포함한다. 제 5 NMOS 트랜지스터(204a)의 드레인-소오스 경로의 일측은 226에서의 접지와 같은 기준에 전기적으로 결합된다. 제 5 NMOS 트랜지스터(204a)의 드레인-소오스 경로의 타측은 228에서의 제 6 NMOS 트랜지스터(204b)의 드레인-소오스 경로의 일측에 전기적으로 결합된다. 제 6 NMOS 트랜지스터(204b)의 드레인-소오스 경로의 타측은, 상보측 경로(216)를 통해, 제 7 NMOS 트랜지스터(204c)의 드레인-소오스 경로의 일측, 제 2 래치 인버터(208)의 입력, 상보측 출력 인버터(214)의 입력 및 제 1 래치 인버터(206)의 출력에 전기적으로 결합된다. 제 7 NMOS 트랜지스터(204c)의 드레인-소오스 경로의 타측은 230에서의 제 8 NMOS 트랜지스터(204d)의 드레인-소오스 경로의 일측에 전기적으로 결합된다. 제 8 NMOS 트랜지스터(204d)의 드레인-소오스 경로의 타측은 231에서의 전원(VDD)에 전기적으로 결합된다.
출력 회로(34)는 36a에서의 포지티브 차이 입력 신호(PCMOSP)에 응답하도록 구성된 포지티브 신호 입력 인버터(232,234,236,238)와 36b에서의 네거티브 차이 입력 신호(PCMOSN)에 응답하도록 구성된 네거티브 신호 입력 인버터(240,242,244,246)를 포함한다. 포지티브 신호 입력 인버터(232,234,236,238) 및 네거티브 신호 입력 인버터(240,242,244,246)는 CMOS 로직 레벨에 응답하고, CMOS 로직 레벨을 제공하는 CMOS 인버터이다.
인버터(232)의 출력은 게이트 경로(248)를 통해 인버터(234)의 입력과, 제 2 NMOS 트랜지스터(202b)와 제 6 NMOS 트랜지스터(204b)의 게이트들에 전기적으로 결 합된다. 인버터(234)의 출력은 250에서의 인버터(236)의 입력에 전기적으로 결합되고, 인버터(236)의 출력은 252에서의 인버터(238)의 입력에 전기적으로 결합된다. 인버터(238)의 출력은 게이트 경로(254)를 통해 제 1 NMOS 트랜지스터(202a)와 제 5 NMOS 트랜지스터(204a)의 게이트에 전기적으로 결합된다.
인버터(232)의 입력은 36a에서의 포지티브 차이 입력 신호(PCMOSP)를 수신하며, 인버터(232)는 수신 신호를 반전시켜 게이트 경로(248)를 통해 인버터(234)의 입력과, 제 2 NMOS 트랜지스터(202b)와 제 6 NMOS 트랜지스터(204b)의 게이트들에게 반전된 포지티브 차이 입력 신호를 제공한다. 3개의 인버터 지연 이후에, 인버터(238)는 게이트 경로(254)를 통해 제 1 NMOS 트랜지스터(202a)와 제 5 NMOS 트랜지스터(204a)의 게이트에 비반전 포지티브 차이 입력 신호를 제공한다. 36a에서의 포지티브 차이 입력 신호(PCMOSP)가 고전압 레벨이면, 제 1 NMOS 트랜지스터(202a) 및 제 5 NMOS 트랜지스터(204a)는 바이어스 온되고, 제 2 NMOS 트랜지스터(202b) 및 제 6 NMOS 트랜지스터(204b)는 바이어스 오프된다. 36a에서의 포지티브 차이 입력 신호(PCMOSP)가 저전압 레벨로 천이됨에 따라, 제 2 NMOS 트랜지스터(202b)와 제 6 NMOS 트랜지스터(204b)가 바이어스 온되어, 고전압 레벨의 전원(VDD)을 인버터 래치(200)의 참측에 결합시키고, 저전압 레벨의 접지와 같은 기준을 인버터 래치(200)의 상보측에 결합시킨다. 참측 출력 인버터(210)는 저전압 레벨의 30a에서의 포지티브 CMOS 출력 신호(CMOSP)를 제공하고 상보측 출력 인버터(212)는 고전압 레벨의 30b에서의 네거티브 CMOS 출력 신호(CMOSN)를 제공한다. 3개의 인버터 지연후, 제 1 NMOS 트랜지스터(202a)와 제 5 NMOS 트랜지스터(204a)는 바이어스 오프 되어 전원(VDD)으로부터 인버터 래치(200)의 참측을 이격시키고 기준으로부터 인버터 래치(200)의 상보측을 이격시킨다. 36a에서의 포지티브 차이 입력 신호(PCMOSP)가 고전압 레벨로 천이됨에 따라, 제 2 NMOS 트랜지스터(202b)와 제 6 NMOS 트랜지스터(204b)는 바이어스 오프되고, 3개의 인버터 지연후, 제 1 NMOS 트랜지스터(202a)와 제 5 NMOS 트랜지스터(204a)는 바이어스 온되어, 인버터 래치(200)의 참측과 상보측상에서 그 전압을 유지시킨다.
인버터(240)의 출력은 게이트 경로(256)를 통해 인버터(242)의 입력과 제 3 NMOS 트랜지스터(202c)와 제 7 NMOS 트랜지스터(204c)의 게이트에 전기적으로 결합된다. 인버터(242)의 출력은 258에서의 인버터(244)의 입력에 전기적으로 결합되고, 인버터(244)의 출력은 260에서의 인버터(246)의 입력에 전기적으로 결합된다. 인버터(246)의 출력은 게이트 경로(262)를 통해 제 4 NMOS 트랜지스터(202d)와 제 8 NMOS 트랜지스터(204d)의 게이트에 전기적으로 결합된다.
인버터(240)의 입력은 36b에서의 네거티브 차이 입력 신호(PCMOSN)를 수신하고, 인버터(240)는 수신된 신호를 반전시켜, 반전된 네거티브 차이 입력 신호를, 게이트 경로(256)를 통해 인버터(242)의 입력과 제 3 NMOS 트랜지스터(202c)와 제 7 NMOS 트랜지스터(204c)의 게이트에 제공한다. 3개의 인버터 지연후, 인버터(246)는 게이트 경로(262)를 통해 제 4 NMOS 트랜지스터(202d)와 제 8 NMOS 트랜지스터(204d)의 게이트에 비반전 네거티브 차이 입력 신호를 제공한다. 36b에서의 네거티브 차이 입력 신호(PCMOSN)가 고전압 레벨이면, 제 4 NMOS 트랜지스터(202d)와 제 8 NMOS 트랜지스터(204d)는 바이어스 온되고, 제 3 NMOS 트랜지스터(202c)와 제 7 NMOS 트랜지스터(204c)는 바이어스 오프된다. 36b에서의 네거티브 차이 입력 신호(PCMOSN)가 저전압 레벨로 천이됨에 따라, 제 3 NMOS 트랜지스터(202c)와 제 7 NMOS 트랜지스터(204c)는 바이어스 온되어 접지와 같은 저전압 레벨 기준을 인버터 래치(200)의 참측에 결합시키고 고전압 레벨 전압(VDD)을 인버터 래치(200)의 상보측에 결합시킨다. 참측 출력 인버터(210)는 고전압 레벨의 30a에서의 포지티브 CMOS 출력 신호(CMOSP)를 제공하고 상보측 출력 인버터(212)는 저전압 레벨의 30b에서의 네거티브 CMOS 출력 신호(CMOSN)를 제공한다. 3개의 인버터 지연후, 제 4 NMOS 트랜지스터(202d)와 제 8 NMOS 트랜지스터(204d)는 바이어스 오프되어 인버터 래치의 참측을 224에서의 기준으로부터 이격시키고 인버터 래치의 상보측을 231에서의 전원(VDD)으로부터 이격시킨다. 36b에서의 네거티브 차이 입력 신호(PCMOSN)가 고전압 레벨로 천이됨에 따라, 제 3 NMOS 트랜지스터(202c)와 제 7 NMOS 트랜지스터(204c)는 바이어스 오프되고, 3개의 인버터 지연 후, 제 4 NMOS 트랜지스터(202d)와 제 8 NMOS 트랜지스터(204d)는 바이어스 온된다. 이에 따라, 인버터 래치(200)의 참측 및 상보측상의 전압이 효과적으로 유지된다.
동작에 있어서, 36a에서의 포지티브 차이 입력 신호(PCMOSP)는 고전압 레벨 또는 저전압 레벨 중 한 레벨이고, 36b에서의 네거티브 차이 입력 신호(PCMOSN)는 고전압 레벨 또는 저전압 레벨 중 다른 한 레벨이다. 정상 상태에서, 36a에서의 포지티브 차이 입력 신호(PCMOSP)가 고전압 레벨이고, 36b에서의 네거티브 차이 입력 신호(PCMOSN)가 저전압 레벨이면, 제 1 NMOS 트랜지스터(202a)와 제 5 NMOS 트랜지스터(204a)는 바이어스 온되고, 제 2 NMOS 트랜지스터(202b)와 제 6 NMOS 트랜 지스터(204b)는 바이어스 오프된다. 또한, 제 3 NMOS 트랜지스터(202c)와 제 7 NMOS 트랜지스터(204c)는 바이어스 온되고, 제 4 NMOS 트랜지스터(202d)와 제 8 NMOS 트랜지스터(204d)는 바이어스 오프된다. 인버터 래치(200)의 참측 및 상보측은 전원(VDD)과 기준으로부터 이격된다.
36a에서의 포지티브 차이 입력 신호(PCMOSP)가 저전압 레벨로 천이되고, 36b에서의 네거티브 차이 입력 신호(PCMOSN)가 고전압 레벨로 천이됨에 따라, 제 2 NMOS 트랜지스터(202b)와 제 6 NMOS 트랜지스터(204b)는 바이어스 온되어, 고전압 레벨의 218에서의 전원(VDD)을 인버터 래치(200)의 참측에 결합시키고 저전압 레벨의 226에서의 기준을 인버터 래치(200)의 상보측에 결합시킨다. 또한, 제 3 NMOS 트랜지스터(202c)와 제 7 NMOS 트랜지스터(204c)는 바이어스 오프되고, 인버터 래치(200)의 참측은 224에서의 기준으로부터의 이격이 유지되고, 인버터 래치(200)의 상보측은 231에서의 전원(VDD)으로부터의 이격이 유지된다. 36a에서의 포지티브 차이 입력 신호의 하강 에지에 응답하여, 참측 출력 인버터(210)는 저전압 레벨의 30a에서의 포지티브 CMOS 출력 신호(CMOSP)를 제공하고, 상보측 출력 인버터(212)는 고전압 레벨의 30b에서의 네거티브 CMOS 출력 신호(CMOSN)를 제공한다. 따라서, 30a 및 30b에서의 포지티브 및 네거티브 CMOS 출력 신호(CMOSP)의 한 상태는 36a에서의 포지티브 차이 입력 신호(PCMOSP)의 하강 에지에 응답하여 설정된다.
3개의 인버터 지연 후, 제 1 NMOS 트랜지스터(202a)와 제 5 NMOS 트랜지스터(204a)는 바이어스 오프되어, 218에서의 전원(VDD)으로부터 인버터 래치(200)의 참측으로 이격시키고, 226에서의 기준으로부터 인버터 래치(200)의 상보측을 이격 시킨다. 또한, 제 4 NMOS 트랜지스터(202d)와 제 8 NMOS 트랜지스터(204d)는 바이어스 온되지만, 제 3 NMOS 트랜지스터(202c)와 제 7 NMOS 트랜지스터(204c)는 바이어스 오프되고, 인버터 래치(200)의 참측은 224에서의 기준으로부터의 이격이 유지되고, 인버터 래치(200)의 상보측은 231에서의 전원(VDD)으로부터의 이격이 유지된다.
36a에서의 포지티브 차이 입력 신호(PCMOSP)가 고전압 레벨로 천이되고, 36b에서의 네거티브 차이 입력 신호(PCMOSN)가 저전압 레벨로 천이됨에 따라, 제 2 NMOS 트랜지스터(202b)와 제 6 NMOS 트랜지스터(204b)는 바이어스 오프되고, 인버터 래치(200)의 참측은 218에서의 전원(VDD)으로부터의 이격이 유지되며, 인버터 래치(200)의 상보측은 226에서의 기준으로부터의 이격이 유지된다. 제 3 NMOS 트랜지스터(202c)와 제 7 NMOS 트랜지스터(204c)는 바이어스 온되어, 저전압 레벨의 224에서의 기준을 인버터 래치(200)의 참측에 결합시키고, 고전압 레벨의 231에서의 전원(VDD)을 인버터 래치(200)의 상보측에 결합시킨다. 36b에서의 네거티브 차이 입력 신호(PCMOSN)의 하강 에지에 응답하여, 참측 출력 인버터(210)는 고전압 레벨의 30a에서의 포지티브 CMOS 출력 신호를 제공하고, 상보측 출력 인버터(212)는 저전압 레벨의 30b에서의 네거티브 CMOS 출력 신호(CMOSN)를 제공한다. 따라서, 30a 및 30b에서의 포지티브 및 네거티브 CMOS 출력 신호(CMOSP)의 다른 상태는 36b에서의 네거티브 차이 입력 신호(PCMOSN)의 하강 에지에 응답하여 설정된다.
3개의 인버터 지연 후, 제 1 NMOS 트랜지스터(202a) 및 제 5 NMOS 트랜지스터(204a)는 바이어스 온되고, 제 2 NMOS 트랜지스터(202b) 및 제 6 NMOS 트랜지스 터(204b)는 바이어스 오프되며, 인버터 래치(200)의 참측은 218에서의 전원(VDD)으로부터의 이격을 유지하고, 인버터 래치(200)의 상보측은 226에서의 기준으로부터의 이격을 유지한다. 제 4 NMOS 트랜지스터(202d) 및 제 8 NMOS 트랜지스터(204d)는 바이어스 오프되어 224에서의 기준으로부터 인버터 래치(200)의 참측을 이격시키고, 231에서의 전원(VDD)으로부터 인버터 래치(200)의 상보측을 이격시킨다. 36a에서의 포지티브 차이 입력 신호(PCMOSP)가 저전압 레벨로 천이되고 36b에서의 네거티브 차이 입력 신호(PCMOSN)가 고전압 레벨로 천이됨에 따라 그 프로세스는 자체적으로 반복된다.
출력 회로(34)는, 36a 및 36b에서의 포지티브 및 네거티브 차이 입력 신호(PCMOSP,PCMOSN)의 공통 에지 유형에 응답하여 30a 및 30b에서의 포지티브 및 네거티브 CMOS 출력 신호(CMOSP,CMOSN)를 스위칭한다. 36a 및 36b에서의 포지티브 및 네거티브 차이 입력 신호(PCMOSP,PCMOSN)의 하강 에지에 응답하여 30a 및 30b에서의 포지티브 및 네거티브 CMOS 출력 신호(CMOSP, CMOSN)를 스위칭하면, 30a 및 30b에서의 포지티브 및 네거티브 CMOS 출력 신호(CMOSP, CMOSN)의 펄스 폭과 듀티 사이클 왜곡이 감소된다.
도 5에는, 입력 회로(32) 및 출력 회로(34)를 포함하는 신호 변환기 회로(28)의 일 실시 예의 동작을 나타낸 타이밍도가 도시된다. 입력 회로(32)는 300에서의 네거티브 CML 신호(CMLN)를 수신하고 302에서의 포지티브 CML 신호(CMLP)를 수신한다. 입력 회로(32)는 304에서의 포지티브 차이 입력 신호(PCMOSP)와 306에서의 네거티브 차이 입력 신호(PCMOSN)를 제공한다. 304 및 306에서의 포지티브 및 네거티브 차이 입력 신호(PCMOSP,PCMOSN)는 302 및 300에서의 포지티브 및 네거티브 CML 신호(CMLP,CMLN)의 CML 차이 전압 스윙(DVSCML)보다 큰, 308에서의 차이 전압 스윙(DVS)을 포함한다. 또한, 입력 회로(32)는 312에서의 공통 모드 전압(VCM)의 304 및 306에서의 포지티브 및 네거티브 차이 입력 신호(PCMOSP,PCMOSN)를 제공하는데, 그 전압은 VDD/2인 CMOS 인버터의 임계치와 같은 CMOS 임계치와 실질적으로 동일하다. 304 및 306에서의 포지티브 및 네거티브 차이 입력 신호(PCMOSP,PCMOSN)는 출력 회로(34)내의 인버터(232,240)를 신뢰성있게 구동한다.
출력 회로(34)는 304에서의 포지티브 차이 입력 신호(PCMOSP)와 306에서의 네거티브 차이 입력 신호(PCMOSN)를 수신하고, 314에서의 레일간 포지티브 CMOS 출력 신호(CMOSP)와 316에서의 레일간 네거티브 CMOS 출력 신호(CMOSN)를 제공한다. 인버터(232)는 304에서의 포지티브 차이 입력 신호(PCMOSP)를 수신하고, 수신된 신호를 반전시켜 318에서의 포지티브 게이트 구동 신호(GP)를 제 2 NMOS 트랜지스터(202b)와 제 6 NMOS 트랜지스터(204b)의 게이트에 제공한다. 인버터(238)는 320에서의 지연된 포지티브 게이트 구동 신호(GPELP)를 제 1 NMOS 트랜지스터(202a)와 제 5 NMOS 트랜지스터(204a)의 게이트에 제공한다. 인버터(240)는 306에서의 네거티브 차이 입력 신호(PCMOSN)를 수신하고, 수신된 신호를 반전하여, 322에서의 네거티브 게이트 구동 신호(GN)를 제 3 NMOS 트랜지스터(202c)와 제 7 NMOS 트랜지스터(204c)의 게이트에 제공한다. 인버터(246)는 324에서의 지연된 네거티브 게이트 구동 신호(GDELN)를 제 4 NMOS 트랜지스터(202d)와 제 8 NMOS 트랜지스터(204d)의 게이트에 제공한다. 318에서의 포지티브 게이트 구동 신호(GP)와, 320에서의 지연 된 포지티브 게이트 구동 신호(GDELP)와, 322에서의 네거티브 게이트 구동 신호(GN) 및 324에서의 지연된 네거티브 게이트 구동 신호(GDELN)를 포함하는 게이트 구동 신호들의 각각은 CMOS 로직 레벨로 제공된다.
326에서, 302에서의 포지티브 CML 신호(CMLP)는 저전압 레벨에서 고전압 레벨로 천이되고, 304에서의 네거티브 CML 신호(CMLN)는 고전압 레벨에서 저전압 레벨로 천이된다. 응답에 있어서, 네거티브 입력 트랜지스터(106)는 바이어스 온 상태에서 바이어스 오프 상태로 천이되고, 포지티브 입력 트랜지스터(108)는 바이어스 오프 상태에서 바이어스 온 상태로 천이되어, 제 2 부하 레지스터(104)를 통해 전류(ISS)를 조향한다. 118에서의 네거티브 내부 전압(VIN)은 저전압 레벨로 천이되고, 116에서의 포지티브 내부 전압(VIP)은 114에서의 버퍼 전압(VB)과 실질적으로 동일한 고전압 레벨로 천이된다. 제 1 NMOS 출력 트랜지스터(136)는 바이어스 온되어 306에서의 네거티브 차이 입력 신호(PCMOSN)가 328에서의 저전압 레벨로 되게 한다. 제 2 NMOS 출력 트랜지스터(138)는 바이어스 오프되고, 제 2 PMOS 트랜지스터(134)는 304에서의 포지티브 차이 입력 신호(PCMOSP)가 330에서의 고전압 레벨로 되게 한다.
304에서의 포지티브 차이 입력 신호(PCMOSP)가 330에서의 고전압 레벨로 천이되는 것에 응답하여, 318에서의 포지티브 게이트 구동 신호(GP)는 332에서의 저전압 레벨로 천이되어 제 2 NMOS 트랜지스터(202b)와 제 6 NMOS 트랜지스터(204b)를 바이어스 오프시키고, 인버터 래치(200)의 참측은 218에서의 전원(VDD)으로부터의 이격을 유지하고, 인버터 래치(200)의 상보측은 226에서의 기준으로부터의 이격 을 유지한다. 306에서의 네거티브 차이 입력 신호(PCMOSN)가 328에서의 저전압 레벨로 천이되는 것에 응답하여, 322에서의 네거티브 게이트 구동 신호(GN)는 334에서의 고전압 레벨로 천이되고, 제 3 NMOS 트랜지스터(202c)와 제 7 NMOS 트랜지스터(204c)는 바이어스 온되어 저전압 레벨의 224에서의 기준을 인버터 래치(200)의 참측에 결합시키고, 고전압 레벨의 231에서의 전원(VDD)을 인버터 래치(200)의 상보측에 결합시킨다. 336에서, 306에서의 네거티브 차이 입력 신호(PCMOSN)의 328에서의 하강 에지와 322에서의 네거티브 게이트 구동 신호(GN)의 334에서의 상승 에지에 응답하여, 314에서의 포지티브 CMOS 출력 신호(CMOSP)는 고전압 레벨로 천이되고, 316에서의 네거티브 CMOS 출력 신호(CMOSN)는 저전압 레벨로 천이된다. 따라서, 314 및 316에서의 포지티브 및 네거티브 CMOS 출력 신호(CMOSP,CMOSN)의 한 상태는 306에서의 네거티브 차이 입력 신호(PCMOSN)의 328에서의 하강 에지에 응답하여 스위칭되거나 설정된다.
3개의 인버터 지연 후, 320에서의 지연된 포지티브 게이트 구동 신호(GDELP)는 338에서의 고전압 레벨로 천이되고, 제 1 NMOS 트랜지스터(202a)와 제 5 NMOS 트랜지스터(204a)는 바이어스 온된다. 그러나, 제 2 NMOS 트랜지스터(202b)와 제 6 NMOS 트랜지스터(204b)가 바이어스 오프되면, 인버터 래치(200)의 참측은 218에서의 전원(VDD)로부터의 이격을 유지하고, 인버터 래치(200)의 상보측은 226에서의 기준으로부터의 이격을 유지한다. 324에서의 지연된 네거티브 게이트 구동 신호(GDELN)는 340에서의 저전압 레벨로 천이되고, 제 4 NMOS 트랜지스터(202d)와 제 8 NMOS 트랜지스터(204d)는 바이어스 오프되어 224에서의 기준으로부터 인버터 래 치(200)의 참측을 이격시키고, 231에서의 전원(VDD)으로부터 인버터 래치(200)의 상보측을 이격시킨다. 342에서, 334에서의 로우에서 하이로의 천이와 340에서의 하이에서 로우로의 천이 사이에, 인버터 래치(200)의 참측은 저전압 레벨로 되고, 인버터 래치(200)의 상보측은 고전압 레벨로 된다.
344에서, 302에서의 포지티브 CML 신호(CMLP)는 고전압 레벨에서 저전압 레벨로 천이되고, 304에서의 네거티브 CML 신호(CMLN)는 저전압 레벨에서 고전압 레벨로 천이된다. 그에 응답하여, 포지티브 입력 트랜지스터(108)는 바이어스 온 상태에서 바이어스 오프 상태로 천이되고, 네거티브 입력 트랜지스터(106)는 바이어스 오프 상태에서 바이어스 온 상태로 천이되어 제 1 부하 레지스터(102)를 통해 전류(ISS)를 조향한다. 116에서의 포지티브 내부 전압(VIP)은 저전압 레벨로 천이되고, 118에서의 네거티브 내부 전압(VIN)은 114에서의 버퍼 전압(VB)과 실질적으로 동일한 고전압 레벨로 천이된다. 제 2 NMOS 출력 트랜지스터(138)는 바이어스 온되어 304에서의 포지티브 차이 입력 신호(PCMOSP)가 346에서의 저전압 레벨로 되게 한다. 제 1 NMOS 출력 트랜지스터(136)는 바이어스 오프되고 제 1 PMOS 트랜지스터(132)는 306에서의 네거티브 차이 입력 신호(PCMOSN)가 348에서의 고전압 레벨로 되게 한다.
306에서의 네거티브 차이 입력 신호(PCMOSN)가 348에서의 고전압 레벨로 천이되는 것에 응답하여, 322에서의 네거티브 게이트 구동 신호(GN)는 350에서의 저전압 레벨로 천이됨으로써, 제 3 NMOS 트랜지스터(202c)와 제 7 NMOS 트랜지스터(204c)를 바이어스 오프시키고, 인버터 래치(200)의 참측은 224에서의 기준으로 부터의 이격을 유지하며, 인버터 래치(200)의 상보측은 231에서의 전원(VDD)로부터의 이격을 유지한다. 304에서의 포지티브 차이 입력 신호(PCMOSP)가 346에서의 저전압 레벨로 천이되는 것에 응답하여, 318에서의 포지티브 게이트 구동 신호(GP)는 352에서의 고전압 레벨로 천이되고, 제 2 NMOS 트랜지스터(202b)와 제 6 NMOS 트랜지스터(204b)는 바이어스 온됨으로써, 218에서의 고전압 레벨의 전원(VDD)은 인버터 래치(200)의 참측에 결합되고, 226에서의 저전압 레벨의 기준은 인버터 래치(200)의 상보측에 결합된다. 354에서, 304에서의 포지티브 차이 입력 신호(PCMOSP)의 346에서의 하강 에지와, 318에서의 포지지트 게이트 구동 신호(GP)의 352에서의 상승 에지에 응답하여, 314에서의 포지티브 CMOS 출력 신호(CMOSP)는 저전압 레벨로 천이되고, 316에서의 네거티브 CMOS 출력 신호(CMOSN)는 고전압 레벨로 천이된다. 따라서, 314 및 316에서의 포지티브 및 네거티브 CMOS 출력 신호(CMOSP,CMOSN)는 304에서의 포지티브 차이 입력 신호(PCMOSP)의 346에서의 하강 에지에 응답하여 스위칭되거나 설정된다.
3개의 인버터 지연 후, 324에서의 지연된 네거티브 게이트 구동 신호(GDELN)는 356에서의 고전압 레벨로 천이되고, 제 4 NMOS 트랜지스터(202d)와 제 8 NMOS 트랜지스터(204d)는 바이어스 온된다. 그러나, 제 3 NMOS 트랜지스터(202c)와 제 7 NMOS 트랜지스터(204c)가 바이어스 오프되면, 인버터 래치(200)의 참측은 224에서의 기준으로부터의 이격을 유지하고, 인버터 래치(200)의 상보측은 231에서의 전원(VDD)으로부터의 이격을 유지한다. 320에서의 지연된 포지티브 게이트 구동 신호(GDELP)는 358에서의 저전압 레벨로 천이되고, 제 1 NMOS 트랜지스터(202a)와 제 5 NMOS 트랜지스터(204a)는 바이어스 오프됨으로써, 218에서의 전원(VDD)으로부터 인버터 래치(200)의 참측을 이격시키고 226에서의 기준으로부터 인버터 래치(200)의 상보측을 이격시킨다. 360에서, 352에서 로우에서 하이로의 천이와 358에서 하이에서 로우로의 천이 사이에, 인버터 래치(200)의 참측은 고전압 레벨로 되고, 인버터 래치(200)의 상보측은 저전압 레벨로 된다.
저전압 레벨과 고전압 레벨 사이에서, 302에서의 포지티브 CML 신호(CMLP)가 천이되고 300에서의 네거티브 CML 신호(CMLN)가 천이됨에 따라, 프로세스는 자체적으로 반복된다.
입력 회로(32)와 출력 회로(34)는 302와 300에서의 포지티브 및 네거티브 CML 신호(CMLP,CMLN)를 314 및 316에서의 포지티브 및 네거티브 레일간 CMOS 신호(CMOSP,CMOSN)로 변환한다. 입력 회로(32)와 출력 회로(34)는 대칭 회로로 구성됨으로써, 듀티 사이클 왜곡은 능동 및 수동 부품의 매칭 성질에 의존하게 되고, 신호 변환기 회로(28)는 제 1 차에 대한 프로세스, 전압 및 온도(PVT) 파라메타에 무관하게 된다.
도 6에는 전원(VDD)에 대한 318에서의 포지티브 게이트 구동 신호(GP) 및 314에서의 포지티브 CMOS 신호(CMOSP)의 400 및 402에서의 듀티 사이클을 나타낸 도면이 도시된다. 322에서의 네거티브 게이트 구동 신호(GN)는 318에서의 포지티브 게이트 구동 신호(GP)의 400에서의 듀티 사이클과 유사한 듀티 사이클을 가지며, 316에서의 네거티브 CMOS 신호(CMOSN)는 314에서의 포지티브 CMOS 신호(CMOSP)의 402에서의 듀티 사이클과 유사한 듀티 사이클을 가진다.
318에서의 포지티브 게이트 구동 신호(GP)의 400에서의 듀티 사이클은 1.3볼트의 VDD에서의 50%와 1.6볼트의 VDD에서의 44% 사이에서 가변한다. 314에서의 포지티브 CMOS 신호(CMOSP)의 402에서의 듀티 사이클은 1.3볼트의 VDD에서의 49%와 1.6볼트의 VDD의 50% 사이에서 가변한다. 314에서의 포지티브 CMOS 신호(CMOSP)의 402에서의 듀티 사이클은 318에서의 포지티브 게이트 구동 신호(GP)의 400에서의 듀티 사이클과 실질적으로 무관하다. 대신에, 314에서의 포지티브 CMOS 신호(CMOSP)의 402에서의 듀티 사이클은 306에서의 네거티브 차이 입력 신호(PCMOSN)의 328에서의 하강 에지와 같은 하강 에지와 304에서의 포지티브 차이 입력 신호(PCMOSP)의 346에서의 하강 에지와 같은 하강 에지에 응답하여 스위칭하는 것에 기반한다. 304 및 306에서의 포지티브 및 네거티브 차이 입력 신호(PCMOSP,PCMOSN)의 공통 에지 유형에 응답하여 314 및 316에서의 포지티브 및 네거티브 CMOS 신호(CMOSP,CMOSN)를 스위칭하면, 314 및 316에서의 포지티브 및 네거티브 CMOS 출력 신호(CMOSP,CMOSN)의 펄스 폭과 듀티 사이클 왜곡이 감소된다.
도 7에는 신호 변환기 회로(28)의 일 실시 예에 있어서 314 및 316에서의 포지티브 및 네거티브 레일간 CMOS 출력 신호(CMOSP,CMOSN)의 듀티 사이클을 위한 PVT 코너 분석 테이블(410)이 도시된다. 테이블(410)에 있어서, 좌측 컬럼의 첫번째 2개의 문자는 NMOS 및 PMOS 장치의 속도를 나타내는데, 이중 첫번 째 문자는 NMOS 장치의 속도를 나타내고 두번 째 문자는 PMOS 장치의 속도를 나타낸다. 문자 T는 전형적인 속도를 나타내고, S는 저속을 나타내며, F는 고속을 나타낸다. 좌측 컬럼의 마지막 4개의 문자는 전압 및 온도 설정치를 나타내는데, 4개의 문자 중 첫 번째 2개의 문자는 전압 설정치를 나타내고 4개의 문자중 나중 2개의 문자는 온도 설정치를 나타낸다. 문자 TT는 전형적인 1.5볼트 전압 또는 전형적인 온도 설정치를 나타내고, LV는 1.3볼트의 저전압 설정치를 나타내며, HV는 1.6볼트의 고전압 설정치를 나타내고, LT는 섭씨 0도의 낮은 온도 설정치를 나타내며, HT는 섭씨 125도의 높은 온도 설정치를 나타낸다.
302 및 300에서의 포지티브 및 네거티브 CML 신호(CMLP,CMLN)에는 400mv(milli-volt)의 차이 피크간 전압 스윙과 100ps(pico-second)의 입력 에지 레이트가 제공된다. 데이터 레이트는 4.8Gb/s로서, 입력 지터는 0이다. 114에서의 전압(VB)은 VDD-200mV(전형적인 VDD는 1.5볼트임)로서, 20MHz에서 60MHz사이에서 75mv의 노이즈를 포함한다. 302 및 300에서의 포지티브 및 네거티브 CML 신호(CMLP,CMLN)가 50% 듀티 사이클로 발진하는 경우, 314 및 316에서의 포지티브 및 네거티브 CMOS 출력 신호는 코너 분석 테이블(410)내에 표시된 PVT 변경에 걸쳐 48%과 50% 사이의 듀티 사이클로 발진한다. 듀티 사이클은, 412에서의 저속 NMOS, 저속 PMOS, 고전압 및 낮은 온도(SS-HVLT) 코너에서 48%이다. 414에서의 고속 NMOS, 고속 PMOS, 고전압 및 낮은 온도(FF-HVLT) 코너와 416에서의 고속 NMOS, 고속 PMOS, 저온 및 높은 온도(FF-LVHT) 코너에서, 듀티 사이클은 50%이다.
418에서, PVT 파라메타는 전형적인 NMOS 속도, 전형적인 PMOS 속도, 전형적인 전압 및 전형적인 온도(TT-TTTT)를 포함하고, 듀티 사이클은 49%로서 양극한치의 중간 정도이다. 다른 PVT 코너 각각은 듀티 사이클이 48%와 50% 사이이다. 420에서, 저속 NMOS, 저속 PMOS, 저전압, 높은 온도(SS-LVHT) 코너는 듀티 사이클 이 48.8%이다. 422에서, 고속 NMOS, 저속 PMOS, 저전압 및 높은 온도(FS-LVHT) 코너에서, 듀티 사이클은 49.3%이다. 424에서, 저속 NMOS, 고속 PMOS, 저전압 및 높은 온도(SF-LVHT) 코너에서, 듀티 사이클은 49.2%이고, 426에서, 전형적인 NMOS, 전형적인 PMOS, 저전압 및 높은 온도(TT-LVHT) 코너에서 듀티 사이클은 49.8%이다.
도 8에는 신호 변환기 회로(28)의 일 실시 예에 있어서 부정합 영향을 나타내는 몬테 카를로 분석(440) 결과를 나타낸 도면이 도시된다. 302 및 300에서의 포지티브 및 네거티브 CML 신호(CMLP,CMLN)에는 400mv의 차이 피크간 전압 스윙과 100ps의 입력 에지 레이트가 제공된다. 데이터 레이트는 4.8Gb/s로서, 입력 지터는 0이다. 114에서의 전압(VB)은 VDD-200mv(전형적인 VDD는 1.5볼트임)와 동일하고, 20MHz 내지 60MHz 사이에서 75mv의 노이즈를 포함한다.
302 및 300에서의 포지티브 및 네거티브 CML 신호(CMLP, CMLN)가 50%의 듀티 사이클로 발진하면, 신호 변환기 회로(28)의 몬테 카를로 분석은 314 및 316에서의 포지티브 및 네거티브 CMOS 출력 신호(CMOSP, CMOSN)에 대해 45%와 54% 사이의 듀티 사이클 범위를 나타낸다. 100의 결과 중, 69는 40%와 51% 사이의 듀티 사이클을 나타내었고, 최대 공통 듀티 사이클 결과는 442에서의 50%와 51% 사이였다.
입력 회로(32)와 출력 회로(34)는 302와 300의 포지티브 및 네거티브 CML 신호(CMLP,CMLN)를 314와 316에서의 포지티브 및 네거티브 CMOS 신호(CMOSP,CMOSN)로 변환한다. 입력 회로(32)와 출력 회로(34)는 대칭 회로로 구성됨으로써, 능동 및 수동 부품의 변경에 따른 듀티 사이클 왜곡 변화는 거의 없게 되며, 신호 변환기 회로(28)는 실질적으로 제 1 차에 대한 PVT 파라메타에 무관하게 된다.
본 명세서에서 특정의 실시 예가 예시되고 설명되었지만, 당업자라면, 본 발명의 범주를 벗어나지 않고도, 다양한 대안 및/또는 등가의 구현이 특정 실시 예를 대신할 수 있음을 알 것이다. 본 응용은 본 명세서에 설명된 특정 실시 예의 임의의 적용 또는 변형을 커버할 수 있다. 그러므로, 본 발명은 단지 청구 범위와 그의 등가에 의해서만 제한된다.
이상 설명한 바와 같이, 본 발명은 장치들간에 신뢰성 있는 통신을 할 수 있다는 효과가 있다.

Claims (28)

  1. 신호 변환기 회로로서,
    전류 모드 로직 신호를 수신하고 상기 전류 모드 로직 신호에 기초하여 차이 입력 신호를 제공하도록 구성된 입력 회로와,
    상기 차이 입력 신호를 수신하고, 상기 차이 입력 신호에 기초하여 레일간(rail-to-rail) 출력 신호를 제공하도록 구성된 출력 회로를 포함하되,
    상기 출력 회로는 상기 차이 입력 신호들 각각의 공통 에지 유형에 응답하여 상기 레일간 출력 신호를 스위칭하도록 구성되는
    신호 변환기 회로.
  2. 제 1 항에 있어서,
    상기 출력 회로는,
    상기 레일간 출력 신호를 유지하기 위해 참측(true side)과 상보측(complement side)을 제공하도록 구성된 인버터 래치를 포함하는
    신호 변환기 회로.
  3. 제 2 항에 있어서,
    상기 출력 회로는,
    고전압 레벨 및 저전압 레벨을 상기 인버터 래치의 참측에 제공하도록 구성된 제 1 스위치와,
    상기 고전압 레벨과 상기 저전압 레벨을 상기 인버터 래치의 상보측에 제공하도록 구성된 제 2 스위치를 포함하되,
    제 1 스위치는 상기 고전압 레벨과 저전압 레벨 중 한 레벨을 상기 인버터 래치의 참측에 제공하고, 상기 제 2 스위치는 상기 고전압 레벨과 상기 저전압 레벨 중 다른 레벨을 상기 인버터 래치의 상보측에 제공하도록 구성되는
    신호 변환기 회로.
  4. 제 3 항에 있어서,
    상기 제 1 스위치 및 제 2 스위치는
    상기 레일간 출력 신호를 스위칭하는데 후속하여 스위칭 오프되는
    신호 변환기 회로.
  5. 제 1 항에 있어서,
    상기 출력 회로는
    상기 차이 입력 신호들의 각각의 하강 에지에 응답하여 레일간 출력 신호를 스위칭하도록 구성되는
    신호 변환기 회로.
  6. 제 1 항에 있어서,
    상기 입력 회로는
    상보형 금속 산화물 반도체 인버터의 임계치와 실질적으로 동일한 차이 입력 신호의 공통 모드 전압을 제공하도록 구성되는
    신호 변환기 회로.
  7. 제 1 항에 있어서,
    상기 입력 회로는,
    전류 모드 로직 차이 전압 스윙보다 큰 차이 입력 신호의 차이 전압 스윙을 제공하도록 구성되는
    신호 변환기 회로.
  8. 전류 모드 로직 신호를 레일간 신호로 변환하는 변환기 회로로서,
    전류 모드 로직 신호를 수신하고, 상기 전류 모드 로직 신호에 기초하여 차 이 입력 신호를 제공하도록 구성된 입력 회로와,
    상기 차이 입력 신호를 수신하고 상기 차이 입력 신호에 기초하여 레일간 출력 신호를 제공하는 출력 회로를 포함하되,
    상기 입력 회로는 상보형 금속 산화물 반도체 임계치와 실질적으로 동일한 차이 입력 신호의 공통 모드 전압을 제공하도록 구성되고, 상기 출력 회로는 상기 차이 입력 신호 각각의 공통 에지 유형에 응답하여 레일간 출력 신호를 스위칭하도록 구성되는
    변환기 회로.
  9. 제 8 항에 있어서,
    입력 회로는
    전류 모드 로직 차이 전압 스윙보다 큰 차이 입력 신호의 차이 전압 스윙을 제공하도록 구성되는
    변환기 회로.
  10. 제 8 항에 있어서,
    입력 회로는
    공통 모드 전압 시프트 출력 신호를 제공하기 위해 전류 모드 로직 신호에 기초하여 전류 모드 로직 신호를 수신하고 전류를 조향하도록 구성된 차이 입력 트랜지스터 페어와,
    공통 모드 전압 시프트 출력 신호를 수신하고 차이 입력 트랜지스터 페어를 포화로 유지하도록 구성된 재생 회로를 포함하는
    변환기 회로.
  11. 제 8 항에 있어서,
    입력 회로는,
    제 1 레지스터와,
    제 2 레지스터와,
    상기 전류 모드 로직 신호를 수신하고, 상기 전류 모드 로직 신호에 기초하여 제 1 전류 - 상기 제 1 전류는 제 1 레지스터를 통해 흘러서 상기 차이 입력 신호의 공통 모드 전압을 조정함 - 를 조향하도록 구성된 제 1 차이 입력 트랜지스터 페어, 및
    상기 차이 입력 신호의 공통 모드 전압을 조정하기 위해 상기 제 2 레지스터를 통해 제 2 전류를 조향하도록 구성된 제 2 차이 입력 트랜지스터 페어를 포함하는
    변환기 회로.
  12. 제 8 항에 있어서,
    상기 출력 회로는,
    참측과 상보측을 제공하고 상기 레일간 출력 신호를 유지하도록 구성된 인버터 래치와,
    상기 래치의 참측에 고전압 레벨과 저전압 레벨을 제공하도록 구성된 제 1 스위치와,
    상기 래치의 상보측에 고전압 레벨과 저전압 레벨을 제공하도록 구성된 제 2 스위치를 포함하되,
    상기 제 1 스위치는 고전압 레벨과 저전압 레벨 중 한 레벨을 상기 래치의 참측에 제공하고, 상기 제 2 스위치는 상기 고전압 레벨과 저전압 레벨 중 다른 레벨을 상기 래치의 상보측에 제공하는
    변환기 회로.
  13. 신호 변환기 회로로서,
    전류 모드 로직 신호를 수신하는 수단과,
    상기 전류 모드 로직 신호에 기초하여 차이 입력 신호를 제공하는 수단과,
    상기 차이 입력 신호에 기초하여 레일간 출력 신호를 제공하는 수단과,
    각각의 차이 입력 신호의 공통 에지 유형에 응답하여 상기 레일간 출력 신호 를 스위칭하는 수단을 포함하는
    신호 변환기 회로.
  14. 제 13 항에 있어서,
    상기 레일간 출력 신호를 제공하는 수단은,
    상기 레일간 출력 신호를 유지하기 위해 참측과 상보측에 래치하는 수단을 포함하는
    신호 변환기 회로.
  15. 제 14 항에 있어서,
    상기 스위칭 수단은
    고전압 레벨과 저전압 레벨 중 한 레벨을 상기 참측상에 스위칭하는 수단과,
    상기 고전압 레벨과 저전압 레벨 중 다른 레벨을 상기 상보측상에 스위칭하는 수단을 포함하는
    신호 변환기 회로.
  16. 제 13 항에 있어서,
    상기 차이 입력 신호를 제공하는 수단은,
    상보형 금속 산화물 반도체 인버터의 임계치와 실질적으로 동일한 차이 입력 신호의 공통 모드 전압을 제공하는 수단과,
    전류 모드 로직 차이 전압 스윙보다 큰, 차이 입력 신호의 차이 전압 스윙을 제공하는 수단을 포함하는
    신호 변환기 회로.
  17. 제 13 항에 있어서,
    상기 차이 입력 신호를 제공하는 수단은,
    상기 전류 모드 로직 신호에 기초하여 공통 모드 전압 시프트 출력 신호를 제공하는 수단과,
    차이 입력 트랜지스터 페어를 포화내로 유지시키는 수단을 포함하는
    신호 변환기 회로.
  18. 제 13 항에 있어서,
    상기 차이 입력 신호를 제공하는 수단은
    제 1 전류를 통해 상기 차이 입력 신호의 공통 모드 전압을 조정하는 수단과,
    상기 차이 입력 신호의 공통 모드 전압을 조정하고 상기 차이 전압 스윙을 증가시키기 위해 제 2 전류를 조향하는 수단을 포함하는
    신호 변환기 회로.
  19. 전류 모드 로직 신호를 레일간 신호로 변환하는 방법으로서,
    전류 모드 로직 신호를 수신하는 단계와,
    상기 전류 모드 로직 신호에 기초하여 차이 입력 신호를 제공하는 단계와,
    상기 차이 입력 신호에 기초하여 레일간 출력 신호를 출력하는 단계와,
    상기 각 차이 입력 신호의 공통 에지 유형에 응답하여 레일간 출력 신호를 스위칭하는 단계를 포함하는
    신호 변환 방법.
  20. 제 19 항에 있어서,
    상기 레일간 출력 신호를 출력하는 단계는,
    상기 레일간 출력 신호를 유지하기 위해 참측 및 상보측에 래치하는 단계를 포함하는
    신호 변환 방법.
  21. 제 20 항에 있어서,
    상기 레일간 출력 신호를 스위칭하는 단계는,
    고전압 레벨 및 저전압 레벨 중 한 레벨을 상기 참측에 스위칭하는 단계와,
    상기 고전압 레벨 및 저전압 레벨 중 다른 레벨을 상기 상보측에 스위칭하는 단계를 포함하는
    신호 변환 방법.
  22. 제 19 항에 있어서,
    상기 차이 입력 신호를 제공하는 단계는,
    상보형 금속 산화물 반도체 인버터의 임계치와 실질적으로 동일한, 차이 입력 신호의 공통 모드 전압을 제공하는 단계와,
    전류 모드 로직 차이 전압 스윙보다 더 큰, 상기 차이 입력 신호의 차이 전압 스윙을 제공하는 단계를 포함하는
    신호 변환 방법.
  23. 제 19 항에 있어서,
    상기 차이 입력 신호를 제공하는 단계는,
    상기 전류 모드 로직 신호에 기초하여 공통 모드 시프트 출력 신호를 제공하는 단계와,
    차이 입력 트랜지스터 페어를 포화로 유지시키는 단계를 포함하는
    신호 변환 방법.
  24. 전류 모드 로직 신호를 레일간 신호로 변환하는 방법으로서,
    차이 트랜지스터 페어에서 전류 모드 로직 신호를 수신하는 단계와,
    상기 전류 모드 로직 신호에 대응하는 차이 입력 신호를 출력하는 단계와,
    상보 금속 산화물 반도체 임계치와 실질적으로 동일하게 되도록 상기 차이 입력 신호의 공통 모드 전압을 시프트하는 단계와,
    전류 모드 로직 차이 전압 스윙보다 더 크게 되도록 상기 차이 입력 신호의 차이 전압 스윙을 증가시키는 단계와,
    상기 차이 입력 신호에 기초하여 레일간 출력 신호를 출력하는 단계를 포함하는
    신호 변환 방법.
  25. 제 24 항에 있어서,
    상기 차이 입력 신호 각각의 공통 에지 유형에 응답하여 레일간 출력 신호를 스위칭하는 단계를 더 포함하는
    신호 변환 방법.
  26. 제 25 항에 있어서,
    상기 레일간 출력 신호를 출력하는 단계는,
    상기 레일간 출력 신호를 유지하기 위해 참측과 상보측에 래치하는 단계를 포함하는
    신호 변환 방법.
  27. 제 26 항에 있어서,
    상기 레일간 출력 신호를 스위칭하는 단계는
    상기 참측에 고전압 레벨과 저전압 레벨 중 한 레벨을 스위칭하는 단계와,
    상기 상보측에 고전압 레벨과 저전압 레벨 중 다른 레벨을 스위칭하는 단계를 포함하는
    신호 변환 방법.
  28. 제 24 항에 있어서,
    상기 차이 입력 신호를 출력하는 단계는,
    상기 차이 입력 트랜지스터 페어를 포화로 유지시키는 단계를 포함하는
    신호 변환 방법.
KR1020070040718A 2006-04-28 2007-04-26 신호 변환기 회로, 변환기 회로 및 신호 변환 방법 KR100823825B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/413,315 2006-04-28
US11/413,315 US20070252618A1 (en) 2006-04-28 2006-04-28 Signal converter circuit

Publications (2)

Publication Number Publication Date
KR20070106424A true KR20070106424A (ko) 2007-11-01
KR100823825B1 KR100823825B1 (ko) 2008-04-21

Family

ID=38229586

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070040718A KR100823825B1 (ko) 2006-04-28 2007-04-26 신호 변환기 회로, 변환기 회로 및 신호 변환 방법

Country Status (5)

Country Link
US (1) US20070252618A1 (ko)
EP (1) EP1850483A2 (ko)
JP (1) JP2007329898A (ko)
KR (1) KR100823825B1 (ko)
CN (1) CN101076010A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8064536B2 (en) 2007-12-26 2011-11-22 Intel Corporation Link calibration

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7595662B2 (en) * 2006-07-19 2009-09-29 Rohm Co., Ltd. Transmission/reception apparatus for differential signals
US7902875B2 (en) * 2006-11-03 2011-03-08 Micron Technology, Inc. Output slew rate control
US9715467B2 (en) 2012-11-26 2017-07-25 Rambus Inc. Calibration protocol for command and address bus voltage reference in low-swing single-ended signaling
US9214941B2 (en) 2013-08-30 2015-12-15 Xilinx, Inc. Input/output circuits and methods of implementing an input/output circuit
CN112737567A (zh) * 2017-05-08 2021-04-30 华为技术有限公司 一种叠加运算电路及浮动电压数模转换电路
EP4094059A1 (en) * 2020-01-24 2022-11-30 Ricoh Company, Ltd. Sensor element and sensor system

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5103121A (en) * 1990-04-02 1992-04-07 National Semiconductor Corporation Input buffer regenerative latch for ecl levels
US5068551A (en) * 1990-09-21 1991-11-26 National Semiconductor Corporation Apparatus and method for translating ECL signals to CMOS signals
US5148061A (en) * 1991-02-27 1992-09-15 Motorola, Inc. ECL to CMOS translation and latch logic circuit
US5485106A (en) * 1994-04-05 1996-01-16 Sun Microsystems, Inc. ECL to CMOS converter
US5426381A (en) * 1994-05-23 1995-06-20 Motorola Inc. Latching ECL to CMOS input buffer circuit
US5600267A (en) * 1994-06-24 1997-02-04 Cypress Semiconductor Corporation Apparatus for a programmable CML to CMOS translator for power/speed adjustment
JPH08162942A (ja) * 1994-11-29 1996-06-21 Mitsubishi Electric Corp 出力回路、入力回路、およびこれらを用いた入出力インタフェースシステム
JPH09107283A (ja) * 1995-10-11 1997-04-22 Nec Corp レベル変換回路
JP3003625B2 (ja) * 1997-06-05 2000-01-31 日本電気株式会社 Ｃｍｌｃｍｏｓ変換回路
US6211699B1 (en) * 1999-04-14 2001-04-03 Micro Linear Corporation High performance CML to CMOS converter
EP1164699A1 (de) * 2000-06-14 2001-12-19 Infineon Technologies AG Schaltungsanordnung zur Umsetzung von Logikpegeln
US6819142B2 (en) 2003-03-13 2004-11-16 Infineon Technologies Ag Circuit for transforming a differential mode signal into a single ended signal with reduced standby current consumption
US7202706B1 (en) * 2003-04-10 2007-04-10 Pmc-Sierra, Inc. Systems and methods for actively-peaked current-mode logic
JP3940137B2 (ja) * 2003-05-29 2007-07-04 オーツー マイクロ， インコーポレーテッド 差動負荷駆動回路
US6924668B2 (en) * 2003-09-25 2005-08-02 Infineon Technologies Ag Differential to single-ended logic converter
US6975170B2 (en) * 2004-03-23 2005-12-13 Texas Instruments Incorporated Adaptive amplifier output common mode voltage adjustment

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8064536B2 (en) 2007-12-26 2011-11-22 Intel Corporation Link calibration
KR101160726B1 (ko) * 2007-12-26 2012-06-28 인텔 코오퍼레이션 링크 조정을 위한 칩 및 모바일 플랫폼 시스템

Also Published As

Publication number Publication date
EP1850483A2 (en) 2007-10-31
JP2007329898A (ja) 2007-12-20
CN101076010A (zh) 2007-11-21
KR100823825B1 (ko) 2008-04-21
US20070252618A1 (en) 2007-11-01

Similar Documents

Publication Publication Date Title
KR100823825B1 (ko) 신호 변환기 회로, 변환기 회로 및 신호 변환 방법
US9214217B2 (en) Semiconductor integrated circuit device
US7583110B2 (en) High-speed, low-power input buffer for integrated circuit devices
CN109949838B (zh) 选通信号发生电路和包括其的半导体装置
US6441649B1 (en) Rail-to-rail input clocked amplifier
US8000672B2 (en) Rail-to-rail data receiver for high-speed communication
US8856577B2 (en) Semiconductor device having multiplexer
US8754688B2 (en) Signal output circuit and semiconductor device including the same
US8504320B2 (en) Differential SR flip-flop
US7733815B2 (en) Data sampler including a first stage and a second stage
KR20110034417A (ko) 신호 입력 회로 및 그것을 포함하는 반도체 장치
KR100673899B1 (ko) 반도체 소자의 데이터 입력 버퍼
JP2007149207A (ja) 半導体集積回路装置
US7227381B2 (en) Input buffer and semiconductor device including the same
KR101206499B1 (ko) 집적 회로
US8203360B2 (en) Semiconductor integrated circuit
US8598931B2 (en) Delay circuit
US8988959B2 (en) Circuit and method for dynamically changing a trip point in a sensing inverter
KR100666931B1 (ko) 반도체메모리소자
CN109951184B (zh) 接收电路和使用该接收电路的集成电路系统
JP2000357745A (ja) 半導体集積回路装置
CN115148249A (zh) 半导体装置和半导体装置的控制方法
JP2011239184A (ja) 差動増幅回路及びそれを用いたレベル変換回路
KR100411023B1 (ko) 출력 회로
JP2011091543A (ja) 信号伝送回路

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee