KR20110034417A

KR20110034417A - 신호 입력 회로 및 그것을 포함하는 반도체 장치

Info

Publication number: KR20110034417A
Application number: KR1020090091930A
Authority: KR
Inventors: 구경회
Original assignee: 삼성전자주식회사
Priority date: 2009-09-28
Filing date: 2009-09-28
Publication date: 2011-04-05
Also published as: CN102035526A; JP5677791B2; JP2011071979A; KR101726429B1; CN102035526B; US20110074484A1; US8786320B2

Abstract

본 발명의 신호 입력 회로는, 제1 입력 신호를 수신해서 출력 노드로 출력 신호를 출력하는 입력부와, 상기 출력 노드와 연결되고, 제2 입력 신호에 응답해서 상기 출력 노드를 디스챠지하는 제1 보상 회로와, 상기 출력 노드와 연결되고, 상기 제2 입력 신호에 응답해서 상기 출력 노드로 전류를 공급하는 제2 보상 회로, 그리고 적어도 하나의 동작 모드 선택 신호에 응답해서 상기 입력부, 상기 제1 보상 회로 및 상기 제2 보상 회로 각각을 인에이블하기 위한 인에이블 회로를 포함한다.

Description

신호 입력 회로 및 그것을 포함하는 반도체 장치{SIGNAL RECEIVING CIRCUIT AND SEMICONDUCTOR DEVICE WITH THE SAME}

본 발명은 반도체 장치에 구비되는 신호 입력 회로에 관한 것이다.

임의의 장치의 입력부에 연결되는 신호 입력 회로는 필요에 따라서 차동 입력 회로(differential input circuit) 및 단일 입력 회로(single-ended input curcit) 등으로 구현될 수 있다. 단일 입력 회로는 전기 회로의 단자쌍 중 일단에만 입력이 인가되거나 출력되는 회로 구조를 일컫는다. 차동 입력 회로는 단자쌍 양단에 입력 신호가 인가되거나 출력되는 회로 구조를 갖는다. 차동 입력 회로는 상보적인 두 신호들의 전압 차를 증폭하여 출력하는 방식과, 입력 신호와 기준 신호의 차를 증폭하여 출력하는 방식 등으로 설계될 수 있다.

데이터 신호를 전송하는 회로의 전송 방식에 따라서 신호 입력 회로는 차동 입력 회로 및 단일 입력 회로 중 어느 하나로 구성되어야 한다. 만일 신호 입력 회로가 차동 신호와 단일 신호 모두를 수신 가능하도록 설계된다면 신호 입력 회로의 적용 범위가 다양해질 수 있다.

따라서 본 발명의 목적은 간단한 회로 구성을 가지고 차동 신호와 단일 신호 모두를 수신할 수 있는 신호 입력 회로를 제공하는데 있다.

이와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 신호 입력 회로는: 제1 입력 신호를 수신해서 출력 노드로 출력 신호를 출력하는 입력부와;

상기 출력 노드와 연결되고, 제2 입력 신호에 응답해서 상기 출력 노드를 디스챠지하는 제1 보상 회로와, 상기 출력 노드와 연결되고, 상기 제2 입력 신호에 응답해서 상기 출력 노드로 전류를 공급하는 제2 보상 회로, 그리고 적어도 하나의 동작 모드 선택 신호에 응답해서 상기 입력부, 상기 제1 보상 회로 및 상기 제2 보상 회로 각각을 인에이블하기 위한 인에이블 회로를 포함한다.

이 실시예에 있어서, 상기 입력부는, 원 전압과 상기 출력 노드 사이에 연결되고, 상기 제1 입력 신호에 의해서 제어되는 PMOS 트랜지스터, 그리고 상기 출력 노드와 상기 인에이블 회로 사이에 연결되고, 상기 제1 입력 신호에 의해서 제어되는 NMOS 트랜지스터를 포함한다.

이 실시예에 있어서, 상기 제1 보상 회로는, 전원 전압과 제1 노드 사이에 연결되고, 상기 제2 입력 신호에 의해서 제어되는 PMOS 트랜지스터와, 상기 제1 노드와 상기 인에이블 회로 사이에 연결되고, 상기 제1 노드의 신호에 의해서 제어되는 제1 NMOS 트랜지스터, 그리고 상기 출력 노드와 상기 인에이블 회로 사이에 연결되고, 상기 제1 노드의 신호에 의해서 제어되는 제 2 NMOS 트랜지스터를 포함한 다.

이 실시예에 있어서, 상기 제2 보상 회로는, 전원 전압과 상기 출력 노드 사이에 연결되고, 제2 노드의 신호에 의해서 제어되는 제1 PMOS 트랜지스터와, 상기 전원 전압과 상기 제2 노드 사이에 연결되고, 상기 제2 노드의 신호에 의해서 제어되는 제2 PMOS 트랜지스터, 그리고 상기 제2 노드와 인에이블 회로 사이에 연결되고, 상기 제2 입력 신호에 의해서 제어되는 NMOS 트랜지스터를 포함한다.

이 실시예에 있어서, 상기 제1 입력 신호와 상기 제2 입력 신호는 상호 반전 신호들이다.

이 실시예에 있어서, 상기 인에이블 회로는, 제1 및 제2 동작 모드 선택 신호들을 입력받고, 상기 제1 동작 모드 선택 신호에 응답해서 상기 제1 및 제2 보상 회로들을 인에이블하고, 상기 제2 동작 모드 선택 신호에 응답해서 상기 입력부를 인에이블하고, 상기 제1 입력 신호와 상기 제2 입력 신호는 상호 반전 신호들이다.

본 발명의 다른 특징에 의하면, 신호 입력 회로는: 제1 입력 신호를 수신해서 출력 노드로 출력 신호를 출력하는 입력부와, 상기 출력 노드와 연결되고, 제2 입력 신호에 응답해서 상기 출력 노드를 디스챠지하는 제1 보상 회로와, 상기 출력 노드와 연결되고, 상기 제2 입력 신호에 응답해서 상기 출력 노드로 전류를 공급하는 제2 보상 회로, 그리고 제1, 제2 및 제3 연결 노드 각각을 통하여 상기 입력부, 상기 제1 보상 회로 및 상기 제2 보상 회로에 연결되고, 적어도 하나의 동작 모드 선택 신호에 응답해서 상기 제1, 제2 및 제3 연결 노드들을 접지 전압에 연결하는 스위칭 회로를 포함한다.

이 실시예에 있어서, 상기 입력부는, 전원 전압과 상기 출력 노드 사이에 연결되고, 상기 제1 입력 신호에 의해서 제어되는 PMOS 트랜지스터, 그리고 상기 출력 노드와 상기 스위칭 회로 사이에 연결되고, 상기 제1 입력 신호에 의해서 제어되는 NMOS 트랜지스터를 포함한다.

이 실시예에 있어서, 상기 제1 보상 회로는, 전원 전압과 제1 노드 사이에 연결되고, 상기 제2 입력 신호에 의해서 제어되는 PMOS 트랜지스터와, 상기 제1 노드와 상기 스위칭 회로의 상기 제1 연결 노드 사이에 연결되고, 상기 제1 노드의 신호에 의해서 제어되는 제1 NMOS 트랜지스터, 그리고 상기 출력 노드와 상기 스위칭 회로의 상기 제1 연결 노드 사이에 연결되고, 상기 제1 노드의 신호에 의해서 제어되는 제 2 NMOS 트랜지스터를 포함한다.

이 실시예에 있어서, 상기 제2 보상 회로는, 전원 전압과 상기 출력 노드 사이에 연결되고, 제2 노드의 신호에 의해서 제어되는 제1 PMOS 트랜지스터와, 상기 전원 전압과 상기 제2 노드 사이에 연결되고, 상기 제2 노드의 신호에 의해서 제어되는 제2 PMOS 트랜지스터, 그리고 상기 제2 노드와 상기 스위칭 회로의 상기 제2 연결 노드 사이에 연결되고, 상기 제2 입력 신호에 의해서 제어되는 NMOS 트랜지스터를 포함한다.

이 실시예에 있어서, 상기 스위칭 회로는, 제1 및 제2 동작 모드 선택 신호들을 입력받고, 상기 제1 동작 모드 선택 신호에 응답해서 상기 제1 및 제2 보상 회로들에 각각 연결된 상기 제2 및 제3 연결 노드들을 상기 접지 전압에 연결하고, 상기 제2 동작 모드 선택 신호에 응답해서 상기 입력부와 연결된 상기 제1 연결 노드를 상기 접지 전압에 연결한다.

이 실시예에 있어서, 상기 스위칭 회로는, 상기 입력부와 연결된 상기 제1 연결 노드와 상기 접지 전압 사이에 연결되고, 상기 제1 동작 모드 선택 신호에 의해서 제어되는 제1 NMOS 트랜지스터와, 상기 제1 보상 회로 연결된 상기 제2 연결 노드와 상기 접지 전압 사이에 연결되고, 상기 제2 모드 선택 신호에 의해서 제어되는 제2 NMOS 트랜지스터, 그리고 상기 제2 보상 회로와 연결된 상기 제3 연결 노드와 상기 접지 전압 사이에 연결되고, 상기 제2 모드 선택 신호에 의해서 제어되는 제3 NMOS 트랜지스터를 포함한다.

본 발명의 다른 특징에 따른 신호 입력 회로는, 전원 전압과 출력 노드 사이에 연결되고, 상기 제1 입력 신호에 의해서 제어되는 PMOS 트랜지스터와, 상기 출력 노드와 상기 스위칭 회로 사이에 연결되고, 상기 제1 입력 신호에 의해서 제어되는 NMOS 트랜지스터와, 상기 출력 노드와 연결되고, 제2 입력 신호에 응답해서 상기 PMOS 트랜지스터의 동작 지연을 보상하는 제1 보상 회로와, 상기 출력 노드와 연결되고, 상기 제2 입력 신호에 응답해서 상기 NMOS 트랜지스터의 동작 지연을 보상하는 제2 보상 회로, 그리고 적어도 하나의 동작 모드 선택 신호에 응답해서 상기 입력부, 상기 제1 보상 회로 및 상기 제2 보상 회로 각각을 인에이블하기 위한 인에이블 회로를 포함한다.

이 실시예에 있어서, 상기 제1 보상 회로는 상기 제2 입력 신호가 제1 레벨일 때 상기 출력 노드를 디스챠지하고, 그리고 상기 제2 보상 회로는, 상기 제2 입력 신호가 제2 레벨일 때 상기 출력 노드로 전류를 공급한다.

본 발명의 다른 특징에 따른 반도체 장치는: 제1 회로, 그리고 상기 제1 회로로부터 데이터 신호를 수신하는 제2 회로를 포함한다. 상기 제2 회로는 상기 제1 회로로부터 상기 데이터 신호를 수신하기 위한 신호 입력 회로를 포함하고, 상기 신호 입력 회로는, 제1 입력 신호를 수신해서 출력 노드로 출력 신호를 출력하는 입력부와, 상기 출력 노드와 연결되고, 제2 입력 신호에 응답해서 상기 출력 노드를 디스챠지하는 제1 보상 회로와, 상기 출력 노드와 연결되고, 상기 제2 입력 신호에 응답해서 상기 출력 노드로 전류를 공급하는 제2 보상 회로, 그리고 적어도 하나의 동작 모드 선택 신호에 응답해서 상기 입력부, 상기 제1 보상 회로 및 상기 제2 보상 회로 각각을 인에이블하기 위한 인에이블 회로를 포함한다.

이 실시예에 있어서, 상기 제1 입력 신호와 상기 제2 입력 신호는 상호 반전 신호들이며, 상기 인에이블 회로는, 제1 및 제2 동작 모드 선택 신호들을 입력받고, 상기 제1 동작 모드 선택 신호에 응답해서 상기 제1 및 제2 보상 회로들을 인에이블하고, 상기 제2 동작 모드 선택 신호에 응답해서 상기 입력부를 인에이블한다.

이 실시예에 있어서, 상기 제1 보상 회로는, 전원 전압과 제1 노드 사이에 연결되고, 상기 제2 입력 신호에 의해서 제어되는 PMOS 트랜지스터와, 상기 제1 노 드와 상기 스위칭 회로의 상기 제1 연결 노드 사이에 연결되고, 상기 제1 노드의 신호에 의해서 제어되는 제1 NMOS 트랜지스터, 그리고 상기 출력 노드와 상기 스위칭 회로의 상기 제1 연결 노드 사이에 연결되고, 상기 제1 노드의 신호에 의해서 제어되는 제 2 NMOS 트랜지스터를 포함한다.

이와 같은 본 발명에 의하면, 간단한 회로 구성을 가지고 차동 신호와 단일 신호 모두를 수신할 수 있는 신호 입력 회로가 구현된다. 더욱이 공정 또는 주변 환경에 따라서 신호 입력 회로의 성능이 저하되는 것을 방지할 수 있다.

이하 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.

도 1은 본 발명의 바람직한 신호 전송 시스템을 보여주는 도면이다.

도 1을 참조하면, 본 발명의 실시예에 따른 신호 전송 시스템(100)은 전송기(110) 그리고 수신기(120)를 포함한다. 전송기(110)로부터 수신기(120)로 전송 되는 신호는 차동 신호 및 단일 신호 중 어느 하나일 수 있다. 만일 전송기(110)로부터 수신기(120)로 전송되는 신호가 차동 신호이면 수신기(120)는 전송기(110)로부터 전송된 한쌍의 전송 신호들을 입력받고, 한쌍의 전송 신호들의 전압 차를 감지하여 수신 신호를 복원하는 차동 입력 모드 및 유사-차동 입력 모드 중 어느 하나로 동작한다. 만일 전송기(110)로부터 수신기(120)로 전송되는 신호가 단일 신호이면 수신기(120)는 전송기(110)로부터 전송된 전송 신호를 수신 신호로 복원하는 단일 입력 모드로 동작한다. 수신기(120)는 이와 같이 차동 신호 및 단일 신호를 입력받아서 수신 신호로 복원하기 위한 신호 입력 회로(122)를 포함한다.

수신기(120)에 연결되는 전송기(110)의 신호 전송 모드에 따라서 수신기(120)의 동작 모드가 설정된다. 예컨대, 전송기(110)가 mDDR(mobile double data rate synchronuous DRAM) 및 CMOS 인터페이스와 같은 단일 전송 모드로 동작할 때 수신기(120)는 단일 입력 모드로 설정된다. 전송기(110)가 DDR3(double data rate three synchronous DRAM)와 같은 유사-차동 전송 모드로 동작할 때 수신기(120)는 차동 모드로 설정되어서 유사-차동 모드로 동작한다. 전송기(110)가 LPDDR2(low power double data rate synchronuous DRAM), LVDS(low voltage differential signaling), S-ATA(serial advanced technology attachment)와 같은 차동 전송 모드로 동작할 때 수신기(120)는 차동 모드로 설정된다.

도 2는 본 발명의 실시예에 따른 메모리 시스템을 보여주는 블록도이다. 도 2를 참조하면, 메모리 시스템(200)은 메모리 장치(210) 및 컨트롤러(220)를 포함한다. 컨트롤러(220)는 호스트(host, 미도시됨) 및 메모리 장치(210)에 연결된다. 호스트로부터의 요청에 응답하여, 컨트롤러(220)는 메모리 장치(210)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(220)는 메모리 장치(210)의 읽기, 쓰기 그리고 소거 동작을 제어하도록 구성된다. 컨트롤러(220)는 메모리 장치(210) 및 호스트 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(220)는 메모리 장치(210)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 컨트롤러(220)는 호스트 및 컨트롤러(220) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함할 것이다. 예시적으로, 컨트롤러(220)는 USB(Universal Serial Bus) 프로토콜, MMC(multimedia card) 프로토콜, PCI(peripheral component interconnection) 프로토콜, PCI-E(PCI-express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(small computer small interface) 프로토콜, ESDI(enhanced small disk interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성될 것이다. 컨트롤러(220)는 메모리 장치(210)와 인터페이싱한다. 컨트롤러(220)는 메모리 장치(210)로부터 전송되는 신호를 수신하기 위한 신호 입력 회로(222)를 포함한다. 이 실시예에서는 컨트롤러(220)가 메모리 장치(210)로부터 전송되는 신호를 수신하기 위한 신호 입력 회로(222)만을 포함하는 것으로 도시하고 설명하나, 컨트롤러(220)는 호스트로부터 전송되는 신호를 수신하기 위한 신호 입력 회로도 포함할 것이다. 신호 입력 회로(222)는 도 1에도시된 신호 입력 회로(122)와 마찬가지로 송신기(110)의 전송 모드에 따라서 단일 입력 모드, 차동 입력 모드 및 유사-차동 입력 모드 중 어느 하나로 동작할 것이다. 본 발명의 실시 예에 따른 신호 입력 회로(222)는 도 3를 참조하여 더 상세하게 설명된다.

메모리 장치(210)는 데이터를 저장하기 위한 메모리 셀 어레이, 메모리 셀 어레이에 데이터를 기입 및 독출하기 위한 읽기 및 쓰기 회로, 외부로부터 전달되는 어드레스를 디코딩하여 읽기 및 쓰기 회로에 전달하는 어드레스 디코더, 불휘발성 메모리 장치(210)의 제반 동작을 제어하기 위한 제어 로직 등을 포함할 것이다.

도 3은 도 1에 도시된 수신기 및 도 2에 도시된 컨트롤러 각각에 구성될 수 있는 신호 입력 회로의 본 발명의 실시예에 따른 회로 구성 보여주는 도면이다.

도 3을 참조하면, 신호 입력 회로(300)는 차동 증폭기(310), 인버터(320) 그리고 멀티플렉서(330)를 포함한다. 차동 증폭기(310)는 제1 입력 신호(A)와 제2 입력 신호(AB)를 입력받고, 제1 출력 신호(OUT1)를 출력한다. 인버터(320)는 제1 입력 신호(A)를 입력받고, 제2 출력 신호(OUT2)를 출력한다. 멀티플렉서(330)는 모드 선택 신호(C)에 응답해서 차동 증폭기(310)로부터의 제1 출력 신호(OUT1)와 인버터(320)로부터의 제2 출력 신호(OUT2) 중 어느 하나를 출력 신호(Y)로 출력한다.

차동 증폭기(310)는 PMOS 트랜지스터들(MP1, MP2), NMOS 트랜지스터들(MN1, MN2, MN3) 그리고 바이어스 회로(211)를 포함한다. PMOS 트랜지스터(MP1)는 전원 전압(VDDH)과 연결된 소스, 드레인 및 게이트를 갖는다. PMOS 트랜지스터의 드레인 및 게이트는 서로 연결된다. NMOS 트랜지스터(MN1)는 PMOS 트랜지스터(MP1)의 드레인과 연결된 드레인, 소스 그리고 제1 입력 신호(A)와 연결된 게이트를 갖는 다. PMOS 트랜지스터(MP2)는 전원 전압(VDDH)과 연결된 소스, 드레인 및 PMOS 트랜지스터(MP1)의 드레인과 연결된 게이트를 갖는다. NMOS 트랜지스터(MN2)는 PMOS 트랜지스터(MP2)의 드레인과 연결된 드레인, 소스 및 제2 입력 신호(AB)와 연결된 게이트를 갖는다. NMOS 트랜지스터(MN3)는 NMOS 트랜지스터들(MN1, MN2)의 소스들과 공통으로 연결된 드레인, 접지 전압과 연결된 소스 그리고 바이어스 회로(211)와 연결된 게이트를 갖는다. 바이어스 회로(211)는 NMOS 트랜지스터(MN3)를 통해 흐르는 전류를 조절하기 위한 신호를 출력한다. 이와 같은 구성을 갖는 차동 증폭기(310)는 제1 입력 신호(A)와 제2 입력 신호(AB)의 차를 증폭하여 제1 출력 신호(OUT1)를 출력한다.

인버터(320)는 전원 전압(VDDH)과 접지 전압 사이에 직렬로 순차적으로 연결된 PMOS 트랜지스터(MP3)와 NMOS 트랜지스터(NM4)를 포함한다. PMOS 트랜지스터(MP3)와 NMOS 트랜지스터(NM4)의 게이트들은 제1 입력 신호(A)와 연결된다. 인버터(320)는 제1 입력 신호(A)를 반전시켜서 제2 출력 신호(OUT2)를 출력한다.

멀티플렉서(330)는 모드 신호(C)가 제1 레벨일 때 차동 증폭기(310)로부터의 제1 출력 신호(OUT1)를 출력 신호(Y)로 출력하고, 모드 선택 신호(C)가 제2 레벨일 때 인버터(320)로부터의 제2 출력 신호(OUT2)를 출력 신호(Y)로 출력한다.

도 4a 및 도 4b는 도 3에 도시된 신호 입력 회로로 입력되는 제1 및 제2 입력 신호들을 보여주는 도면들이다.

도 4a를 참조하면, 차동 모드(differential mode)일 때 제1 및 제2 입력 신호들(A, AB)은 상호 반전된 신호이다. 차동 증폭기(310)는 제1 및 제2 입력 신호 들(A, AB)의 차를 증폭해서 제1 출력 신호(OUT1)를 출력한다.

도 4b를 참조하면, 유사-차동 모드(pseudo-differential mode)일 때 제2 입력 신호(AB)은 소정 레벨의 기준 신호이다. 차동 증폭기(310)는 제1 및 제2 입력 신호들(A, AB)의 차를 증폭해서 제2 출력 신호(OUT2)를 출력한다.

그러므로 도 3에 도시된 신호 입력 회로(300)는 모드 선택 신호(C)가 제1 레벨이면, 제1 및 제2 입력 신호들(A, AB)의 차를 증폭한 출력 신호(Y)를 출력하는 차동 입력 회로 또는 유사-차동 입력 회로로 동작한다. 모드 선택 신호(C)가 제2 레벨이면, 신호 입력 회로(300)는 제1 입력 신호(A)만을 반전시켜서 출력하는 단일 입력 회로로 동작할 수 있다.

그러나 도 3에 도시된 신호 입력 회로(300)에 의하면, 멀티플렉서(330)에 의해서 동작 속도가 느려지고, 회로 면적이 증가한다. 또한 동작 모드에 관계없이 차동 증폭기(310)와 인버터(320)가 항상 동작 상태에 놓이므로 전력 소비가 증가한다.

도 5는 본 발명의 다른 실시예에 따른 신호 입력 회로를 보여주는 도면이다.

도 5를 참조하면, 신호 입력 회로(500)는 입력부(510), 제1 보상 회로(520), 제2 보상 회로(530) 그리고 인에이블 회로(540)를 포함한다. 신호 입력 회로(500)는 PMOS 트랜지스터(MP11)와 NMOS 트랜지스터(MN12)를 포함한다. PMOS 트랜지스터(MP11)와 NMOS 트랜지스터(MN12)는 전원 전압(VDDH)과 제1 연결 노드(CN1) 사이에 직렬로 순차적으로 연결된다. 제1 연결 노드(CN1)는 입력부(510)와 인에이블 회로(540)를 연결하기 위한 노드이다. PMOS 트랜지스터(MP11)와 NMOS 트랜지스 터(MN12)의 게이트들은 제1 입력 신호(A)와 연결된다. PMOS 트랜지스터(MP11)와 NMOS 트랜지스터(MN12) 사이의 연결 노드인 출력 노드(N3)의 신호는 출력 신호(Y)로 출력된다.

제1 보상 회로(520)는 PMOS 트랜지스터(MP21)와 NMOS 트랜지스터들(MN21, MN22)을 포함한다. PMOS 트랜지스터(MP21)와 NMOS 트랜지스터(MN21)는 전원 전압(VDDH)과 제2 연결 노드(CN2) 사이에 직렬로 순차적으로 연결된다. 제2 연결 노드(CN2)는 제1 보상 회로(520)와 인에이블 회로(540)를 연결하기 위한 노드이다. PMOS 트랜지스터(MP21)의 게이트는 제2 입력 신호(AB)와 연결되고, NMOS 트랜지스터(MN21)의 게이트는, PMOS 트랜지스터(MP21)와 NMOS 트랜지스터(MN21) 사이의 연결 노드인 제1 노드(N1)와 연결된다. NMOS 트랜지스터(MN22)는 출력 노드(N3)와 제2 연결 노드(CN2) 사이에 연결되고, 게이트는 제1 노드(N1)와 연결된다.

제2 보상 회로(530)는 PMOS 트랜지스터들(MP31, MP32)과 NMOS 트랜지스터(MN31)를 포함한다. PMOS 트랜지스터(MP32)와 NMOS 트랜지스터(MN31)는 전원 전압(VDDH)과 제3 연결 노드(CN3) 사이에 직렬로 순차적으로 연결된다. 제3 연결 노드(CN3)는 제2 보상 회로(530)와 인에이블 회로(540)를 연결하기 위한 노드이다. PMOS 트랜지스터(MP31)의 게이트는, PMOS 트랜지스터(MP32)와 NMOS 트랜지스터(MN31) 사이의 연결 노드인 제2 노드(N2)와 연결된다. NMOS 트랜지스터(MN31)의 게이트는 제2 입력 신호(AB)와 연결된다. PMOS 트랜지스터(MP31)는 전원 전압(VDDH)과 출력 노드(N3) 사이에 연결되고, 게이트는 제2 노드(N2)와 연결된다.

인에이블 회로(540)는 NMOS 트랜지스터들(MN41, MN42, MN43)을 포함한다. NMOS 트랜지스터(MN41)는 제1 연결 노드(CN1)와 접지 전압 사이에 연결되고, 제2 모드 선택 신호(D)에 의해서 제어된다. NMOS 트랜지스터(MN42)는 제2 연결 노드(CN2)와 접지 전압 사이에 연결되고, 제1 모드 선택 신호(C)에 의해서 제어된다. NMOS 트랜지스터(MN43)는 제3 연결 노드(CN3)와 접지 전압 사이에 연결되고, 제1 모드 선택 신호(C)에 의해서 제어된다.

이와 같은 구성을 갖는 신호 입력 회로(500)의 동작은 다음과 같다.

제2 모드 선택 신호(D)가 하이 레벨일 때, NMOS 트랜지스터(MN41)가 턴온된다. 입력부(510)는 NMOS 트랜지스터(MN41)가 턴 온 상태일 때 제1 입력 신호(A)를 입력받고, 출력 신호(Y)를 출력한다. 이 때, 출력 신호(Y)는 제1 입력 신호(A)의 반전 신호이다. 제1 모드 선택 신호(C)는 로우 레벨이고, 제2 모드 선택 신호(D)만 하이 레벨이면, 신호 입력 회로(500)는 단일 입력 모드로 동작하게 된다.

제1 모드 선택 신호(C)와 제2 모드 선택 신호(D)가 모두 하이 레벨이면, 인에이블 회로(540) 내 NMOS 트랜지스터들(MN41, MN42, MN43)이 모두 턴 온되어서 입력부(510) 뿐만 아니라 제1 보상 회로(520)와 제2 보상 회로(530)가 모두 동작 상태에 놓인다.

제1 입력 신호(A)의 전압 레벨이 제2 입력 신호(AB)의 전압 레벨보다 낮은 하이 레벨일 때, 입력부(510)의 PMOS 트랜지스터(MP11)는 턴 온되고, NMOS 트랜지스터(MN12)는 턴 오프된다. 이 때, 제2 입력 신호(AB)의 전압 레벨에 따라서 NMOS 트랜지스터(MN31) 및 NMOS 트랜지스터(MN22)를 통해 흐르는 전류의 양이 결정된다. 그러므로, 신호 입력 회로(500)는 제1 입력 신호(A)와 제2 입력 신호(AB)의 전압 차에 대응하는 출력 신호(Y)를 출력한다. 즉, 제1 모드 선택 신호(C)와 제2 모드 선택 신호(D)가 모두 하이 레벨이면, 신호 입력 회로(500)는 제1 입력 신호(A)와 제2 입력 신호(AB)에 따라서 차동 모드 및 유사 차동 모드 중 어느 하나로 동작하게 된다.

트랜지스터 제조 공정에 의해서, 채널의 길이와 폭에 오차가 발생할 수 있다. 트랜지스터의 응답 속도는 채널의 길이와 채널의 폭에 따라서 결정된다. 또한 트랜지스터는 주변 온도에 따라서 응답 속도가 변화한다. 만일 PMOS 트랜지스터(MP11)와 NMOS 트랜지스터(MN12)의 특성이 동일하게 변화하면, 즉, PMOS 트랜지스터(MP11)와 NMOS 트랜지스터(MN12)의 응답 속도가 모두 느려지거나 모두 빨라진다면 신호 입력 회로(500)의 동작 특성은 크게 영향을 받지 않는다. 그러나 PMOS 트랜지스터(MP11)와 NMOS 트랜지스터(MN12) 중 어느 하나의 응답 속도는 느려지고, 다른 하나의 응답 속도가 빨라진다면 신호 입력 회로(500)로부터 출력되는 출력 신호(Y)는 히스테리시스 특성을 갖게 된다. 본 발명의 실시예에 따른 신호 입력 회로(500)는 공정 및 주변 온도와 같은 요인들에 의해서 PMOS 트랜지스터(MP11)와 NMOS 트랜지스터(MN12)의 응답 속도가 상이할 때 이를 보상해 줄 수 있는 제1 보상 회로(520)와 제2 보상 회로(530)를 구비한다.

이하 설명에서 제1 입력 신호(A)와 제2 입력 신호(AB)는 상보적 전압 레벨을 갖는 즉, 차동 모드일 때 신호 입력 회로(500)의 동작을 설명한다. 제1 입력 신호(A)가 로우 레벨에서 하이 레벨로 천이하면, PMOS 트랜지스터(MP11)는 턴 오프되고, NMOS 트랜지스터(MN12)는 턴 온된다. 이 때 PMOS 트랜지스터(MP11)의 응답 속 도가 느리고, NMOS 트랜지스터(MN12)의 응답 속도가 빠르면 출력 신호(Y)가 하이 레벨에서 로우 레벨로 천이하는 속도가 지연된다. 제1 보상 회로(520) 내 PMOS 트랜지스터(MP21)는 하이 레벨에서 로우 레벨로 천이한 제2 입력 신호(AB)에 응답해서 턴 온되고, 노드(N1)의 전압 레벨이 상승하게 된다. 따라서 노드(N1)에 게이트가 각각 연결된 NMOS 트랜지스터들(MN21, MN22)이 모두 턴 온된다. 출력 노드(N3)의 전류는 NMOS 트랜지스터(MN22)와 인에이블 회로(540) 내 NMOS 트랜지스터(MN42)를 통해서 접지 전압으로 디스챠지된다. 이와 같은 제1 보상 회로(520)에 의해서 출력 노드(N3)를 통해 출력되는 출력 신호(Y)는 하이 레벨에서 로우 레벨로 빠르게 천이하게 된다. 그러므로 제1 보상 회로(520)는 입력부(510) 내 PMOS 트랜지스터(MP11)의 응답 속도를 보상할 수 있다. 제2 입력 신호(AB)가 로우 레벨인 동안 제2 보상 회로(530) 내 NMOS 트랜지스터(MN31)는 턴 오프되므로 제2 보상 호로(530)는 동작하지 않는다.

반대로 제1 입력 신호(A)가 하이 레벨에서 로우 레벨로 천이하면, PMOS 트랜지스터(MP11)는 턴 온되고, NMOS 트랜지스터(MN12)는 턴 오프된다. 이 때 PMOS 트랜지스터(MP11)의 응답 속도가 빠르고, NMOS 트랜지스터(MN12)의 응답 속도가 느리면 출력 신호(Y)가 로우 레벨에서 하이 레벨로 천이하는 속도가 지연된다. 제2 보상 회로(530) 내 NMOS 트랜지스터(MN31)는 로우 레벨에서 하이 레벨로 천이한 제2 입력 신호(AB)에 응답해서 턴 온된다. 제2 노드(N2)의 전류는 NMOS 트랜지스터(MN31)와 인에이블 회로(540) 내 NMOS 트랜지스터(MN43)를 통해서 접지 전압으로 디스챠지된다. 그러므로 PMOS 트랜지스터들(MP31, MP32)이 모두 턴 온된다. PMOS 트랜지스터(MP31)를 통해서 출력 노드(N3)에 전류가 공급되므로, 출력 노드(N3)를 통해 출력되는 출력 신호(Y)는 로우 레벨에서 하이 레벨로 빠르게 천이하게 된다. 그러므로 제2 보상 회로(530)는 입력부(510) 내 NMOS 트랜지스터(MN12)의 응답 속도를 보상할 수 있다. 제2 입력 신호(AB)가 하이 레벨인 동안 제1 보상 회로(520) 내 PMOS 트랜지스터(MN21)는 턴 온되므로 제1 보상 호로(520)는 동작하지 않는다.

도 5에 도시된 본 발명의 신호 입력 회로(500)의 인에이블 회로(540) 내 NMOS 트랜지스터들(MN42, MN43)은 제1 모드 선택 신호(C)에 응답해서 턴 온된다. 그러므로, 신호 입력 회로(500)가 단일 입력 모드로 동작할 때 제1 및 제2 보상 회로들(520, 530)에서의 불필요한 전력 소모를 방지할 수 있다.

도 5에 도시된 본 발명의 신호 입력 회로(500)는 도 3에 도시된 신호 입력 회로(300)와 달리 바이어스 회로를 필요로 하지 않으므로, 도 3에 도시된 신호 입력 회로(300)에 비해 전력 소모가 감소된다. 또한 바이어스 회로를 구비하지 않은 본 발명의 신호 입력 회로(500)는 차동 입력 모드 및 유사-차동 입력 모드인 경우와 단일 입력 모드 간의 스큐(skew)가 최소화되고, 넓은 전압 범위(wide voltage range)에서 동작 가능하다. 도 5에 도시된 본 발명의 신호 입력 회로(500)는 도 3에 도시된 신호 입력 회로(300)와 달리 멀티플렉서를 구비하지 않으므로 신호 입력 회로(500)의 동작 속도가 향상된다.

도 6a 및 도 6b는 반도체 제조 공정 상의 오차로 인해서 도 5에 도시된 입력부의 PMOS 트랜지스터와 NMOS 트랜지스터의 응답 속도가 상이할 때 입력 신호에 따른 출력 신호의 변화를 보여주는 도면들이다.

도 6a는 도 3에 도시된 신호 입력 회로(300)의 입력 신호(A)에 따른 출력 신호(Y)의 변화를 보여주는 도면이고, 도 6b는 도 5에 도시된 신호 입력 회로(500)의 입력 신호(A)에 따른 출력 신호(Y)의 변화를 보여주는 도면들이다. 도 6a 및 도 6b의 비교에서 알 수 있는 바와 같이, 도 3에 도시된 신호 입력 회로(300)의 천이 전압 차는 최대 176mV이고, 도 5에 도시된 신호 입력 회로(500)의 천이 전압 차는 최대 40.6mV이다. 신호 입력 회로(500) 내 제1 및 제2 보상 회로들(520, 530)에 의해서 공정에 기인한 PMOS 트랜지스터(MP11)와 NMOS 트랜지스터(MN12) 간의 응답 속도 차이가 보상될 수 있다. 즉, 입력 신호(A)가 로우 레벨에서 하이 레벨로 천이할 때 출력 신호(Y)의 천이 시점과 입력 신호(A)가 하이 레벨에서 로우 레벨로 천이할 때 출력 신호(Y)의 천이 시점의 차이는 본 발명의 도 5에 도시된 신호 입력 회로(500)에서 더 작다.

도 7a 및 도 7b는 주변 온도 변화에 따른 도 5에 도시된 입력부의 PMOS 트랜지스터와 NMOS 트랜지스터의 응답 속도가 상이할 때 입력 신호에 따른 출력 신호의 변화를 보여주는 도면들이다. 주변 온도가 125℃인 경우와 -50℃인 경우 도 3에 도시된 신호 입력 회로(300)의 천이 전압 차는 최대 62mV이고, 도 5에 도시된 신호 입력 회로(500)의 천이 전압 차는 최대 18mV이다. 신호 입력 회로(500) 내 제1 및 제2 보상 회로들(520, 530)에 의해서 주변 온도에 기인한 PMOS 트랜지스터(MP11)와 NMOS 트랜지스터(MN12) 간의 응답 속도 차이가 보상될 수 있다.

도 2는 본 발명의 실시예에 따른 메모리 시스템을 보여주는 블록도이다.

도 7a 및 도 7b는 주변 온도 변화에 따른 도 5에 도시된 입력부의 PMOS 트랜지스터와 NMOS 트랜지스터의 응답 속도가 상이할 때 입력 신호에 따른 출력 신호의 변화를 보여주는 도면들이다.

Claims

제1 입력 신호를 수신해서 출력 노드로 출력 신호를 출력하는 입력부와;

상기 출력 노드와 연결되고, 제2 입력 신호에 응답해서 상기 출력 노드를 디스챠지하는 제1 보상 회로와;

상기 출력 노드와 연결되고, 상기 제2 입력 신호에 응답해서 상기 출력 노드로 전류를 공급하는 제2 보상 회로; 그리고

적어도 하나의 동작 모드 선택 신호에 응답해서 상기 입력부, 상기 제1 보상 회로 및 상기 제2 보상 회로 각각을 인에이블하기 위한 인에이블 회로를 포함하는 것을 특징으로 하는 신호 입력 회로.
제 1 항에 있어서,

상기 입력부는,

전원 전압과 상기 출력 노드 사이에 연결되고, 상기 제1 입력 신호에 의해서 제어되는 PMOS 트랜지스터; 그리고

상기 출력 노드와 상기 인에이블 회로 사이에 연결되고, 상기 제1 입력 신호에 의해서 제어되는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 신호 입력 회로.
제 1 항에 있어서,

상기 제1 보상 회로는,

전원 전압과 제1 노드 사이에 연결되고, 상기 제2 입력 신호에 의해서 제어되는 PMOS 트랜지스터와;

상기 제1 노드와 상기 인에이블 회로 사이에 연결되고, 상기 제1 노드의 신호에 의해서 제어되는 제1 NMOS 트랜지스터; 그리고

상기 출력 노드와 상기 인에이블 회로 사이에 연결되고, 상기 제1 노드의 신호에 의해서 제어되는 제 2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 신호 입력 회로.
제 1 항에 있어서,

상기 제2 보상 회로는,

전원 전압과 상기 출력 노드 사이에 연결되고, 제2 노드의 신호에 의해서 제어되는 제1 PMOS 트랜지스터와;

상기 전원 전압과 상기 제2 노드 사이에 연결되고, 상기 제2 노드의 신호에 의해서 제어되는 제2 PMOS 트랜지스터; 그리고

상기 제2 노드와 인에이블 회로 사이에 연결되고, 상기 제2 입력 신호에 의해서 제어되는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 신호 입력 회로.
제 1 항에 있어서,

상기 제1 입력 신호와 상기 제2 입력 신호는 상호 반전 신호들인 것을 특징 으로 하는 신호 입력 회로.
제 1 항에 있어서,

상기 인에이블 회로는,

제1 및 제2 동작 모드 선택 신호들을 입력받고, 상기 제1 동작 모드 선택 신호에 응답해서 상기 제1 및 제2 보상 회로들을 인에이블하고, 상기 제2 동작 모드 선택 신호에 응답해서 상기 입력부를 인에이블하는 것을 특징으로 하는 신호 입력 회로.
제1 입력 신호를 수신해서 출력 노드로 출력 신호를 출력하는 입력부와;

상기 출력 노드와 연결되고, 제2 입력 신호에 응답해서 상기 출력 노드를 디스챠지하는 제1 보상 회로와;

상기 출력 노드와 연결되고, 상기 제2 입력 신호에 응답해서 상기 출력 노드로 전류를 공급하는 제2 보상 회로; 그리고

제1, 제2 및 제3 연결 노드 각각을 통하여 상기 입력부, 상기 제1 보상 회로 및 상기 제2 보상 회로에 연결되고, 적어도 하나의 동작 모드 선택 신호에 응답해서 상기 제1, 제2 및 제3 연결 노드들을 접지 전압에 연결하는 스위칭 회로를 포함하는 것을 특징으로 하는 신호 입력 회로.
전원 전압과 출력 노드 사이에 연결되고, 상기 제1 입력 신호에 의해서 제어 되는 PMOS 트랜지스터와;

상기 출력 노드와 상기 스위칭 회로 사이에 연결되고, 상기 제1 입력 신호에 의해서 제어되는 NMOS 트랜지스터와;

상기 출력 노드와 연결되고, 제2 입력 신호에 응답해서 상기 PMOS 트랜지스터의 동작 지연을 보상하는 제1 보상 회로와;

상기 출력 노드와 연결되고, 상기 제2 입력 신호에 응답해서 상기 NMOS 트랜지스터의 동작 지연을 보상하는 제2 보상 회로; 그리고

적어도 하나의 동작 모드 선택 신호에 응답해서 상기 입력부, 상기 제1 보상 회로 및 상기 제2 보상 회로 각각을 인에이블하기 위한 인에이블 회로를 포함하는 것을 특징으로 하는 신호 입력 회로.
제 8 항에 있어서,

상기 제1 입력 신호와 상기 제2 입력 신호는 상호 반전 신호들인 것을 특징으로 하는 신호 입력 회로.
제1 회로; 그리고

상기 제1 회로로부터 데이터 신호를 수신하는 제2 회로를 포함하되;

상기 제2 회로는 상기 제1 회로로부터 상기 데이터 신호를 수신하기 위한 신호 입력 회로를 포함하고;

상기 신호 입력 회로는,

제1 입력 신호를 수신해서 출력 노드로 출력 신호를 출력하는 입력부와;

상기 출력 노드와 연결되고, 제2 입력 신호에 응답해서 상기 출력 노드를 디스챠지하는 제1 보상 회로와;

상기 출력 노드와 연결되고, 상기 제2 입력 신호에 응답해서 상기 출력 노드로 전류를 공급하는 제2 보상 회로; 그리고

적어도 하나의 동작 모드 선택 신호에 응답해서 상기 입력부, 상기 제1 보상 회로 및 상기 제2 보상 회로 각각을 인에이블하기 위한 인에이블 회로를 포함하는 것을 특징으로 하는 반도체 장치.