KR101398637B1 - 슬루 레이트를 제어할 수 있는 차동 드라이버 - Google Patents

슬루 레이트를 제어할 수 있는 차동 드라이버 Download PDF

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Abstract

여기에 개시된 차동 드라이버는 제 1 및 제 2 출력 단자들에 각각 연결된 풀업 저항들과; 상기 제 1 및 제 2 출력 단자들에 각각 연결된 복수의 차동 입력 트랜지스터 쌍들과; 상기 차동 입력 트랜지스터 쌍들에 각각 연결된 전류원들과; 입력신호에 응답하여 상기 차동 입력 트랜지스터 쌍들에 각각 인가될 차동 입력 신호들을 발생하는 슬루 레이트 제어부를 포함하고, 상기 슬루 레이트 제어부는 동일한 지연 시간을 갖도록 또는 서로 다른 지연 시간을 갖도록 상기 차동 입력신호들을 발생하는 것을 특징으로 한다.

Description

슬루 레이트를 제어할 수 있는 차동 드라이버{DIFFERENTIAL DRIVER CAPABLE OF CONTROLLING SLEW RATE}
도 1은 일반적인 차동 드라이버의 회로도;
도 2는 도 1에 도시된 차동 드라이버 회로의 출력신호의 슬루 레이트를 보여주기 위한 도면;
도 3은 본 발명의 바람직한 실시예에 따른 송수신 장치의 블록도;
도 4는 도 3에 도시된 차동 드라이버의 상세 회로도;
도 5는 도 4에 도시된 차동 드라이버 회로의 타이밍도; 그리고
도 6은 도 4에 도시된 차동 드라이버 회로의 출력신호의 슬루 레이트를 보여주기 위한 도면이다.
<도면의 주요부분에 대한 부호의 설명>
100,312,400: 차동 드라이버 101,410: 메인 드라이버
102,420: 슬루 레이트 제어부 310: 송신기
311: 직렬기 331,332: 전송 게이트
320: 수신기 321: 프리 엠프
322: 병렬기 421: 제 1 딜레이 회로
422: 제 2 딜레이 회로 423: 제 3 딜레이 회로
본 발명은 차동 드라이버에 관한 것으로, 좀 더 구체적으로는 최고 동작 주파수와 PVT(Process Voltage Temperature) 변화에 큰 영향을 받지 않으면서 출력 신호의 슬루 레이트를 조절할 수 있는 차동 드라이버 회로에 관한 것이다.
일반적인 차동 드라이버는 특허 등록 579045호에 기재되어 있다.
도 1은 일반적인 차동 드라이버의 회로도이다.
도 1에 도시된 일반적인 차동 드라이버(100)는 동일한 회로가 우측에도 있다. 따라서 실질적인 입/출력 신호는 각각 두 개이나 설명의 편의를 위해 좌측의 차동 드라이버(100)만 도시하여 설명한다.
도 1을 참조하면, 일반적인 차동 드라이버(100)는 메인 드라이버(101), 슬루 레이트 제어부(slew rate controller)(102), 종단저항(Rt)(풀업 저항), 그리고 전류소스(전류원)(Cs)를 포함한다. 메인 드라이버(101)는 입력신호(IN)의 레벨에 따라서 온/오프되는 3개의 NMOS 트랜지스터들(M4, M5, M6)(이하 트랜지스터라 칭함)을 포함한다. 차동 드라이버(100)는 한 개의 전류소스(Cs)를 포함하기 때문에 트랜지스터들(M4, M5, M6)의 게이트 폭(gate width)(W)은 동일하다. 슬루 레이트 제어부(102)는 트랜지스터들(M4, M5, M6)의 각 동작 속도에 차이를 주기 위한 두 개의 저항(R1, R2), 제어 단자(c1, c1b)에 의해 온/오프 제어되는 전송 게이트(transmission gate)(TG11), 그리고 제어 단자(c2, c2b)에 의해 온/오프 제어되 는 전송 게이트(TG12)를 포함한다.
도 2는 도 1에 도시된 차동 드라이버 회로의 출력 신호의 슬루 레이트를 보여주기 위한 도면이다.
도 1 및 도 2를 참조하면, 일반적인 차동 드라이버(100)는 입력 신호(IN)가 하이(H)이고, 제어 단자들(c1, c1b, c2, c2b)에 의해 전송 게이트들(TG11, TG12)이 모두 온(ON)이 되면 저항들(R1, R2)에 의한 딜레이 효과는 없고 트랜지스터들(M4, M5, M6)은 동시에 턴 온(turn on)된다. 트랜지스터들(M4, M5, M6)이 동시에 턴 온(turn on)되면 차동 드라이버(100)는 갑자기 많은 전류가 흘러서 출력 신호(OUT)의 슬루 레이트가 높아진다. 도 2에 도시된 파형(10)은 기울기가 크기 때문에 차동 드라이버(100)에서 출력되는 전류신호의 슬루 레이트가 높은 것을 보여준다. 출력신호(OUT)의 슬루 레이트가 높으면 전자기 방해(EMI)가 높아지게 됨으로 출력 신호의 노이즈는 증가한다.
입력 신호(IN)가 하이(H)이고, 제어 단자들(c1, c1b, c2, c2b)에 의해 전송 게이트들(TG11, TG12)이 턴 오프(turn off)되면 트랜지스터(M5)는 트랜지스터(M5)의 게이트 커패시턴스와 저항(R1)에 의해 발생하는 딜레이(delay)때문에 트랜지스터(M4)보다 늦게 동작한다. 또한, 트랜지스터(M6)은 트랜지스터(M6)의 게이트 커패시턴스와 저항(R2)에 의해 발생하는 딜레이 때문에 트랜지스터(M5)보다 늦게 동작한다. 트랜지스터들이 시간간격을 두고 동작하면 차동 드라이버(100)에 흐르는 전류는 단계적으로 높아지게 되고, 따라서 출력 슬루 레이트는 낮아진다. 도 2에 도시된 파형(20)은 파형(10)보다 기울기가 작기 때문에 차동 드라이버(100)에서 출력 되는 전류신호의 슬루 레이트가 낮은 것을 보여준다. 출력신호(OUT)의 슬루 레이트가 낮아지면 전자기 방해(EMI)가 낮아지게 됨으로 출력 신호의 노이즈는 감소한다.
차동 드라이버(100)는 동작시 내부에 기생 커패시턴스와 기생 저항이 생성된다. 차동 드라이버(100)에서 생성된 기생 커패시턴스와 기생 저항은 차동 드라이버(100)의 동작 주파수가 낮을 경우에는 문제가 되지 않으나 동작 주파수가 높을 경우에는 RC공진 때문에 문제가 생긴다. 차동 드라이버(100)의 동작 주파수가 높을 경우 기생 커패시턴스와 기생저항의 RC공진에 의해 트랜지스터들(M5, M6) 동작시 딜레이가 변하게 되고, 변화된 딜레이에 의해 출력신호(OUT)의 슬루 레이트는 원치 않은 결과가 나오게 된다. 따라서 최고 동작 주파수에 제약이 생긴다.
저항은 공정에서 오차율을 갖는다. 예를 들어 1킬로 옴의 저항은 ±20%의 오차율을 갖을 수 있다. PVT(Process Voltage Temperature)변화에 따라 저항은 오차율범위 내에서 변하게 된다. 따라서 차동 드라이버(100)의 저항들(R1, R2)은 PVT 변화에 의해 오차율범위 내에서 변하게 된다. 트랜지스터들(M5,M6)의 동작시 딜레이를 주기 위한 저항들(R1, R2)의 값이 PVT 변화에 의해 변하게 되면 트랜지스터들(M5,M6)은 정상적인 딜레이와 다른 딜레이를 갖고 동작하게 된다. 따라서 출력신호(OUT)의 슬루 레이트는 원치 않은 결과가 나오게 된다.
차동 드라이버(100)의 문제점인 최고 동작 주파수 제약과 PVT 변화에 의해 출력신호의 슬루 레이트는 도 2에 도시된 바와 같이 점선 파형(A)부터 파형(B)까지 변화할 수 있다. 결과적으로 차동 드라이버(100)는 최고 동작 주파수 제약과 PVT 변화 때문에 원치 않는 출력신호의 슬루 레이트를 얻을 수 있는 문제점이 있다.
따라서 본 발명의 목적은 최고 동작 주파수와 PVT 변화에 큰 영향을 받지 않고 슬루 레이트를 조절할 수 있는 차동 드라이버를 제공하는데 있다.
상술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 의하면, 차동 드라이버는: 제 1 및 제 2 출력 단자에 각각 연결되는 제 1 및 제 2 풀업 저항; 각각 상기 제 1 및 제 2 출력 단자에 드레인 단자가 연결되는 두 개의 차동 입력 트랜지스터를 포함하고, 각각 복수의 차동 입력 신호에 응답하여 상기 제 1 및 제 2 출력 단자를 풀다운 또는 풀업 시키는 복수의 차동 입력 트랜지스터 쌍들; 상기 복수의 차동 입력 트랜지스터 쌍들 각각의 공통 소스 단자에 연결되는 복수의 전류원들; 및 입력 신호에 응답하여, 동일 또는 서로 다른 지연 시간을 갖는 상기 복수의 차동 입력 신호를 생성하는 슬루 레이트 제어부를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 차동 입력 트랜지스터 쌍들은 차동으로 동작하고, 슬루 레이트 제어부의 차동 입력신호들에 각각 응답하여 풀업 저항들에 흐르는 전류를 조절한다.
이 실시예에 있어서, 상기 슬루 레이트 제어부는 상기 차동 입력 트랜지스터 쌍들에 각각 대응하는 복수의 지연 회로들을 포함한다.
이 실시예에 있어서, 상기 지연 회로들 각각은 대응하는 쌍의 차동 입력 트랜지스터들로 각각 인가되는 차동 입력 신호들을 출력한다.
이 실시예에 있어서, 상기 지연 회로들은 슬루 레이트 비조정 구간 동안 상 기 입력 신호를 제 1 지연 시간만큼 지연시키고 슬루 레이트 조정구간 동안 상기 입력 신호를 상기 제 1 지연 시간보다 긴 제 2 지연 시간만큼 지연시킨다.
이 실시예에 있어서, 상기 지연 회로들의 제 2 지연 시간들은 서로 다르다.
이 실시예에 있어서, 상기 전류원들은 동일한 양의 전류를 흘려준다.
이 실시예에 있어서, 상기 차동 입력 트랜지스터들 각각의 게이트 폭은, 상기 전류원들의 수에 따라서 결정된다.
이하에서 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명한다.
본 발명의 바람직한 실시예에 있어서, 차동 드라이버는 제 1 및 제 2 출력 단자에 각각 연결되는 제 1 및 제 2 풀업 저항; 각각 상기 제 1 및 제 2 출력 단자에 드레인 단자가 연결되는 두 개의 차동 입력 트랜지스터를 포함하고, 각각 복수의 차동 입력 신호에 응답하여 상기 제 1 및 제 2 출력 단자를 풀다운 또는 풀업 시키는 복수의 차동 입력 트랜지스터 쌍들; 상기 복수의 차동 입력 트랜지스터 쌍들 각각의 공통 소스 단자에 연결되는 복수의 전류원들; 및 입력 신호에 응답하여, 동일 또는 서로 다른 지연 시간을 갖는 상기 복수의 차동 입력 신호를 생성하는 슬루 레이트 제어부를 포함한다. 이러한 구성에 의해서 본 발명에 따른 차동 드라이버는 최고 동작 주파수와 PVT 변화에 큰 영향을 받지 않으면서 출력 신호의 슬루 레이트를 조절할 수 있다.
도 3은 본 발명의 바람직한 실시예에 따른 송수신 장치의 블록도이다.
도 3을 참조하면, 본 발명의 바람직한 실시예에 따른 송수신 장치는 송신기(310), 전송 게이트들(331,332), 그리고 수신기(320)을 포함한다. 송신기(310)는 직렬기(Serializer)(311)와 차동 드라이버(Differential Driver)(312)를 포함한다. 수신기(320)는 프리 엠프(Pre Amp)와 병렬기(Deserializer)를 포함한다.
송신기(310)의 직렬기(311)는 낮은 속도의 클럭 신호(주파수 F)에 동기되어 20비트의 병렬 데이터를 받아들이고, 받아들인 20비트의 병렬데이터를 낮은 속도의 클럭 신호(주파수 F)보다 20배 빠른 높은 속도의 클럭 신호에 동기 하는 1비트 직렬 데이터로 변환한다. 차동 드라이버(312)는 직렬기(311)로부터 1비트 직렬데이터를 받아들이고, 받아들인 1비트 직렬 데이터를 전송 라인들(331,332)을 통해 수신기(320)로 전송한다. 차동 드라이버(312)는 일종의 버퍼와 같은 역할을 한다. 차동 드라이버(312)는 입력받은 1비트 직렬 데이터를 버퍼링하는 과정에서 슬루 레이트(slew rate)를 감소시켜 전자기 방해(EMI(electromagnetic interference))를 감소시킨다. 수신기(320)의 프리 엠프(321)는 전송 라인들(331,332)을 통해 직렬 데이터를 수신하고, 수신한 직렬 데이터를 병렬기(322)가 충분히 수신할 수 있는 로직(logic) 신호로 변환한다. 병렬기(322)는 프리 엠프(321)로부터 받아들인 로직 신호를 낮은 속도의 클럭신호(주파수 F)에 동기 하는 20비트 병렬 데이터로 변환한다.
도 4는 도 3에 도시된 차동 드라이버의 상세 회로도이다.
도 4를 참조하면, 본 발명의 바람직한 실시예에 따른 차동 드라이버(400)는 종단 저항(Rt1, Rt2)(풀업 저항), 메인 드라이버(410), 그리고 슬루 레이트 제어부(420)를 포함한다.
메인 드라이버(410)는 6개의 NMOS 트랜지스터들(M1~M6)(이하 트랜지스터라 칭함)과 같은 전류량을 갖는 새 개의 전류소스(전류원)(I1, I2, I3) 포함한다.
슬루 레이트 제어부(420)부는 제 1 딜레이 회로(지연 회로)(421), 제 2 딜레이 회로(422), 제 3 딜레이 회로(423)를 포함한다.
트랜지스터(M1)과 트랜지스터(M2)의 각 소스는 공통으로 전류소스(I3)를 통해 접지에 연결되고, 각 게이트는 대응하는 제 3 딜레이 회로의 MUX3의 두 개의 출력 단자에 각각 연결된다. 트랜지스터(M3)과 트랜지스터(M4)의 각 소스는 공통으로 전류소스(I2)를 통해 접지에 연결되고, 각 게이트는 대응하는 제 2 딜레이 회로의 MUX2의 두 개의 출력 단자에 각각 연결된다. 트랜지스터(M5)과 트랜지스터(M6)의 각 소스는 공통으로 전류소스(I1)를 통해 접지에 연결되고, 각 게이트는 대응하는 제 1 딜레이 회로의 버퍼(buf11)의 두 개의 출력 단자에 각각 연결된다. 트랜지스터(M1), 트랜지스터(M3), 그리고 트랜지스터(M5)의 각 드레인은 공통으로 출력단(outp)에 연결되고, 종단 저항(Rt1)을 통해 전원단자(VDD)에 연결된다. 트랜지스터(M2), 트랜지스터(M4), 그리고 트랜지스터(M6)의 각 드레인은 공통으로 출력단(outn)에 연결되고, 종단 저항(Rt2)을 통해 전원단자(VDD)에 연결된다.
메인 드라이버(410)는 트랜지스터들(M1,M2)의 소스에 공통으로 연결된 전류소스(I1), 트랜지스터들(M3,M4)의 소스에 공통으로 연결된 전류소스(I2), 그리고 트랜지스터들(M5,M6)의 소스에 공통으로 연결된 전류소스(I3)를 포함하고, 포함된 독립적인 전류 소스들(I1, I2, I3)은 각각 전체 전류(I)의 1/3이 흐르게 된다. 따라서 트랜지스터들(M1~M6)의 각 게이트 폭(gate width)은 W(전체 게이트폭)×(1/3)이 된다. 드라이버(410)의 트랜지스터들(M1,M2), 트랜지스터들(M3,M4), 그리고 트 랜지스터들(M5,M6)은 슬루 레이트 제어부(420)의 제어에 의해 동일한 딜레이, 또는 다른 딜레이를 갖고 각각 동작하게 된다. 따라서 차동 드라이버(400)는 출력신호의 슬루 레이트를 조절하게 된다.
메인 드라이버(410)의 트랜지스터들(M1,M2), 트랜지스터들(M3,M4), 그리고 트랜지스터들(M5,M6)은 차동 입력 트랜지스터 쌍들이라 할 수 있다.
슬루 레이트 제어부(420)부의 제 1 딜레이 회로(421)는 버퍼들(buf11, buf12)을 포함한다. 제 2 딜레이 회로는 버퍼들(buf21, buf22), 그리고 MUX2를 포함한다. 제 3 딜레이 회로(423)는 버퍼들(buf31, buf32, buf33), 그리고 MUX3을 포함한다. 각 딜레이 회로들(421,422,423)은 서로 동일하거나, 또는 서로 다른 딜레이 시간을 갖는 신호들(n1p~n3p, n1n~n3n)을 생성하고, 생성된 신호들(n1p~n3p, n1n~n3n)에 의해 메인 드라이버(410)의 트랜지스터들(M1~M6)의 온/오프 동작을 제어한다. 메인 드라이버(410)의 트랜지스터들(M1~M6)의 온/오프 동작을 제어하기 위해 각 딜레이 회로들(421,422,423)에서 생성되는 신호들(n1p~n3p, n1n~n3n)은 차동 입력 신호와 같은 의미이다.
도 5는 도 4에 도시된 차동 드라이버 회로의 타이밍도이다.
도 6은 도 4에 도시된 차동 드라이버 회로의 출력신호의 슬루 레이트를 보여주기 위한 도면이다.
도 5에 도시된 타이밍도는 설명의 편의를 위해 입력 신호(inp), 입력신호(inp)에 대응하는 게이트 입력 신호들(n1p, n2p, n3p), 그리고 출력 신호(outp)에 대하여 도시하였다. 나머지 신호들(inn, n1n, n2n, n3n, outn)은 도 6에 도시된 타이밍도와 실질적으로 동일하다. 다만, 입력신호들(inn, inp)은 트랜지스터들(M1, M3, M5)와 (M2, M4, M6)을 각각 차동(differential)으로 동작시키기 위한 신호로서, 입력신호(inp)가 하이(H)일 경우 입력신호(inn)은 로우(L)가 입력되는 것이 다를 뿐이고, 결과적으로는 입력신호(inn), 입력신호(inn)에 대응하는 게이트 입력 신호들(n1n, n2n, n3n), 그리고 출력 신호(outn)는 도 6에 도시된 타이밍도와 같다.
도 4, 도 5, 및 도 6을 참조하여 차동 드라이버의 동작을 설명하면, 슬루 레이트 제어부(420)의 제 3 딜레이 회로(423)는 버퍼(buf31)을 통해 입력 신호들(inn,inp)를 입력받고, 입력받은 신호들(inn,inp)을 직접 MUX3으로 입력시키고, 버퍼들(buf32, buf33)을 통해 MUX3으로 입력시킨다. 제 3 딜레이 회로(423)의 MUX3은 선택신호(sel1, sel2)(딜레이 제어신호)에 의해 버퍼들(buf32, buf33)을 경유한 입력신호(inn,inp), 또는 버퍼들(buf32, buf33)을 경유하지 않은 입력신호(inn,inp)중 하나를 선택하여 대응하는 드라이버(410)의 트랜지스터들(M1, M2)의 각 게이트로 보낸다. 예를 들어, 제 3 딜레이 회로(423)의 MUX3은 선택 신호가 1:0(sel1=H(1), sel2=L(0))이면 버퍼들(buf32, buf33)을 경유한 입력신호들(inn,inp)을 선택하여 출력하고, 선택 신호가 0:1(sel1=L(0),sel2=H(1))이면 버퍼들(buf32, buf33)을 경유하지 않은 입력신호들(inn,inp)을 선택하여 출력한다. MUX3의 선택신호들(sel1,sel2)은 상반된 신호가 입력된다. 예를 들어, 선택신호(sel1)이 로우(L(0))이면 선택신호(sel2)는 하이(H(1))이고, 선택신호(sel1)이 하이(H(1))이면 선택신호(sel2)는 로우(L(0))가 입력된다. 입력 신호(inp)에 대응 하는 MUX3의 출력신호(n3p)는 트랜지스터(M1)의 게이트로 입력된다. 입력 신호(inn)에 대응하는 MUX3의 출력신호(n3n)는 트랜지스터(M2)의 게이트로 입력된다.
슬루 레이트 제어부(420)의 제 2 딜레이 회로(422)는 버퍼(buf21)을 통해 입력 신호들(inn,inp)을 입력받고, 입력받은 신호들(inn,inp)을 직접 MUX2로 입력시키고, 버퍼들(buf22)을 통해 MUX2로 입력시킨다. 제 2 딜레이 회로(422)의 MUX2는 선택신호(sel1, sel2)에 의해 버퍼(buf22)를 경유한 입력신호들(inn,inp), 또는 버퍼(buf22)를 경유하지 않은 입력신호들(inn,inp)중 하나를 선택하여 대응하는 메인 드라이버(410)의 트랜지스터들(M3, M4)의 각 게이트로 보낸다. 예를 들어, 제 2 딜레이 회로(422)의 MUX2은 선택 신호가 1:0(sel1=H(1), sel2=L(0))이면 버퍼(buf22)를 경유한 입력신호들(inn,inp)을 선택하여 출력하고, 선택 신호가 0:1(sel1=L(0),sel2=H(1))이면 버퍼(buf22)를 경유하지 않은 입력신호들(inn,inp)을 선택하여 출력한다. MUX2의 선택신호들(sel1,sel2)은 상반된 신호가 입력된다. 예를 들어, 선택신호(sel1)이 로우(L(0))이면 선택신호(sel2)는 하이(H(1))이고, 선택신호(sel1)이 하이(H(1))이면 선택신호(sel2)는 로우(L(0))가 입력된다. 입력 신호(inp)에 대응하는 MUX2의 출력신호(n2p)는 트랜지스터(M3)의 게이트로 입력된다. 입력 신호(inn)에 대응하는 MUX2의 출력신호(n2n)는 트랜지스터(M4)의 게이트로 입력된다.
슬루 레이트 제어부(420)의 제 1 딜레이 회로(421)는 버퍼들(buf11, buf12)을 통해 입력 신호들(inn,inp)를 입력받고, 입력받은 신호들(inn,inp)을 각각 대응하는 메인 드라이버(410)의 트랜지스터들(M5,M6)의 각 게이트로 보낸다. 입력 신 호(inp)에 대응하는 제 1 딜레이 회로(421)의 출력신호(n1p)는 트랜지스터(M5)의 게이트로 입력된다. 입력 신호(inn)에 대응하는 제 1 딜레이 회로(421)의 출력 신호(n1n)은 트랜지스터(M6)의 게이트로 입력된다. 제 1 딜레이 회로(421)는, 선택 신호들(sel1, sel2)에 의해 버퍼를 경유하거나 경유하지 않는 신호중 하나를 선택하는 제 2 및 제 3 딜레이 회로(422, 423)와 달리, 버퍼(buf11)를 통해 입력받은 신호들(inn,inp)을 버퍼를 경유하지 않고 바로 출력한다. 따라서 제 1 딜레이 회로(421)는 제 2 및 제 3 딜레이 회로(422, 423)의 MUX들(MUX2,MUX3)을 포함하지 않는다. 그러나 제 2 및 제 3 딜레이 회로(422, 423)는 MUX들(MUX2,MUX3)에 의한 딜레이가 있다. 따라서 제 1 딜레이 회로(421)는 제 2 및 제 3 딜레이 회로(422, 423)와 같이 MUX들(MUX2,MUX3)에 의한 딜레이를 주기 위해 버퍼(buf12)를 포함한다. 결과적으로 제 1 딜레이 회로(421)는 제 2 및 제 3 딜레이 회로(422, 423)에 포함된 MUX 대신에 버퍼(buf12)를 포함함으로써, 제 2 및 제 3 딜레이 회로(422, 423)의 각 MUX들(MUX2, MUX3)이 버퍼를 경유하지 않는 입력 신호들(inn,inp)을 선택할 경우 제 2 및 제 3 딜레이 회로(422, 423)와 같은 딜레이 시간을 갖는 신호들(n1p~n3p, n1n~n3n)을 출력하게 된다.
슬루 레이트 제어부(420)의 제 3 딜레이 회로(423)의 MUX3은 선택 신호들(sel1, sel2)에 의해 버퍼들(Buf32, Buf33)을 경유하지 않은 입력신호들(inn, inp)을 선택하여 출력하고, 제 2 딜레이 회로(422)의 MUX2는 선택 신호들(sel1, sel2)에 의해 버퍼(Buf22)를 경유하지 않은 입력신호들(inn, inp)을 선택하여 출력하고, 제 1 딜레이 회로(421)는 버퍼(buf12)를 통해 입력신호들(inn, inp)을 출력 할 경우 제 1 딜레이 회로(421), 제 2 딜레이 회로(422), 및 제 3 딜레이 회로(423)는 같은 딜레이 시간을 갖는 신호들(n1p~n3p, n1n~n3n)을 출력하게 된다. 상기 기술된 내용은 슬루 레이트 제어부(420)에서 슬루 레이트 비조정 구간 동안 입력 신호들(inn, inp)을 제 1 지연시간(최소 딜레이 시간)만큼 지연시키는 것과 같은 의미이다.
따라서 제 1 딜레이 회로(421), 제 2 딜레이 회로(422), 및 제 3 딜레이 회로(423)의 각 출력 신호에 의해 온/오프 제어되는 드라이버(410)의 각 트랜지스터들(M1~M6)은 동시에 턴 온 된다. 트랜지스터들(M1~M6)이 동시에 턴 온 되면 차동 드라이버(400)는 갑자기 많은 전류가 흘러서 출력 신호들(outp,outn)의 슬루 레이트가 높아진다.
도 5에 도시된 타이밍도의 C영역에서 선택신호(sel1)이 로우(0)신호일 경우 선택 신호(sel2)는 하이(1)가 된다(도 5에 미도시됨). C영역에서의 선택 신호(sel1)과 선택 신호(sle2)(미 도시됨)가 제 3 딜레이 회로(423)와 제 2 딜레이 회로(422)에서 버퍼를 경유하지 않은 입력신호들(inn,inp)을 선택하기 위한 신호인 경우, 제 1 딜레이 회로(421), 제 2 딜레이 회로(422), 및 제 3 딜레이 회로(423)는 동일한 딜레이 시간을 갖는 신호들(n3p,n2p,n1p)을 출력하게 된다. 따라서 도 5에 도시된 바와 같이 입력신호(inp)에 대응하는 메인 드라이버(410)의 트랜지스터들(M1, M3, M5)의 게이트 입력 신호들(n3p,n2p,n1p)은 동일한 딜레이를 갖게 된다. 트랜지스터들(M1, M3, M5)은 동일한 딜레이를 갖는 트랜지스터들(M1, M3, M5)의 게이트 입력 신호들(n3p, n2p, n1p)에 의해 동시에 턴 온 된다. 따라서 차동 드라이 버(400)는 갑자기 많은 전류가 흐르게 되고, 도 5에 도시된 바와 같이 차동 드라이버(400)의 출력신호(outp)의 슬루 레이트는 높아진다. 즉 출력신호의 기울기가 커진다.
도 6에 도시된 출력 파형(I11)은, 트랜지스터들(M1, M3, M5)이 동시에 턴 온 되어 차동 드라이버(400)에 갑자기 많은 전류가 흐르게 된 것을 보여준다. 차동 드라이버(400)에 갑자기 많은 전류가 흐르게 됨으로 출력 파형(I11)의 기울기가 크다. 출력 파형(I11)의 기울기가 큰 것은 슬루 레이트가 높은 것을 의미한다.
도 5에 도시되지 않았으나 입력 신호(inn)에 대응하는 트랜지스터들(M2, M4, M6)의 게이트 입력신호(n1n,n2n,n3n)와 출력 슬루 레이트(outn) 또한 같은 결과를 보일 것이다.
도 6에 도시된 파형은 출력단의 전류에 대한 출력신호(outp)를 보여주기 위한 것이다. 출력 신호(outn)는 출력 신호(outp)와 동일한 파형이므로 도시 하지 않았으며, 출력단의 전압 파형은 전류 파형과 반대(differential) 파형이나 실질적인 타이밍도는 동일하므로 도 6에 도시하지 않았으며 설명을 생략한다.
슬루 레이트 제어부(420)의 제 3 딜레이 회로(423)의 MUX3은 선택신호(sel1,sel2)에 의해 버퍼들(Buf32, Buf33)을 경유한 입력신호들(inn,inp)을 선택하여 출력하고, 제 2 딜레이 회로(422)의 MUX2는 선택 신호들(sel1,sel2)에 의해 버퍼(Buf22)를 경유한 입력신호들(inn,inp)을 선택하여 출력하고, 제 1 딜레이 회로(421)는 버퍼(buf12)를 통해 입력신호들(inn,inp)을 출력할 경우, 제 1 딜레이 회로(421), 제 2 딜레이 회로(422), 및 제 3 딜레이 회로(423)는 각각 다른 딜레이 시간을 갖는 신호들(n3p,n2p,n1p)을 출력하게 된다. 상기 기술된 내용은 슬루 레이트 제어부(420)에서 슬루 레이트 조정 구간 동안 입력 신호들(inn, inp)을 제 1 지연시간(최소 딜레이 시간)보다 긴 제 2 지연 시간만큼 지연시키는 것과 같은 의미이다. 각 딜레이 회로들(421,422,423)의 제 2 지연 시간은 서로 다르다.
제 3 딜레이 회로(423)는 입력 신호들(inn,inp)을 버퍼(buf31)를 통해 입력받고, 입력받은 신호들(inn,inp)을 버퍼들(buf32, buf33)을 경유하여 MUX3을 통해 출력한다. 제 2 딜레이 회로(422)는 입력 신호들(inn,inp)을 버퍼(buf21)를 통해 입력받고, 입력받은 신호들(inn,inp)을 버퍼(buf22)를 경유하여 MUX2를 통해 출력한다. 제 1 딜레이 회로(421)는 버퍼(buf11)를 통해 입력 신호들(inn,inp)을 입력받고, 입력받은 신호들(inn,inp)을 제 2 및 제 3 딜레이 회로(422, 423)의 MUX(MUX2,MUX3)와 같은 딜레이를 주기 위해 포함된 버퍼(buf12)를 통해 출력한다. 따라서 제 1 딜레이 회로(421)의 출력 신호들(n1p,n1n)의 딜레이 시간보다 제 2 딜레이 회로(422)의 출력 신호들(n2p,n2n)의 딜레이 시간이 크고, 제 2 딜레이 회로(422)의 출력 신호들(n2p,n2n)의 딜레이 시간보다 제 3 딜레이 회로(423)의 출력 신호(n3p,n3n)의 딜레이 시간이 크다.
제 1 딜레이 회로(421), 제 2 딜레이 회로(422), 및 제 3 딜레이 회로(423)의 각 출력 신호들(n1n~n3n,n1p~n3p)에 의해 온/오프 제어되는 드라이버(410)의 각 트랜지스터들(M1~M6)은 제 1 딜레이 회로(421)의 출력 신호들(n1p,n1n), 제 2 딜레이 회로(422)의 출력 신호들(n2p,n2n), 및 제 3 딜레이 회로(423)의 출력 신호들(n3p,n3n)의 딜레이 시간이 각각 다르기 때문에 시간 간격을 두고 각각 턴 온 된 다. 제 1 딜레이 회로(421)의 출력 신호들(n1p,n1n)의 딜레이 시간보다 제 2 딜레이 회로(422)의 출력 신호들(n2p,n2n)의 딜레이 시간이 크고, 제 2 딜레이 회로(422)의 출력 신호들(n2p,n2n)의 딜레이 시간보다 제 3 딜레이 회로(423)의 출력 신호(n3p,n3n)의 딜레이 시간이 크기 때문에 트랜지스터들(M5,M6)이 제일 먼저 턴 온 되고, 다음으로 트랜지스터들(M3,M4)가 턴 온 되고, 마지막으로 트랜지스터들(M1,M2)이 턴 온 된다. 따라서 차동 드라이버(400)에 흐르는 전류는 단계적으로 높아지기 때문에 출력신호들(outp,outn)의 슬루 레이트가 낮아진다.
도 5에 도시된 타이밍도의 D영역에서 선택 신호(sel1)이 하이(1)신호일 경우 선택 신호(sel2)는 로우(0)가 된다(도 5에 미도시됨). D영역에서의 선택 신호(sel1)과 선택 신호(sle2)(미 도시됨)가 제 3 딜레이 회로(423)와 제 2 딜레이 회로(422)에서 버퍼를 경유한 입력신호들(inn,inp)를 선택하기 위한 신호인 경우, 제 1 딜레이 회로(421)의 출력 신호들(n1p,n1n)의 딜레이 시간보다 제 2 딜레이 회로(422)의 출력 신호들(n2p,n2n)의 딜레이 시간이 크고, 제 2 딜레이 회로(422)의 출력 신호들(n2p,n2n)의 딜레이 시간보다 제 3 딜레이 회로(423)의 출력 신호(n3p,n3n)의 딜레이 시간이 크다. 따라서, 도 5에 도시된 바와 같이 트랜지스터(M5)의 게이트 입력신호(n1p)보다 트랜지스터(M3)의 게이트 입력신호(n2p)가 좀 더 긴 딜레이 시간을 갖게 되고, 트랜지스터(M3)의 게이트 입력신호(n2p)보다 트랜지스터(M1)의 게이트 입력신호(n3p)가 좀 더 긴 딜레이 시간을 갖게 된다. 게이트 입력신호들(n1p,n2p,n3p)의 딜레이 시간 차이로 인해 트랜지스터(M5)가 가장 먼저 턴 온 되고, 다음으로 트랜지스터(M3)이 턴 온 되고, 마지막으로 트랜지스터(M1)이 턴 온 된다. 결과적으로 트랜지스터들(M1, M3, M5)이 각각 시간 간격을 두고 턴 온 되기 때문에, 도 5에 도시된 바와 같이 출력신호(outp)의 슬루 레이트가 낮아진다. 즉 출력신호(outp)의 기울기가 작아진다.
도 6에 도시된 출력 파형(I12)은, 슬루 레이트 제어부(420)의 제어에 의해 트랜지스터(M5)가 가장 먼저 동작하고, 출력 신호는 전체전류(I)의 1/3까지 상승하고, 전류는 I×(1/3) 값을 유지한다. 슬루 레이트 제어부(420)의 제어에 의해 소정의 딜레이 시간 후에 트랜지스터(M3)이 동작하고, I×(1/3) 값을 유지하던 전류는 다시 전체 전류(I)의 2/3까지 상승하고, 전류는 I×(2/3)를 유지한다. 마지막으로 가장 긴 딜레이 시간 후에 트랜지스터(M5)가 동작하고 I×(2/3) 값을 유지하던 전류는 다시 전체 전류(I)까지 상승하게 된다. 출력 파형(I12)는 정확한 표시를 위한 것이나 실질적인 파형은 출력 파형(I13)으로 기울기가 출력 파형(I11)보다 작다. 따라서 메인 드라이버(410)의 트랜지스터들(M1, M3, M5)이 각각 시간 간격을 두고 턴 온 될 경우, 도 6에 도시된 바와 같이 차동 드라이버(400)의 출력신호의 슬루 레이트는 작아진다.
도 5에 도시되지 않았으나 입력 신호(inn)에 대응하는 트랜지스터들(M2, M4, M6)의 게이트 입력신호(n1n,n2n,n3n)와 출력 슬루 레이트(outn)또한 같은 결과를 보일 것이다.
도 6에 도시된 파형은 출력단의 전류에 대한 출력신호(outp)를 보여주기 위한 것이다. 출력 신호(outn)는 출력 신호(outp)와 동일한 파형이므로 도시 하지 않았으며, 출력단의 전압 파형은 전류 파형과 반대(differential) 파형이나 실질적인 타이밍도는 동일하므로 도 6에 도시하지 않았으며 설명을 생략한다.
차동 드라이버(400)는 슬루 레이트 제어부(420)의 제 1 , 제 2 , 및 제 3 딜레이 회로(421,422,423)를 포함한다. 슬루 레이트 제어부(420)의 제 1 , 제 2 , 및 제 3 딜레이 회로(421,422,423)는 입력신호들(inn,inp)에 각각 독립적으로 딜레이 시간을 부가하고, 딜레이 시간이 부가된 신호들(n1n~n3n,n1p~n3p)을 메인 드라이버(410)의 트랜지스터들(M1~M6)의 각 게이트로 출력한다. 차동 드라이버(400)는 트랜지스터들(M1~M6)의 각 게이트로 입력되는 신호들(n1n~n3n,n1p~n3p)에 의해 독립적인 전류소스(I1, I2, I3)에 연결된 트랜지스터들(M1~M6)의 턴 온 되는 시간을 제어함으로써 슬루 레이트 제어를 하고 있다.
또한 차동 드라이버(400)의 메인 드라이버(410)는 트랜지스터들(M1,M2)의 소스에 공통으로 연결된 전류소스(I1), 트랜지스터들(M3,M4)의 소스에 공통으로 연결된 전류소스(I2), 그리고 트랜지스터들(M5,M6)의 소스에 공통으로 연결된 전류소스(I3)를 포함하고, 포함된 독립적인 전류 소스들(I1, I2, I3)은 각각 전체 전류(I)의 1/3에 해당하는 전류가 흐르게 된다. 따라서 메인 드라이버(410)의 트랜지스터들(M1~M6)의 각 게이트 폭(gate width)은 W(전체 게이트폭)×(1/3)이 된다.
이러한 조건하에 차동 드라이버(400)의 동작시 내부에 생성되는 기생 커패시턴스와 기생저항은 일반적인 차동 드라이버(100)에 비해서 1/3이하의 값이 된다. 따라서 차동 드라이버(400)는 동작 주파수가 높아질수록 기생 커패시턴스와 기생저항 때문에 생기는 RC공진에 의해 트랜지스터들(M1~M6)을 동작시키는 딜레이 시간이 크게 변하지 않는다. 트랜지스터들(M1~M6)을 동작시키는 딜레이 시간이 크게 변하 지 않기 때문에 출력신호의 슬루 레이트는 원하는 결과에서 크게 변하지 않을 것이다. 즉, 차동 드라이버(400)의 출력 신호의 슬루 레이트 변화율이 일반적인 차동 드라이버(100)에 비해서 작아지게 된다. 결과적으로, 차동 드라이버(400)는 일반적인 차동 드라이버(100)보다 최고 동작 주파수의 제약이 줄어든다.
차동 드라이버(400)의 슬루 레이터 제어부(420)는 서로 다른 딜레이를 주기 위한 독립적으로 제1 딜레이 회로(421), 제2딜레이 회로(422), 그리고 제 3딜레이 회로(423)를 포함하고 있으며, 딜레이를 주기 위해 각 딜레이 회로들(421,422,423)은 저항을 직접 사용하는 대신 다수의 버퍼를 포함하고 있다. 또한 전류소스들(I1, I2, I3)은 각각 독립적으로 구성되어 있으므로 트랜지스터들에 흐르는 전류의 최대값이 고정되어 있기 때문에 각 트랜지스터들의 동작 상태가 안정하게 된다.
따라서 차동 드라이버(400)는 PVT 변화에 의해 트랜지스터들(M1~M6)을 동작시키는 딜레이 시간이 크게 변하지 않는다. 트랜지스터들(M1~M6)을 동작시키는 딜레이 시간이 크게 변하지 않기 때문에 출력신호의 슬루 레이트는 원하는 결과에서 크게 변하지 않을 것이다. 즉, 차동 드라이버(400)의 PVT변화에 의한 출력 신호의 슬루 레이트 변화율은 일반적인 차동 드라이버(100)에 비해서 작아지게 된다. 따라서, 차동 드라이버(400)회로는 일반적인 차동 드라이버(100)에 비해 PVT 변화에 대해 안정적이다.
결과적으로, 본 발명의 차동 드라이버(400)는 최고 동작 주파수와 PVT 변화에 큰 영향을 받지 않으면서 출력 신호의 슬루 레이트를 조절할 수 있다.
예시적인 바람직한 실시예들을 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들이 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
이상과 같은 본 발명에 의하면, 차동 드라이버는 최고 동작 주파수와 PVT 변화에 큰 영향을 받지 않으면서 출력 신호의 슬루 레이트를 조절할 수 있다.

Claims (8)

  1. 제 1 및 제 2 출력 단자에 각각 연결되는 제 1 및 제 2 풀업 저항;
    각각 상기 제 1 및 제 2 출력 단자에 드레인 단자가 연결되는 두 개의 차동 입력 트랜지스터를 포함하고, 각각 복수의 차동 입력 신호에 응답하여 상기 제 1 및 제 2 출력 단자를 풀다운 또는 풀업 시키는 복수의 차동 입력 트랜지스터 쌍들;
    상기 복수의 차동 입력 트랜지스터 쌍들 각각의 공통 소스 단자에 연결되는 복수의 전류원들; 및
    입력 신호에 응답하여 동일 또는 서로 다른 지연 시간을 갖는 상기 복수의 차동 입력 신호를 생성하는 슬루 레이트 제어부를 포함하되,
    상기 슬루 레이트 제어부는 상기 복수의 차동 입력 트랜지스터 쌍들 각각에 대응하는 복수의 지연 회로들을 포함하고,
    상기 복수의 지연 회로들 각각은 슬루 레이트 조정 구간 동안 상기 입력 신호를 조정 지연 시간만큼 지연시켜, 대응하는 차동 입력 트랜지스터 쌍으로 각각 제공될 상기 복수의 차동 입력 신호를 생성하고,
    상기 조정 지연 시간은 상기 복수의 지연 회로들 각각마다 서로 다른 차동 드라이버.
  2. 제 1 항에 있어서,
    상기 복수의 차동 입력 트랜지스터 쌍들 각각은 차동으로 작동하는 차동 드라이버.
  3. 제 2 항에 있어서,
    상기 복수의 차동 입력 트랜지스터 쌍들은 상기 복수의 차동 입력 신호에 각각 응답하여 상기 제 1 및 제 2 풀업 저항에 흐르는 전류를 조절하는 차동 드라이버.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 복수의 지연 회로들 각각은 슬루 레이트 비조정 구간 동안 상기 입력 신호를 상기 조정 지연 시간보다 짧은 최소 지연 시간만큼 지연시키는 차동 드라이버.
  6. 제 5 항에 있어서,
    상기 최소 지연 시간은 상기 복수의 지연 회로들 각각에서 동일한 차동 드라이버.
  7. 제 1 항에 있어서,
    상기 복수의 전류원들은 각각 동일한 양의 전류를 흘려주는 차동 드라이버.
  8. 제 1 항에 있어서,
    상기 복수의 차동 입력 트랜지스터 쌍들에 포함된 차동 입력 트랜지스터들은, 각각의 게이트 폭이 상기 복수의 전류원들의 수에 따라 결정되는 차동 드라이버.
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