CN111953335A - 能抑制电磁干扰的电流模式逻辑缓冲装置及信号产生方法 - Google Patents

能抑制电磁干扰的电流模式逻辑缓冲装置及信号产生方法 Download PDF

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Abstract

本发明提出一种能抑制电磁干扰的电流模式逻辑缓冲装置，包含两个输出端口及至少三组电流模式逻辑缓冲器。第一、第二及第三电流模式逻辑缓冲器分别响应第一、第二及第三差分输入信号而对应产生一第一、第二及第三时钟信号，其中第二差分输入信号较第一差分输入信号延迟一时间差且第三差分输入信号较第二差分输入信号延迟一时间差，输出端口接收第一时钟信号、第二时钟信号及第三时钟信号并输出一全时钟信号。本发明亦提出一种能抑制电磁干扰的信号产生方法。

Description

能抑制电磁干扰的电流模式逻辑缓冲装置及信号产生方法
技术领域
本发明涉及一种电流模式逻辑(current mode logic，CML)缓冲电路，特别涉及一种应用于高速传输接口的能抑制电磁干扰的电流模式逻辑缓冲装置。
背景技术
高速传输接口使用的数据传输速率超过许多现有移动通信设备的作业频率，因此在通信过程中常会发生电磁干扰的问题，且电磁干扰来源很广，举凡微处理器、开关电路、发射器、暂态电源元件、电源等都有可能产生电磁干扰，因此减缓电磁干扰为一重要课题。
目前减缓电磁干扰效果最好的方式就是加入金属接口，但此方式却会造成成本增加。另外，降低放大器输出的转动率(slew rate，转换率)也是用来减缓电磁干扰的一种方法，但这种方式是属于波形整形(waveform shaping)的调制方法，虽然可以减缓电磁干扰，且在某些频段能有更低的能量，但相对的也会产生了偶次谐波，易对电子电路造成损害。
发明内容
如上所述，在高速传输接口的传送装置中，时钟信号通道(CK lane)的信号传输亦面临到相同的电磁干扰问题。
有鉴于此，本公开提出一种能抑制电磁干扰的电流模式逻辑缓冲装置包含两个输出端口及至少三组电流模式逻辑缓冲器。第一电流模式逻辑缓冲器具有两个第一输入端口，第一电流模式逻辑缓冲器响应第一输入端口接收的第一差分输入信号而产生一第一时钟信号。第二电流模式逻辑缓冲器具有两个第二输入端口，第二电流模式逻辑缓冲器响应第二输入端口接收的第二差分输入信号而产生一第二时钟信号，其中第二差分输入信号较第一差分输入信号延迟一时间差。第三电流模式逻辑缓冲器具有两个第三输入端口，第三电流模式逻辑缓冲器响应第三输入端口接收的第三差分输入信号而产生一第三时钟信号，且第三差分输入信号较第二差分输入信号延迟一时间差。两个输出端口电性连接第一、第二及第三电流模式逻辑缓冲器，用以接收第一时钟信号、第二时钟信号及第三时钟信号并输出一全时钟信号。
本公开另外提出一种能抑制电磁干扰的信号产生方法，其应用于一电流模式逻辑缓冲装置，此信号产生方法包含：接收一第一差分输入信号，响应第一差分输入信号而产生一第一时钟信号；在经过每一时间差之后，接收一第二差分输入信号，响应第二差分输入信号而产生一第二时钟信号；接收第一时钟信号及第二时钟信号，以输出一全时钟信号。
综上所述，依据一些实施例，电流模式逻辑缓冲装置可以使输出的全时钟信号产生趋近弦波输出的效果，以降低谐波信号的能量，达到减缓电磁干扰的目的。
附图说明
图1为一般高画质多媒体接口的架构示意图。
图2为根据本发明一实施例的高画质多媒体接口的传送装置的方框示意图。
图3为根据本发明的一实施例的电流模式逻辑缓冲装置的电路示意图。
图4为根据本发明一实施例产生的各时钟信号时序图。
图5为根据本发明一实施例的信号产生方法的流程图。
图6为根据本发明一实施例的电流模式逻辑缓冲装置连接至串化器的电路示意图。
图7为根据本发明的另一实施例电流模式逻辑缓冲装置连接至串化器的电路示意图。
符号说明
1 高画质多媒体接口
10 传送装置
12 数字处理器
14 串化器
16 电流模式逻辑缓冲装置
18 锁相回路电路
20 接收装置
22 连接器
24 第一电流模式缓冲器
241 第一负载电阻
242 第一负载电阻
243 第一晶体管
244 第一晶体管
245 第一电流源
26 第二电流模式缓冲器
261 第二负载电阻
262 第二负载电阻
263 第二晶体管
264 第二晶体管
265 第二电流源
28 第三电流模式缓冲器
281 第三负载电阻
282 第三负载电阻
283 第三晶体管
284 第三晶体管
285 第三电流源
30 位移暂存器
32 触发器单元
34 解多工器
36 高速触发器单元
361 延迟触发器
362 延迟触发器
363 延迟触发器
381 反相器
382 反相器
GND 接地端
ON、OP 输出端口
QP0、QN0 第一输入端口
QP1、QN1 第二输入端口
QP2、QN2 第三输入端口
Q0、
Figure BDA0002060274630000041
第一输出端
Q1、
Figure BDA0002060274630000042
第二输出端
Q2、
Figure BDA0002060274630000043
第三输出端
VDD 电压供应端
S10～S16 步骤
具体实施方式
本公开的能抑制电磁干扰的电流模式逻辑缓冲装置设置于一高速传输接口的传送装置中，在此以高画质多媒体接口(High Definition Multimedia Interface，HDMI)为例来详细说明整个架构。
图1为一般高画质多媒体接口的架构示意图，图2为本公开使用的高画质多媒体接口的传送装置的方框示意图，请参阅图1及图2所示，高画质多媒体接口1包含一传送装置10及一接收装置20，传送装置10接收视频、音频及控制状态等数据，经由三个数据传输通道以及一个时钟通道传送至接收装置20中。在一些实施例中，传送装置10包含一数字处理器12电性连接一串化器(serializer)14，串化器14电性连接一电流模式逻辑缓冲装置16，并有一锁相回路(PLL)电路18电性连接串化器14及电流模式逻辑缓冲装置16，使锁相回路电路18提供一时钟给串化器14及电流模式逻辑缓冲装置16操作。数字处理器12用以产生10位元的数据给一串化器14，串化器14将具有多个数据路径的平行传输数据输入信号串化成单一路径的数据信号输出至电流模式逻辑缓冲装置16后，再传送至连接器22，以传输至外部的接收装置20。
本公开提出的电流模式逻辑缓冲装置可以使输出的时钟信号的上升时间(risingtime)和下降时间(falling time)增加，以产生趋近弦波输出的效果，降低谐波信号的能量，达到减缓电磁干扰的目的。
图3为根据本发明的一实施例的电流模式逻辑缓冲装置的电路示意图，请参阅图3所示，一电流模式逻辑缓冲装置16包含两个输出端口ON、OP及至少三组电流模式逻辑缓冲器，在此以三组电流模式逻辑缓冲器24、26、28为例，当不能以此为限。所述两个输出端口ON、OP用以输出一全时钟信号；第一电流模式逻辑缓冲器24具有两个第一输入端口QP0、QN0并电性连接至输出端口ON、OP，第一电流模式逻辑缓冲器24从第一输入端口QP0、QN0接收一第一差分输入信号，并响应第一差分输入信号而产生一第一时钟信号。第二电流模式逻辑缓冲器26具有两个第二输入端口QP1、QN1并电性连接至输出端口ON、OP，第二电流模式逻辑缓冲器26从第二输入端口QP1、QN1接收一第二差分输入信号，并响应第二差分输入信号而产生一第二时钟信号，其中第二差分输入信号较第一差分输入信号延迟一时间差。第三电流模式逻辑缓冲器28具有两个第三输入端口QP2、QN2并电性连接至输出端口ON、OP，第三电流模式逻辑缓冲器28从第三输入端口QP2、QN2接收一第三差分输入信号，并响应第三差分输入信号而产生一第三时钟信号，且第三差分输入信号较第二差分输入信号也延迟该时间差。输出端口ON、OP接收第一时钟信号、第二时钟信号及第三时钟信号并输出全时钟信号，亦即全时钟信号至少由第一时钟信号、第二时钟信号及第三时钟信号组成。
在一些实施例中，前述的第一电流模式逻辑缓冲器24包含两个第一负载电阻241、242、两个第一晶体管243、244及一第一电流源245。第一负载电阻241连接于电压供应端VDD与第一晶体管243的漏极端之间，第一负载电阻242连接于电压供应端VDD与第一晶体管244的漏极端之间，第一晶体管243、244的源极端则共同连接至第一电流源245的一端，第一电流源245的另一端则连接至接地端GND，第一晶体管243、244的栅极则分别连接至第一输入端口QP0、QN0，在第一负载电阻241与第一晶体管243之间设有输出端口ON，在第一负载电阻242与第一晶体管244之间设有输出端口OP。第一电流模式逻辑缓冲器24具有一个第一差分输入信号，其包含从第一输入端口QP0、QN0输入且施加于第一晶体管243、244的栅极的两个具有相反极性的单端输入信号。
第一电流模式逻辑缓冲器24运行时，第一电流源245提供第一偏压电流引入第一电流模式逻辑缓冲器24。在一些实施例中，第一电流源245利用一电流镜来提供第一偏压电流。通过第一输入端口QP0、QN0输入的第一差分输入信号，将第一偏压电流引导至由第一负载电阻241及第一晶体管243组成的左路径以及由第一负载电阻242及第一晶体管243组成的右路径。在一些实施例中，输入至第一输入端口QP0的单端输入信号为高(1)，输入至第一输入端口QN0的单端输入信号为低(0)时，此时在左路径中，通过第一晶体管241的电流增加，有更多的电流通过第一负载电阻241，所以输出端口ON输出的信号将为低；同时在右路径中，通过第一晶体管242的电流减少，有较少的电流通过第一负载电阻242，所以输出端口OP输出的信号将为高。同理，当输入至第一输入端口QP0的单端输入信号为低(0)，输入至第一输入端口QN0的单端输入信号为高(1)时，此时在左路径中的输出端口ON输出的信号将为高；同时在右路径中的输出端口OP输出的信号将为低，因此，第一电流模式逻辑缓冲器24可以响应第一差分输入信号而产生亦为差分信号的第一时钟信号。
在一些实施例中，前述的第二电流模式逻辑缓冲器26包含两个第二负载电阻261、262、两个第二晶体管263、264及一第二电流源265。第二负载电阻261连接于电压供应端VDD与第二晶体管263的漏极端之间，第二负载电阻262连接于电压供应端VDD与第二晶体管264的漏极端之间，第二晶体管263、264的源极端则共同连接至第二电流源265的一端，第二电流源265的另一端则连接至接地端GND，第二晶体管263、264的栅极则分别连接至第二输入端口QP1、QN1，在第二负载电阻261与第二晶体管263之间设有输出端口ON，在第二负载电阻262与第二晶体管264之间设有输出端口OP。在一实施例中，第二电流源265利用一电流镜来提供第二偏压电流。
第二电流模式逻辑缓冲器26具有一个第二差分输入信号，其包含从第二输入端口QP1、QN1输入且施加于第二晶体管263、264的栅极的两个具有相反极性的单端输入信号，除了第二差分输入信号较第一差分输入信号延迟一个时间差之外，其余运行则相同于前述第一电流模式逻辑缓冲器24的运行，因此，第二电流模式逻辑缓冲器26可以响应第二差分输入信号而产生亦为差分信号的第二时钟信号。
在一些实施例中，前述的第三电流模式逻辑缓冲器28包含两个第三负载电阻281、282、两个第三晶体管283、284及一第三电流源285。第三负载电阻281连接于电压供应端VDD与第三晶体管283的漏极端之间，第三负载电阻282连接于电压供应端VDD与第三晶体管284的漏极端之间，第三晶体管283、284的源极端则共同连接至第三电流源285的一端，第三电流源285的另一端则连接至接地端GND，第三晶体管283、284的栅极则分别连接至第三输入端口QP2、QN2，在第三负载电阻281与第三晶体管283之间连接至输出端口ON，在第三负载电阻282与第三晶体管284之间连接至输出端口OP。在一实施例中，第三电流源285利用一电流镜来提供第三偏压电流。
第三电流模式逻辑缓冲器28具有一个第三差分输入信号，其包含从第三输入端口QP2、QN2输入且施加于第三晶体管283、284的栅极的两个具有相反极性的单端输入信号，除了第三差分输入信号较第一差分输入信号延迟两个时间差(第三差分输入信号较第二差分输入信号延迟一个时间差)之外，其余运行则相同于前述第一电流模式逻辑缓冲器24的运行，因此，第三电流模式逻辑缓冲器28可以响应第三差分输入信号而产生亦为差分信号的第三时钟信号。
并且，前述的第一时钟信号、第二时钟信号及第三时钟信号的电压准位比是等于第一偏压电流、第二偏压电流及第三偏压电流的比值，在一实施例中，第一时钟信号、第二时钟信号及第三时钟信号的电压准位比为1:2:1。图4为根据本发明一实施例产生的各时钟信号时序图，请同时参阅图3及图4所示，在一实施例中，若整个电流模式逻辑缓冲装置16的供应电流为I，则依据前述的比例，第一偏压电流为0.25I、第二偏压电流为0.5I及第三偏压电流为0.25I，且第二差分输入信号较第一差分输入信号延迟一个时间差T，第三差分输入信号较第二差分输入信号又延迟一个时间差T，因此，第一电流模式逻辑缓冲器24产生的第一时钟信号、第二电流模式逻辑缓冲器26产生的第二时钟信号及第三电流模式逻辑缓冲器28产生的第三时钟信号即分别如图4所示都存在一个时间差T，此时，电流模式逻辑缓冲装置16输出的全时钟信号即如图所示一般，全时钟信号的上升时间和下降时间因为时间差的延迟而增加，所以可以产生趋近弦波输出的效果，以降低谐波信号的能量。在一些实施例中，前述的时间差T为全时钟信号的时钟周期的十分之一。
继续，在此以图3所示的三组电流模式逻辑缓冲器24、26、28来说明电流模式逻辑缓冲装置16的信号产生方法，请同时参阅图3～图5所示，首先如步骤S10所示，第一电流模式逻辑缓冲器24接收第一差分输入信号后，响应此第一差分信号而产生第一时钟信号。然后每经过一个时间差T再执行相同运行，亦即如步骤S12所示，经过一个时间差T之后，第二电流模式逻辑缓冲器26接收第二差分输入信号后，响应此第二差分信号而产生第二时钟信号；如步骤S14所示，再经过一个时间差T之后，第三电流模式逻辑缓冲器28接收第三差分输入信号后，响应此第三差分信号而产生第三时钟信号。最后，如步骤S16所示，电流模式逻辑缓冲装置16要输出时，输出端口ON、OP会接收第一时钟信号、第二时钟信号及第三时钟信号，以自输出端口ON、OP输出一个趋近弦波的全时钟信号。
在一些实施例中，前述的第一差分输入信号、第二差分输入信号及第三差分输入信号来自一高速传输接口传送装置中的串化器，在此以高画质多媒体接口的传送装置为例，可以直接使用时钟通道(clock lane)的串化器，如图6所示，位移暂存器30可有效地缓冲接收数据，经过触发器单元32将10位元的数据流转为并列传送至解多工器34，解多工器34可以有效地将来自多个路径的数据串化至一个路径上依序输出至高速触发器单元36，在高速触发器(D Flip-Flop)单元36中，延迟触发器361的第一输出端Q0、
Figure BDA0002060274630000081
分别连接至第一电流模式逻辑缓冲器24的第一输入端口QP0、QN0，以接收第一差分输入信号；延迟触发器362的第二输出端Q1、
Figure BDA0002060274630000082
分别连接至第二电流模式逻辑缓冲器26的第二输入端口QP1、QN1，以接收第二差分输入信号；延迟触发器363的第三输出端Q2、
Figure BDA0002060274630000083
分别连接至第三电流模式逻辑缓冲器28的第三输入端口QP2、QN2，以接收第三差分输入信号，由于相邻延迟触发器361、362、363之间相差一个时间差，因此，传送至电流模式逻辑缓冲装置16的三个时钟信号(第一时钟信号、第二时钟信号及第三时钟信号)亦以一个时间差的延迟时间来依序产生。
在前述实施例中，由于本公开的电流模式逻辑缓冲装置属于一种预加强(pre-emphasis)的电路，所以可以直接使用时钟通道(clock lane)的串化器。在一些实施例中，前述的第一差分输入信号、第二差分输入信号及第三差分输入信号亦可以使用数据通道(data lane)的串化器，由于数据通道的串化器为去加强(de-emphasis)的电路，因此在一些延迟触发器上则需要额外加上反相器381、382。请参阅图7所示，延迟触发器361的第一输出端Q0、
Figure BDA0002060274630000093
先连接至一反相器381将信号反相后，再分别传送至第一电流模式逻辑缓冲器24的第一输入端口QP0、QN0，以接收第一差分输入信号；延迟触发器362的第二输出端Q1、
Figure BDA0002060274630000091
则同样分别连接至第二电流模式逻辑缓冲器26的第二输入端口QP1、QN1，以接收第二差分输入信号；延迟触发器363的第三输出端Q2、
Figure BDA0002060274630000092
先连接至反相器382将信号反相后，再分别传送至第三电流模式逻辑缓冲器28的第三输入端口QP2、QN2，以接收第三差分输入信号，如此，亦可以利用数据通道的串化器14来产生第一差分输入信号、第二差分输入信号及第三差分输入信号分别提供给第一电流模式逻辑缓冲器24、第二电流模式逻辑缓冲器26与第三电流模式逻辑缓冲器28。后续运行则与前述的实施例相同，故于此不再重复赘述。
综上所述，本公开利用电流模式逻辑缓冲装置重新分配输出信号的比重并配合差分输入信号的分配延迟，让输出的全时钟信号的上升时间和下降时间增加，使其产生趋近弦波输出的效果，以降低谐波信号的能量，特别是时钟频率中第三谐波的能量，进而达到减缓电磁干扰的技术效果。
以上所述的实施例仅为说明本发明的技术思想及特点，其目的在使本领域技术人员能够了解本发明的内容并据以实施，当不能以其限定本发明的权利要求，即凡依本发明所公开的精神所作的均等变化或修饰，仍应涵盖在本发明的权利要求内。

Claims (10)

1.一种能抑制电磁干扰的电流模式逻辑缓冲装置，包含：
一第一电流模式逻辑缓冲器，具有两个第一输入端口，该第一电流模式逻辑缓冲器响应所述两个第一输入端口接收的一第一差分输入信号而产生一第一时钟信号；
一第二电流模式逻辑缓冲器，具有两个第二输入端口，该第二电流模式逻辑缓冲器响应所述两个第二输入端口接收的一第二差分输入信号而产生一第二时钟信号，且该第二差分输入信号较该第一差分输入信号延迟一时间差；
一第三电流模式逻辑缓冲器，具有两个第三输入端口，该第三电流模式逻辑缓冲器响应所述两个第三输入端口接收的一第三差分输入信号而产生一第三时钟信号，且该第三差分输入信号较该第二差分输入信号延迟该时间差；以及
两个输出端口，接收该第一时钟信号、该第二时钟信号及该第三时钟信号并输出一全时钟信号。
2.如权利要求1所述的能抑制电磁干扰的电流模式逻辑缓冲装置，其中该第一差分输入信号、该第二差分输入信号及该第三差分输入信号来自一高速传输接口传送装置中的串化器。
3.如权利要求1所述的能抑制电磁干扰的电流模式逻辑缓冲装置，其中该第一电流模式逻辑缓冲器包括：
两个第一负载电阻，分别连接至一电压供应端；
两个第一晶体管，每一所述第一晶体管的漏极分别连接所述第一负载电阻其中之一以及所述输出端口其中之一，且每一所述第一晶体管的栅极分别连接所述第一输入端口其中之一；以及
一第一电流源，其连接至所述两个第一晶体管的源极，以提供一第一偏压电流。
4.如权利要求3所述的能抑制电磁干扰的电流模式逻辑缓冲装置，其中该第二电流模式逻辑缓冲器包括：
两个第二负载电阻，分别连接至该电压供应端；
两个第二晶体管，每一所述第二晶体管的漏极分别连接所述第二负载电阻其中之一以及所述输出端口其中之一，且每一所述第二晶体管的栅极分别连接所述第二输入端口其中之一；以及
一第二电流源，其连接至所述两个第二晶体管的源极，以提供一第二偏压电流。
5.如权利要求4所述的能抑制电磁干扰的电流模式逻辑缓冲装置，其中该第三电流模式逻辑缓冲器包括：
两个第三负载电阻，分别连接至该电压供应端；
两个第三晶体管，每一所述第三晶体管的漏极分别连接所述第三负载电阻其中之一以及所述输出端口其中之一，且每一所述第三晶体管的栅极分别连接所述第三输入端口其中之一；以及
一第三电流源，其连接至所述两个第三晶体管的源极，以提供一第三偏压电流。
6.如权利要求5所述的能抑制电磁干扰的电流模式逻辑缓冲装置，其中该第一时钟信号、该第二时钟信号及该第三时钟信号的电压准位比等于该第一偏压电流、该第二偏压电流及该第三偏压电流的比值。
7.如权利要求1或6所述的能抑制电磁干扰的电流模式逻辑缓冲装置，其中该第一时钟信号、该第二时钟信号及该第三时钟信号的电压准位比为1:2:1。
8.如权利要求1所述的能抑制电磁干扰的电流模式逻辑缓冲装置，其中该时间差为该全时钟信号的周期的1/10。
9.一种能抑制电磁干扰的信号产生方法，用于一电流模式逻辑缓冲装置，该信号产生方法包含：
接收一第一差分输入信号，响应该第一差分输入信号而产生一第一时钟信号；
在经过每一时间差后，接收一第二差分输入信号，响应该第二差分输入信号而产生一第二时钟信号；以及
接收该第一时钟信号及该第二时钟信号，以输出一全时钟信号。
10.如权利要求9所述的能抑制电磁干扰的信号产生方法，其中该第一差分输入信号及该第二差分输入信号来自一高速传输接口传送装置中的串化器。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6377079B1 (en) * 2000-10-02 2002-04-23 Lsi Logic Corporation Data serializer with slew-rate control
CN101536315A (zh) * 2007-11-23 2009-09-16 香港应用科技研究院有限公司 具有在锁相环输入和反馈差分时钟的共模均衡器的零延迟缓冲器
US7880521B2 (en) * 2006-08-03 2011-02-01 Samsung Electronics Co., Ltd. Differential driver and method capable of controlling slew rate
CN102684684A (zh) * 2012-04-27 2012-09-19 清华大学 多通道前向时钟高速串行接口的正交时钟产生电路
CN107438950A (zh) * 2015-04-08 2017-12-05 赛灵思公司 可调节缓冲电路
CN108804368A (zh) * 2017-05-05 2018-11-13 意法半导体(鲁塞)公司 能够连接到串行外围接口总线的缓冲器级设备

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6377079B1 (en) * 2000-10-02 2002-04-23 Lsi Logic Corporation Data serializer with slew-rate control
US7880521B2 (en) * 2006-08-03 2011-02-01 Samsung Electronics Co., Ltd. Differential driver and method capable of controlling slew rate
CN101536315A (zh) * 2007-11-23 2009-09-16 香港应用科技研究院有限公司 具有在锁相环输入和反馈差分时钟的共模均衡器的零延迟缓冲器
CN102684684A (zh) * 2012-04-27 2012-09-19 清华大学 多通道前向时钟高速串行接口的正交时钟产生电路
CN107438950A (zh) * 2015-04-08 2017-12-05 赛灵思公司 可调节缓冲电路
CN108804368A (zh) * 2017-05-05 2018-11-13 意法半导体(鲁塞)公司 能够连接到串行外围接口总线的缓冲器级设备
CN208092721U (zh) * 2017-05-05 2018-11-13 意法半导体(鲁塞)公司 缓冲器级设备、缓冲器电路和用于传输数据的系统

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