KR100510548B1 - 입력 신호의 입력 커패시턴스를 줄일 수 있는 입력 버퍼 - Google Patents
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Abstract
입력 신호의 입력 커패시턴스를 줄일 수 있는 입력 버퍼가 개시된다. 본 발명의 실시예에 따른 입력 버퍼는 제 1 차동 증폭기, 제 2 차동 증폭기 및 제 3 차동 증폭기를 구비한다. 제 1 차동 증폭기는 제 1 입력 신호 및 제 2 입력 신호의 크기를 비교하고 비교 결과에 응답하여 제 1 출력 신호를 출력한다. 제 2 차동 증폭기는 상기 제 1 입력 신호 및 기준 전압의 크기를 비교하고 비교 결과에 응답하여 제 2 출력 신호를 출력한다. 제 3 차동 증폭기는 상기 제 2 입력 신호 및 상기 기준 전압의 크기를 비교하고 비교 결과에 응답하여 제 3 출력 신호를 출력한다. 상기 제 1 차동 증폭기는 상기 제 1 입력 신호 및 상기 제 2 입력 신호가 인가되는 트랜지스터들을 상기 제 2 차동 증폭기 및 상기 제 3 차동 증폭기와 공유한다. 상기 제 1 차동 증폭기는 차동 동작 모드에서만 동작되고, 상기 제 2 차동 증폭기 및 상기 제 3 차동 증폭기는 단일 동작 모드에서만 동작된다. 상기 제 1 입력 신호는 상기 차동 동작 모드에서 상기 제 2 입력 신호와 반대 위상을 가지는 신호이며 상기 단일 동작 모드에서 상기 제 1 입력 신호와 상기 제 2 입력 신호는 서로 다른 신호이다. 본 발명에 따른 입력 버퍼는 차동 입력 신호 및 단일 입력 신호를 모두 수신하여 출력할 수 있으며 또한 입력 신호의 입력 커패시턴스를 줄일 수 있는 장점이 있다.
Description
본 발명은 입력 버퍼에 관한 것으로서, 특히 입력 버퍼로 인가되는 입력 신호의 입력 커패시턴스를 줄일 수 있는 입력 버퍼에 관한 것이다.
입력 버퍼로 입력되는 신호들을 차동 입력 신호(differential signal pair) 단일 입력 신호(single-ended signal)로 구분할 수 있다. 차동 입력 신호는 서로 반대되는 위상을 가진 두 개의 신호가 쌍을 이루어 입력 버퍼로 인가된다. 반대로 단일 입력 신호는 하나의 신호만을 구비한다.
두 개의 신호가 입력 버퍼로 인가되는 경우, 필요에 따라 두 개의 신호를 차동 입력 신호로서 수신하여 출력하는 동작이나 단일 입력 신호로서 수신하여 출력하는 동작 중 하나를 선택할 수 있다면 여러 가지 이득을 얻을 수 있는 경우가 있다.
도 1은 두 개의 신호를 차동 입력 신호 또는 단일 입력 신호로서 선택할 수 있는 입력 버퍼를 설명하는 도면이다.
도 1을 참조하면 입력 버퍼(100)는 세 개의 차동 증폭기(110, 120, 130)들을 구비한다. 입력되는 두 개의 신호(IN, INB)가 차동 입력 신호라면 제 1 차동 증폭기(110)만 동작한다.
즉, 제 1 차동 증폭기(110)는 두 개의 입력 신호(IN, INB)의 크기를 비교하고 증폭하여 출력 신호(VO1)를 출력한다. 입력되는 두 개의 신호(IN, INB)가 단일 입력 신호라면, 즉 서로 다른 위상과 데이터를 가지는 신호라면 제 2 차동 증폭기(120)와 제 3 차동 증폭기(130)가 동작한다.
제 2 차동 증폭기(120)와 제 3 차동 증폭기(130)는 각각 입력 신호(IN, INB)와 기준 전압(VREF)의 크기를 비교하고 증폭하여 출력 신호들(VO2, VO3)을 출력한다.
도 2는 도 1의 입력 버퍼의 동작을 설명하기 위한 회로도이다.
도 3은 차동 입력 신호와 단일 입력 신호를 설명하는 도면이다.
차동 입력 신호는 도 3의 (1)에 도시되어 있고 단일 입력 신호는 도 3의 (2)에 도시되어 있다. 도 3(1)을 참조하면 차동 입력 신호는 두 개의 신호가 서로 반대되는 위상을 가지는 것을 알 수 있다.
도 3(2)를 참조하면, 단일 입력 신호는 두 개의 신호가 서로 다른 신호임을 알 수 있다. 즉, 두 개의 신호는 위상이나 데이터에 있어서 서로 어떠한 관련도 없다.
도 2의 210은 도 1의 제 1 차동 증폭기(110)에 대응되고 220은 도 1의 제 2 차동 증폭기(120)에 대응되며 230은 도 1의 제 3 차동 증폭기(130)에 대응된다.
입력되는 두 개의 신호(IN, INB)가 차동 입력 신호라면 제 1 차동 증폭기(210)의 제 1 스위치(SW1)만 연결되어 제 1 차동 증폭기(210)만이 동작된다. 즉, 제 1 차동 증폭기(210)는 두 개의 입력 신호(IN, INB)의 크기를 비교하고 증폭하여 출력 신호(VO1)를 출력한다.
입력되는 두 개의 신호(IN, INB)가 단일 입력 신호라면, 즉 서로 다른 위상과 데이터를 가지는 신호라면 제 2 차동 증폭기(220)와 제 3 차동 증폭기(230)의 제 2 스위치(SW2)와 제 3 스위치(SW3)가 동작한다.
제 2 차동 증폭기(220)와 제 3 차동 증폭기(230)는 각각 입력 신호(IN, INB)와 기준 전압(VREF)의 크기를 비교하고 증폭하여 출력 신호들(VO2, VO3)을 출력한다.
그런데, 도 2의 입력 버퍼(200)를 살펴보면, 입력 신호(IN)는 트랜지스터들(TR1, TR4)로 인가되고 입력 신호(INB)는 트랜지스터들(TR2, TR5)로 인가된다.
따라서 입력 커패시턴스가 2배가되어 입력 신호(IN, INB)가 차동 입력 신호이거나 단일 입력 신호인 두 경우 모두에 대하여 입력 버퍼(200)의 고속 동작에 나쁜 영향을 주는 문제가 있다.
본 발명이 이루고자하는 기술적 과제는 입력 신호의 입력 커패시턴스를 줄이며 차동 입력 신호와 단일 입력 신호를 필요에 따라 선택할 수 있는 입력 버퍼를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 1 실시예에 따른 입력 버퍼는 제 1 차동 증폭기, 제 2 차동 증폭기 및 제 3 차동 증폭기를 구비한다.
제 1 차동 증폭기는 제 1 입력 신호 및 제 2 입력 신호의 크기를 비교하고 비교 결과에 응답하여 제 1 출력 신호를 출력한다. 제 2 차동 증폭기는 상기 제 1 입력 신호 및 기준 전압의 크기를 비교하고 비교 결과에 응답하여 제 2 출력 신호를 출력한다.
제 3 차동 증폭기는 상기 제 2 입력 신호 및 상기 기준 전압의 크기를 비교하고 비교 결과에 응답하여 제 3 출력 신호를 출력한다. 상기 제 1 차동 증폭기는 상기 제 1 입력 신호 및 상기 제 2 입력 신호가 인가되는 트랜지스터들을 상기 제 2 차동 증폭기 및 상기 제 3 차동 증폭기와 공유한다.
상기 제 1 차동 증폭기는 차동 동작 모드에서만 동작되고, 상기 제 2 차동 증폭기 및 상기 제 3 차동 증폭기는 단일 동작 모드에서만 동작된다.
상기 제 1 입력 신호는 상기 차동 동작 모드에서 상기 제 2 입력 신호와 반대 위상을 가지는 신호이며 상기 단일 동작 모드에서 상기 제 1 입력 신호와 상기 제 2 입력 신호는 서로 다른 신호이다.
상기 제 1 차동 증폭기는 상기 제 1 입력 신호를 게이트로 수신하고 제 1 출력 노드에 제 1 단이 연결되고 제 1 노드에 제 2 단이 연결되는 제 1 트랜지스터 및 상기 제 2 입력 신호를 게이트로 수신하고 제 2 출력 노드에 제 1 단이 연결되고 제 2 노드에 제 2 단이 연결되는 제 2 트랜지스터를 구비하고, 상기 제 1 노드와 상기 제 2 노드는 제 1 제어 신호에 응답하여 연결된다.
상기 제 1 차동 증폭기는 제 5 노드와 접지 전압 사이에 연결되는 전류원, 상기 제 1 제어 신호에 응답하여 상기 제 1 노드와 상기 제 5 노드를 연결하는 제 1 스위치 및 상기 제 1 제어 신호에 응답하여 상기 제 2 노드와 상기 제 5 노드를 연결하는 제 2 스위치를 더 구비한다.
상기 제 2 차동 증폭기는 상기 제 1 트랜지스터 및 상기 기준 전압을 게이트로 수신하고 제 3 출력 노드에 제 1 단이 연결되고 제 3 노드에 제 2 단이 연결되는 제 3 트랜지스터를 구비하고, 상기 제 1 노드와 상기 제 3 노드는 제 2 제어 신호에 응답하여 연결된다.
상기 제 2 차동 증폭기는 제 6 노드와 접지 전압 사이에 연결되는 전류원, 상기 제 2 제어 신호에 응답하여 상기 제 3 노드와 상기 제 6 노드를 연결하는 제 3 스위치 및 상기 제 2 제어 신호에 응답하여 상기 제 1 노드와 상기 제 6 노드를 연결하는 제 4 스위치를 더 구비한다.
상기 제 3 차동 증폭기는 상기 제 2 트랜지스터 및 상기 기준 전압을 게이트로 수신하고 제 4 출력 노드에 제 1 단이 연결되고 제 4 노드에 제 2 단이 연결되는 제 4 트랜지스터를 구비하고, 상기 제 2 노드와 상기 제 4 노드는 제 2 제어 신호에 응답하여 연결된다.
상기 제 3 차동 증폭기는 제 7 노드와 접지 전압 사이에 연결되는 전류원, 상기 제 2 제어 신호에 응답하여 상기 제 2 노드와 상기 제 7 노드를 연결하는 제 5 스위치 및 상기 제 2 제어 신호에 응답하여 상기 제 4 노드와 상기 제 7 노드를 연결하는 제 6 스위치를 더 구비한다.
상기 제 1 제어 신호는 상기 차동 동작 모드에서 발생되고, 상기 제 2 제어 신호는 상기 단일 동작 모드에서 발생된다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 2 실시예에 따른 입력 버퍼는 제 1 내지 제 4 트랜지스터를 구비한다.
제 1 트랜지스터는 제 1 입력 신호를 게이트로 수신하고 제 1 출력 노드에 제 1 단이 연결되고 제 1 노드에 제 2 단이 연결된다. 제 2 트랜지스터는 제 2 입력 신호를 게이트로 수신하고 제 2 출력 노드에 제 1 단이 연결되고 제 2 노드에 제 2 단이 연결된다.
제 3 트랜지스터는 기준 전압을 게이트로 수신하고 제 3 출력 노드에 제 1 단이 연결되고 제 3 노드에 제 2 단이 연결된다. 제 4 트랜지스터는 상기 기준 전압을 게이트로 수신하고 제 4 출력 노드에 제 1 단이 연결되고 제 4 노드에 제 2 단이 연결된다.
제 1 제어 신호에 응답하여 상기 제 1 트랜지스터와 상기 제 2 트랜지스터가 제 1 차동 증폭기를 구성하고, 제 2 제어 신호에 응답하여 상기 제 1 트랜지스터와 상기 제 3 트랜지스터가 제 2 차동 증폭기를 구성하며, 상기 제 2 제어 신호에 응답하여 상기 제 2 트랜지스터와 상기 제 4 트랜지스터가 제 3 차동 증폭기를 구성한다.
상기 제 1 제어 신호에 응답하여 상기 제 1 노드와 상기 제 2 노드가 연결되고, 상기 제 2 제어 신호에 응답하여 상기 제 1 노드와 제 3 노드가 연결되며 상기 제 2 제어 신호에 응답하여 상기 제 2 노드와 상기 제 4 노드가 연결된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 실시예에 따른 입력 버퍼를 나타내는 회로도이다.
도 4를 참조하면, 입력 버퍼(400)는 제 1 차동 증폭기(410), 제 2 차동 증폭기(420) 및 제 3 차동 증폭기(430)를 구비한다.
제 1 차동 증폭기(410)는 제 1 입력 신호(IN1) 및 제 2 입력 신호(IN2)의 크기를 비교하고 비교 결과에 응답하여 제 1 출력 신호(VO1)를 출력한다. 제 1 차동 증폭기(410)는 제 1 트랜지스터(TR1)와 제 2 트랜지스터(TR2)를 구비한다.
제 1 트랜지스터(TR1)는 제 1 입력 신호(IN1)를 게이트로 수신하고 제 1 출력 노드(NOUT1)에 제 1 단이 연결되고 제 1 노드(N1)에 제 2 단이 연결된다. 제 2 트랜지스터(TR2)는 제 2 입력 신호(IN2)를 게이트로 수신하고 제 2 출력 노드(NOUT2)에 제 1 단이 연결되고 제 2 노드(N2)에 제 2 단이 연결된다.
제 1 노드(N1)와 제 2 노드(N2)는 제 1 제어 신호(CTRLS1)에 응답하여 연결된다. 제 1 차동 증폭기(410)는 제 5 노드(N5)와 접지 전압(VSS) 사이에 연결되는 전류원(IS1), 제 1 제어 신호(CTRLS1)에 응답하여 제 1 노드(N1)와 제 5 노드(N5)를 연결하는 제 1 스위치(SW1) 및 제 1 제어 신호(CTRLS1)에 응답하여 제 2 노드(N2)와 제 5 노드(N5)를 연결하는 제 2 스위치(SW2)를 더 구비한다.
도 4의 입력 버퍼(400)의 구조를 살펴보면, 제 1 차동 증폭기(410)는 제 1 입력 신호(IN1) 및 제 2 입력 신호(IN2)가 인가되는 제 1 및 제 2 트랜지스터들(TR1, TR2)을 제 2 차동 증폭기(420) 및 제 3 차동 증폭기(430)와 공유한다.
즉, 제 2 차동 증폭기(420)는 제 1 차동 증폭기(410)와 제 1 트랜지스터(TR1)를 공유한다. 그리고 제 3 트랜지스터(TR3)를 구비한다.
제 3 트랜지스터(TR3)는 기준 전압(VREF)을 게이트로 수신하고 제 3 출력 노드(NOUT3)에 제 1 단이 연결되고 제 3 노드(N3)에 제 2 단이 연결된다. 제 1 노드(N1)와 제 3 노드(N3)는 제 2 제어 신호(CTRLS2)에 응답하여 연결된다.
제 2 차동 증폭기(420)는 제 6 노드(N6)와 접지 전압(VSS) 사이에 연결되는 전류원(IS2), 제 2 제어 신호(CTRLS2)에 응답하여 제 3 노드(N3)와 제 6 노드(N6)를 연결하는 제 3 스위치(SW3) 및 제 2 제어 신호(CTRLS2)에 응답하여 제 1 노드(N1)와 제 6 노드(N6)를 연결하는 제 4 스위치(SW4)를 더 구비한다.
제 3 차동 증폭기(430)는 제 1 차동 증폭기(410)와 제 2 트랜지스터(TR2)를 공유한다. 그리고 제 4 트랜지스터(TR4)를 구비한다. 제 4 트랜지스터(TR4)는 기준 전압(VREF)을 게이트로 수신하고 제 4 출력 노드(NOUT4)에 제 1 단이 연결되고 제 4 노드(N4)에 제 2 단이 연결된다.
제 2 노드(N2)와 제 4 노드(N4)는 제 2 제어 신호(CTRLS2)에 응답하여 연결된다.
제 3 차동 증폭기(430)는 제 7 노드(N7)와 접지 전압(VSS) 사이에 연결되는 전류원(IS3), 제 2 제어 신호(CTRLS2)에 응답하여 제 2 노드(N2)와 제 7 노드(N7)를 연결하는 제 5 스위치(SW5) 및 제 2 제어 신호(CTRLS2)에 응답하여 제 4 노드(N4)와 제 7 노드(N7)를 연결하는 제 6 스위치(SW6)를 더 구비한다.
제 1 입력 신호(IN1)는 차동 동작 모드에서 제 2 입력 신호(IN2)와 반대 위상을 가지는 신호이다. 차동 동작 모드에서 제 1 차동 증폭기(410)만 동작된다. 즉, 제 1 제어 신호(CTRLS1)에 응답하여 제 1 스위치(SW1)와 제 2 스위치(SW2)가 연결된다.
그러면 제 1 노드(N1)와 제 2 노드(N2)는 모두 제 5 노드(N5)에 연결되고 제 1 트랜지스터(TR1)와 제 2 트랜지스터(TR2)는 제 1 차동 증폭기(410)에만 이용된다. 제 1 차동 증폭기(410)는 제 1 입력 신호(IN1)와 제 2 입력 신호(IN2)의 크기를 비교하고 그 결과를 증폭하여 제 1 출력 신호(VO1)를 출력한다.
단일 동작 모드에서 제 1 입력 신호(IN1)와 제 2 입력 신호(IN2)는 서로 다른 신호이다. 즉 서로의 위상이나 데이터 값이 관련이 없다.
단일 동작 모드에서 제 1 차동 증폭기(410)를 제외한 제 2 차동 증폭기(420)와 제 3 차동 증폭기(430)만 동작된다. 즉, 제 2 제어 신호(CTRLS2)에 응답하여 제 3 스위치(SW3)와 제 4 스위치(SW4), 제 5 스위치(SW5)와 제 6 스위치(SW6)가 연결된다.
그러면 제 2 차동 증폭기(420)는 제 1 트랜지스터(TR1)와 제 3 트랜지스터(TR3)를 구비하고, 제 3 차동 증폭기(430)는 제 2 트랜지스터(TR2)와 제 4 트랜지스터(TR4)를 구비한다.
제 2 차동 증폭기(420)는 제 1 입력 신호(IN1)와 기준 전압(VREF)의 크기를 비교하고 그 결과를 증폭하여 제 2 출력 신호(VO2)를 출력한다. 제 3 차동 증폭기(430)는 제 2 입력 신호(IN2)와 기준 전압(VREF)의 크기를 비교하고 그 결과를 증폭하여 제 3 출력 신호(VO3)를 출력한다.
도 4의 입력 버퍼(400)는 수신되는 입력 신호(IN1, IN2)가 차동 입력 신호이면 제 1 차동 증폭기(410)만을 이용하여 제 1 출력 신호(VO1)를 출력하고 수신되는 입력 신호(IN1, IN2)가 단일 입력 신호이면 제 2 차동 증폭기(420)와 제 3 차동 증폭기(430)를 이용하여 제 2 출력 신호(VO2) 및 제 3 출력 신호(VO3)를 발생한다.
즉, 수신되는 입력 신호(IN1, IN2)의 종류에 따라 차동 동작 모드나 단일 동작 모드의 양쪽으로 동작될 수 있다.
이 경우, 도 4의 입력 버퍼(400)는 도 2의 입력 버퍼(200)와 달리 제 1 입력 신호(IN)는 제 1 트랜지스터 (TR1)로만 수신하고 제 2 입력 신호(INB)는 제 2 트랜지스터(TR2)로만 수신한다. 따라서, 입력 신호(IN1, IN2)의 입력 커패시턴스를 줄일 수 있다.
도 4의 입력 버퍼(400)처럼 제 1 트랜지스터(TR1)를 제 1 차동 증폭기(410)와 제 2 차동 증폭기(420)가 공유하고 제 2 트랜지스터(TR2)를 제 1 차동 증폭기(410)와 제 3 차동 증폭기(430)가 공유하면 제 1 및 제 2 입력 신호(IN1, IN2)의 입력 커패시턴스가 도 2의 입력 버퍼(200)에 비하여 줄어든다.
도 5는 본 발명의 다른 실시예에 따른 입력 버퍼를 나타내는 회로도이다.
도 5의 입력 버퍼(500)를 참조하면, 입력 버퍼(500)는 제 1 내지 제 4 트랜지스터(TR1, TR2, TR3, TR4)를 구비한다.
제 1 트랜지스터(TR1)는 제 1 입력 신호(IN1)를 게이트로 수신하고 제 1 출력 노드(NOUT1)에 제 1 단이 연결되고 제 1 노드(N1)에 제 2 단이 연결된다. 제 2 트랜지스터(TR2)는 제 2 입력 신호(IN2)를 게이트로 수신하고 제 2 출력 노드(NOUT2)에 제 1 단이 연결되고 제 2 노드(N2)에 제 2 단이 연결된다.
제 3 트랜지스터(TR3)는 기준 전압(VREF)을 게이트로 수신하고 제 3 출력 노드(NOUT3)에 제 1 단이 연결되고 제 3 노드(N3)에 제 2 단이 연결된다. 제 4 트랜지스터(TR4)는 기준 전압(VREF)을 게이트로 수신하고 제 4 출력 노드(NOUT4)에 제 1 단이 연결되고 제 4 노드(N4)에 제 2 단이 연결된다.
제 1 제어 신호(CTRLS1)에 응답하여 제 1 트랜지스터(TR1)와 제 2 트랜지스터(TR2)가 제 1 차동 증폭기(510)를 구성한다. 제 2 제어 신호(CTRLS2)에 응답하여 제 1 트랜지스터(TR1)와 제 3 트랜지스터(TR3)가 제 2 차동 증폭기(520)를 구성한다.
제 2 제어 신호(CTRLS2)에 응답하여 제 2 트랜지스터(TR2)와 제 4 트랜지스터(TR4)가 제 3 차동 증폭기(530)를 구성한다.
제 1 제어 신호(CTRLS1)에 응답하여 제 1 노드(N1)와 제 2 노드(N2)가 연결된다. 제 2 제어 신호(CTRLS2)에 응답하여 제 1 노드(N1)와 제 3 노드(N3)가 연결되며 제 2 제어 신호(CTRLS2)에 응답하여 제 2 노드(N2)와 제 4 노드(N4)가 연결된다.
도 5의 입력 버퍼(500)는 도 4의 입력 버퍼(400)와 달리 제 1 노드(N1)와 제 2 노드를 제 1 스위치(SW1)를 이용하여 직접 연결한다. 도 4의 입력 버퍼(400)에서는 제 1 노드(N1)와 제 2 노드(N2)를 연결하기 위하여 제 1 스위치(SW1)와 제 2 스위치(SW2)를 이용한다.
도 4의 입력 버퍼(400)는 제 1 노드(N1)와 제 2 노드(N2)를 연결하기 위하여 제 1 스위치(SW1) 및 제 2 스위치(SW2)를 이용하지만 도 5의 입력 버퍼(500)는 제 1 노드(N1)와 제 2 노드(N2)를 연결하기 위하여 제 1 스위치(SW1)만을 이용한다.
따라서, 도 5의 제 1 차동 증폭기(510)는 도 4의 제 1 차동 증폭기(410)보다 스위치에 의한 전압 강하를 줄일 수 있다.
마찬가지로, 도 4의 입력 버퍼(400)는 제 1 노드(N1)와 제 3 노드(N3)를 연결하기 위하여 제 3 스위치(SW3) 및 제 4 스위치(SW4)를 이용하지만 도 5의 입력 버퍼(500)는 제 1 노드(N1)와 제 3 노드(N3)를 연결하기 위하여 제 2 스위치(SW2)만을 이용한다.
따라서, 도 5의 제 2 차동 증폭기(520)는 도 4의 제 2 차동 증폭기(420)보다 스위치에 의한 전압 강하를 줄일 수 있다.
그리고, 도 4의 입력 버퍼(400)는 제 2 노드(N2)와 제 4 노드(N4)를 연결하기 위하여 제 5 스위치(SW5) 및 제 6 스위치(SW6)를 이용하지만 도 5의 입력 버퍼(500)는 제 2 노드(N2)와 제 4 노드(N4)를 연결하기 위하여 제 3 스위치(SW3)만을 이용한다.
따라서, 도 5의 제 3 차동 증폭기(530)는 도 4의 제 3 차동 증폭기(420)보다 스위치에 의한 전압 강하를 줄일 수 있다.
도 5의 입력 버퍼(500)는 제 1 내지 제 4 노드(N1, N2, N3, N4)를 연결하는 스위치들(SW1, SW2, SW3)의 연결 구조가 제 4의 입력 버퍼(400)와 다른 점을 제외하면 도 5의 제 1 내지 제 3 차동 증폭기(510, 520, 530)의 구조는 도 4의 제 1 내지 제 3 차동 증폭기(410, 420, 430)의 구조와 동일하다. 따라서 상세한 설명을 생략한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 입력 버퍼는 차동 입력 신호 및 단일 입력 신호를 모두 수신하여 출력할 수 있으며 또한 입력 신호의 입력 커패시턴스를 줄일 수 있는 장점이 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 두 개의 신호를 차동 입력 신호 또는 단일 입력 신호로서 선택할 수 있는 입력 버퍼를 설명하는 도면이다.
도 2는 도 1의 입력 버퍼의 동작을 설명하기 위한 회로도이다.
도 3은 차동 입력 신호와 단일 입력 신호를 설명하는 도면이다.
도 4는 본 발명의 실시예에 따른 입력 버퍼를 나타내는 회로도이다.
도 5는 본 발명의 다른 실시예에 따른 입력 버퍼를 나타내는 회로도이다.
Claims (19)
- 제 1 입력 신호 및 제 2 입력 신호의 크기를 비교하고 비교 결과에 응답하여 제 1 출력 신호를 출력하는 제 1 차동 증폭기 ;상기 제 1 입력 신호 및 기준 전압의 크기를 비교하고 비교 결과에 응답하여 제 2 출력 신호를 출력하는 제 2 차동 증폭기 ; 및상기 제 2 입력 신호 및 상기 기준 전압의 크기를 비교하고 비교 결과에 응답하여 제 3 출력 신호를 출력하는 제 3 차동 증폭기를 구비하고,상기 제 1 차동 증폭기는,상기 제 1 입력 신호 및 상기 제 2 입력 신호가 인가되는 트랜지스터들을 상기 제 2 차동 증폭기 및 상기 제 3 차동 증폭기와 공유하는 것을 특징으로 하는 입력 버퍼.
- 제 1항에 있어서, 상기 제 1 차동 증폭기는,차동 동작 모드에서만 동작되고,상기 제 2 차동 증폭기 및 상기 제 3 차동 증폭기는,단일 동작 모드에서만 동작되는 것을 특징으로 하는 입력 버퍼.
- 제 2항에 있어서, 상기 제 1 입력 신호는,상기 차동 동작 모드에서 상기 제 2 입력 신호와 반대 위상을 가지는 신호이며,상기 단일 동작 모드에서 상기 제 1 입력 신호와 상기 제 2 입력 신호는 서로 다른 신호인 것을 특징으로 하는 입력 버퍼.
- 제 3항에 있어서, 상기 제 1 차동 증폭기는,상기 제 1 입력 신호를 게이트로 수신하고 제 1 출력 노드에 제 1 단이 연결되고 제 1 노드에 제 2 단이 연결되는 제 1 트랜지스터 ; 및상기 제 2 입력 신호를 게이트로 수신하고 제 2 출력 노드에 제 1 단이 연결되고 제 2 노드에 제 2 단이 연결되는 제 2 트랜지스터를 구비하고,상기 제 1 노드와 상기 제 2 노드는 제 1 제어 신호에 응답하여 연결되는 것을 특징으로 하는 입력 버퍼.
- 제 4항에 있어서, 상기 제 1 차동 증폭기는,제 5 노드와 접지 전압 사이에 연결되는 전류원 ;상기 제 1 제어 신호에 응답하여 상기 제 1 노드와 상기 제 5 노드를 연결하는 제 1 스위치 ; 및상기 제 1 제어 신호에 응답하여 상기 제 2 노드와 상기 제 5 노드를 연결하는 제 2 스위치를 더 구비하는 것을 특징으로 하는 입력 버퍼.
- 제 4항에 있어서, 상기 제 2 차동 증폭기는,상기 제 1 트랜지스터 ; 및상기 기준 전압을 게이트로 수신하고 제 3 출력 노드에 제 1 단이 연결되고 제 3 노드에 제 2 단이 연결되는 제 3 트랜지스터를 구비하고,상기 제 1 노드와 상기 제 3 노드는 제 2 제어 신호에 응답하여 연결되는 것을 특징으로 하는 입력 버퍼.
- 제 6항에 있어서, 상기 제 2 차동 증폭기는,제 6 노드와 접지 전압 사이에 연결되는 전류원 ;상기 제 2 제어 신호에 응답하여 상기 제 3 노드와 상기 제 6 노드를 연결하는 제 3 스위치 ; 및상기 제 2 제어 신호에 응답하여 상기 제 1 노드와 상기 제 6 노드를 연결하는 제 4 스위치를 더 구비하는 것을 특징으로 하는 입력 버퍼.
- 제 4항에 있어서, 상기 제 3 차동 증폭기는,상기 제 2 트랜지스터 ; 및상기 기준 전압을 게이트로 수신하고 제 4 출력 노드에 제 1 단이 연결되고 제 4 노드에 제 2 단이 연결되는 제 4 트랜지스터를 구비하고,상기 제 2 노드와 상기 제 4 노드는 제 2 제어 신호에 응답하여 연결되는 것을 특징으로 하는 입력 버퍼.
- 제 8항에 있어서, 상기 제 3 차동 증폭기는,제 7 노드와 접지 전압 사이에 연결되는 전류원 ;상기 제 2 제어 신호에 응답하여 상기 제 2 노드와 상기 제 7 노드를 연결하는 제 5 스위치 ; 및상기 제 2 제어 신호에 응답하여 상기 제 4 노드와 상기 제 7 노드를 연결하는 제 6 스위치를 더 구비하는 것을 특징으로 하는 입력 버퍼.
- 제 9항에 있어서, 상기 제 1 제어 신호는,상기 차동 동작 모드에서 발생되고, 상기 제 2 제어 신호는,상기 단일 동작 모드에서 발생되는 것을 특징으로 하는 입력 버퍼.
- 제 1 입력 신호를 게이트로 수신하고 제 1 출력 노드에 제 1 단이 연결되고 제 1 노드에 제 2 단이 연결되는 제 1 트랜지스터 ;제 2 입력 신호를 게이트로 수신하고 제 2 출력 노드에 제 1 단이 연결되고 제 2 노드에 제 2 단이 연결되는 제 2 트랜지스터 ;기준 전압을 게이트로 수신하고 제 3 출력 노드에 제 1 단이 연결되고 제 3 노드에 제 2 단이 연결되는 제 3 트랜지스터 ;상기 기준 전압을 게이트로 수신하고 제 4 출력 노드에 제 1 단이 연결되고 제 4 노드에 제 2 단이 연결되는 제 4 트랜지스터를 구비하고,제 1 제어 신호에 응답하여 상기 제 1 트랜지스터와 상기 제 2 트랜지스터가 제 1 차동 증폭기를 구성하고,제 2 제어 신호에 응답하여 상기 제 1 트랜지스터와 상기 제 3 트랜지스터가 제 2 차동 증폭기를 구성하며,상기 제 2 제어 신호에 응답하여 상기 제 제 2 트랜지스터와 상기 제 4 트랜지스터가 제 3 차동 증폭기를 구성하는 것을 특징으로 하는 입력 버퍼.
- 제 11항에 있어서,상기 제 1 제어 신호에 응답하여 상기 제 1 노드와 상기 제 2 노드가 연결되고, 상기 제 2 제어 신호에 응답하여 상기 제 1 노드와 제 3 노드가 연결되며 상기 제 2 제어 신호에 응답하여 상기 제 2 노드와 상기 제 4 노드가 연결되는 것을 특징으로 하는 입력 버퍼.
- 제 11항에 있어서, 상기 제 1 차동 증폭기는,차동 동작 모드에서만 동작되고,상기 제 2 차동 증폭기 및 상기 제 3 차동 증폭기는,단일 동작 모드에서만 동작되는 것을 특징으로 하는 입력 버퍼.
- 제 13항에 있어서, 상기 제 1 입력 신호는,상기 차동 동작 모드에서 상기 제 2 입력 신호와 반대 위상을 가지는 신호이며,상기 단일 동작 모드에서 상기 제 1 입력 신호와 상기 제 2 입력 신호는 서로 다른 신호인 것을 특징으로 하는 입력 버퍼.
- 제 14항에 있어서, 상기 차동 동작 모드는,상기 제 1 입력 신호와 상기 제 2 입력 신호의 크기를 비교하고 비교 결과를 증폭하여 출력하는 동작 모드이고,상기 단일 동작 모드는,상기 제 1 입력 신호 및 상기 기준 전압의 크기를 비교하고 비교 결과 증폭한 신호와 상기 제 2 입력 신호 및 상기 기준 전압의 크기를 비교하고 비교 결과 증폭한 신호를 출력하는 동작 모드인 것을 특징으로 하는 입력 버퍼.
- 제 11항에 있어서, 상기 제 1 차동 증폭기는,상기 제 1 노드와 접지 전압 사이에 연결되는 제 1 전류원 ;상기 제 2 노드와 상기 접지 전압 사이에 연결되는 제 2 전류원 ; 및상기 제 1 제어 신호에 응답하여 상기 제 1 노드와 상기 제 2 노드를 연결하는 제 1 스위치를 더 구비하는 것을 특징으로 하는 입력 버퍼.;
- 제 16항에 있어서, 상기 제 2 차동 증폭기는,상기 제 1 전류원 ;상기 제 3 노드와 상기 접지 전압 사이에 연결되는 제 3 전류원 ; 및상기 제 2 제어 신호에 응답하여 상기 제 1 노드와 상기 제 3 노드를 연결하는 제 2 스위치를 더 구비하는 것을 특징으로 하는 입력 버퍼.
- 제 16항에 있어서, 상기 제 3 차동 증폭기는,상기 제 2전류원 ;상기 제 4 노드와 상기 접지 전압 사이에 연결되는 제 4 전류원 ; 및상기 제 2 제어 신호에 응답하여 상기 제 2 노드와 상기 제 4 노드를 연결하는 제 3 스위치를 더 구비하는 것을 특징으로 하는 입력 버퍼.
- 제 11항에 있어서, 상기 제 1 제어 신호는,상기 차동 동작 모드에서 발생되고, 상기 제 2 제어 신호는,상기 단일 동작 모드에서 발생되는 것을 특징으로 하는 입력 버퍼.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2003-0066503A KR100510548B1 (ko) | 2003-09-25 | 2003-09-25 | 입력 신호의 입력 커패시턴스를 줄일 수 있는 입력 버퍼 |
TW093127792A TWI279984B (en) | 2003-09-25 | 2004-09-14 | Input buffer capable of reducing input capacitance seen by input signal |
JP2004274051A JP4685396B2 (ja) | 2003-09-25 | 2004-09-21 | 入力信号の入力キャパシタンスを減らせる入力バッファ |
US10/949,165 US7091741B2 (en) | 2003-09-25 | 2004-09-24 | Input buffer capable of reducing input capacitance seen by input signal |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2003-0066503A KR100510548B1 (ko) | 2003-09-25 | 2003-09-25 | 입력 신호의 입력 커패시턴스를 줄일 수 있는 입력 버퍼 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20050030293A KR20050030293A (ko) | 2005-03-30 |
KR100510548B1 true KR100510548B1 (ko) | 2005-08-26 |
Family
ID=34374163
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2003-0066503A KR100510548B1 (ko) | 2003-09-25 | 2003-09-25 | 입력 신호의 입력 커패시턴스를 줄일 수 있는 입력 버퍼 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7091741B2 (ko) |
JP (1) | JP4685396B2 (ko) |
KR (1) | KR100510548B1 (ko) |
TW (1) | TWI279984B (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8786320B2 (en) | 2009-09-28 | 2014-07-22 | Samsung Electronics Co., Ltd. | Signal input circuit and semiconductor device having the same |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100598017B1 (ko) * | 2004-09-20 | 2006-07-06 | 삼성전자주식회사 | 기준 전압 변화에 따른 출력 특성 보정이 가능한 입력버퍼 및 출력 특성 보정이 가능한 입력 버퍼링 방법 |
KR100699862B1 (ko) * | 2005-08-26 | 2007-03-27 | 삼성전자주식회사 | 반도체 장치의 이중 기준 입력 수신기 및 이의 입력 데이터신호 수신방법 |
US7930492B2 (en) | 2005-09-12 | 2011-04-19 | Samsung Electronics Co., Ltd. | Memory system having low power consumption |
US7966446B2 (en) | 2005-09-12 | 2011-06-21 | Samsung Electronics Co., Ltd. | Memory system and method having point-to-point link |
KR100782323B1 (ko) * | 2006-10-16 | 2007-12-06 | 삼성전자주식회사 | 출력 드라이버의 노이즈를 감소시킬 수 있는 반도체 장치및 방법 |
KR100912091B1 (ko) | 2007-04-30 | 2009-08-13 | 삼성전자주식회사 | 전력 소모를 줄일 수 있는 데이터 인터페이스 방법 및 장치 |
KR100884606B1 (ko) * | 2007-07-12 | 2009-02-19 | 주식회사 하이닉스반도체 | 반도체메모리소자의 입력 버퍼 |
US7961007B2 (en) * | 2009-04-30 | 2011-06-14 | Apple Inc. | Receiver to match delay for single ended and differential signals |
KR101079603B1 (ko) * | 2009-08-11 | 2011-11-03 | 주식회사 티엘아이 | 3레벨 전압을 이용하는 차동 데이터 송수신 장치 및 차동 데이터 송수신 방법 |
US8432185B2 (en) | 2011-05-25 | 2013-04-30 | Apple Inc. | Receiver circuits for differential and single-ended signals |
US8410814B2 (en) * | 2011-06-16 | 2013-04-02 | Apple Inc. | Receiver circuits for differential and single-ended signals |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5166956A (en) * | 1990-05-21 | 1992-11-24 | North American Philips Corporation | Data transmission system and apparatus providing multi-level differential signal transmission |
JP3143262B2 (ja) * | 1993-05-28 | 2001-03-07 | 三洋電機株式会社 | 増幅回路 |
GB2305038B (en) * | 1995-09-07 | 2000-03-15 | Pilkington Micro Electronics | Amplifier circuit |
JP3031313B2 (ja) * | 1997-09-11 | 2000-04-10 | 日本電気株式会社 | 半導体回路 |
US6573760B1 (en) * | 1998-12-28 | 2003-06-03 | Agere Systems Inc. | Receiver for common mode data signals carried on a differential interface |
JP2000332548A (ja) * | 1999-05-12 | 2000-11-30 | Lucent Technol Inc | 信号増幅回路および平衡入出力型差動増幅回路 |
GB2393055B (en) * | 2002-09-10 | 2006-08-30 | Wolfson Ltd | Transconductance amplifiers |
-
2003
- 2003-09-25 KR KR10-2003-0066503A patent/KR100510548B1/ko not_active IP Right Cessation
-
2004
- 2004-09-14 TW TW093127792A patent/TWI279984B/zh not_active IP Right Cessation
- 2004-09-21 JP JP2004274051A patent/JP4685396B2/ja not_active Expired - Fee Related
- 2004-09-24 US US10/949,165 patent/US7091741B2/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8786320B2 (en) | 2009-09-28 | 2014-07-22 | Samsung Electronics Co., Ltd. | Signal input circuit and semiconductor device having the same |
Also Published As
Publication number | Publication date |
---|---|
US20050068067A1 (en) | 2005-03-31 |
KR20050030293A (ko) | 2005-03-30 |
TW200515704A (en) | 2005-05-01 |
JP4685396B2 (ja) | 2011-05-18 |
JP2005102217A (ja) | 2005-04-14 |
US7091741B2 (en) | 2006-08-15 |
TWI279984B (en) | 2007-04-21 |
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