KR102353646B1 - 버퍼 메모리에서의 신호 변환을 위한 방법 및 장치 - Google Patents

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Abstract

일 실시 예에 따르면, 데이터 버퍼가 설명된다. 데이터 버퍼는 제1 통신 프로토콜에 따라 인코딩된 제1 신호를 수신 및 제공하도록 구성된 제1 입력/출력 회로, 제2 통신 프로토콜에 따라 인코딩된 제2 신호를 수신 및 제공하도록 구성된 제2 입력/출력 회로, 및 상기 제1 입력/출력 회로 및 상기 제2 입력/출력 회로에 연결되고 상기 제1 신호를 상기 제2 신호로 변환하고 상기 제2 신호를 상기 제1 신호로 변환하도록 구성된 변환 회로를 포함한다.

Description

버퍼 메모리에서의 신호 변환을 위한 방법 및 장치
레지스터 메모리로도 알려져 있는 버퍼 메모리 시스템들, 이를테면 LRDIMM(load reduced dual in-line memory modules)은 메모리 제어기 또는 호스트 시스템(예를 들어, 메모리 명령들을 발행하는 프로세서)과 메모리 사이에 하나 이상의 버퍼 또는 레지스터를 포함한다. 버퍼 메모리 시스템들은 버퍼가 없는 메모리 시스템들과 비교하여 호스트 시스템 상의 전기 부하를 감소시킴으로써 시스템에서의 메모리 모듈들의 수가 증가함에 따라 시스템 안정성을 향상시킬 수 있다. 버퍼들은 명령 버퍼들, 어드레스 버퍼들, 데이터 버퍼들 또는 이들의 몇몇 조합일 수 있다. 통상적인 버퍼 메모리 시스템들은 호스트와 메모리 간 데이터 속도의 1:1 비를 유지할 수 있다. 즉, 호스트 및 메모리는 통상적으로 동일한 클록 주파수에서 동작할 수 있다. 이는 메모리 내 트랜지스터 응답이 통상적으로 프로세서 속도보다 느리기 때문에 전체 시스템 성능을 제한한다. 그에 따라, 시스템 성능이 메모리 소자 내 트랜지스터 응답에 의해 제한된다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템의 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 메모리의 블록도이다.
도 3은 본 발명의 일 실시 예에 따른 데이터 버퍼의 블록도이다.
도 4는 본 발명의 일 실시 예에 따른 이진 신호와 다중 레벨 신호 간 변환을 위한 데이터 버퍼의 블록도이다.
도 5는 본 발명의 일 실시 예에 따른 이진 신호 대 다중 레벨 신호 간 변환을 위한 데이터 버퍼에 대한 타이밍도이다.
도 6은 본 발명의 일 실시 예에 따른 역직렬 변환기 회로의 블록도이다.
도 7은 본 발명의 일 실시 예에 따른 직렬 변환기 회로의 블록도이다.
도 8은 본 발명의 일 실시 예에 따른 다중 레벨 송신기 회로의 회로도이다.
도 9는 본 발명의 일 실시 예에 따른 다중 레벨 수신기 및 다중 레벨 복호기 회로의 블록도이다.
도 10은 본 발명의 일 실시 예에 따른 버퍼 메모리 시스템의 블록도이다.
도 11은 본 발명의 일 실시 예에 따른 버퍼 메모리 시스템의 블록도이다.
도 12는 본 발명의 일 실시 예에 따른 버퍼 메모리 시스템의 블록도이다.
도 13은 본 발명의 일 실시 예에 따른 메모리의 블록도이다.
소정의 세부 사항들이 본 발명의 실시 예들에 대한 충분한 이해를 제공하기 위해 아래에 제시된다. 그러나, 본 발명의 실시 예들이 해당 기술분야의 통상의 기술자에게 이러한 특정 세부 사항들 없이도 실시될 수 있다는 것이 명백할 것이다. 또한, 본원에 설명되는 본 발명의 특정 실시 예들은 예로서 제공되는 것이고 본 발명의 범위를 이러한 특정 실시 예들로 제한하는 것으로 사용되지 않아야 한다. 다른 사례들에서, 주지된 회로들, 제어 신호들, 타이밍 프로토콜들 및 소프트웨어 동작들은 본 발명을 불필요하게 애매모호하게 하는 것을 회피하기 위해 상세하게 제시되지 않는다.
본원에 개시되는 실시 예들은 칩들이 동일하지 않은 속도력으로 통신하는 통상적인 시스템들의 한계를 극복한다. 명확하게 하기 위해, 본원에 설명되는 예들은 컴퓨터 메모리 시스템들의 상황에서 제시된다. 그러나, 칩들이 상이한 속도력으로 통신하는 시스템들의 성능을 개선하기 위해 다른 적용이 가능하다. 예를 들어, 프로세서들에 핀 필드 전계 트랜지스터들(FinFET들)을 그리고/또는 모뎀에 레거시 트랜지스터들을 구현하는 통신. 하나의 구체적인 적용은 데이터 버퍼의 호스트측 상에서 이진 신호들을 데이터 버퍼의 메모리측 상에서 다중 레벨 신호들로 그리고 그 반대로도 변환함으로써 버퍼 메모리 시스템들의 성능을 향상시키는 것일 수 있다. 데이터 버퍼의 메모리측 상에서 데이터를 다중 레벨 신호들로 인코딩함으로써, 메모리에서 데이터를 캡처하는데 사용되는 클록의 속도가 감소될 수 있으며(예를 들어, 주파수가 감소됨), 그에 의해 메모리 속도의 제한 요인으로서의 트랜지스터 응답의 영향을 감소시킬 수 있다. 본원에 개시되는 실시 예들은 몇몇 이점을 부여할 수 있다. 예를 들어, 신호 마진이 증가할 수 있다. 클록 주파수가 낮아지면 전력 소모를 감소시킴으로써 소자의 열 속성들을 개선시킬 수 있다. 시스템은 메모리 시스템에 추가되는 추가 메모리들로 확장될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템(100으로 총칭됨)의 블록도이다. 메모리 시스템(100)은 호스트(102) 및 메모리 소자(104)를 포함한다. 호스트(102)는 메모리 동작들, 이를테면 판독 및 기록 동작들을 수행하기 위한 명령들을 메모리 소자(104)에 제공한다. 호스트(102)는 명령/어드레스 버스(112)를 통해 명령 정보 및/또는 어드레스 정보를 메모리 소자(104)에 제공할 수 있다. 호스트(102)는 호스트측 데이터 버스(114)를 통해 메모리 동작들과 연관된 데이터를 제공 및 수신할 수 있다. 호스트(102)는 예를 들어, 메모리 제어기 또는 프로세서, 이를테면 중앙 처리 장치 또는 그래픽 처리 장치일 수 있다.
메모리(104)는 명령/어드레스 버스(112)에 연결되는 명령/어드레스 버퍼(106), 호스트측 데이터 버스(114)에 연결되는 복수의 데이터 버퍼(108(1)-(N)) 및 각각의 메모리측 데이터 버스(116(1)-(N))를 통해 각각의 데이터 버퍼(108(1)-(N))에 연결되는 복수의 메모리(110(1)-(N))를 포함하는 버퍼 메모리 소자이다. 메모리 소자(104)는 명령/어드레스 버스(112)를 통해 명령 및/또는 어드레스 정보를 수신하고 호스트측 데이터 버스(114)를 통해 데이터 신호, 이를테면 호스트_측 신호를 수신 및/또는 제공할 수 있다. 명령/어드레스 정보, 및/또는 수신된 상기 호스트_측 신호에 응답하여, 메모리 소자(104)는 메모리 동작들을 수행하고 호스트측 데이터 버스(114)를 통해 판독 데이터 또는 기록 확인 정보와 같은 정보를 호스트(102)에 리턴할 수 있다. 명령/어드레스 버퍼(106)는 명령/어드레스 버스(112)를 통해 호스트(102)로부터 명령/어드레스 정보를 수신하고 명령/어드레스 정보를 내부 명령/어드레스 버스(118)를 통해 복수의 메모리(110(1)-(N)) 중 하나 이상에 제공할 수 있다.
호스트측 데이터 버스(114)는 호스트(102)와 메모리 소자(104) 사이에서 데이터 신호, 이를테면 호스트_측 신호를 전달하도록 구성될 수 있다. 호스트_측 신호는 제1 통신 프로토콜에 따라 인코딩될 수 있다. 통신 프로토콜은 두 개 이상의 소자가 호스트측 데이터 버스를 통해 통신할 수 있게 하는 시스템 규정들을 지정할 수 있다. 제1 통신 프로토콜은 예를 들어, 더블 데이터 레이트-4(DDR4), 저전력 DDR4(LPDDR4), LPDDR4x, DDR3, 직렬 변환기/역직렬 변환기(Serializer/Deserializer, SERDES)(예를 들어, PCI 익스프레스(PCIe 3 등) 등과 같은 특정 유형의 메모리 소자와 연관되는 통신 프로토콜일 수 있다. 일부 실시 예에서, 호스트_측 신호는 두 개의 가능한 논리 상태(예를 들어, 논리 0 또는 1)를 갖는 이진 신호일 수 있다.
복수의 데이터 버퍼(108(1)-(N))의 각각의 데이터 버퍼(108)는 제1 통신 프로토콜에 따라 인코딩되는 호스트_측 신호를 수신하고, 호스트_측 신호를 제2 통신 프로토콜에 따라 인코딩되는 메모리_측 신호로 그리고 그 반대로도 변환하도록 구성된다. 제2 통신 프로토콜은 DDR4, LPDDR4, LPDDR4x, DDR3, SERDES 등과 같은 특정 유형의 메모리와 연관될 수 있다. 일부 실시 예에서, 메모리_측 신호는 다중 레벨 신호일 수 있다. 예를 들어, 2 비트는 그러한 2 비트의 논리 상태(예를 들어, 논리 00, 01, 10 또는 11)에 대응하는 단일 전압 레벨로서 인코딩될 수 있다. 그 외 다른 유형들의 다중 레벨 신호들도 사용될 수 있다. 호스트_측 신호와 메모리_측 신호 간 변환에 의해, 데이터 버퍼들(108(1)-(N))은 호스트가 제1 통신 프로토콜을 사용하여 메모리 소자(104)와 통신할 수 있게 하고 각각의 메모리들(110(1)-(N))이 제2 통신 프로토콜에 따라 인코딩되는 데이터 입력을 사용하여 동작할 수 있게 한다. 예를 들어, 일 실시 예에서, 데이터 버퍼(108)는 DDR4 메모리용으로 인코딩된 호스트_측 신호를 수신하고, 수신된 신호를 LPDDR4 메모리용으로 인코딩되는 메모리_측 신호로 변환할 수 있다. 다른 예로서, 데이터 버퍼(108)는 이진 신호(예를 들어, 이진 펄스 진폭 변조(PAM2) 신호)로서 인코딩된 호스트_측 신호를 다중 레벨 신호로서 인코딩되는 메모리_측 신호(예를 들어, PAM4 신호)로 변환할 수 있다. 그러한 실시 예에서, 클록 신호들은 더 많은 데이터가 각각의 데이터 심볼로 인코딩되기 때문에(예를 들어, 데이터 아이 동안 전압 레벨이 샘플링됨) 전체 데이터 대역폭을 유지 또는 증가시키면서 데이터 버퍼(108)의 메모리측 상에서 늦춰질 수 있다.
각각의 데이터 버퍼(108)는 각각의 메모리측 버스(116)를 통해 각각의 메모리(110)와 통신하도록 구성될 수 있다. 메모리측 버스들(116(1)-(N))은 호스트측 데이터 버스와 비교하여 상대적으로 짧고 클린한 채널들일 수 있다. 예를 들어, 메모리측 데이터 버스들(116(1)-(N))은 각각 20 mm 미만일 수 있다. 그 외 다른 길이들도 사용될 수 있다. 메모리측 버스들(116(1)-(N))에 관한 길이 및 노이즈를 제한함으로써, 신호 무결성과 상충되지 않고 노이즈 없이 전압 레벨들 간 보다 미세한 부분들이 송신될 수 있기 때문에 각각의 데이터 심볼로 인코딩되는 비트들의 수가 증가될 수 있다.
메모리들(110(1)-(N))은 일반적으로 메모리 동작들을 수행하고 제2 통신 프로토콜에 따라 인코딩된 메모리_측 신호를 수신/제공할 수 있는 임의의 유형의 메모리일 수 있다. 예를 들어, 메모리_측 신호가 DDR4 프로토콜에 따라 인코딩되는 실시 예들에서, 메모리(110)는 DDR4 프로토콜에 따라 인코딩된 데이터로 메모리 동작들을 수신, 송신 및 수행하도록 구성될 수 있다. 유사하게, 메모리_측 신호가 다중 레벨 신호로서 인코딩되는 실시 예들에서, 메모리(110)는 다중 레벨 신호를 수신 및 디코딩하도록 구성될 수 있다.
도 2는 본 발명의 일 실시 예에 따른 메모리(210으로 총칭됨)의 블록도이다. 메모리(210)는 메모리 I/O 회로(202), 제어 회로(208) 및 메모리 어레이(212)를 포함한다. 메모리 어레이(210)는 도 1의 메모리들(110(1)-(N)) 중 하나 이상과 같이 구현될 수 있다.
메모리 I/O 회로(202)는 수신기 회로(204) 및 송신기 회로(206)를 포함한다. 수신기 회로(204)는 제2 통신 프로토콜에 따라 인코딩된 메모리_측 신호를 수신하도록 구성될 수 있다. 메모리_측 신호가 다중 레벨 신호인 실시 예들에서, 수신기 회로(204)는 예를 들어, 하나 이상의 다중 레벨 수신기 및 디코더 회로를 포함할 수 있다. 송신기 회로(206)는 제2 통신 프로토콜에 따라 인코딩된 메모리_측 신호를 제공하도록 구성될 수 있다. 송신기 회로(206)는 예를 들어, 하나 이상의 신호 구동 회로를 포함할 수 있다. 메모리_측 신호가 다중 레벨 신호인 실시 예들에서, 송신기 회로(206)는 다중 레벨 구동 회로를 포함할 수 있다.
제어 회로(208)는 수신된 명령/어드레스 정보, 이를테면 도 1의 명령/어드레스 버퍼(106)에 의해 제공된 정보에 기초한 제어 신호들을 메모리 어레이(212)에 제공하도록 구성될 수 있다. 제어 회로(208)는 예를 들어, 판독 동작, 기록 동작, 재생 동작 또는 임의의 그 외 다른 메모리 동작을 실행하기 위한 제어 신호들을 메모리 어레이(212)에 제공할 수 있다.
메모리 어레이(212)는 복수의 메모리 셀을 포함할 수 있다. 메모리 셀들은 휘발성 또는 비-휘발성 메모리 셀들일 수 있다. 예를 들어, 메모리 셀들은 DRAM 메모리 셀들, 플래시 메모리 셀들, 상 변화 메모리 셀들 또는 임의의 그 외 다른 유형의 메모리 셀들일 수 있다. 메모리 어레이(212)의 메모리 셀들은 임의의 아키텍처로 배열될 수 있다.
도 3은 본 발명의 일 실시 예에 따른 데이터 버퍼(308로 총칭됨)의 블록도이다. 데이터 버퍼(308)는 도 1의 데이터 버퍼들(108(1)-(N)) 중 하나 이상과 같이 구현될 수 있다. 데이터 버퍼(308)는 호스트측 I/O 회로(302), 변환 회로(304), 메모리측 I/O 회로(306) 및 타이밍 회로(310)를 포함할 수 있다. 데이터 버퍼(308)는 제1 통신 프로토콜에 따라 인코딩되는 호스트_측 신호를 제2 통신 프로토콜에 따라 인코딩되는 메모리_측 신호로 그리고 그 반대로도 변환하도록 구성된 양방향 버퍼일 수 있다.
호스트측 I/O 회로(302)는 제1 통신 프로토콜에 따라 인코딩된 호스트_측 신호를 수신 및 제공하도록 구성될 수 있다. 호스트측 I/O 회로는 예를 들어, 하나 이상의 래치, 신호 구동 회로 또는 신호들을 수신 및 전송하기 위한 그 외 다른 회로들을 포함할 수 있다. 일 실시 예에서, 호스트측 I/O 회로(302)는 이진 송신기 및 이진 수신기 회로를 포함한다. 일반적으로, 호스트측 I/O 회로(302)는 제1 통신 프로토콜에 따라 인코딩된 신호들을 전송 및 수신하도록 구성된 임의의 수신기 및/또는 송신기를 포함할 수 있다. 예시적인 호스트측 I/O 회로(302)는 도 4에 대하여 더 상세하게 후술된다.
변환 회로(304)는 제1 프로토콜에 따라 인코딩되고 호스트측 I/O 회로(302)에 의해 수신되는 호스트_측 신호를 제2 통신 프로토콜에 따라 인코딩되는 메모리_측 신호로 그리고 그 반대로도 변환하도록 구성될 수 있다. 변환 회로(304)는 예를 들어, 직렬 이진 신호들(예를 들어, 호스트_측 신호)을 그 다음 다중 레벨 신호(예를 들어, 메모리_측 신호)로 변환될 수 있는 병렬 이진 신호들로 변환하기 위한 역직렬 변환기 회로를 포함할 수 있다. 또한 변환 회로(304)는 예를 들어, 병렬 이진 신호들(예를 들어, 다중 레벨, 메모리_측 신호로부터 유도되는)을 변환하고 그것들을 이진 신호(예를 들어, 호스트_측 신호)로서의 송신을 위한 직렬 이진 신호들로 변환하기 위한 직렬 변환기 회로를 포함할 수 있다. 다양한 그 외 다른 실시 예에서, 변환 회로(304)는 그 외 다른 통신 프로토콜들의 유형들 간을 변환할 수 있다. 예시적인 변환 회로들은 도 4 내지 도 8에 대하여 더 상세하게 후술된다.
메모리측 I/O 회로(306)는 제2 통신 프로토콜에 따라 인코딩된 메모리_측 신호를 수신 및 제공하도록 구성될 수 있다. 메모리측 I/O 회로(306)는 예를 들어, 수신기 회로들 및 송신기 회로들을 포함할 수 있다. 일부 실시 예에서, 수신기 회로들 및 송신기 회로들은 각각 다중 레벨 메모리_측 신호를 수신 및 제공하도록 구성된다. 그러한 실시 예들에서, 메모리측 I/O 회로(306)는 수신된 다중 레벨 메모리_측 신호를 디코딩하기 위한 디코더 회로들을 더 포함할 수 있다.
타이밍 회로(310)는 호스트측 I/O 회로(302), 변환 회로(310) 및/또는 메모리측 I/O 회로(306)에서의 신호들의 타이밍을 제어하도록 구성될 수 있다. 다양한 실시 예에서, 타이밍 회로는 하나 이상의 클록 신호를 제공할 있고 예를 들어, 위상 고정 루프(PLL, phase locked loop) 또는 지연 고정 루프(DLL, delay locked loop)일 수 있다. 데이터 버퍼(308)가 이진 호스트_측 신호와 다중 레벨 메모리_측 신호 간을 변환하도록 구성되는 실시 예들에서, 타이밍 회로들은 호스트측 I/O 회로(302)에 제1 주파수를 갖는 제1 클록 신호를 제공하고 메모리측 I/O 회로(306)에 제2 주파수를 갖는 제2 클록 신호를 제공하도록 구성될 수 있다. 일부 실시 예에서, 제2 주파수는 제1 주파수의 절반일 수 있다. 타이밍 회로(310)가 데이터 버퍼(308)의 부분인 것으로 도시되었지만 해당 기술분야의 통상의 기술자들은 데이터 버퍼(308) 외부에 위치될 수 있음을 이해할 것이다. 예를 들어, 타이밍 회로는 메모리 소자(104) 내 별개의 회로일 수 있다.
도 4는 본 발명의 일 실시 예에 따른 이진 신호와 다중 레벨 신호 간 변환을 위한 데이터 버퍼(408로 총칭됨)의 블록도이다. 도 4에 대하여 설명된 바와 같이, 호스트_측 신호는 이진 신호이고 메모리_측 신호는 다중 레벨 신호이다. 그러나, 해당 기술분야의 통상의 기술자들은 호스트_측 신호가 다중 레벨 신호이고 메모리_측 신호가 이진 신호이도록 데이터 버퍼(408)가 반전될 수 있음을 이해할 것이다. 데이터 버퍼(408)는 도 3의 데이터 버퍼(308) 및/또는 도 1의 데이터 버퍼들(108(1)-(N)) 중 하나 이상과 같이 구현될 수 있다. 데이터 버퍼(408)는 각각 도 3의 호스트측 I/O 회로(302), 변환 회로(304) 및 메모리측 I/O 회로(306)와 같이 구현될 수 있는 호스트측 I/O 회로(402), 변환 회로(404) 및 메모리측 I/O 회로(406)를 포함할 수 있다.
호스트측 I/O 회로(402)는 이진 수신기 회로(412) 및 이진 송신기 회로(414)를 포함한다. 이진 수신기 회로(412)는 이진 호스트_측 신호를 수신하고 수신된 신호를 변환 회로(404)에 제공하도록 구성된 회로일 수 있다. 이진 수신기 회로(412)는 예를 들어, 수신된 호스트_측 신호를 증폭시키도록 구성된 증폭기 회로를 포함할 수 있다. 이진 수신기 회로(412)는 결정 궤환 등화기와 같은 추가 필터링 또는 등화 회로들을 포함할 수 있다. 일반적으로, 이진 수신기 회로(412)는 직렬 이진 신호를 수신 및 전파할 수 있는 임의의 회로일 수 있다.
이진 송신기 회로(414)는 이진 호스트_측 신호를 제공하도록 구성된 회로일 수 있다. 이진 송신기 회로(414)는 예를 들어, 이진 호스트_측 신호를 구동하도록 구성된 하나 이상의 구동 회로를 포함할 수 있다. 다양한 실시 예에서, 이진 송신기 회로는 제1 주파수를 갖는 클록 신호에 기초하여 이진 호스트_측 신호를 제공하도록 구성될 수 있다.
도 4의 실시 예에서, 변환 회로(404)는 직렬 데이터 비트들을 병렬 데이터 비트들로 변환하고 병렬 데이터 비트들을 직렬 데이터 비트들로 변환하도록 구성될 수 있다. 그 다음 병렬 데이터 비트들은 다중 레벨 신호(예를 들어, 메모리_측 신호)로서 인코딩되거나 그로부터 디코딩될 수 있고 직렬 데이터 비트들은 이진 신호(예를 들어, 호스트_측 신호)로서 인코딩되거나 그로부터 디코딩될 수 있다. 변환 회로(404)는 역직렬 변환기 회로(416), 병렬 데이터 동기화 회로(418) 및 직렬 변환기 회로(420)를 포함할 수 있다. 역직렬 변환기 회로(416)는 이진 수신기 회로(412)로부터 이진 호스트_측 신호를 수신하고, 수신된 이진 호스트_측 신호의 직렬 비트들을 병렬 신호로 변환하며 병렬 신호를 병렬 데이터 동기화 회로(418)에 제공하도록 구성될 수 있다. 예시적인 역직렬 변환기 회로(616)가 도 6에 도시되어 있다. 역직렬 변환기 회로(616)는 제1 래치(602) 및 제2 래치(604)를 포함할 수 있다. 제1 래치(602) 및 제2 래치(604)에는 직렬 이진 신호(D)가 제공될 수 있다. 신호(D)는 예를 들어, 이진 수신기 회로(412)로부터 수신될 수 있다. 도 6에 도시된 바와 같이, 신호(D)는 제1 데이터 비트(D[X1]) 및 제2 데이터 비트(D[X2])를 포함한다. 제1 래치(602)는 PLL/DLL(410)과 같은 타이밍 회로에 의해 제공될 수 있는 제1 클록 신호(clk1)에 기초하여 제1 시간에 제1 데이터 비트(D[X1])를 래칭하도록 구성될 수 있다. 제2 래치(604)는 PLL/DLL(410)과 같은 타이밍 회로에 의해 제공될 수 있는 제2 클록 신호(clk2)에 기초하여 제2 시간에 제2 데이터 비트(D[X2])를 래칭하도록 구성될 수 있다. 제1 클록 신호(clk1) 및 제2 클록 신호(clk2)는 상보적일 수 있다. 제1 및 제2 래치들(602 및 604)은 각각 제1 및 제2 비트들(D[X1] 및 D[X2])을 병렬로 출력할 수 있다.
다시 도 4로 돌아가, 병렬 데이터 동기화 회로(418)는 병렬 데이터 비트들(예를 들어, 병렬 데이터 비트들(D[X1] 및 D[X2]))을 수신하고 동기화(예를 들어, 데이터 신호들의 상승 및/또는 하강 에지들을 공통 클록 신호로 정렬)된 병렬 데이터 비트들을 제공하도록 구성될 수 있다. 데이터 동기화 회로(418)는 하나 이상의 래치, 패스게이트 또는 PLL/DLL 회로(410)에 의해 제공되는 제3 클록 신호(clk3)에 기초하여 병렬 데이터 비트들(D[X1] 및 D[X2])을 동기화하도록 구성되는 그 외 다른 회로들을 포함할 수 있다. 다양한 실시 예에서, 제3 클록 신호(clk3)는 제1 클록 신호(clk1) 및 제2 클록 신호(clk2)의 주파수의 두 배인 주파수를 가질 수 있다.
직렬 변환기 회로(420)는 병렬 데이터 비트들을 수신하고 데이터 비트들을 직렬 이진 신호로 제공하도록 구성될 수 있다. 직렬 변환기 회로는 제1 클록 신호(clk1) 및 제2 클록 신호(clk2)에 기초하여 이진 신호를 제공할 수 있다. 직렬 변환기 회로(420)는 예를 들어, 제1 및 제2 클록 신호들에 기초하여 데이터 비트들의 송신을 제어하기 위한 예를 들어, 패스게이트들을 포함할 수 있다. 예시적인 직렬 변환기 회로(720)가 도 7에 도시되어 있다. 직렬 변환기 회로(720)는 도 4의 직렬 변환기 회로(420)와 같이 구현될 수 있다. 직렬 변환기 회로는 제1 패스게이트(702) 및 제2 패스게이트(704)를 포함한다. 제1 패스게이트(702) 및 제2 패스게이트(704)는 예를 들어, 트랜지스터들일 수 있다. 제1 패스게이트는 제1 병렬 데이터 비트(D[X1]) 및 제1 클록 신호(clk1)를 수신하도록 구성된다. 제2 패스게이트(704)는 제2 병렬 데이터 비트(D[X2]) 및 제2 클록 신호(clk2)를 수신하도록 구성된다. 제1 클록 신호(clk1) 및 제2 클록 신호(clk2)는 상보적인 클록 신호들일 수 있다. 제1 패스게이트(702) 및 제2 패스게이트는 공통 노드(706)에 연결되는 출력 단자들을 가질 수 있다. 동작 시, 제1 패스게이트(702)는 제1 클록 신호(clk1)가 활성(예를 들어, 논리 하이)일 때 공통 노드(706)에 제1 병렬 데이터 비트(D[X1])를 제공하도록 구성될 수 있고 제2 패스게이트(704)는 제2 클록 신호(clk2)가 활성일 때 공통 노드에 제2 병렬 데이터 비트(D[X2])를 제공하도록 구성될 수 있다. 제1 클록 신호(clk1) 및 제2 클록 신호(clk2)가 상보적인 실시 예들에서, 제1 패스게이트(702) 및 제2 패스게이트(704)는 그것들의 각각의 출력들을 공통 노드(706)에 교대로 제공한다. 그에 따라, 직렬 변환기 회로(720)의 결과적인 출력 신호는 직렬 이진 신호(D[X1:X2])이다. 다시 도 4로 돌아가, 직렬 변환기 회로(420)의 출력은 이진 신호(예를 들어, 호스트_측 신호)로서 인코딩되도록 이진 송신기 회로(414)에 제공될 수 있다.
메모리측 I/O 회로(406)는 다중 레벨 메모리 신호(예를 들어, 메모리_측 신호)를 수신 및 제공하도록 구성된다. 메모리측 I/O 회로(406)는 다중 레벨 송신기 회로(422), 다중 레벨 수신기 회로(424) 및 다중 레벨 디코더 회로(426)를 포함한다.
다중 레벨 송신기 회로(422)는 병렬 데이터 비트들을 수신하고 병렬 데이터 비트들을 다중 레벨 신호로서 인코딩하도록 구성될 수 있다. 다중 레벨 송신기 회로(422)는 하나 이상의 신호 구동 회로를 포함할 수 있다. 예를 들어, 다중 레벨 송신기 회로는 병렬 데이터 비트들에 기초하여 다중 레벨 신호를 구동하도록 구성된 복수의 구동기 레그를 포함할 수 있다. 예시적인 다중 레벨 송신기 회로(822)가 도 8에 도시되어 있다. 다중 레벨 송신기 회로(822)는 도 4의 다중 레벨 송신기 회로(422)와 같이 구현될 수 있다. 다중 레벨 송신기(822)는 제1 복수의 구동기 레그(802) 및 제2 복수의 구동기 레그(804)를 포함한다. 도 8의 실시 예에서, 제1 복수의 구동기 레그(802)는 네 개의 구동기 레그를 포함하는 한편 제2 복수의 구동기 레그는 두 개의 구동기 레그를 포함한다. 그러나, 그 외 다른 수의 구동기 레그 및 조합도 사용될 수 있다. 각각의 구동기 레그는 제1 전압(예를 들어, Vcc)과 제2 전압(예를 들어, 접지) 사이에 직렬로 연결된 트랜지스터들의 쌍을 포함할 수 있다. 제1 및 제2 트랜지스터들 간 노드들은 공통으로 연결되고 메모리_측 신호를 제공하도록 구성될 수 있다. 제1 복수의 구동기 레그는 도 4의 병렬 데이터 동기화 회로(418)로부터 수신될 수 있는 제1 병렬 데이터 비트(D[X1])에 기초하여 활성화회도록 구성될 수 있다. 제2 복수의 구동기 레그(804)는 도 4의 병렬 데이터 동기화 회로(418)로부터 수신될 수 있는 제2 병렬 데이터 비트(D[X2])에 기초하여 활성화회도록 구성될 수 있다.
동작 시, 다중 레벨 송신기 회로(822)의 구동 강도는 병렬 데이터 비트들의 값들에 기초하여 조정된다. 예를 들어, D[X1] 및 D[X2]가 모두 논리 로우 신호들일 경우, 메모리_측 신호는 복수의 구동기 레그(802 및 804) 모두에 의해 제1 전압에서 구동될 수 있다. D[X1]이 논리 로우이고 D[X2]가 논리 하이일 경우, 메모리_측 신호는 단지 제1 복수의 구동기 레그(802)에 의해 제2 전압에서 구동될 수 있다. D[X1]이 논리 하이이고 D[X2]가 논리 로우일 경우, 메모리_측 신호는 단지 제2 복수의 구동기 레그(804)에 의해 제3 전압에서 구동될 수 있다. D[X1] 및 D[X2]가 모두 논리 하이 신호들일 경우, 메모리_측 신호는 복수의 구동기 레그(802 및 804) 모두에 의해 접지로 풀링(pulling)될 수 있다.
다시 도 4로 돌아가, 다중 레벨 수신기 회로(424)는 다중 레벨 메모리_측 신호를 수신하고 수신된 메모리_측 신호를 하나 이상의 기준 전압과 비교하도록 구성될 수 있다. 다중 레벨 수신기 회로(424)는 수신된 메모리_측 신호를 하나 이상의 기준 전압과 비교하고 메모리_측 신호가 하나 이상의 기준 전압을 초과하는지 여부를 나타내는 하나 이상의 신호를 제공하기 위한 하나 이상의 비교기를 포함할 수 있다. 다중 레벨 디코더 회로(426)는 다중 레벨 수신기 회로(424)의 출력 신호들을 수신하고, 수신된 신호들을 디코딩하며, 수신된 다중 레벨 메모리_측 신호로 인코딩된 병렬 데이터 비트들을 제공하도록 구성된다.
예시적인 다중 레벨 수신기 회로(924)가 도 9에 도시되어 있다. 다중 레벨 수신기 회로(924)는 다중 레벨 수신기 회로(424)와 같이 구현될 수 있다. 다중 레벨 수신기 회로(924)는 심볼마다 2 데이터 비트를 인코딩하는(예를 들어, 각 심볼이 논리 상태들(00, 01, 10 및 11)에 대응하는 네 개의 전압 레벨 중 하나를 가질 수 있는) 메모리_측 신호를 수신하도록 구성될 수 있다. 다중 레벨 수신기 회로(924)는 제1 비교기(902), 제2 비교기(904) 및 제3 비교기(906)를 포함할 수 있다. 제1 비교기(902)는 메모리_측 신호 및 제1 기준 전압(VrefHi)을 수신하도록 구성될 수 있다. 제1 비교기(902)는 메모리_측 신호의 전압이 제1 기준 전압(VrefHi)을 초과하는지 여부를 나타내는 제1 출력 신호를 제공할 수 있다. 제2 비교기(904)는 메모리_측 신호 및 제2 기준 전압(VrefMid)을 수신하도록 구성될 수 있다. 제2 비교기(904)는 메모리_측 신호의 전압이 제2 기준 전압(VrefMid)을 초과하는지 여부를 나타내는 제2 출력 신호를 제공할 수 있다. 제3 비교기(906)는 메모리_측 신호 및 제3 기준 전압(VrefLo)을 수신하도록 구성될 수 있다. 제3 비교기(906)는 메모리_측 신호의 전압이 제3 기준 전압(VrefLo)을 초과하는지 여부를 나타내는 제3 출력 신호를 제공할 수 있다. 제1, 제2 및 제3 기준 전압들은 다중 레벨 메모리_측 신호의 상이한 논리 상태들 간 경계들을 나타낼 수 있다. 그에 따라, 비교기들(902-906)의 출력들이 메모리_측 신호의 논리 상태를 나타낸다.
일례로서, 메모리_측 신호가 모든 세 개의 기준 전압(VrefHi, VrefMid 및 VrefLo) 미만일 경우, 비교기들(902-906)은 모두 논리 로우 출력 신호를 제공할 수 있다. 메모리_측 신호가 모든 세 개의 기준 전압(VrefHi, VrefMid 및 VrefLo)보다 클 경우, 비교기들(902-906)은 모두 논리 하이 출력 신호를 제공할 수 있다. 메모리_측 신호가 제1 기준 전압(VrefHi) 미만이나, 제2 기준 전압(VrefMid) 및 제3 기준 전압(VrefLo)보다 클 경우, 비교기(902)는 논리 로우 출력 신호를 제공할 수 있고 비교기들(904 및 906)은 논리 하이 출력 신호들을 제공할 수 있다. 메모리_측 신호가 제1 기준 전압(VrefHi) 및 제2 기준 전압(VrefMid) 미만이나, 제3 기준 전압(VrefLo)보다 클 경우, 비교기들(902 및 904)은 논리 로우 출력 신호를 제공할 수 있고 비교기(906)는 논리 하이 출력 신호를 제공할 수 있다.
다중 레벨 디코더 회로(926)는 다중 레벨 수신기 회로(924)의 출력 신호들을 디코딩하고 병렬 데이터 비트들(D[X1] 및 D[X2])을 제공하기 위한(예를 들어, 병렬 이진 신호들로서) 로직을 포함할 수 있다. 다양한 실시 예에서, 다중 레벨 수신기 회로(924)로부터의 출력 신호들의 상이한 조합들은 메모리_측 신호의 상이한 논리 상태들에 대응한다. 예를 들어, 다중 레벨 수신기 회로의 모든 세 개의 출력 신호가 논리 로우일 경우, 그러한 상태는 메모리_측 신호의 논리 00 상태에 대응할 수 있다. 다중 레벨 디코더 회로(926)는 다중 레벨 수신기 회로(924)로부터 수신된 출력 신호를 해석하고 병렬 데이터 비트들(D[X1] 및 D[X2]) 모두를 논리 0을 나타내는 전압 레벨들로 제공할 수 있다. 유사하게, 다중 레벨 수신기 회로의 모든 세 개의 출력 신호가 논리 하이일 경우, 그러한 상태는 메모리_측 신호의 논리 11 상태에 대응할 수 있다. 다중 레벨 디코더 회로(926)는 다중 레벨 수신기 회로(924)로부터 수신된 출력 신호를 해석하고 병렬 데이터 비트들(D[X1] 및 D[X2]) 모두를 논리 1을 나타내는 전압 레벨들로 제공할 수 있다. 그 외 다른 출력 신호들의 조합들이 각각 병렬 데이터 비트들(D[X1] 및 D[X2])을 0 및 1 또는 1 및 0으로 제공하도록 디코딩될 수 있다. 다시 도 4로 돌아가, 병렬 데이터 비트들(D[X1] 및 D[X2])은 다중 레벨 디코더 회로(426)에 의해 직렬 변환기 회로(420)에 제공되고 상술한 바와 같이 프로세싱될 수 있다.
도 5는 본 발명의 일 실시 예에 따른 이진 호스트_측 신호 대 다중 레벨 메모리_측 신호 변환을 위한 데이터 버퍼에 대한 타이밍도이다. 호스트_측 신호는 일련의 이진 데이터 비트(D0-DN)일 수 있다. 명확하게 하기 위해, 데이트 비트들(D0-D7)만 도 5에 도시되어 있다. 호스트_측 신호는 제1 주파수를 가질 수 있다. 호스트_측 신호는 이진 수신기 회로(412)에 의해 수신되고 역직렬 변환기 회로(416)에 제공될 수 있다. 시간들(t1 및 t2)에서, 제1 및 제2 데이터 비트들(D0 및 D1)이 각각 도 4 및 도 6에 대하여 상술한 바와 같이, 역직렬 변환기 회로(416)에 의해 래칭될 수 있다. 병렬 데이터 동기화 회로(418)는 제1 및 제2 데이터 비트들(D0 및 D1)을 동기화하고 병렬 데이터 비트들(D[X1] 및 D[X2])을 제공할 수 있다. 병렬 데이터 비트들(D[X1] 및 D[X2])은 호스트_측 신호의 주파수의 절반인 주파수로 클로킹될 수 있다. 병렬 데이터 비트들(D[X1] 및 D[X2])에 기초하여, 다중 레벨 송신기 회로(422)는 제1 및 제2 데이터 비트들(D[X1] 및 D[X2])을 다중 레벨 메모리_측 신호로서 인코딩할 수 있다. 도 5에 도시된 바와 같이, 메모리_측 신호의 각각의 데이터 심볼은 2 데이터 비트(예를 들어, D0 및 D1, D2 및 D3 등)를 인코딩한다. 메모리_측 신호는 호스트_측 신호의 주파수의 절반인 주파수로 클로킹될 수 있다. 그러나, 메모리_측 신호의 각각의 데이터 심볼이 2 데이터 비트를 인코딩하기 때문에, 호스트_측 신호 및 메모리_측 신호의 대역폭이 유지된다. 메모리_측 신호가 호스트_측 신호의 주파수의 절반으로 클로킹되기 때문에, 송신되는 데이터의 대역폭에 미치는 메모리 내 트랜지스터 응답 시간의 부정적인 영향이 감소될 수 있고, 메모리의 성능은 향상될 수 있다.
도 4 내지 도 9가 이진 호스트_측 신호와 다중 레벨 메모리_측 신호 간을 변환하도록 구성된 데이터 버퍼를 설명하지만, 데이터 버퍼들은 메모리 소자들에 의해 사용되는 그 외 다른 유형들의 통신 프로토콜들 간을 변환하는데 사용될 수 있다. 도 10은 본 발명의 일 실시 예에 따른 표준 DDR4 통신 프로토콜과 LPDDR4x 프로토콜 간을 변환하기 위한 데이터 버퍼를 갖는 버퍼 메모리 시스템(1000)의 블록도이다. 메모리 시스템(1000)은 호스트(1002) 및 메모리 소자(1004)를 포함한다. 호스트(1002)는 도 1의 호스트(102)에 대하여 상술한 바와 같이 구현될 수 있다. 도 10의 실시 예에서, 호스트(1002)는 DDR4 통신 프로토콜을 사용하여 통신하기 위한 64-비트 버스를 사용하여 메모리 소자(1004)와 통신하도록 구성된다.
메모리 소자(1004)는 데이터 버퍼들의 쌍(1008), 레지스터(1006) 및 복수의 LPDDR4x 메모리를 포함한다. 각각의 데이터 버퍼들(1008)은 도 1의 데이터 버퍼들(108(1)-(N)) 또는 도 3의 데이터 버퍼(308) 중 하나 이상과 같이 구현될 수 있다. 각각의 데이터 버퍼(1008)는 64 비트 DDR4 신호의 32 비트를 수신하도록 구성될 수 있다. 각 데이터 버퍼(1008)는 32 비트 DDR4 신호를 LPDDR4x 통신 프로토콜을 사용하여 인코딩되는 두 개의 16 비트 와이드 내부 신호로 변환하기 위한 변환 회로들을 포함한다. 데이터 버퍼들(1008)은 각각 16 비트 LPDDR4x 신호들을 LPDDR4x 메모리(1010)에 제공할 수 있다. LPDDR4x 메모리들(1010)은 도 1의 메모리들(110(1)-(N)) 중 하나 이상 또는 도 2의 메모리(210)와 같이 구현될 수 있다. 또한 호스트(1002)는 명령/어드레스/제어/클록 정보(command/address/control/clock information)를 메모리 소자(1004)에 제공할 수 있다. 명령/어드레스/제어/클록 정보는 레지스터(1006)에 제공될 수 있으며, 이는 LPDDR4x 통신 프로토콜에 따라 수신된 정보를 변환 및/또는 시간 재설정할 수 있다. 그 다음 변환된 명령/어드레스/제어/클록 정보는 LPDDR4x 메모리들(1010) 중 하나 이상에 제공될 수 있다.
도 11은 본 발명의 일 실시 예에 따른 표준 DDR3 통신 프로토콜과 DDR4 통신 프로토콜 간을 변환하기 위한 데이터 버퍼를 갖는 버퍼 메모리 시스템(1100)의 블록도이다. 메모리 시스템(1100)은 호스트(1102) 및 메모리 소자(1104)를 포함한다. 호스트(1102)는 도 1의 호스트(102)에 대하여 상술한 바와 같이 구현될 수 있다. 도 11의 실시 예에서, 호스트(1102)는 DDR3 통신 프로토콜을 사용하여 통신하기 위한 64-비트 버스를 사용하여 메모리 소자(1104)와 통신하도록 구성된다.
메모리 소자(1104)는 데이터 버퍼들의 쌍(1108), 레지스터(1106) 및 복수의 DDR4 메모리를 포함한다. 각각의 데이터 버퍼들(1108)은 도 1의 데이터 버퍼들(108(1)-(N)) 또는 도 3의 데이터 버퍼(308) 중 하나 이상과 같이 구현될 수 있다. 각각의 데이터 버퍼들(1108)은 64 비트 DDR3 신호의 32 비트를 수신하도록 구성될 수 있다. 각 데이터 버퍼(1108)는 32 비트 DDR3 신호를 DDR4 통신 프로토콜을 사용하여 인코딩되는 두 개의 16 비트 와이드 내부 신호로 변환하기 위한 변환 회로들을 포함한다. 데이터 버퍼들(1108)은 각각 16 비트 DDR4 신호들을 DDR4 메모리(1110)에 제공할 수 있다. DDR4 메모리들(1110)은 도 1의 메모리들(110(1)-(N)) 중 하나 이상 또는 도 2의 메모리(210)와 같이 구현될 수 있다. 또한 호스트(1102)는 명령/어드레스/제어/클록 정보를 메모리 소자(1104)에 제공할 수 있다. 명령/어드레스/제어/클록 정보는 레지스터(1106)에 제공될 수 있으며, 이는 DDR4 통신 프로토콜에 따라 수신된 정보를 변환 및/또는 시간 재설정할 수 있다. 그 다음 변환된 명령/어드레스/제어/클록 정보는 DDR4 메모리들(1110) 중 하나 이상에 제공될 수 있다.
도 12는 본 발명의 일 실시 예에 따른 제1 주파수로 클로킹되는 DDR4 통신 프로토콜과 제1 주파수보다 느린 제2 주파수로 클로킹되는 내부 DDR4 통신 프로토콜 간을 변환하기 위한 데이터 버퍼를 갖는 버퍼 메모리 시스템(1200)의 블록도이다. 메모리 시스템(1200)은 호스트(1202) 및 메모리 소자(1204)를 포함한다. 호스트(1202)는 도 1의 호스트(102)에 대하여 상술한 바와 같이 구현될 수 있다. 도 12의 실시 예에서, 호스트(1202)는 DDR4 통신 프로토콜을 사용하여 통신하기 위한 64-비트 버스를 사용하여 메모리 소자(1204)와 통신하도록 구성된다. 그러나, 도 12의 실시 예에서, 64 비트 신호는 메모리 소자(1204) 내 메모리들(1210)의 동작 주파수보다 빠른 제1 주파수로 클로킹된다. 일 실시 예에서, 호스트(1202)로부터의 62 비트 신호는 메모리들(1210)의 주파수의 두 배로 클로킹된다.
메모리 소자(1204)는 데이터 버퍼들의 쌍(1208), 레지스터(1206) 및 복수의 DDR4 메모리를 포함한다. 각각의 데이터 버퍼들(1208)은 도 1의 데이터 버퍼들(108(1)-(N)) 또는 도 3의 데이터 버퍼(308) 중 하나 이상과 같이 구현될 수 있다. 각각의 데이터 버퍼들(1208)은 64 비트 DDR4 신호의 32 비트를 수신하도록 구성될 수 있다. 각 데이터 버퍼(1208)는 32 비트 DDR4 신호를 DDR4 통신 프로토콜을 사용하여 인코딩되지만 들어오는 64 비트 신호의 주파수의 절반으로 클로킹되는 네 개의 16 비트 와이드 내부 신호로 변환하기 위한 변환 및 분할 회로들을 포함한다. 들어오는 64 비트 신호가 내부 메모리들(1210)보다 두 배 빠르게 클로킹되기 때문에, 데이터 버퍼들(1208)에 의해 도 10의 실시 예의 두 배의 데이터가 수신된다. 이는 메모리 소자(1204)가 클록 속도를 더 느리게 유지하면서 대역폭을 두 배로 만들 수 있게 함에 따라, 메모리 소자들(1210) 내 트랜지스터 반응 시간의 부정적인 영향을 완화시킨다. 데이터 버퍼들(1208)은 각각 16 비트 DDR4 신호들을 DDR4 메모리(1210)에 제공할 수 있다. DDR4 메모리들(1210)은 도 1의 메모리들(110(1)-(N)) 중 하나 이상 또는 도 2의 메모리(210)와 같이 구현될 수 있다. 또한 호스트(1202)는 명령/어드레스/제어/클록 정보를 메모리 소자(1204)에 제공할 수 있다. 명령/어드레스/제어/클록 정보는 레지스터(1206)에 제공될 수 있으며, 이는 DDR4 통신 프로토콜에 따라 수신된 정보를 변환 및/또는 시간 재설정하여 들어오는 신호의 주파수의 절반으로 동작할 수 있다. 그 다음 변환된 명령/어드레스/제어/클록 정보는 DDR4 메모리들(1210) 중 하나 이상에 제공될 수 있다.
도 13은 본 발명의 실시예에 따른 메모리의 블록도이다. 메모리(1300)는 메모리 셀들의 어레이(1302)를 포함할 수 있으며, 이는 예를 들어, 휘발성 메모리 셀들(예를 들어, 동적 랜덤 액세스 메모리)(DRAM) 메모리 셀들, 정적 랜덤 액세스 메모리(SRAM) 메모리 셀들), 비휘발성 메모리 셀들(예를 들어, 플래시 메모리 셀들), 또는 몇몇 그 외 다른 유형의 메모리 셀들일 수 있다. 메모리(1300)는 명령 버스(1308)를 통해 메모리 명령들을 수신하고 메모리 시스템(1300) 내 대응하는 제어 신호들을 제공(예를 들어, 발생)할 수 있는 명령 디코더(1306)를 포함하여 다양한 메모리 동작을 수행한다. 예를 들어, 명령 디코더(1306)는 메모리 어레이(1302)에 관한 다양한 동작을 수행하기 위해 명령 버스(1308)에 제공되는 메모리 명령들에 응답할 수 있다. 특히, 명령 디코더(1306)는 메모리 어레이(1302)로부터 데이터를 판독하고 그것에 데이터를 기록하기 위한 내부 제어 신호들을 제공하기 위해 사용될 수 있다. 로우 및 컬럼 어드레스 신호들이 어드레스 버스(1320)를 통해 메모리(1300)에서의 어드레스 래치(1310)에 제공(예를 들어, 인가)될 수 있다. 그 다음 어드레스 래치(1310)는 별개의 컬럼 어드레스 및 별개의 로우 어드레스를 제공(예를 들어, 출력)할 수 있다.
어드레스 래치(1310)는 로우 및 컬럼 어드레스들을 각각 로우 어드레스 디코더(1322) 및 컬럼 어드레스 디코더(1328)에 제공할 수 있다. 컬럼 어드레스 디코더(1328)는 각각의 컬럼 어드레스들에 대응하는 어레이(1302)를 통해 연장되는 비트 라인들을 선택할 수 있다. 로우 어드레스 디코더(1322)는 워드 라인 드라이버(1324)에 연결되어 수신된 로우 어드레스들에 대응하는 어레이(1302)에서의 메모리 셀들의 각각의 로우들을 활성화시킬 수 있다. 수신된 컬럼 어드레스에 대응하는 선택된 데이터 라인(예를 들어, 비트 라인 또는 비트 라인들)은 판독/기록 회로(1330)에 연결되어 판독 데이터를 입력-출력 데이터 패스(1340)를 통해 출력 데이터 버퍼(1334)에 제공할 수 있다. 기록 데이터는 입력 데이터 버퍼(1344) 및 메모리 어레이 판독/기록 회로(1330)를 통해 메모리 어레이(1302)에 제공될 수 있다.
통상의 기술자들은 또한 본원에 개시된 실시 예들과 관련하여 설명된 다양한 예시적인 논리 블록, 구성, 모듈, 회로 및 알고리즘 단계가 전자 하드웨어, 프로세서에 의해 실행되는 컴퓨터 소프트웨어 또는 이 둘의 조합으로 구현될 수 있음을 이해할 것이다. 다양한 예시적인 구성요소, 블록, 구성, 모듈, 회로 및 단계는 일반적으로 그것들의 기능 측면에서 상술되었다. 통상의 기술자들은 각각의 특정 적용에 대해 다양한 방식으로 설명된 기능을 구현할 수 있지만, 그러한 구현 결정은 본 발명의 범위를 벗어나는 것으로 해석되어서는 안 된다.
본 발명의 일 실시 예에서, 장치는 제1 통신 프로토콜에 따라 인코딩된 제1 신호를 수신 및 제공하도록 구성된 제1 입력/출력 회로; 제2 통신 프로토콜에 따라 인코딩된 제2 신호를 수신 및 제공하도록 구성된 제2 입력/출력 회로; 및 상기 제1 입력/출력 회로 및 상기 제2 입력/출력 회로에 연결되고 상기 제1 신호를 상기 제2 신호로 변환하고 상기 제2 신호를 상기 제1 신호로 변환하도록 구성된 변환 회로를 포함한다.
추가적으로 또는 대안적으로, 상기 변환 회로는 상기 제1 신호의 복수의 직렬 데이터 비트를 복수의 병렬 데이터 비트로 변환하도록 구성된 역직렬 변환기 회로를 포함한다.
추가적으로 또는 대안적으로, 상기 역직렬 변환기 회로는 제1 시간에 상기 복수의 직렬 데이터 비트의 제1 직렬 데이터 비트를 래칭하도록 구성된 제1 래치; 및 제2 시간에 상기 복수의 직렬 데이터 비트의 제2 직렬 데이터 비트를 래칭하도록 구성된 제2 래치를 포함한다.
추가적으로 또는 대안적으로, 상기 변환 회로는 상기 복수의 병렬 데이터 비트를 동기화하도록 구성된 병렬 데이터 동기화 회로를 더 포함한다.
추가적으로 또는 대안적으로, 상기 제2 입력/출력 회로는 동기화된 상기 복수의 병렬 데이터 비트를 상기 제2 신호로서의 송신을 위해 다중 레벨 신호로서 인코딩하도록 구성된 다중 레벨 송신기 회로를 포함한다.
추가적으로 또는 대안적으로, 상기 제2 입력/출력 회로는 복수의 병렬 데이터 비트를 제공하기 위해 상기 제2 신호를 디코딩하도록 구성된 다중 레벨 디코더 회로를 포함한다.
추가적으로 또는 대안적으로, 상기 변환 회로는 상기 복수의 병렬 데이터 비트를 복수의 직렬 데이터 비트로 변환하도록 구성된 직렬 변환기 회로를 포함한다.
추가적으로 또는 대안적으로, 상기 직렬 변환기 회로는 제1 시간에 상기 복수의 직렬 데이터 비트의 제1 직렬 데이터 비트를 제공하도록 구성된 제1 패스게이트(passgate); 및 제2 시간에 상기 복수의 직렬 데이터 비트의 제2 직렬 데이터 비트를 제공하도록 구성된 제2 패스게이트를 포함한다.
본 발명의 다른 실시 예에서, 장치는 이진 신호를 제공하도록 구성된 제1 데이터 버스; 상기 제1 데이터 버스에 연결되는 데이터 버퍼로서, 상기 이진 신호를 수신하고 상기 이진 신호를 다중 레벨 신호로 변환하도록 구성된, 상기 데이터 버퍼; 상기 데이터 버퍼에 연결되어 상기 다중 레벨 신호를 제공하도록 구성된 제2 데이터 버스; 및 상기 다중 레벨 신호를 수신하도록 구성된 메모리를 포함한다.
추가적으로 또는 대안적으로, 상기 데이터 버퍼는 상기 이진 신호보다 낮은 주파수로 상기 다중 레벨 신호를 제공하도록 구성된다.
추가적으로 또는 대안적으로, 상기 제2 데이터 버스는 20 mm 미만이다.
추가적으로 또는 대안적으로, 상기 데이터 버퍼는 상기 제2 데이터 버스 상의 다중 레벨 신호를 수신하고, 상기 다중 레벨 신호를 이진 신호로 변환하며, 상기 제1 데이터 버스 상에 상기 이진 신호를 제공하도록 더 구성된다.
추가적으로 또는 대안적으로, 상기 데이터 버퍼는 상기 제1 데이터 버스에 연결되는 이진 송신기 회로 및 이진 수신기 회로를 갖는 이진 입력/출력 회로; 상기 제2 데이터 버스에 연결되는 다중 레벨 송신기 회로 및 다중 레벨 수신기 회로를 갖는 다중 레벨 입력/출력 회로; 및 상기 이진 입력/출력 회로 및 상기 다중 레벨 입력/출력 회로에 연결되는 변환 회로로서, 이진 신호들을 다중 레벨 신호들로 변환하고 다중 레벨 신호들을 이진 신호들로 변환하도록 구성된, 상기 변환 회로를 포함한다.
추가적으로 또는 대안적으로, 상기 변환 회로는 제1 시간에 상기 제1 데이터 버스 상에 수신되는 제1 직렬 데이터 비트를 래칭하도록 구성된 제1 래치 및 제2 시간에 상기 제1 데이터 버스 상에 수신되는 제2 직렬 데이터 비트를 래칭하도록 구성된 제2 래치를 포함하는 역직렬 변환 회로; 및 상기 제1 직렬 데이터 비트 및 상기 제2 데이터 비트를 동기화하여 제1 병렬 데이터 비트 및 제2 병렬 데이터 비트를 발생시키도록 구성된 병렬 데이터 동기화 회로를 포함하며, 상기 다중 레벨 송신기 회로는 상기 제1 병렬 데이터 비트 및 상기 제2 병렬 데이터 비트에 기초하여 다중 레벨 신호를 제공하도록 구성된다.
추가적으로 또는 대안적으로, 상기 다중 레벨 수신기는 다중 레벨 신호들을 디코딩하고 복수의 병렬 데이터 비트를 제공하도록 구성된 다중 레벨 디코더 회로를 포함한다.
추가적으로 또는 대안적으로, 상기 변환 회로는 상기 복수의 병렬 데이터 비트를 직렬 변환하고 직렬 데이터 비트 스트림을 상기 이진 송신기 회로에 제공하도록 구성된 직렬 변환기 회로를 포함하고, 상기 직렬 변환기 회로는 제1 시간에 상기 이진 송신기 회로에 제1 병렬 데이터 비트를 제공하고 제2 시간에 상기 이진 송신기 회로에 제2 병렬 데이터 비트를 제공하도록 구성된 제1 패스게이트를 포함한다.
본 발명의 다른 실시 예에서, 방법은 데이터 버퍼에, 복수의 직렬 데이터 비트를 포함하는 이진 데이터 신호를 수신하는 단계; 상기 데이터 버퍼에 의해, 상기 복수의 직렬 데이터 비트를 복수의 병렬 데이터 비트로 변환하는 단계; 상기 데이터 버퍼에 의해, 상기 복수의 병렬 데이터 비트를 다중 레벨 신호로 인코딩하는 단계; 및 상기 데이터 버퍼에 의해, 상기 다중 레벨 신호를 메모리 어레이에 제공하는 단계를 포함한다.
추가적으로 또는 대안적으로, 상기 데이터 버퍼에, 메모리 어레이로부터 다중 레벨 신호를 수신하는 단계; 상기 데이터 버퍼에 의해, 상기 다중 레벨 신호를 디코딩하여 복수의 병렬 데이터 비트를 발생시키는 단계; 상기 데이터 버퍼에 의해, 상기 복수의 병렬 데이터 비트를 복수의 직렬 데이터 비트로 변환하는 단계; 및 상기 데이터 버퍼에 의해, 상기 복수의 직렬 데이터 비트를 제공하는 단계가 더 포함된다.
추가적으로 또는 대안적으로, 상기 이진 신호는 제1 주파수를 갖는 제1 클록 신호에 기초하여 수신되고 상기 다중 레벨 신호는 제2 주파수를 갖는 제2 클록 신호에 기초하여 제공되며, 상기 제2 주파수는 상기 제1 주파수 미만이다.
추가적으로 또는 대안적으로, 상기 복수의 직렬 비트를 상기 복수의 병렬 비트로 변환하는 단계는: 역직렬 변환 회로로, 제1 시간에 제1 직렬 데이터 비트를 래칭하는 단계; 상기 역직렬 변환 회로로, 제2 시간에 제2 직렬 데이터 비트를 래칭하는 단계; 및 병렬 데이터 동기화 회로로, 래칭된 상기 제1 직렬 데이터 비트 및 래칭된 상기 제2 직렬 데이터 비트를 동기화하여 상기 복수의 병렬 데이터 비트를 발생시키는 단계를 포함한다.

Claims (20)

  1. 장치로서,
    제1 통신 프로토콜에 따라 인코딩된 제1 신호를 수신 및 제공하도록 구성된 제1 입력/출력 회로;
    제2 통신 프로토콜에 따라 인코딩된 제2 신호를 수신 및 제공하도록 구성된 제2 입력/출력 회로; 및
    상기 제1 입력/출력 회로 및 상기 제2 입력/출력 회로에 연결되고 상기 제1 신호를 상기 제2 신호로 변환하고 상기 제2 신호를 상기 제1 신호로 변환하도록 구성된 변환 회로를 포함하는, 장치.
  2. 청구항 1에 있어서, 상기 변환 회로는 상기 제1 신호의 복수의 직렬 데이터 비트를 복수의 병렬 데이터 비트로 변환하도록 구성된 역직렬 변환기 회로를 포함하는, 장치.
  3. 청구항 2에 있어서, 상기 역직렬 변환기 회로는:
    제1 시간에 상기 복수의 직렬 데이터 비트의 제1 직렬 데이터 비트를 래칭하도록 구성된 제1 래치; 및
    제2 시간에 상기 복수의 직렬 데이터 비트의 제2 직렬 데이터 비트를 래칭하도록 구성된 제2 래치를 포함하는, 장치.
  4. 청구항 2에 있어서, 상기 변환 회로는 상기 복수의 병렬 데이터 비트를 동기화하도록 구성된 병렬 데이터 동기화 회로를 더 포함하는, 장치.
  5. 청구항 4에 있어서, 상기 제2 입력/출력 회로는 동기화된 상기 복수의 병렬 데이터 비트를 상기 제2 신호로서의 송신을 위해 다중 레벨 신호로서 인코딩하도록 구성된 다중 레벨 송신기 회로를 포함하는, 장치.
  6. 청구항 1에 있어서, 상기 제2 입력/출력 회로는 복수의 병렬 데이터 비트를 제공하기 위해 상기 제2 신호를 디코딩하도록 구성된 다중 레벨 디코더 회로를 포함하는, 장치.
  7. 청구항 6에 있어서, 상기 변환 회로는 상기 복수의 병렬 데이터 비트를 복수의 직렬 데이터 비트로 변환하도록 구성된 직렬 변환기 회로를 포함하는, 장치.
  8. 청구항 7에 있어서, 상기 직렬 변환기 회로는:
    제1 시간에 상기 복수의 직렬 데이터 비트의 제1 직렬 데이터 비트를 제공하도록 구성된 제1 패스게이트(passgate); 및
    제2 시간에 상기 복수의 직렬 데이터 비트의 제2 직렬 데이터 비트를 제공하도록 구성된 제2 패스게이트를 포함하는, 장치.
  9. 장치로서,
    이진 신호를 제공하도록 구성된 제1 데이터 버스;
    상기 제1 데이터 버스에 연결되는 데이터 버퍼로서, 상기 이진 신호를 수신하고 상기 이진 신호를 다중 레벨 신호로 변환하도록 구성된, 상기 데이터 버퍼;
    상기 데이터 버퍼에 연결되어 상기 다중 레벨 신호를 제공하도록 구성된 제2 데이터 버스; 및
    상기 다중 레벨 신호를 수신하도록 구성된 메모리를 포함하는, 장치.
  10. 청구항 9에 있어서, 상기 데이터 버퍼는 상기 이진 신호보다 낮은 주파수로 상기 다중 레벨 신호를 제공하도록 구성된, 장치.
  11. 청구항 9에 있어서, 상기 제2 데이터 버스는 20 mm 미만인, 장치.
  12. 청구항 9에 있어서, 상기 데이터 버퍼는 상기 제2 데이터 버스 상의 다중 레벨 신호를 수신하고, 상기 다중 레벨 신호를 이진 신호로 변환하며, 상기 제1 데이터 버스 상에 상기 이진 신호를 제공하도록 더 구성된, 장치.
  13. 청구항 9에 있어서, 상기 데이터 버퍼는:
    상기 제1 데이터 버스에 연결되는 이진 송신기 회로 및 이진 수신기 회로를 갖는 이진 입력/출력 회로;
    상기 제2 데이터 버스에 연결되는 다중 레벨 송신기 회로 및 다중 레벨 수신기 회로를 갖는 다중 레벨 입력/출력 회로; 및
    상기 이진 입력/출력 회로 및 상기 다중 레벨 입력/출력 회로에 연결되는 변환 회로로서, 이진 신호들을 다중 레벨 신호들로 변환하고 다중 레벨 신호들을 이진 신호들로 변환하도록 구성된, 상기 변환 회로를 포함하는, 장치.
  14. 청구항 13에 있어서, 상기 변환 회로는:
    제1 시간에 상기 제1 데이터 버스 상에 수신되는 제1 직렬 데이터 비트를 래칭하도록 구성된 제1 래치 및 제2 시간에 상기 제1 데이터 버스 상에 수신되는 제2 직렬 데이터 비트를 래칭하도록 구성된 제2 래치를 포함하는 역직렬 변환 회로; 및
    상기 제1 직렬 데이터 비트 및 상기 제2 직렬 데이터 비트를 동기화하여 제1 병렬 데이터 비트 및 제2 병렬 데이터 비트를 발생시키도록 구성된 병렬 데이터 동기화 회로를 포함하며,
    상기 다중 레벨 송신기 회로는 상기 제1 병렬 데이터 비트 및 상기 제2 병렬 데이터 비트에 기초하여 다중 레벨 신호를 제공하도록 구성된, 장치.
  15. 청구항 13에 있어서, 상기 다중 레벨 수신기는 다중 레벨 신호들을 디코딩하고 복수의 병렬 데이터 비트를 제공하도록 구성된 다중 레벨 디코더 회로를 포함하는, 장치.
  16. 청구항 15에 있어서, 상기 변환 회로는 상기 복수의 병렬 데이터 비트를 직렬 변환하고 직렬 데이터 비트 스트림을 상기 이진 송신기 회로에 제공하도록 구성된 직렬 변환기 회로를 포함하고,
    상기 직렬 변환기 회로는 제1 시간에 상기 이진 송신기 회로에 제1 병렬 데이터 비트를 제공하고 제2 시간에 상기 이진 송신기 회로에 제2 병렬 데이터 비트를 제공하도록 구성된 제1 패스게이트를 포함하는, 장치.
  17. 방법으로서,
    데이터 버퍼에, 복수의 직렬 데이터 비트를 포함하는 이진 신호를 수신하는 단계;
    상기 데이터 버퍼에 의해, 상기 복수의 직렬 데이터 비트를 복수의 병렬 데이터 비트로 변환하는 단계;
    상기 데이터 버퍼에 의해, 상기 복수의 병렬 데이터 비트를 다중 레벨 신호로 인코딩하는 단계; 및
    상기 데이터 버퍼에 의해, 상기 다중 레벨 신호를 메모리 어레이에 제공하는 단계를 포함하는, 방법.
  18. 청구항 17에 있어서,
    상기 데이터 버퍼에, 메모리 어레이로부터 다중 레벨 신호를 수신하는 단계;
    상기 데이터 버퍼에 의해, 상기 다중 레벨 신호를 디코딩하여 복수의 병렬 데이터 비트를 발생시키는 단계;
    상기 데이터 버퍼에 의해, 상기 복수의 병렬 데이터 비트를 복수의 직렬 데이터 비트로 변환하는 단계; 및
    상기 데이터 버퍼에 의해, 상기 복수의 직렬 데이터 비트를 제공하는 단계를 더 포함하는, 방법.
  19. 청구항 17에 있어서, 상기 이진 신호는 제1 주파수를 갖는 제1 클록 신호에 기초하여 수신되고 상기 다중 레벨 신호는 제2 주파수를 갖는 제2 클록 신호에 기초하여 제공되며, 상기 제2 주파수는 상기 제1 주파수 미만인, 방법.
  20. 청구항 17에 있어서, 상기 복수의 직렬 비트를 상기 복수의 병렬 비트로 변환하는 단계는:
    역직렬 변환 회로로, 제1 시간에 제1 직렬 데이터 비트를 래칭하는 단계;
    상기 역직렬 변환 회로로, 제2 시간에 제2 직렬 데이터 비트를 래칭하는 단계; 및
    병렬 데이터 동기화 회로로, 래칭된 상기 제1 직렬 데이터 비트 및 래칭된 상기 제2 직렬 데이터 비트를 동기화하여 상기 복수의 병렬 데이터 비트를 발생시키는 단계를 포함하는, 방법.
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