KR20220050316A

KR20220050316A - 테스트용 멀티 레벨 신호 생성 장치 및 이를 포함하는 메모리 장치

Info

Publication number: KR20220050316A
Application number: KR1020200133850A
Authority: KR
Inventors: 우병석; 장영욱; 조용호
Original assignee: 삼성전자주식회사
Priority date: 2020-10-16
Filing date: 2020-10-16
Publication date: 2022-04-25
Also published as: US11569836B2; US20220123759A1

Abstract

멀티 레벨 신호 생성 장치는 수신부, 설정부, 데이터 비트 생성부 및 디지털-아날로그 변환부를 포함한다. 수신부는 서로 다른 2개의 전압 레벨들을 가지는 입력 데이터 신호에 기초하여 제1 데이터 비트를 생성한다. 설정부는 커맨드 신호에 기초하여 동작 모드에 따라 달라지는 플래그 신호를 생성한다. 데이터 비트 생성부는 제1 데이터 비트에 기초하여 복수의 내부 비트들을 생성하고, 플래그 신호를 기초로 복수의 내부 비트들 중 적어도 하나를 선택하여 적어도 하나의 추가 데이터 비트를 출력한다. 디지털-아날로그 변환부는 제1 데이터 비트 및 적어도 하나의 추가 데이터 비트에 기초하여, 서로 다른 3개 이상의 전압 레벨들을 가지는 멀티 레벨 신호인 출력 데이터 신호를 생성한다.

Description

테스트용 멀티 레벨 신호 생성 장치 및 이를 포함하는 메모리 장치{MULTI-LEVEL SIGNAL GENERATOR FOR TEST AND MEMORY DEVICE INCLUDING THE SAME}

본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 메모리 장치의 테스트 시에 이용되는 멀티 레벨 신호 생성 장치 및 상기 멀티 레벨 신호 생성 장치를 포함하는 메모리 장치에 관한 것이다.

반도체 메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(nonvolatile memory device)로 구분될 수 있다. 휘발성 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에, 비휘발성 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다.

최근에는 반도체 메모리 장치의 성능이 향상됨에 따라, 메모리 컨트롤러와 반도체 메모리 장치 사이에서 높은 통신 속도(또는 인터페이스 속도)가 요구되고 있으며, 이에 따라 하나의 단위 구간(unit interval, UI) 동안에 복수의 비트들을 전송할 수 있는 멀티 레벨 시그널링(multi-level signaling) 방식이 연구되고 있다.

본 발명의 일 목적은 메모리 장치의 테스트 시에 이용되는 멀티 레벨 신호(multi-level signal)를 효과적으로 생성할 수 있는 멀티 레벨 신호 생성 장치를 제공하는 것이다.

본 발명의 다른 목적은 상기 멀티 레벨 신호 생성 장치를 포함하는 메모리 장치를 제공하는 것이다.

상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 장치는 수신부, 설정부, 데이터 비트 생성부 및 디지털-아날로그 변환부를 포함한다. 상기 수신부는 서로 다른 2개의 전압 레벨들을 가지는 입력 데이터 신호에 기초하여 제1 데이터 비트를 생성한다. 상기 설정부는 커맨드 신호에 기초하여 동작 모드에 따라 달라지는 플래그(flag) 신호를 생성한다. 상기 데이터 비트 생성부는 상기 제1 데이터 비트에 기초하여 복수의 내부 비트들을 생성하고, 상기 플래그 신호를 기초로 상기 복수의 내부 비트들 중 적어도 하나를 선택하여 적어도 하나의 추가 데이터 비트를 출력한다. 상기 디지털-아날로그 변환부는 상기 제1 데이터 비트 및 상기 적어도 하나의 추가 데이터 비트에 기초하여, 서로 다른 3개 이상의 전압 레벨들을 가지는 멀티 레벨 신호인 출력 데이터 신호를 생성한다.

상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 장치는 제1 데이터 입출력 핀, 제1 멀티 레벨 신호 생성 장치 및 제1 멀티 레벨 신호 수신 장치를 포함한다. 상기 제1 데이터 입출력 핀은 동작 모드에 따라 서로 다른 2개의 전압 레벨들을 가지는 제1 입력 데이터 신호 또는 서로 다른 3개 이상의 전압 레벨들을 가지는 멀티 레벨 신호인 제2 입력 데이터 신호를 수신한다. 상기 제1 멀티 레벨 신호 생성 장치는 상기 제1 입력 데이터 신호에 기초하여 상기 멀티 레벨 신호인 제1 출력 데이터 신호를 생성한다. 상기 제1 멀티 레벨 신호 수신 장치는 상기 동작 모드에 따라 상기 제1 출력 데이터 신호 또는 상기 제2 입력 데이터 신호를 수신하여, 2개 이상의 데이터 비트들을 포함하는 제1 수신 데이터를 생성한다. 상기 제1 멀티 레벨 신호 생성 장치는 수신부, 설정부, 데이터 비트 생성부 및 디지털-아날로그 변환부를 포함한다. 상기 수신부는 상기 제1 입력 데이터 신호에 기초하여 제1 데이터 비트를 생성한다. 상기 설정부는 커맨드 신호에 기초하여 상기 동작 모드에 따라 달라지는 플래그(flag) 신호를 생성한다. 상기 데이터 비트 생성부는 상기 제1 데이터 비트에 기초하여 복수의 내부 비트들을 생성하고, 상기 플래그 신호를 기초로 상기 복수의 내부 비트들 중 적어도 하나를 선택하여 적어도 하나의 추가 데이터 비트를 출력한다. 상기 디지털-아날로그 변환부는 상기 제1 데이터 비트 및 상기 적어도 하나의 추가 데이터 비트에 기초하여 상기 제1 출력 데이터 신호를 생성한다.

상기와 같은 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 장치는 멀티 레벨 시그널링 방식으로 동작하는 메모리 장치에 포함되며, 메모리 장치를 테스트하는데 이용될 수 있다. 멀티 레벨 신호 생성 장치는 2-레벨 신호인 입력 데이터 신호에 기초하여 멀티 레벨 신호인 출력 데이터 신호를 생성할 수 있다. 따라서, 2-레벨 신호를 생성하는 기존의 테스트 장비를 이용하여 멀티 레벨 신호 생성 장치를 포함하는 메모리 장치를 테스트할 수 있어, 테스트 비용이 감소할 수 있다. 또한, 멀티 레벨 신호보다 SNR 특성이 좋은 2-레벨 신호를 이용하기 때문에 보다 많은 개수의 메모리 장치들을 동시에 테스트할 수 있다.

추가적으로, 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 장치는 출력 데이터 신호를 생성하기 위한 2개 이상의 비트들 중 1개의 비트에 대한 정보만을 포함하는 1개의 입력 데이터 신호를 이용하여 출력 데이터 신호를 생성하며, 따라서 출력 데이터 신호를 보다 효과적으로 생성할 수 있다.

도 1은 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 장치를 나타내는 블록도이다.
도 2a 및 2b는 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 장치에서 이용되는 멀티 레벨 신호 및 2-레벨 신호를 설명하기 위한 도면들이다.
도 3은 도 1의 멀티 레벨 신호 생성 장치의 일 예를 나타내는 블록도이다.
도 4, 5, 6, 7 및 8은 도 3의 멀티 레벨 신호 생성 장치의 동작을 설명하기 위한 도면들이다.
도 9는 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 10은 도 9의 메모리 장치의 일 예를 나타내는 블록도이다.
도 11은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 12는 본 발명의 실시예들에 따른 메모리 장치의 구체적인 일 예를 나타내는 블록도이다.
도 13 및 14는 본 발명의 실시예들에 따른 메모리 장치의 테스트 시스템을 나타내는 블록도들이다.
도 15는 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법을 나타내는 순서도이다.
도 16은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 17은 도 16의 메모리 시스템의 예를 나타내는 블록도들이다.
도 18은 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 장치를 나타내는 블록도이다.

도 1을 참조하면, 멀티 레벨 신호 생성 장치(1000)는 수신부(1100), 설정부(1200), 데이터 비트 생성부(1300) 및 디지털-아날로그 변환부(1400)를 포함한다.

도 9 등을 참조하여 후술하는 것처럼, 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 장치(1000)는 메모리 장치에 포함될 수 있다. 따라서, 멀티 레벨 신호 생성 장치(1000)는 인-메모리(In-Memory) 멀티 레벨 신호 생성 장치라고 부를 수 있고, 특히 도 12를 참조하여 후술하는 것처럼 상기 메모리 장치가 DRAM(Dynamic Random Access Memory)인 경우에 인-디램(In-DRAM) 멀티 레벨 신호 생성 장치라고 부를 수 있다.

또한, 도 13 등을 참조하여 후술하는 것처럼, 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 장치(1000)는 상기 메모리 장치를 테스트하는데 이용되며, 상기 메모리 장치를 테스트하는 테스트 모드에서 동작할 수 있다. 따라서, 멀티 레벨 신호 생성 장치(1000)는 DFT(Design For Test) 장치(또는 회로)라고 부를 수 있다.

수신부(1100)는 입력 데이터 신호(DS_IN) 및 클럭 신호(CK)에 기초하여 제1 데이터 비트(DB)를 생성한다. 입력 데이터 신호(DS_IN)는 서로 다른 2개의 전압 레벨들을 가진다. 다시 말하면, 입력 데이터 신호(DS_IN)는 2 레벨(2-Level) 신호일 수 있다. 예를 들어, 입력 데이터 신호(DS_IN)는 NRZ(Non-Return-to-Zero) 방식에 기초하여 생성될 수 있다. 예를 들어, 도 13 등을 참조하여 후술하는 것처럼, 입력 데이터 신호(DS_IN)는 외부의 테스트 장비로부터 제공되는 테스트 데이터에 대응할 수 있다.

설정부(1200)는 커맨드 신호(CMD)에 기초하여 동작 모드에 따라 달라지는 플래그(flag) 신호(FLG)를 생성한다. 설정부(1200)는 커맨드 신호(CMD)에 기초하여 상기 테스트 모드를 설정 및/또는 활성화하기 위한 제1 모드 제어 신호(TM_ON)를 더 생성할 수 있다. 실시예에 따라서, 도 3 및 9를 참조하여 후술하는 것처럼, 설정부(1200)는 커맨드 신호(CMD)를 직접 수신하지 않으며, 상기 메모리 장치에 포함되는 커맨드 디코더가 커맨드 신호(CMD)에 기초하여 생성하는 모드 설정 신호(MS)를 수신하고 이에 기초하여 동작할 수 있다.

데이터 비트 생성부(1300)는 제1 데이터 비트(DB)에 기초하여 복수의 내부 비트들을 생성하고, 플래그 신호(FLG)를 기초로 상기 복수의 내부 비트들 중 적어도 하나를 선택하여 적어도 하나의 추가 데이터 비트(ADB)를 출력한다.

일 실시예에서, 입력 데이터 신호(DS_IN)는 제1 데이터 비트(DB)에 대한 정보만을 포함하고 상기 적어도 하나의 추가 데이터 비트(ADB)에 대한 정보는 포함하지 않을 수 있다. 데이터 비트 생성부(1300)는 적어도 하나의 추가 데이터 비트(ADB)에 대한 정보 없이 제1 데이터 비트(DB)만을 이용하여 상기 복수의 내부 비트들 및 적어도 하나의 추가 데이터 비트(ADB)를 생성할 수 있다.

디지털-아날로그 변환부(1400)는 제1 데이터 비트(DB), 적어도 하나의 추가 데이터 비트(ADB) 및 클럭 신호(CK)에 기초하여 출력 데이터 신호(DS_OUT)를 생성한다. 입력 데이터 신호(DS_IN)와 다르게, 출력 데이터 신호(DS_OUT)는 서로 다른 3개 이상의 전압 레벨들을 가진다. 다시 말하면, 출력 데이터 신호(DS_OUT)는 멀티 레벨 신호일 수 있다.

본 발명의 실시예들에 따르면, 멀티 레벨 시그널링(multi-level signaling) 방식에 기초하여 출력 데이터 신호(DS_OUT)를 생성한다. 멀티 레벨 시그널링은 주어진 비트 레이트(bit rate)로 데이터를 전송하는데 필요한 대역폭을 압축하는 수단으로 사용될 수 있다. 단순한 이진(binary) 방식에서는 1과 0을 나타내는데 일반적으로 2개의 전압 레벨이 사용되며, 이 때 심볼 레이트(symbol rate)는 비트 레이트와 같을 수 있다. 이에 비하여, 멀티 레벨 시그널링에서는 데이터를 표현하기 위해 m개의 심볼을 사용하여 각 심볼이 1비트보다 많은 데이터를 나타낼 수 있다. 결과적으로, 심볼 레이트가 비트 레이트보다 작으며 따라서 대역폭이 압축될 수 있다. 예를 들어, 4-레벨 방식에서, 2개의 데이터 비트의 그룹은 4개의 심볼 중 하나에 매핑되고, 각 데이터 비트 쌍에 대해 하나의 심볼만 전송하면 되므로, 심볼 레이트는 비트 레이트의 절반일 수 있다.

다시 말하면, 멀티 레벨 시그널링은 데이터 전송 주파수나 파워의 증가 없이 데이터 전송 레이트를 증가시키기 위해 이용될 수 있다. 이러한 멀티 레벨 시그널링의 예로서 PAM(pulse amplitude modulation)이 있으며, PAM에서 멀티 레벨 신호는 복수 비트의 데이터를 나타낼 수 있다. 디지털 PAM에서는 2의 거듭 제곱만큼의 펄스 진폭 수를 가질 수 있다. 예를 들어, 4-레벨 PAM(즉, PAM4)에서는 2²개의 가능한 펄스 진폭들이 존재하고, 8-레벨 PAM(즉, PAM8)에서는 2³개의 가능한 펄스 진폭들이 존재하며, 16-레벨 PAM(즉, PAM16)에서는 2⁴개의 가능한 펄스 진폭들이 존재할 수 있다. 다만 본 발명은 이에 한정되지 않으며, 임의의 X(X는 3 이상의 자연수)개의 가능한 펄스 진폭들이 존재하는 PAM(X) 방식에도 적용될 수 있다.

일 실시예에서, 적어도 하나의 추가 데이터 비트(ADB)의 개수에 기초하여 디지털-아날로그 변환부(1400)의 구성 및 출력 데이터 신호(DS_OUT)의 구성이 변경될 수 있다.

본 발명의 실시예들에 따른 멀티 레벨 신호 생성 장치(1000)는 멀티 레벨 시그널링 방식으로 동작하는 메모리 장치에 포함되며, 상기 메모리 장치를 테스트하는데 이용될 수 있다. 멀티 레벨 신호 생성 장치(1000)는 2-레벨 신호인 입력 데이터 신호(DS_IN)에 기초하여 멀티 레벨 신호인 출력 데이터 신호(DS_OUT)를 생성할 수 있다. 따라서, 2-레벨 신호를 생성하는 기존의 테스트 장비를 이용하여 멀티 레벨 신호 생성 장치(1000)를 포함하는 상기 메모리 장치를 테스트할 수 있어, 테스트 비용이 감소할 수 있다. 또한, 멀티 레벨 신호보다 SNR(Signal-to-Noise Ratio) 특성이 좋은 2-레벨 신호를 이용하기 때문에 보다 많은 개수의 메모리 장치들을 동시에 테스트할 수 있다.

추가적으로, 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 장치(1000)는 출력 데이터 신호(DS_OUT)를 생성하기 위한 2개 이상의 비트들 중 1개의 비트에 대한 정보만을 포함하는 1개의 입력 데이터 신호(DS_IN)를 이용하여 출력 데이터 신호(DS_OUT)를 생성할 수 있다. 따라서, 2개 이상의 비트들에 대한 정보를 각각 포함하는 2개 이상의 입력 데이터 신호들을 이용하여 출력 데이터 신호를 생성하는 경우와 비교하였을 때, 출력 데이터 신호(DS_OUT)를 보다 효과적으로 생성할 수 있다.

도 2a 및 2b는 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 장치에서 이용되는 멀티 레벨 신호 및 2-레벨 신호를 설명하기 위한 도면들이다.

도 2a를 참조하면, 멀티 레벨 시그널링 방식(즉, PAM 방식)의 일 예로서 4-레벨 방식(즉, PAM4 방식)으로 생성된 데이터 신호, 즉 PAM4 신호에 대한 이상적인 아이 다이어그램(eye diagram)을 나타낸다. 도 2a의 PAM4 신호는 도 1의 출력 데이터 신호(DS_OUT)의 일 예를 나타낼 수 있다.

아이 다이어그램은 고속 전송에서 신호의 품질을 나타내는데 사용될 수 있다. 예를 들어, 도 2a의 아이 다이어그램은 신호의 4개의 심볼들(예를 들어, '00', '01', '10', '11')을 나타낼 수 있고, 상기 4개의 심볼들 각각은 상이한 전압 레벨들(또는 전압 진폭들)(VL11, VL12, VL13, VL14)로 표현될 수 있다. 아이 다이어그램은 신호 무결성을 시각적으로 나타내기 위해 사용될 수 있고, 데이터 신호의 잡음 마진을 나타낼 수 있다.

아이 다이어그램을 생성하기 위해, 오실로스코프 또는 다른 컴퓨팅 장치는 샘플 주기(SP)(예를 들어, 단위 간격 또는 비트 주기)에 따라 디지털 신호를 샘플링할 수 있다. 샘플 주기(SP)는 측정된 신호의 전송과 관련된 클럭(clock)에 의해 정의될 수 있다. 상기 오실로스코프 또는 다른 컴퓨팅 장치는 샘플 주기(SP) 동안 신호의 전압 레벨을 측정하여 트레이스들(traces)(TRC)을 형성할 수 있다. 복수의 트레이스들(TRC)을 중첩함으로써, 측정된 신호에 대한 다양한 특성이 결정될 수 있다.

아이 다이어그램은 지터(jitter), 크로스토크(crosstalk), EMI(electromagnetic interference), 신호 손실(signal loss), SNR(signal-to-noise ratio), 기타 특성과 같은 통신 신호의 다수의 특성을 식별하는데 사용될 수 있다. 예를 들어, 아이 폭(W)은 측정된 신호의 타이밍 동기화 또는 측정된 신호의 지터 효과를 나타내는 데 사용될 수 있다. 아이 오프닝(OP)은 다양한 전압 레벨들(VL11, VL12, VL13, VL14) 사이의 피크 대 피크 전압 차이를 나타내며, 측정된 신호의 전압 레벨들(VL11, VL12, VL13, VL14)을 구별하기 위한 전압 마진과 관련될 수 있다.

도 2b를 참조하면, 2-레벨 방식의 일 예로서 NRZ 방식으로 생성된 데이터 신호, 즉 NRZ 신호에 대한 이상적인 아이 다이어그램을 나타낸다. 도 2b의 NRZ 신호는 도 1의 입력 데이터 신호(DS_IN)의 일 예를 나타낼 수 있다. 이하 도 2a와 중복되는 설명은 생략한다.

아이 다이어그램은 고속 전송에서 신호의 품질을 나타내는데 사용될 수 있다. 예를 들어, 도 2b의 아이 다이어그램은 신호의 2개의 심볼들(예를 들어, '0', '1')을 나타낼 수 있고, 상기 2개의 심볼들 각각은 상이한 전압 레벨들(또는 전압 진폭들)(VL21, VL22)로 표현될 수 있다.

일 실시예에서, 도 2b의 로우(low) 전압 레벨인 전압 레벨(VL21)은 도 2a의 전압 레벨들(VL11, VL12, VL13, VL14) 중 가장 낮은 전압 레벨(VL11)과 실질적으로 동일하고, 도 2b의 하이(high) 전압 레벨인 전압 레벨(VL22)은 도 2a의 전압 레벨들(VL11, VL12, VL13, VL14) 중 가장 높은 전압 레벨(VL14)과 실질적으로 동일할 수 있다. 다만 본 발명은 이에 한정되지 않으며, 전압 레벨들(VL11, VL12, VL13, VL14, VL21, VL22)은 실시예에 따라서 다양하게 변경될 수 있다.

이하에서는 NRZ 방식 및 PAM4 방식에 기초하여, 즉 도 1의 입력 데이터 신호(DS_IN) 및 출력 데이터 신호(DS_OUT)가 각각 NRZ 신호 및 PAM4 신호인 경우에 기초하여 본 발명의 실시예들을 상세하게 설명하도록 한다. 다만 본 발명은 이에 한정되지 않으며, 임의의 PAM(X)(X는 3 이상의 자연수) 방식에도 적용될 수 있다.

도 3은 도 1의 멀티 레벨 신호 생성 장치의 일 예를 나타내는 블록도이다. 이하 도 1과 중복되는 설명은 생략한다.

도 3을 참조하면, 멀티 레벨 신호 생성 장치(1000a)는 수신부(1100a), 설정부(1200a), 데이터 비트 생성부(1300a) 및 디지털-아날로그 변환부(1400a)를 포함한다.

수신부(1100a)는 NRZ 신호인 입력 데이터 신호(DS_IN) 및 클럭 신호(CK)로서 제공되는 데이터 스트로브 신호(DQS)에 기초하여, 제1 데이터 비트(DB_MSB)를 생성한다. 예를 들어, 수신부(1100a)는 NRZ 신호인 입력 데이터 신호(DS_IN)를 수신하는 NRZ 수신부일 수 있다. 예를 들어, 제1 데이터 비트(DB_MSB)는 PAM4 신호인 출력 데이터 신호(DS_OUTA)를 생성하기 위한 MSB(Most Significant Bit)일 수 있다. 입력 데이터 신호(DS_IN)는 MSB 정보만을 포함할 수 있다.

설정부(1200a)는 커맨드 신호(CMD)에 기초하여 제1 모드 제어 신호(TM_ON) 및 플래그 신호(FLG)를 생성한다. 설정부(1200a)는 메모리 레지스터 설정부(1210) 및 플래그 생성부(1220)를 포함할 수 있다.

메모리 레지스터 설정부(1210)는 커맨드 신호(CMD)에 기초하여, 즉 커맨드 신호(CMD)에 기초하여 생성되는 모드 설정 신호(MS)에 기초하여, 동작 모드를 상기 테스트 모드로 설정하기 위한 제1 모드 제어 신호(TM_ON) 및 상기 테스트 모드에서 플래그 신호(FLG)를 생성하기 위한 제2 모드 제어 신호(FC)를 생성할 수 있다.

플래그 생성부(1220)는 제2 모드 제어 신호(FC)에 기초하여 플래그 신호(FLG)를 생성할 수 있다. 도 4, 5 및 7을 참조하여 후술하는 것처럼, 플래그 신호(FLG)는 상기 테스트 모드의 종류에 따라서 고정된 레벨을 가지거나 가변하는 레벨을 가질 수 있다.

일 실시예에서, 상기 테스트 모드는 서로 다른 제1 동작 모드, 제2 동작 모드 및 제3 동작 모드를 포함할 수 있다. 상기 제1, 제2 및 제3 동작 모드들에서 멀티 레벨 신호 생성 장치(1000a)의 동작은 도 4 내지 8을 참조하여 후술하도록 한다.

데이터 비트 생성부(1300a)는 제1 데이터 비트(DB)에 기초하여 복수의 내부 비트들(IB1, IB2)을 생성하고, 플래그 신호(FLG)를 기초로 복수의 내부 비트들(IB1, IB2) 중 적어도 하나를 선택하여 적어도 하나의 추가 데이터 비트(ADB)인 제2 데이터 비트(DB_LSB)로 출력한다. 다시 말하면, 적어도 하나의 추가 데이터 비트(ADB)는 제2 데이터 비트(DB_LSB)를 포함할 수 있다. 예를 들어, 제2 데이터 비트(DB_LSB)는 PAM4 신호인 출력 데이터 신호(DS_OUTA)를 생성하기 위한 LSB(Least Significant Bit)일 수 있다.

데이터 비트 생성부(1300a)는 내부 비트 생성부(1310) 및 선택부(1320)를 포함할 수 있다.

내부 비트 생성부(1310)는 제1 데이터 비트(DB_MSB)에 기초하여 서로 다른 제1 내부 비트(IB1) 및 제2 내부 비트(IB2)를 생성할 수 있다. 예를 들어, 제1 내부 비트(IB1)는 제1 데이터 비트(DB_MSB)와 동일하며, 내부 비트 생성부(1310)는 제1 데이터 비트(DB_MSB)를 제1 내부 비트(IB1)로 제공할 수 있다. 예를 들어, 제2 내부 비트(IB2)는 제1 데이터 비트(DB_MSB)의 반전 비트와 동일하며, 내부 비트 생성부(1310)는 제1 데이터 비트(DB_MSB)를 반전하여 제2 내부 비트(IB2)로 제공하는 인버터(1312)를 포함할 수 있다.

선택부(1320)는 플래그 신호(FLG)에 기초하여 제1 및 제2 내부 비트들(IB1, IB2) 중 하나를 제2 데이터 비트(DB_LSB)로 출력할 수 있다. 예를 들어, 선택부(1320)는 멀티플렉서일 수 있다. 예를 들어, 선택부(1320)는 플래그 신호(FLG)가 제1 논리 레벨(예를 들어, '0')을 가지는 경우에 제1 내부 비트(IB1)를 제2 데이터 비트(DB_LSB)로 출력하고, 플래그 신호(FLG)가 제2 논리 레벨(예를 들어, '1')을 가지는 경우에 제2 내부 비트(IB2)를 제2 데이터 비트(DB_LSB)로 출력할 수 있다.

디지털-아날로그 변환부(1400a)는 제1 및 제2 데이터 비트들(DB_MSB, DB_LSB)에 기초하여 PAM4 신호인 출력 데이터 신호(DS_OUTA)를 생성할 수 있다. 예를 들어, 디지털-아날로그 변환부(1400a)는 2개의 데이터 비트들(DB_MSB, DB_LSB)에 기초하여 4개의 전압 레벨들(예를 들어, 도 2a의 VL11, VL12, VL13, VL14)을 가지는 출력 데이터 신호(DS_OUTA)를 생성하는 2비트 디지털-아날로그 변환부일 수 있다.

도 4, 5, 6, 7 및 8은 도 3의 멀티 레벨 신호 생성 장치의 동작을 설명하기 위한 도면들이다.

도 4를 참조하면, 상기 제1 동작 모드에서 멀티 레벨 신호 생성 장치(1000a)의 동작을 나타내고 있다. 상기 제1 동작 모드는 제1 테스트 모드 또는 비반전(non-inversion) 모드라고 부를 수 있다.

커맨드 신호(CMD)에 기초하여 상기 동작 모드가 상기 제1 동작 모드로 설정되고, 상기 제1 동작 모드에서 상기 메모리 장치에 저장하고자 하는 테스트 데이터가 기입 데이터로서 제공될 수 있다. 다시 말하면, 커맨드 신호(CMD)는 상기 동작 모드를 설정하기 위한 제1 커맨드 및 상기 테스트 데이터를 기입하기 위한 제2 커맨드(즉, 기입 커맨드)를 포함할 수 있다.

입력 데이터 신호(DS_IN)는 상기 테스트 데이터의 MSB들에 대응하는 복수의 데이터 비트들(D0_MSB, D1_MSB, D2_MSB, D3_MSB)을 포함할 수 있다. 입력 데이터 신호(DS_IN)에 포함되는 복수의 데이터 비트들(D0_MSB, D1_MSB, D2_MSB, D3_MSB)은 데이터 스트로브 신호(DQS)의 상승 에지 및 하강 에지에 대응하도록 제공될 수 있다. 다시 말하면, 입력 데이터 신호(DS_IN)는 DDR(Double Data Rate) 방식으로 제공될 수 있다.

수신부(1100a)에 의해 복수의 데이터 비트들(D0_MSB, D1_MSB, D2_MSB, D3_MSB)이 순차적으로 제1 데이터 비트(DB_MSB)로서 제공될 수 있다.

플래그 신호(FLG)는 상기 제1 동작 모드에서 항상 고정된 상기 제1 논리 레벨(예를 들어, '0')을 가질 수 있다. 선택부(1320)는 상기 제1 동작 모드에서 플래그 신호(FLG)에 기초하여 항상 제1 내부 비트(IB1)를 제2 데이터 비트(DB_LSB)로 출력할 수 있다. 상술한 것처럼, 제1 내부 비트(IB1)는 제1 데이터 비트(DB_MSB)와 동일하므로, 선택부(1320)는 항상 제1 데이터 비트(DB_MSB)와 동일한 제2 데이터 비트(DB_LSB)를 출력할 수 있다. 다시 말하면, 데이터 비트 생성부(1300a)에 의해 복수의 데이터 비트들(D0_MSB, D1_MSB, D2_MSB, D3_MSB)이 순차적으로 제2 데이터 비트(DB_LSB)로서 제공될 수 있다.

상기 제1 동작 모드에서, 디지털-아날로그 변환부(1400a)는 동일한 데이터 비트(예를 들어, D0_MSB)를 제1 및 제2 데이터 비트들(DB_MSB, DB_LSB)로 수신하며, 따라서 '00'에 대응하는 전압 레벨(예를 들어, 도 2a의 VL11) 및 '11'에 대응하는 전압 레벨(예를 들어, 도 2a의 VL14)을 가지는 출력 데이터 신호(DS_OUTA)를 생성할 수 있다.

도 5를 참조하면, 상기 제2 동작 모드에서 멀티 레벨 신호 생성 장치(1000a)의 동작을 나타내고 있다. 상기 제2 동작 모드는 제2 테스트 모드 또는 반전(inversion) 모드라고 부를 수 있다. 이하 도 4와 중복되는 설명은 생략한다.

플래그 신호(FLG)는 상기 제2 동작 모드에서 항상 고정된 상기 제2 논리 레벨(예를 들어, '1')을 가질 수 있다. 선택부(1320)는 상기 제2 동작 모드에서 플래그 신호(FLG)에 기초하여 항상 제2 내부 비트(IB2)를 제2 데이터 비트(DB_LSB)로 출력할 수 있다. 상술한 것처럼, 제2 내부 비트(IB2)는 제1 데이터 비트(DB_MSB)의 반전 비트와 동일하므로, 선택부(1320)는 항상 제1 데이터 비트(DB_MSB)의 반전 비트와 동일한 제2 데이터 비트(DB_LSB)를 출력할 수 있다. 다시 말하면, 데이터 비트 생성부(1300a)에 의해 복수의 데이터 비트들(D0_MSB, D1_MSB, D2_MSB, D3_MSB)의 반전 비트들(/D0_MSB, /D1_MSB, /D2_MSB, /D3_MSB)이 순차적으로 제2 데이터 비트(DB_LSB)로서 제공될 수 있다.

상기 제2 동작 모드에서, 디지털-아날로그 변환부(1400a)는 서로 반대되는 데이터 비트들(예를 들어, D0_MSB 및 /D0_MSB)을 제1 및 제2 데이터 비트들(DB_MSB, DB_LSB)로 수신하며, 따라서 '01'에 대응하는 전압 레벨(예를 들어, 도 2a의 VL12) 및 '10'에 대응하는 전압 레벨(예를 들어, 도 2a의 VL13)을 가지는 출력 데이터 신호(DS_OUTA)를 생성할 수 있다.

도 6을 참조하면, 상기 제1 동작 모드 및 상기 제2 동작 모드를 조합하여 출력 데이터 신호(DS_OUTA)에 포함되는 4개의 전압 레벨들(예를 들어, 도 2a의 VL11, VL12, VL13, VL14) 모두를 생성할 수 있다.

구체적으로, 상기 제1 동작 모드(즉, 비반전 모드(NON_INV))에서 플래그 신호(FLG)는 항상 '0'의 값을 가질 수 있다. 이에 따라, 외부 데이터(즉, 입력 데이터 신호(DS_IN))가 '0'의 값을 가지는 경우에, 제1 및 제2 데이터 비트들(DB_MSB, DB_LSB)은 모두 '0'의 값을 가지고, 출력 데이터 신호(DS_OUTA)는 전압 레벨(VL11)을 가질 수 있다. 상기 외부 데이터가 '1'의 값을 가지는 경우에, 제1 및 제2 데이터 비트들(DB_MSB, DB_LSB)은 모두 '1'의 값을 가지고, 출력 데이터 신호(DS_OUTA)는 전압 레벨(VL14)을 가질 수 있다.

또한, 상기 제2 동작 모드(즉, 반전 모드(INV))에서 플래그 신호(FLG)는 항상 '1'의 값을 가질 수 있다. 이에 따라, 상기 외부 데이터가 '0'의 값을 가지는 경우에, 제1 및 제2 데이터 비트들(DB_MSB, DB_LSB)은 각각 '0' 및 '1'의 값을 가지고, 출력 데이터 신호(DS_OUTA)는 전압 레벨(VL12)을 가질 수 있다. 상기 외부 데이터가 '1'의 값을 가지는 경우에, 제1 및 제2 데이터 비트들(DB_MSB, DB_LSB)은 각각 '1' 및 '0'의 값을 가지고, 출력 데이터 신호(DS_OUTA)는 전압 레벨(VL13)을 가질 수 있다.

도 7을 참조하면, 상기 제3 동작 모드에서 멀티 레벨 신호 생성 장치(1000a)의 동작을 나타내고 있다. 상기 제3 동작 모드는 제3 테스트 모드 또는 온 더 플라이(on the fly) 모드라고 부를 수 있다. 이하 도 4 및 5와 중복되는 설명은 생략한다.

플래그 신호(FLG)는 상기 제3 동작 모드에서 상기 제1 논리 레벨(예를 들어, '0')과 상기 제2 논리 레벨(예를 들어, '1') 사이를 토글(toggle)할 수 있다. 선택부(1320)는 상기 제3 동작 모드에서 플래그 신호(FLG)에 기초하여 제1 및 제2 내부 비트들(IB1, IB2) 중 하나를 제2 데이터 비트(DB_LSB)로 출력할 수 있다. 예를 들어, 데이터 비트들(D0_MSB, D3_MSB)이 제공되는 경우에, 플래그 신호(FLG)는 상기 제2 논리 레벨을 가지며, 따라서 데이터 비트들(D0_MSB, D3_MSB)의 반전 비트들(/D0_MSB, /D3_MSB)이 제2 데이터 비트(DB_LSB)로서 제공될 수 있다. 데이터 비트들(D1_MSB, D2_MSB)이 제공되는 경우에, 플래그 신호(FLG)는 상기 제1 논리 레벨을 가지며, 따라서 데이터 비트들(D1_MSB, D2_MSB)이 제2 데이터 비트(DB_LSB)로서 제공될 수 있다.

상기 제3 동작 모드에서, 디지털-아날로그 변환부(1400a)는 플래그 신호(FLG)의 논리 레벨에 따라 '00', '01', '10', '11'에 대응하는 전압 레벨들(예를 들어, 도 2a의 VL11, VL12, VL13, VL14)을 가지는 출력 데이터 신호(DS_OUTA)를 생성할 수 있다.

일 실시예에서, 플래그 신호(FLG)의 값들은 상기 테스트 데이터의 값들에 따라 미리 정해진 패턴을 가질 수 있다. 예를 들어, 플래그 신호(FLG)의 상기 미리 정해진 패턴은 플래그 생성부(1220)에 미리 저장되어 있거나 멀티 레벨 신호 생성 장치(1000a)를 포함하는 상기 메모리 장치에 미리 저장되어 있을 수 있다.

도 8을 참조하면, 상기 제3 동작 모드(즉, 온 더 플라이 모드(OTF))만을 이용하여 출력 데이터 신호(DS_OUTA)에 포함되는 4개의 전압 레벨들(예를 들어, 도 2a의 VL11, VL12, VL13, VL14) 모두를 생성할 수 있다. 따라서, 동작 모드의 전환 없이 PAM4 신호의 모든 전압 레벨들을 생성할 수 있다. 이하 도 6과 중복되는 설명은 생략한다.

본 발명의 실시예들에 멀티 레벨 신호 생성 장치(1000a)는 테스트 데이터의 MSB만을 포함하는 2-레벨 신호인 입력 데이터 신호(DS_IN)에 기초하여 PAM4 신호인 출력 데이터 신호(DS_OUTA)를 효과적으로 생성할 수 있다.

도 9는 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다. 이하 도 1과 중복되는 설명은 생략한다.

도 9를 참조하면, 메모리 장치(2000)는 제1 데이터 입출력 핀(2020), 제1 멀티 레벨 신호 생성 장치(2100) 및 제1 멀티 레벨 신호 수신 장치(2300)를 포함한다. 메모리 장치(2000)는 제1 데이터 스트로브 핀(2010), 적어도 하나의 커맨드 핀(2030), 제1 신호 경로(SP1), 제2 신호 경로(SP2), 제1 선택 장치(2200) 및 커맨드 디코더(2400)를 더 포함할 수 있다.

일 실시예에서, 메모리 장치(2000)는 멀티 레벨 시그널링 방식으로 동작하며, DRAM일 수 있다. 메모리 장치(2000)의 구체적인 구조는 도 12를 참조하여 상세하게 후술하도록 한다.

제1 데이터 스트로브 핀(2010)은 제1 데이터 스트로브 신호(DQS1)를 수신할 수 있다. 제1 데이터 스트로브 신호(DQS1)는 도 1의 클럭 신호(CK)에 대응하는 신호일 수 있다.

제1 데이터 입출력 핀(2020)은 동작 모드에 따라 제1 입력 데이터 신호(DS_IN1) 또는 제2 입력 데이터 신호(MDS_IN2)를 수신한다. 제1 입력 데이터 신호(DS_IN1)는 서로 다른 2개의 전압 레벨들을 가지는 2-레벨 신호이고, 제2 입력 데이터 신호(MDS_IN2)는 서로 다른 3개 이상의 전압 레벨들을 가지는 멀티 레벨 신호이다.

일 실시예에서, 제1 입력 데이터 신호(DS_IN1)는 테스트 데이터에 대응하며, 메모리 장치(2000)를 테스트하는 테스트 모드에서 외부의 테스트 장비(예를 들어, 도 13의 3100)로부터 수신될 수 있다. 제2 입력 데이터 신호(MDS_IN2)는 일반 데이터 또는 기입 데이터(예를 들어, 사용자 데이터)에 대응하며, 메모리 장치(2000)가 정상 동작하는 노멀 모드에서 외부의 메모리 컨트롤러(예를 들어, 도 16의 20)로부터 수신될 수 있다.

적어도 하나의 커맨드 핀(2030)은 커맨드 신호(CMD)를 수신할 수 있다. 예를 들어, 커맨드 신호(CMD)는 상기 동작 모드를 설정하기 위한 커맨드 및 데이터 기입을 위한 기입 커맨드를 포함할 수 있다. 예를 들어, 기입 커맨드 진리표(truth table)에서 할당되지 않는 핀 및 정의되지 않은 비트를 커맨드 핀(2030) 및 테스트 모드 설정 비트로 이용할 수 있다.

일 실시예에서, 제1 데이터 스트로브 핀(2010), 제1 데이터 입출력 핀(2020) 및 적어도 하나의 커맨드 핀(2030)은 각각 접촉 핀(contact pin) 또는 접촉 패드(contact pad)를 의미할 수 있으나, 이에 한정되는 것은 아닐 수 있다.

제1 멀티 레벨 신호 생성 장치(2100)는 제1 데이터 스트로브 신호(DQS1), 제1 입력 데이터 신호(DS_IN1) 및 커맨드 신호(CMD)에 대응하는 모드 설정 신호(MS)에 기초하여 제1 출력 데이터 신호(DS_OUT1)를 생성한다. 제2 입력 데이터 신호(MDS_IN2)와 유사하게, 제1 출력 데이터 신호(DS_OUT1)는 멀티 레벨 신호이다.

제1 멀티 레벨 신호 생성 장치(2100)는 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 장치일 수 있다. 예를 들어, 제1 멀티 레벨 신호 생성 장치(2100)는 도 1에 도시된 것처럼 수신부, 설정부, 데이터 비트 생성부 및 디지털-아날로그 변환부를 포함한다. 제1 멀티 레벨 신호 생성 장치(2100)는 1개의 비트 정보만을 포함하는 2-레벨 신호인 제1 입력 데이터 신호(DS_IN1)에 기초하여, 2개 이상의 비트들을 포함하는 멀티 비트 데이터를 생성하기 위한 멀티 레벨 신호인 제1 출력 데이터 신호(DS_OUT1)를 생성할 수 있다.

제1 신호 경로(SP1)는 제1 데이터 입출력 핀(2020)과 제1 멀티 레벨 신호 수신 장치(2300) 사이에(즉, 제1 데이터 입출력 핀(2020)과 제1 선택 장치(2200) 사이에) 배치되고, 제1 멀티 레벨 신호 생성 장치(2100)를 포함하며, 제1 입력 데이터 신호(DS_IN1)를 수신하고, 제1 출력 데이터 신호(DS_OUT1)를 제공할 수 있다.

제2 신호 경로(SP2)는 제1 데이터 입출력 핀(2020)과 제1 멀티 레벨 신호 수신 장치(2300) 사이에(즉, 제1 데이터 입출력 핀(2020)과 제1 선택 장치(2200) 사이에) 배치되고, 제2 입력 데이터 신호(MDS_IN2)를 제공할 수 있다.

제1 선택 장치(2200)는 상기 동작 모드에 따라 제1 및 제2 신호 경로들(SP1, SP2) 중 하나를 선택할 수 있다. 제1 선택 장치(2200)는 선택된 신호 경로를 통해 제공되는 데이터 신호를 출력할 수 있다.

일 실시예에서, 메모리 장치(2000)를 테스트하는 상기 테스트 모드에서 제1 신호 경로(SP1)가 선택 및 활성화될 수 있다. 메모리 장치(2000)가 정상 동작하는 상기 노멀 모드에서 제2 신호 경로(SP2)가 선택 및 활성화될 수 있다.

제1 멀티 레벨 신호 수신 장치(2300)는 제1 선택 장치(2200)로부터 출력되는 데이터 신호를 수신하여, 즉 상기 동작 모드에 따라 제1 출력 데이터 신호(DS_OUT1) 또는 제2 입력 데이터 신호(MDS_IN2)를 수신하여, 제1 수신 데이터(ODAT1)를 생성한다. 제1 수신 데이터(ODAT1)는 2개 이상의 데이터 비트들을 포함하는 멀티 비트 데이터이다.

커맨드 디코더(2400)는 커맨드 신호(CMD)를 디코딩하여 모드 설정 신호(MS)를 생성할 수 있다.

본 발명의 실시예들에 따른 메모리 장치(2000)는 멀티 레벨 시그널링 방식으로 동작하며, 테스트 모드에서 이용되고 2-레벨 신호인 제1 입력 데이터 신호(DS_IN1)에 기초하여 멀티 레벨 신호인 제1 출력 데이터 신호(DS_OUT1)를 생성하는 제1 멀티 레벨 신호 생성 장치(2100)를 포함할 수 있다. 따라서, 2-레벨 신호를 생성하는 기존의 테스트 장비를 이용하여 멀티 레벨 시그널링 방식으로 동작하는 메모리 장치(2000)를 테스트할 수 있어, 테스트 비용이 감소할 수 있다.

도 10은 도 9의 메모리 장치의 일 예를 나타내는 블록도이다. 이하 도 3 및 9와 중복되는 설명은 생략한다.

도 10을 참조하면, 메모리 장치(2000a)는 제1 데이터 스트로브 핀(2010), 제1 데이터 입출력 핀(2020), 적어도 하나의 커맨드 핀(2030), 제1 신호 경로, 제2 신호 경로, 제1 멀티 레벨 신호 생성 장치, 제1 선택 장치(2200a), 제1 멀티 레벨 신호 수신 장치(2300a) 및 커맨드 디코더(2400)를 포함할 수 있다.

도 10의 상기 제1 멀티 레벨 신호 생성 장치는 NRZ 신호인 제1 입력 데이터 신호(DS_IN1)에 기초하여 PAM4 신호인 제1 출력 데이터 신호(DS_OUT1A)를 생성하며, 도 3의 멀티 레벨 신호 생성 장치(1000a)와 실질적으로 동일할 수 있다. 다시 말하면, 도 10의 상기 제1 멀티 레벨 신호 생성 장치에 포함되는 수신부(2110a), 설정부(2120a), 메모리 레지스터 설정부(2122), 플래그 생성부(2124), 데이터 비트 생성부(2130a), 내부 비트 생성부(2132), 인버터(2134), 선택부(2136) 및 디지털-아날로그 변환부(2140a)는 각각 도 3의 수신부(1100a), 설정부(1200a), 메모리 레지스터 설정부(1210), 플래그 생성부(1220), 데이터 비트 생성부(1300a), 내부 비트 생성부(1310), 인버터(1312), 선택부(1320) 및 디지털-아날로그 변환부(1400a)와 실질적으로 동일할 수 있다.

제1 선택 장치(2200a)는 제1 모드 제어 신호(TM_ON) 및 제1 모드 제어 신호(TM_ON)의 반전 신호(/TM_ON)에 기초하여, 상기 제1 신호 경로를 통해 제공되는 제1 출력 데이터 신호(DS_OUT1A) 또는 상기 제2 신호 경로를 통해 제공되는 제2 입력 데이터 신호(MDS_IN2)를 출력할 수 있다. 제1 선택 장치(2200a)는 상기 제1 신호 경로와 연결되는 제1 전송 게이트(TG1) 및 상기 제2 신호 경로와 연결되는 제2 전송 게이트(TG2)를 포함할 수 있다.

제1 멀티 레벨 신호 수신 장치(2300a)는 제1 선택 장치(2200a)의 출력 및 제1 데이터 스트로브 신호(DQS1)에 기초하여, 제1 수신 데이터(ODAT1A)를 생성할 수 있다. 제1 수신 데이터(ODAT1A)는 서로 다른 2개의 데이터 비트들을 포함하는 2비트 데이터일 수 있다. 예를 들어, 제1 멀티 레벨 신호 수신 장치(2300a)는 PAM4 신호인 제1 출력 데이터 신호(DS_OUT1A) 또는 제2 입력 데이터 신호(MDS_IN2)를 수신하여 2비트 데이터인 제1 수신 데이터(ODAT1A)를 생성하는 PAM4 수신 장치일 수 있다.

도 11은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다. 이하 도 9와 중복되는 설명은 생략한다.

도 11을 참조하면, 메모리 장치(2002)는 제1 데이터 스트로브 핀(2010), 제1 데이터 입출력 핀(2020), 적어도 하나의 커맨드 핀(2030), 제1 멀티 레벨 신호 생성 장치(2100), 제1 선택 장치(2200), 제1 멀티 레벨 신호 수신 장치(2300) 및 커맨드 디코더(2400)를 포함한다. 메모리 장치(2002)는 제2 데이터 스트로브 핀(2040), 제2 데이터 입출력 핀(2050), 제2 멀티 레벨 신호 생성 장치(2500), 제2 선택 장치(2600), 제2 멀티 레벨 신호 수신 장치(2700)를 더 포함할 수 있다.

제2 데이터 스트로브 핀(2040), 제2 데이터 입출력 핀(2050), 제2 멀티 레벨 신호 생성 장치(2500), 제2 선택 장치(2600), 제2 멀티 레벨 신호 수신 장치(2700)를 더 포함하는 것을 제외하면, 도 11의 메모리 장치(2002)는 도 9의 메모리 장치(2000)와 실질적으로 동일할 수 있다.

제2 데이터 스트로브 핀(2040)은 제2 데이터 스트로브 신호(DQS2)를 수신할 수 있다.

제2 데이터 입출력 핀(2050)은 상기 동작 모드에 따라 제3 입력 데이터 신호(DS_IN3) 또는 제4 입력 데이터 신호(MDS_IN4)를 수신할 수 있다. 제3 입력 데이터 신호(DS_IN3)는 서로 다른 2개의 전압 레벨들을 가지는 2-레벨 신호이고, 제4 입력 데이터 신호(MDS_IN4)는 서로 다른 3개 이상의 전압 레벨들을 가지는 멀티 레벨 신호일 수 있다.

제2 멀티 레벨 신호 생성 장치(2500)는 제2 데이터 스트로브 신호(DQS2), 제3 입력 데이터 신호(DS_IN3) 및 모드 설정 신호(MS)에 기초하여 제2 출력 데이터 신호(DS_OUT3)를 생성할 수 있다. 제2 출력 데이터 신호(DS_OUT3)는 멀티 레벨 신호일 수 있다.

상세하게 도시하지는 않았으나, 도 9의 제1 및 제2 신호 경로들(SP1, SP2)과 유사하게, 제3 입력 데이터 신호(DS_IN3)를 수신하고 제2 출력 데이터 신호(DS_OUT3)를 제공하며 제2 멀티 레벨 신호 생성 장치(2500)를 포함하는 신호 경로는 제3 신호 경로를 형성하고, 제4 입력 데이터 신호(MDS_IN4)를 제공하는 신호 경로는 제4 신호 경로를 형성할 수 있다.

제2 선택 장치(2600)는 상기 동작 모드에 따라 상기 제3 및 제4 신호 경로들 중 하나를 선택하고, 제2 출력 데이터 신호(DS_OUT3) 또는 제4 입력 데이터 신호(MDS_IN4)를 출력할 수 있다.

제2 멀티 레벨 신호 수신 장치(2700)는 상기 동작 모드에 따라 제2 출력 데이터 신호(DS_OUT3) 또는 제4 입력 데이터 신호(MDS_IN4)를 수신하여, 제2 수신 데이터(ODAT2)를 생성할 수 있다. 제2 수신 데이터(ODAT2)는 멀티 비트 데이터일 수 있다.

일 실시예에서, 제2 멀티 레벨 신호 생성 장치(2500), 제2 선택 장치(2600) 및 제2 멀티 레벨 신호 수신 장치(2700)는 각각 제1 멀티 레벨 신호 생성 장치(2100), 제1 선택 장치(2200) 및 제1 멀티 레벨 신호 수신 장치(2300)와 실질적으로 동일한 구조를 가질 수 있다. 이에 따라, 제2 데이터 스트로브 신호(DQS2), 제3 입력 데이터 신호(DS_IN3), 제4 입력 데이터 신호(MDS_IN4), 제2 출력 데이터 신호(DS_OUT3) 및 제2 수신 데이터(ODAT2)는 각각 제1 데이터 스트로브 신호(DQS1), 제1 입력 데이터 신호(DS_IN1), 제2 입력 데이터 신호(MDS_IN2), 제1 출력 데이터 신호(DS_OUT1) 및 제1 수신 데이터(ODAT1)와 유사할 수 있다.

일 실시예에서, 제1 및 제2 멀티 레벨 신호 생성 장치들(2100, 2500)은 하나의 커맨드 신호(CMD) 및 커맨드 핀(2030)을 공유할 수 있다. PAM4 방식을 이용하는 경우에, 종래에는 각각 2개의 비트들을 수신하기 위해 총 4개의 핀들이 요구되였으나, 본 발명의 실시예들에 따르면 각각 1개의 비트들을 수신하기 위한 2개의 핀들 및 1개의 커맨드 핀을 포함하는 총 3개의 핀들만이 요구될 수 있다.

한편, 2개의 멀티 레벨 신호 생성 장치들 및 2개의 멀티 레벨 신호 수신 장치들을 포함하는 경우에 기초하여 본 발명의 실시예들을 설명하였으나, 본 발명은 이에 한정되지 않을 수 있다. 예를 들어, 메모리 장치는 N(N은 3 이상의 자연수)개의 멀티 레벨 신호 생성 장치들 및 N개의 멀티 레벨 신호 수신 장치들을 포함할 수 있으며, PAM4 방식을 이용하는 경우에 2*N개의 핀들이 아닌 (N+1)개의 핀들만이 요구될 수 있다.

도 12는 본 발명의 실시예들에 따른 메모리 장치의 구체적인 일 예를 나타내는 블록도이다.

도 12를 참조하면, 메모리 장치(200)는 제어 로직(210), 리프레쉬 제어 회로(215), 어드레스 레지스터(220), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더, 컬럼 디코더, 메모리 셀 어레이, 센스 앰프부, 입출력 게이팅 회로(290), 데이터 입출력 버퍼(295), ODT(on die termination) 회로(297) 및 데이터 입출력 패드(299)를 포함할 수 있다. 예를 들어, 메모리 장치(200)는 휘발성 메모리 장치일 수 있고, 특히 DRAM일 수 있다.

상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함하고, 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)을 포함할 수 있다. 또한, 상기 로우 디코더는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)을 포함하고, 상기 컬럼 디코더는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)을 포함하며, 상기 센스 앰프부는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d)을 포함할 수 있다. 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d), 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d), 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 및 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)은 제1 내지 제4 뱅크들을 각각 구성할 수 있다. 도 3에는 네 개의 뱅크들을 포함하는 메모리 장치(200)의 예가 도시되어 있으나, 실시예에 따라서, 메모리 장치(200)는 임의의 수의 뱅크들을 포함할 수 있다.

어드레스 레지스터(220)는 메모리 컨트롤러(예를 들어, 도 16의 20)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.

뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.

리프레쉬 제어 회로(215)는 리프레쉬 커맨드가 수신되는 경우 또는 셀프 리프레쉬 모드에 진입하는 경우에 리프레쉬 어드레스(REF_ADDR)를 발생할 수 있다. 예를 들어, 리프레쉬 제어 회로(215)는 리프레쉬 어드레스(REF_ADDR)를 상기 메모리 셀 어레이의 첫 번째 어드레스부터 마지막 어드레스까지 순차적으로 변경시키는 리프레쉬 카운터를 포함할 수 있다.

로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 제어 회로(215)로부터 리프레쉬 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 어드레스(REF_ADDR)를 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스는 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)에 각각 인가될 수 있다.

제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.

컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 컬럼 어드레스(COL_ADDR)를 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)에 각각 인가할 수 있다.

제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.

입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.

제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(295) 및 데이터 입출력 패드(299)를 통하여 상기 메모리 컨트롤러에 제공될 수 있다. 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 상기 메모리 컨트롤러로부터 데이터 입출력 패드(299)를 통하여 데이터 입출력 버퍼(295)에 제공될 수 있다. 데이터 입출력 버퍼(295)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.

본 발명의 실시예들에 따른 멀티 레벨 신호 생성 장치(예를 들어, 도 1의 1000 및 도 9의 2100) 및 멀티 레벨 신호 수신 장치(예를 들어, 도 9의 2300)는 데이터 입출력 버퍼(295)에 포함될 수 있다. 커맨드 디코더(도 9의 2400)는 커맨드 디코더(211)에 대응할 수 있다.

제어 로직(210)은 메모리 장치(200)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(210)은 메모리 장치(200)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(210)은 상기 메모리 컨트롤러로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다. 예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 또한, 제어 로직(210)은 동기 방식으로 메모리 장치(200)를 구동하기 위한 클럭 신호(CLK) 및 클럭 인에이블 신호(/CKE)를 더 수신할 수 있다.

ODT 회로(297)는 데이터 입출력 패드(299) 및 데이터 입출력 버퍼(295)와 연결될 수 있다. ODT 회로(297)가 활성화되는 경우에 ODT를 수행할 수 있다. 상기 ODT가 수행되는 경우에, 임피던스 매칭에 의해 신호의 반사를 억제함으로써, 송수신되는 신호의 충실도를 향상시킬 수 있다.

한편, DRAM에 기초하여 본 발명의 실시예들에 따른 포함되는 메모리 장치를 설명하였으나, 본 발명의 실시예들에 따른 메모리 장치는 임의의 다른 휘발성 메모리 장치일 수도 있고, 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 임의의 비휘발성 메모리 장치일 수도 있다.

도 13 및 14는 본 발명의 실시예들에 따른 테스트 시스템을 나타내는 블록도들이다.

도 13을 참조하면, 테스트 시스템(3000)은 테스트 장비(3100) 및 메모리 장치(3200)를 포함한다.

테스트 장비(3100)는 복수의(예를 들어, K(K는 2 이상의 자연수)개의) 데이터 스트로브 신호들(DQS1~DQSK), 복수의 입력 데이터 신호들(DS_IN1~DS_INK) 및 커맨드 신호(CMD)를 생성한다. 복수의 입력 데이터 신호들(DS_IN1~DS_INK)은 2-레벨 신호이며, 테스트 장비(3100)는 2-레벨 신호를 생성하는 기존의 테스트 장비일 수 있다. 예를 들어, 테스트 장비(3100)는 ATE(Automated Test Equipment)일 수 있다.

데이터 스트로브 신호들(DQS1~DQSK), 복수의 입력 데이터 신호들(DS_IN1~DS_INK) 및 커맨드 신호(CMD)는 각각 도 1의 클럭 신호(CK), 입력 데이터 신호(DS_IN) 및 커맨드 신호(CMD)에 대응할 수 있다. 복수의 입력 데이터 신호들(DS_IN1~DS_INK)은 테스트 장비(3100)로부터 제공되는 테스트 데이터에 대응할 수 있다.

메모리 장치(3200)는 복수의(예를 들어, K개의) 송신기들(3210a, 3210b), 복수의 수신기들(3230a, 3230b), 복수의 멀티 레벨 신호 생성 장치들(3220a, 3220b) 및 메모리 코어(3250)를 포함할 수 있다. 메모리 장치(3200)는 멀티 레벨 신호를 송수신하는 멀티 레벨 시그널링 방식으로 동작하는 메모리 장치일 수 있다.

복수의 송신기들(3210a, 3210b)은 멀티 레벨 신호를 생성할 수 있다. 복수의 멀티 레벨 신호 생성 장치들(3220a, 3220b)은 2-레벨 신호인 복수의 입력 데이터 신호들(DS_IN1~DS_INK)에 기초하여 멀티 레벨 신호인 복수의 출력 데이터 신호들을 생성할 수 있다. 복수의 수신기들(3230a, 3230b)은 멀티 레벨 신호를 수신하도록 구현되며, 멀티 레벨 신호인 상기 복수의 출력 데이터 신호들에 기초하여 테스트 장비(3100)로부터 제공되는 상기 테스트 데이터에 대응하는 복수의 테스트 데이터들(TDAT1~TDATK)을 생성할 수 있다. 메모리 코어(3250)는 복수의 테스트 데이터들(TDAT1~TDATK)을 저장할 수 있다. 다시 말하면, 복수의 테스트 데이터들(TDAT1~TDATK)은 기입 데이터로서 메모리 코어(3250)에 제공될 수 있다. 예를 들어, 메모리 코어(3250)는 도 12의 상기 메모리 셀 어레이, 상기 센스 앰프부 등을 포함할 수 있다.

메모리 장치(3200)는 본 발명의 실시예들에 따른 메모리 장치일 수 있고, 복수의 멀티 레벨 신호 생성 장치들(3220a, 3220b)은 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 장치일 수 있다.

도 13에서는 테스트 장비(3100)가 1개의 메모리 장치(3200)를 테스트하는 것으로 도시하였으나, 본 발명은 이에 한정되지 않으며, 테스트 장비(3100)는 복수 개의 메모리 장치들을 동시에 테스트할 수도 있다.

한편, 상세하게 도시하지는 않았으나, 메모리 장치(3200)는 복수의 테스트 데이터들(TDAT1~TDATK)에 대응하는 복수의 테스트 결과 신호들을 생성하여 테스트 장비(3100)에 제공할 수 있으며, 메모리 장치(3200)는 멀티 비트 데이터들에 기초하여 2-레벨 신호인 복수의 테스트 결과 신호들을 생성하기 위한 구성을 포함할 수 있다.

본 발명의 실시예들에 따른 테스트 시스템(3000)은 2-레벨 신호를 생성하는 테스트 장비(3100)를 이용하여 멀티 레벨 시그널링 방식으로 동작하는 메모리 장치(3200)를 테스트할 수 있어, 테스트 비용이 감소할 수 있다.

도 14를 참조하면, 테스트 시스템(3002)은 테스트 장비(3100), 테스트 보드(3150) 및 메모리 장치(3202)를 포함한다. 이하 도 13과 중복되는 설명은 생략한다.

복수의 멀티 레벨 신호 생성 장치들(3160a, 3160b)이 메모리 장치(3202)가 아닌 테스트 보드(3150)에 포함되는 것을 제외하면, 도 14의 테스트 시스템(3002)은 도 13의 테스트 시스템(3000)과 실질적으로 동일할 수 있다.

테스트 보드(3150)는 복수의 멀티 레벨 신호 생성 장치들(3160a, 3160b)을 포함할 수 있다. 테스트 보드(3150)는 복수의 데이터 스트로브 신호들(DQS1~DQSK), 복수의 입력 데이터 신호들(DS_IN1~DS_INK) 및 커맨드 신호(CMD)에 기초하여, 복수의 데이터 스트로브 신호들(DQS1'~DQSK'), 복수의 출력 데이터 신호들(DS_OUT1~DS_OUTK) 및 커맨드 신호(CMD')를 제공할 수 있다.

복수의 멀티 레벨 신호 생성 장치들(3160a, 3160b)은 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 장치일 수 있고, 도 13의 복수의 멀티 레벨 신호 생성 장치들(3220a, 3220b)과 실질적으로 동일하며, 2-레벨 신호인 복수의 입력 데이터 신호들(DS_IN1~DS_INK)에 기초하여 멀티 레벨 신호인 복수의 출력 데이터 신호들(DS_OUT1~DS_OUTK)을 생성할 수 있다.

메모리 장치(3202)는 멀티 레벨 신호를 송수신하는 멀티 레벨 시그널링 방식으로 동작하는 메모리 장치일 수 있다. 메모리 장치(3202)는 테스트 보드(3150)에 실장되거나 테스트 보드(3150)와 직접 연결되어 테스트될 수 있다.

본 발명의 실시예들에 따른 테스트 시스템(3002)은 테스트 장비(3100) 및 메모리 장치(3202)의 변경 없이, 멀티 레벨 신호 생성 장치들(3160a, 3160b)을 포함하는 테스트 보드(3150)를 추가함으로써, 2-레벨 신호를 생성하는 테스트 장비(3100)를 이용하여 멀티 레벨 시그널링 방식으로 동작하는 메모리 장치(3202)를 테스트할 수 있어, 테스트 비용이 감소할 수 있다.

도 15는 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법을 나타내는 순서도이다.

도 1 및 15를 참조하면, 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법에서, 커맨드 신호(CMD)에 기초하여 동작 모드를 설정하고 플래그 신호(FLG)를 생성한다(단계 S100). 예를 들어, 모드 설정 커맨드에 기초하여 상기 동작 모드를 상기 테스트 모드로 설정하고, 이 때 상기 테스트 모드는 상기 제1, 제2 및 제3 동작 모드 중에서 하나로 설정될 수 있다. 또한, 기입 커맨드에 기초하여 테스트 데이터에 대응하는 입력 데이터 신호(DS_IN)를 수신하고 출력 데이터 신호(DS_OUT)를 생성하기 위한 플래그 신호(FLG)를 생성할 수 있다.

서로 다른 2개의 전압 레벨들을 가지는 입력 데이터 신호(DS_IN)에 기초하여 제1 데이터 비트(DB)를 생성하고(단계 S200), 상기 동작 모드, 플래그 신호(FLG) 및 제1 데이터 비트(DB)에 기초하여 적어도 하나의 추가 데이터 비트(ADB)를 생성하며(단계 S300), 제1 데이터 비트(DB) 및 적어도 하나의 추가 데이터 비트(ADB)에 기초하여 서로 다른 3개 이상의 전압 레벨들을 가지는 멀티 레벨 신호인 출력 데이터 신호(DS_OUT)를 생성한다(단계 S400).

단계 S100은 설정부(1200)에 의해 수행되고, 단계 S200은 수신부(1100)에 의해 수행되고, 단계 S300은 데이터 비트 생성부(1300)에 의해 수행되며, 단계 S400은 디지털-아날로그 변환부(1400)에 의해 수행될 수 있다.

도 16은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.

도 16을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(20) 및 메모리 장치(40)를 포함한다. 메모리 시스템(10)은 메모리 컨트롤러(20)와 메모리 장치(40)를 전기적으로 연결하는 복수의 신호 라인들(30)을 더 포함할 수 있다.

메모리 장치(40)는 메모리 컨트롤러(20)에 의해 제어된다. 예를 들어, 메모리 컨트롤러(20)는 호스트(미도시)의 요청에 기초하여 메모리 장치(40)에 데이터를 기입하거나 메모리 장치(40)로부터 데이터를 독출할 수 있다. 메모리 장치(40)는 본 발명의 실시예들에 따른 메모리 장치이며, 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 장치를 포함할 수 있다.

복수의 신호 라인들(30)은 제어 라인, 커맨드 라인, 어드레스 라인, 데이터 라인 및 전원 라인을 포함할 수 있다. 메모리 컨트롤러(20)는 상기 커맨드 라인, 상기 어드레스 라인 및 상기 제어 라인을 통해 메모리 장치(40)에 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 전송하고, 상기 데이터 라인을 통해 메모리 장치(40)와 데이터 신호(MLDAT)를 주고 받으며, 상기 전원 라인을 통해 메모리 장치(40)에 전원 전압(PWR)을 제공할 수 있다. 예를 들어, 데이터 신호(MLDAT)는 멀티 레벨 신호일 수 있다. 도시하지는 않았으나, 복수의 신호 라인들(30)은 데이터 스트로브 신호(즉, DQS 신호)를 전송하는 DQS 라인을 더 포함할 수 있다.

일 실시예에서, 복수의 신호 라인들(30)의 일부 또는 전부를 채널이라 부를 수 있다. 본 명세서에서는, 데이터 신호(MLDAT)가 전송되는 상기 데이터 라인을 채널이라 부르기로 한다. 다만 본 발명은 이에 한정되지 않으며, 상기 채널은 커맨드(CMD)가 전송되는 상기 커맨드 라인 및/또는 어드레스(ADDR)가 전송되는 상기 어드레스 라인을 더 포함할 수 있다.

도 17은 도 16의 메모리 시스템의 예를 나타내는 블록도들이다.

도 17을 참조하면, 메모리 시스템(11)은 메모리 컨트롤러(21), 메모리 장치(41) 및 복수의(예를 들어, K(K는 2 이상의 자연수)개의) 채널들(31a, 31b)을 포함한다.

메모리 컨트롤러(21)는 복수의 송신기들(25a, 25b) 및 복수의 수신기들(27a, 27b)을 포함할 수 있다. 메모리 장치(41)는 복수의 송신기들(45a, 45b), 복수의 수신기들(47a, 47b) 및 복수의 멀티 레벨 신호 생성 장치(MLS GEN)들(46a, 46b)을 포함할 수 있다. 메모리 장치(41)는 본 발명의 실시예들에 따른 메모리 장치일 수 있다.

복수의 송신기들(25a, 25b, 45a, 45b) 각각은 멀티 레벨 신호를 생성할 수 있다. 복수의 수신기들(27a, 27b, 47a, 47b) 각각은 상기 멀티 레벨 신호를 수신할 수 있다. 복수의 멀티 레벨 신호 생성 장치들(46a, 46b) 각각은 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 장치일 수 있다.

복수의 채널들(31a, 31b)은 메모리 컨트롤러(21)와 메모리 장치(41)를 연결할 수 있다. 복수의 채널들(31a, 31b) 각각은 복수의 송신기들(25a, 25b) 중 하나 및 복수의 수신기들(27a, 27b) 중 하나와 연결되고, 복수의 송신기들(45a, 45b) 중 하나 및 복수의 수신기들(47a, 47b) 중 하나와 연결될 수 있다. 복수의 채널들(31a, 31b) 각각을 통해 상기 멀티 레벨 신호가 전송될 수 있다.

도 17은 메모리 컨트롤러(21)로부터 메모리 장치(41)로 데이터를 전송하는 동작을 나타낸다. 예를 들어, 송신기(25a)는 데이터(DAT1)에 기초하여 상기 멀티 레벨 신호인 데이터 신호(MDS1)를 생성하고, 데이터 신호(MDS1)는 채널(31a)을 통해 메모리 컨트롤러(21)로부터 메모리 장치(41)로 전송되며, 수신기(47a)는 데이터 신호(MDS1)를 수신하여 데이터(DAT1)에 대응하는 데이터(NDAT1)를 획득할 수 있다. 이와 유사하게, 송신기(25b)는 데이터(DATK)에 기초하여 상기 멀티 레벨 신호인 데이터 신호(MDSK)를 생성하고, 데이터 신호(MDSK)는 채널(31b)을 통해 메모리 장치(41)로 전송되며, 수신기(47b)는 데이터 신호(MDSK)를 수신하여 데이터(DATK)에 대응하는 데이터(NDATK)를 획득할 수 있다. 예를 들어, 데이터들(NDAT1, NDATK)은 메모리 장치(41)에 기입되는 기입 데이터일 수 있다. 도 17은 노멀 모드에서의 동작을 나타내며, 이 때 멀티 레벨 신호 생성 장치들(46a, 46b) 및 이를 포함하는 신호 경로들은 비활성화될 수 있다.

도 18은 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.

도 18을 참조하면, 컴퓨팅 시스템(4000)은 프로세서(4010), 시스템 컨트롤러(4020) 및 메모리 시스템(4030)을 포함한다. 컴퓨팅 시스템(4000)은 입력 장치(4050), 출력 장치(4060) 및 저장 장치(4070)를 더 포함할 수 있다.

메모리 시스템(4030)은 복수의 메모리 장치들(4034) 및 메모리 장치들(4034)을 제어하기 위한 메모리 컨트롤러(4032)를 포함한다. 메모리 컨트롤러(4032)는 시스템 컨트롤러(4020)에 포함될 수 있다. 메모리 시스템(4030)은 본 발명의 실시예들에 따른 메모리 시스템이며, 본 발명의 실시예들에 따른 메모리 장치를 포함할 수 있다.

프로세서(4010)는 특정 계산들 또는 태스크들을 실행할 수 있다. 프로세서(4010)는 프로세서 버스를 통하여 시스템 컨트롤러(4020)에 연결될 수 있다. 시스템 컨트롤러(4020)는 확장 버스를 통하여 입력 장치(4050), 출력 장치(4060) 및 저장 장치(4070)에 연결될 수 있다. 이에 따라, 프로세서(4010)는 시스템 컨트롤러(4020)를 통하여 입력 장치(4050), 출력 장치(4060), 또는 저장 장치(4070)를 제어할 수 있다.

본 발명의 실시예들은 메모리 장치 및 메모리 시스템을 포함하는 임의의 전자 장치 및 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명의 실시예들은 PC(Personal Computer), 서버 컴퓨터(server computer), 데이터 센터(data center), 워크스테이션(workstation), 노트북(laptop), 핸드폰(cellular), 스마트 폰(smart phone), MP3 플레이어, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(Internet of Things) 기기, IoE(Internet of Everything) 기기, e-북(e-book), VR(Virtual Reality) 기기, AR(Augmented Reality) 기기, 드론(drone) 등과 같은 전자 시스템에 더욱 유용하게 적용될 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims

서로 다른 2개의 전압 레벨들을 가지는 입력 데이터 신호에 기초하여 제1 데이터 비트를 생성하는 수신부;
커맨드 신호에 기초하여 동작 모드에 따라 달라지는 플래그(flag) 신호를 생성하는 설정부;
상기 제1 데이터 비트에 기초하여 복수의 내부 비트들을 생성하고, 상기 플래그 신호를 기초로 상기 복수의 내부 비트들 중 적어도 하나를 선택하여 적어도 하나의 추가 데이터 비트를 출력하는 데이터 비트 생성부; 및
상기 제1 데이터 비트 및 상기 적어도 하나의 추가 데이터 비트에 기초하여, 서로 다른 3개 이상의 전압 레벨들을 가지는 멀티 레벨 신호인 출력 데이터 신호를 생성하는 디지털-아날로그 변환부를 포함하는 멀티 레벨 신호 생성 장치.
제 1 항에 있어서,
상기 입력 데이터 신호는 상기 제1 데이터 비트에 대한 정보만을 포함하고 상기 적어도 하나의 추가 데이터 비트에 대한 정보는 포함하지 않으며,
상기 데이터 비트 생성부는 상기 적어도 하나의 추가 데이터 비트에 대한 정보 없이 상기 제1 데이터 비트만을 이용하여 상기 복수의 내부 비트들 및 상기 적어도 하나의 추가 데이터 비트를 생성하는 것을 특징으로 하는 멀티 레벨 신호 생성 장치.
제 1 항에 있어서,
상기 적어도 하나의 추가 데이터 비트는 제2 데이터 비트를 포함하고,
상기 서로 다른 3개 이상의 전압 레벨들은 제1 전압 레벨, 제2 전압 레벨, 제3 전압 레벨 및 제4 전압 레벨을 포함하며,
상기 디지털-아날로그 변환부는 상기 제1 및 제2 데이터 비트들에 기초하여 상기 제1, 제2, 제3 및 제4 전압 레벨들을 가지는 상기 출력 데이터 신호를 생성하는 2비트 디지털-아날로그 변환부인 것을 특징으로 하는 멀티 레벨 신호 생성 장치.
제 3 항에 있어서, 상기 데이터 비트 생성부는,
상기 제1 데이터 비트에 기초하여 서로 다른 제1 내부 비트 및 제2 내부 비트를 생성하는 내부 비트 생성부; 및
상기 플래그 신호에 기초하여 상기 제1 및 제2 내부 비트들 중 하나를 상기 제2 데이터 비트로 출력하는 선택부를 포함하고,
상기 제1 내부 비트는 상기 제1 데이터 비트와 동일하고, 상기 제2 내부 비트는 상기 제1 데이터 비트의 반전 비트와 동일하며,
상기 내부 비트 생성부는,
상기 제1 데이터 비트를 반전하는 인버터를 포함하는 것을 특징으로 하는 멀티 레벨 신호 생성 장치.
제 4 항에 있어서,
상기 플래그 신호는 제1 동작 모드에서 항상 고정된 제1 논리 레벨을 가지고,
상기 선택부는 상기 제1 동작 모드에서 상기 플래그 신호에 기초하여 항상 상기 제1 내부 비트를 상기 제2 데이터 비트로 출력하며,
상기 플래그 신호는 제2 동작 모드에서 항상 고정된 제2 논리 레벨을 가지고,
상기 선택부는 상기 제2 동작 모드에서 상기 플래그 신호에 기초하여 항상 상기 제2 내부 비트를 상기 제2 데이터 비트로 출력하는 것을 특징으로 하는 멀티 레벨 신호 생성 장치.
제 4 항에 있어서,
상기 플래그 신호는 제3 동작 모드에서 제1 논리 레벨과 제2 논리 레벨 사이를 토글(toggle)하고,
상기 선택부는 상기 제3 동작 모드에서 상기 플래그 신호에 기초하여 상기 제1 및 제2 내부 비트들 중 하나를 상기 제2 데이터 비트로 출력하는 것을 특징으로 하는 멀티 레벨 신호 생성 장치.
동작 모드에 따라 서로 다른 2개의 전압 레벨들을 가지는 제1 입력 데이터 신호 또는 서로 다른 3개 이상의 전압 레벨들을 가지는 멀티 레벨 신호인 제2 입력 데이터 신호를 수신하는 제1 데이터 입출력 핀;
상기 제1 입력 데이터 신호에 기초하여 상기 멀티 레벨 신호인 제1 출력 데이터 신호를 생성하는 제1 멀티 레벨 신호 생성 장치; 및
상기 동작 모드에 따라 상기 제1 출력 데이터 신호 또는 상기 제2 입력 데이터 신호를 수신하여, 2개 이상의 데이터 비트들을 포함하는 제1 수신 데이터를 생성하는 제1 멀티 레벨 신호 수신 장치를 포함하고,
상기 제1 멀티 레벨 신호 생성 장치는,
상기 제1 입력 데이터 신호에 기초하여 제1 데이터 비트를 생성하는 수신부;
커맨드 신호에 기초하여 상기 동작 모드에 따라 달라지는 플래그(flag) 신호를 생성하는 설정부;
상기 제1 데이터 비트에 기초하여 복수의 내부 비트들을 생성하고, 상기 플래그 신호를 기초로 상기 복수의 내부 비트들 중 적어도 하나를 선택하여 적어도 하나의 추가 데이터 비트를 출력하는 데이터 비트 생성부; 및
상기 제1 데이터 비트 및 상기 적어도 하나의 추가 데이터 비트에 기초하여 상기 제1 출력 데이터 신호를 생성하는 디지털-아날로그 변환부를 포함하는 메모리 장치.
제 7 항에 있어서,
상기 제1 데이터 입출력 핀과 상기 제1 멀티 레벨 신호 수신 장치 사이에 배치되고, 상기 제1 멀티 레벨 신호 생성 장치를 포함하며, 상기 제1 입력 데이터 신호를 수신하고, 상기 제1 출력 데이터 신호를 제공하는 제1 신호 경로;
상기 제1 데이터 입출력 핀과 상기 제1 멀티 레벨 신호 수신 장치 사이에 배치되고, 상기 제2 입력 데이터 신호를 제공하는 제2 신호 경로; 및
상기 동작 모드에 따라 상기 제1 및 제2 신호 경로들 중 하나를 선택하는 제1 선택 장치를 더 포함하는 것을 특징으로 하는 메모리 장치.
제 7 항에 있어서,
상기 서로 다른 2개의 전압 레벨들을 가지는 제3 입력 데이터 신호 및 상기 멀티 레벨 신호인 제4 입력 데이터 신호 중 하나를 수신하는 제2 데이터 입출력 핀;
상기 제3 입력 데이터 신호에 기초하여 상기 멀티 레벨 신호인 제2 출력 데이터 신호를 생성하는 제2 멀티 레벨 신호 생성 장치; 및
상기 동작 모드에 따라 상기 제2 출력 데이터 신호 또는 상기 제4 입력 데이터 신호를 수신하여, 상기 2개 이상의 데이터 비트들을 포함하는 제2 수신 데이터를 생성하는 제2 멀티 레벨 신호 수신 장치를 더 포함하는 것을 특징으로 하는 메모리 장치.
제 9 항에 있어서,
상기 제2 멀티 레벨 신호 생성 장치는 상기 제1 멀티 레벨 신호 생성 장치와 동일한 구조를 가지며,
상기 제1 및 제2 멀티 레벨 신호 생성 장치들은 하나의 상기 커맨드 신호를 공유하는 것을 특징으로 하는 메모리 장치.