CN110476157A - 用于经缓冲存储器中的信号变换的方法及设备 - Google Patents

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Abstract

根据一个实施例，描述一种数据缓冲器。所述数据缓冲器包括：第一输入/输出电路，其经配置以接收且提供根据第一通信协议编码的第一信号；第二输入/输出电路，其经配置以接收且提供根据第二通信协议编码的第二信号；及转换电路，其耦合到所述第一输入/输出电路及所述第二输入/输出电路且经配置以将所述第一信号转换为所述第二信号且将所述第二信号转换为所述第一信号。

Description

用于经缓冲存储器中的信号变换的方法及设备
背景技术
例如负荷减少的双列直插式存储器模块(LRDIMM)的经缓冲存储器系统(也称为经寄存存储器)包含位于存储器控制器或主机系统(例如，发布存储器命令的处理器)与存储器之间的一或多个缓冲器或寄存器。随着系统中的存储器模块数目增加，经缓冲存储器系统可通过减少主机系统上的电负荷(与未经缓冲存储器系统相比较)而改进系统稳定性。所述缓冲器可为命令缓冲器、地址缓冲器、数据缓冲器或其某一组合。传统经缓冲存储器系统在主机与存储器之间维持数据速度的1:1比率。也就是说，主机及存储器传统上以同一时钟频率来操作。此限制总体系统性能，因为存储器内的晶体管响应通常比处理器速度慢。因此，系统性能受存储器装置内的晶体管响应限制。
附图说明
图1是根据本发明的实施例的存储器系统的框图。
图2是根据本发明的实施例的存储器的框图。
图3是根据本发明的实施例的数据缓冲器的框图。
图4是根据本发明的实施例的用于在二进制信号与多电平信号之间进行转换的数据缓冲器的框图。
图5是根据本发明的实施例的数据缓冲器将二进制信号转换为多电平信号的时序图。
图6是根据本发明的实施例的解串器电路的框图。
图7是根据本发明的实施例的串行器电路的框图。
图8是根据本发明的实施例的多电平发射器电路的电路图。
图9是根据本发明的实施例的多电平接收器及多电平解码器电路的框图。
图10是根据本发明的实施例的经缓冲存储器系统的框图。
图11是根据本发明的实施例的经缓冲存储器系统的框图。
图12是根据本发明的实施例的经缓冲存储器系统的框图。
图13是根据本发明的实施例的存储器的框图。
具体实施方式
下文陈述特定细节以提供对本发明的实施例的充分理解。然而，所属领域的技术人员将明了，可在不具有这些特定细节的情况下实践本发明的实施例。此外，本文中所描述的本发明的特定实施例以实例方式提供且不应用于将本发明的范围限制于这些特定实施例。在其它例子中，未详细展示众所周知的电路、控制信号、时序协议及软件操作以避免不必要地使本发明模糊。
本文中所揭示的实施例克服不相等速度能力的芯片在其中通信的传统系统的限制。为了清晰，在计算机存储器系统的上下文中呈现本文中所描述的实例。然而，其它应用也可能改进不同速度能力的芯片在其中通信的系统的性能。举例来说，实施处理器中的鳍式场效晶体管(FinFET)及/或调制解调器中的旧式晶体管的通信。一个特定应用可为通过以下方式而改进经缓冲存储器系统的性能：将数据缓冲器的主机侧上的二进制信号转换为数据缓冲器的存储器侧上的多电平信号，且反之亦然。通过将数据以多电平信号编码于数据缓冲器的存储器侧上，可降低用于捕获存储器中的数据的时钟的速度(例如，经降低频率)，借此降低作为存储器速度的限制性因素的晶体管响应的影响。本文中所揭示的实施例可给予数个益处。举例来说，信号余量可增加。较低时钟频率操作可通过减少电力消耗而致使装置的热性质得到改进。系统可随添加到存储器系统的额外存储器而比例缩放。
图1是根据本发明的实施例的存储器系统(一般指定为100)的框图。存储器系统100包含主机102及存储器装置104。主机102将执行存储器操作(例如读取及写入操作)的指令提供到存储器装置104。主机102可经由命令/地址总线112将命令信息及/或地址信息提供到存储器装置104。主机102可经由主机侧数据总线114提供且接收与存储器操作相关联的数据。举例来说，主机102可为存储器控制器或处理器，例如中央处理单元或图形处理单元。
存储器104为经缓冲存储器装置，所述经缓冲存储器装置包含耦合到命令/地址总线112的命令/地址缓冲器106、耦合到主机侧数据总线114的多个数据缓冲器108(1)到108(N)及经由相应存储器侧数据总线116(1)到116(N)耦合到相应数据缓冲器108(1)到108(N)的多个存储器110(1)到110(N)。存储器装置104可经由命令/地址总线112接收命令及/或地址信息且经由主机侧数据总线114接收及/或提供数据信号，例如HOST_SIDE信号。响应于命令/地址信息及/或所接收HOST_SIDE信号，存储器装置104可执行存储器操作且经由主机侧数据总线114将例如读取数据或写入确认信息的信息传回到主机102。命令/地址缓冲器106可经由命令/地址总线112从主机102接收命令/地址信息且经由内部命令/地址总线118将命令/地址信息提供到多个存储器110(1)到110(N)中的一或多者。
主机侧数据总线114可经配置以在主机102与存储器装置104之间载运数据信号，例如HOST_SIDE信号。可根据第一通信协议编码HOST_SIDE信号。通信协议可规定允许两个或两个以上装置经由主机侧数据总线通信的规则系统。举例来说，所述第一通信协议可为与特定类型的存储器装置相关联的通信协议，例如双倍数据速率-4(DDR4)、低功率DDR4(LPDDR4)、LPDDR4x、DDR3、串列器/解串器(SERDES)(例如，PCI Express、PCIe 3等)等。在一些实施例中，HOST_SIDE信号可为具有两个可能逻辑状态(例如，逻辑0或1)的二进制信号。
所述多个数据缓冲器108(1)到108(N)中的每一数据缓冲器108经配置以接收根据第一通信协议编码的HOST_SIDE信号，且将HOST_SIDE信号转换为根据第二通信协议编码的MEMORY_SIDE信号，且反之亦然。第二通信协议可与特定类型的存储器相关联，例如DDR4、LPDDR4、LPDDR4x、DDR3、SERDES等。在一些实施例中，MEMORY_SIDE信号可为多电平信号。举例来说，两个位可经编码为与所述两个位的逻辑状态(例如，逻辑00、01、10或11)对应的单个电压电平。还可使用其他类型的多电平信号。通过在HOST_SIDE信号与MEMORY_SIDE信号之间变换，数据缓冲器108(1)到108(N)使得主机能够使用第一通信协议与存储器装置104通信且使得存储器110(1)到110(N)中的每一者能够使用根据第二通信协议编码的数据输入来操作。举例来说，在一个实施例中，数据缓冲器108可接收针对DDR4存储器编码的HOST_SIDE信号，且将所接收信号转换为针对LPDDR4存储器编码的MEMORY_SIDE信号。作为另一实例，数据缓冲器108可将经编码为二进制信号(例如，二进制脉冲振幅调变(PAM2)信号)的HOST_SIDE信号转换为经编码为多电平信号(例如，PAM4信号)的MEMORY_SIDE信号。在此实施例中，时钟信号可在数据缓冲器108的存储器侧上为松弛的同时维持或增加总数据带宽，因为在每一数据符号(例如，在数据眼期间取样的电压电平)中编码更多数据。
每一数据缓冲器108可经配置以经由相应存储器侧总线116与相应存储器110通信。与主机侧数据总线相比较，存储器侧总线116(1)到116(N)可为相对短的干净通道。举例来说，存储器侧数据总线116(1)到116(N)可各自小于20mm。还可使用其它长度。通过限制存储器侧数据总线116(1)到116(N)上的长度及噪声，可增加在每一数据符号中编码的位数目，因为可在噪声不损害信号完整性的情况下发射电压电平之间的更精细划分。
存储器110(1)到110(N)一般可为能够执行存储器操作且接收/提供根据第二通信协议编码的MEMORY_SIDE信号的任何类型的存储器。举例来说，在其中根据DDR4协议编码MEMORY_SIDE信号的实施例中，接着存储器110可经配置以与根据DDR4协议编码的数据一起接收、发射且执行存储器操作。类似地，在其中MEMORY_SIDE信号经编码为多电平信号的实施例中，存储器110可经配置以接收且解码多电平信号。
图2是根据本发明的实施例的存储器(一般指定为210)的框图。存储器210包含存储器I/O电路202、控制电路208及存储器阵列212。存储器阵列210可实施为图1的存储器110(1)到110(N)中的一或多者。
存储器I/O电路202包含接收器电路204及发射器电路206。接收器电路204可经配置以接收根据第二通信协议编码的MEMORY_SIDE信号。在其中MEMORY_SIDE信号为多电平信号的实施例中，接收器电路204可包含(举例来说)一或多个多电平接收器及解码器电路。发射器电路206可经配置以提供根据第二通信协议编码的MEMORY_SIDE信号。发射器电路206可包含(举例来说)一或多个信号驱动器电路。在其中MEMORY_SIDE信号为多电平信号的实施例中，发射器电路206可包含多电平驱动器电路。
控制电路208可经配置以基于例如由图1的命令/地址缓冲器106提供的所接收命令/地址信息而将控制信号提供到存储器阵列212。举例来说，控制电路208可将执行读取操作、写入操作、刷新操作或任何其它存储器操作的控制信号提供到存储器阵列212。
存储器阵列212可包含多个存储器单元。所述存储器单元可为易失性或非易失性存储器单元。举例来说，所述存储器单元可为DRAM存储器单元、快闪存储器单元、相变存储器单元或任何其它类型的存储器单元。存储器阵列212的存储器单元可布置成任何架构。
图3是根据本发明的实施例的数据缓冲器(一般指定为308)的框图。数据缓冲器308可实施为图1的数据缓冲器108(1)到108(N)中的一或多者。数据缓冲器308可包含主机侧I/O电路302、转换电路304、存储器侧I/O电路306及定时电路310。数据缓冲器308可为双向缓冲器，所述双向缓冲器经配置以将根据第一通信协议编码的HOST_SIDE信号转换为根据第二通信协议编码的MEMORY_SIDE信号且反之亦然。
主机侧I/O电路302可经配置以接收且提供根据第一通信协议编码的HOST_SIDE信号。举例来说，主机侧I/O电路可包含一或多个锁存器、信号驱动器电路或用于接收及发送信号的其它电路。在一个实施例中，主机侧I/O电路302包括二进制发射器及二进制接收器电路。一般来说，主机侧I/O电路302可包含经配置以发送且接收根据第一通信协议编码的信号的任何接收器及/或发射器。下文关于图4进一步详细地描述实例性主机侧I/O电路302。
转换电路304可经配置以将根据第一协议编码且由主机侧I/O电路302接收的HOST_SIDE信号转换为根据第二通信协议编码的MEMORY_SIDE信号，且反之亦然。举例来说，转换电路304可包含用于将串行二进制信号(例如，HOST_SIDE信号)转换为并行二进制信号的解串器电路，所述并行二进制信号接着可转换为多电平信号(例如，MEMORY_SIDE信号)。举例来说，转换电路304还可包含串行器电路，所述串行器电路用于转换并行二进制信号(例如，从多电平MEMORY_SIDE信号导出)且将其转换为串行二进制信号以用于作为二进制信号(例如，HOST_SIDE信号)而发射。在各种其它实施例中，转换电路304可在其它类型的通信协议之间转换。下文关于图4到8进一步详细地描述实例性转换电路。
存储器侧I/O电路306可经配置以接收且提供根据第二通信协议编码的MEMORY_SIDE信号。举例来说，存储器侧I/O电路306可包含接收器电路及发射器电路。在一些实施例中，接收器电路及发射器电路经配置以分别接收且提供多电平MEMORY_SIDE信号。在此些实施例中，存储器侧I/O电路306可进一步包含用于解码所接收多电平MEMORY_SIDE信号的解码器电路。
定时电路310可经配置以控制主机侧I/O电路302、转换电路310及/或存储器侧I/O电路306中的信号定时。在各种实施例中，定时电路可提供一或多个时钟信号且可为(举例来说)锁相回路(PLL)或延迟锁定回路(DLL)。在其中数据缓冲器308经配置以在二进制HOST_SIDE信号与多电平MEMORY_SIDE信号之间转换的实施例中，定时电路可经配置以将具有第一频率的第一时钟信号提供到主机侧I/O电路302且将具有第二频率的第二时钟信号提供到存储器侧I/O电路306。在一些实施例中，第二频率可为第一频率的二分之一。尽管经展示为数据缓冲器308的一部分，但所属领域的技术人员将了解，定时电路310可位于数据缓冲器308外部。举例来说，定时电路可为存储器装置104中的单独电路。
图4是根据本发明的实施例的用于在二进制信号与多电平信号之间转换的数据缓冲器(一般指定为408)的框图。如关于图4所描述，HOST_SIDE信号为二进制信号且MEMORY_SIDE信号为多电平信号。然而，所属领域的技术人员将了解，可使数据缓冲器408反转，使得HOST_SIDE信号为多电平信号且MEMORY_SIDE信号为二进制信号。数据缓冲器408可实施为图3的数据缓冲器308及/或图1的数据缓冲器108(1)到108(N)中的一或多者。数据缓冲器408可包含主机侧I/O电路402、转换电路404及存储器侧I/O电路406，其分别可实施为图3的主机侧I/O电路302、转换电路304及存储器侧I/O电路306。
主机侧I/O电路402包含二进制接收器电路412及二进制发射器电路414。二进制接收器电路412可为经配置以接收二进制HOST_SIDE信号且将所接收信号提供到转换电路404的电路。举例来说，二进制接收器电路412可包含经配置以放大所接收HOST_SIDE信号的放大器电路。二进制接收器电路412可包含额外滤波或均衡电路，例如决策反馈均衡器。一般来说，二进制接收器电路412可为可接收且传播串行二进制信号的任何电路。
二进制发射器电路414可为经配置以提供二进制HOST_SIDE信号的电路。举例来说，二进制发射器电路414可包含经配置以驱动二进制HOST_SIDE信号的一或多个驱动器电路。在各种实施例中，二进制发射器电路可经配置以基于具有第一频率的时钟信号而提供二进制HOST_SIDE信号。
在图4的实施例中，转换电路404可经配置以将串行数据位转换为并行数据位且将并行数据位转换为串行数据位。所述并行数据位接着可编码为多电平信号(例如，MEMORY_SIDE信号)或从所述多电平信号解码，且所述串行数据位可编码为二进制信号(例如，HOST_SIDE信号)或从所述二进制信号解码。转换电路404可包含解串器电路416、并行数据同步电路418及串行器电路420。解串器电路416可经配置以从二进制接收器电路412接收二进制HOST_SIDE信号，将二进制HOST_SIDE信号的所接收串行位转换为并行信号且将所述并行信号提供到并行数据同步电路418。在图6中展示实例性解串器电路616。解串器电路616可包含第一锁存器602及第二锁存器604。串行二进制信号D可提供到第一锁存器602及第二锁存器604。举例来说，可从二进制接收器电路412接收信号D。如图6中所展示，信号D包含第一数据位D[X1]及第二数据位D[X2]。第一锁存器602可经配置以在第一时间基于可由定时电路(例如PLL/DLL 410)提供的第一时钟信号clk1而锁存第一数据位D[X1]。第二锁存器604可经配置以在第二时间基于可由定时电路(例如PLL/DLL 410)提供的第二时钟信号clk2而锁存第二数据位D[X2]。第一时钟信号clk1及第二时钟信号clk2可为互补的。第一锁存器602及第二锁存器604可分别并行地输出第一位D[X1]及第二位D[X2]。
再次返回到图4，并行数据同步电路418可经配置以接收并行数据位(例如，并行数据位D[X1]及D[X2])且提供同步化并行数据位(例如，将数据信号的上升及/或下降边缘与共同时钟信号对准)。数据同步电路418可包含经配置以基于由PLL/DLL电路410提供的第三时钟信号clk3而使并行数据位D[X1]及D[X2]同步的一或多个锁存器、传送门或其它电路。在各种实施例中，第三时钟信号clk3可具有为第一时钟信号clk1及第二时钟信号clk2的频率的两倍的频率。
串行器电路420可经配置以接收并行数据位且在串行二进制信号中提供所述数据位。所述串行器电路可基于第一时钟信号clk1及第二时钟信号clk2而提供二进制信号。举例来说，串行器电路420可包含用于基于第一时钟信号及第二时钟信号而控制数据位的发射的传送门。在图7中展示实例性串行器电路720。串行器电路720可实施为图4的串行器电路420。所述串行器电路包含第一传送门702及第二传送门704。举例来说，第一传送门702及第二传送门704可为晶体管。所述第一传送门经配置以接收第一并行数据位D[X1]及第一时钟信号clk1。第二传送门704经配置以接收第二并行数据位D[X2]及第二时钟信号clk2。第一时钟信号clk1及第二时钟信号clk2可为互补时钟信号。第一传送门702及所述第二传送门可具有耦合到共同节点706的输出端子。在操作中，第一传送门702可经配置以在第一时钟信号clk1为作用的(例如，逻辑高)时将第一并行数据位D[X1]提供到共同节点706且第二传送门704可经配置以在第二时钟信号clk2为作用的时将第二并行数据位D[X2]提供到共同节点。在其中第一时钟信号clk1及第二时钟信号clk2为互补的实施例中，第一传送门702及第二传送门704在将其相应输出提供到共同节点706之间交替。因此，串行器电路720的所得输出信号为串行二进制信号D[X1:X2]。再次返回到图4，串行器电路420的输出可提供到二进制发射器电路414以经编码为二进制信号(例如，HOST_SIDE信号)。
存储器侧I/O电路406经配置以接收且提供多电平存储器信号(例如，MEMORY_SIDE信号)。存储器侧I/O电路406包含多电平发射器电路422、多电平接收器电路424及多电平解码器电路426。
多电平发射器电路422可经配置以接收并行数据位且将所述并行数据位编码为多电平信号。多电平发射器电路422可包含一或多个驱动器电路。举例来说，所述多电平发射器电路可包含经配置以基于所述并行数据位而驱动多电平信号的多个驱动器支线。在图8中展示实例性多电平发射器电路822。多电平发射器电路822可实施为图4的多电平发射器电路422。多电平发射器822包含第一多个驱动器支线802及第二多个驱动器支线804。在图8的实施例中，第一多个驱动器支线802包含四个驱动器支线而第二多个驱动器支线包含两个驱动器支线。然而，还可使用其它数目及组合的驱动器支线。每一驱动器支线可包含串联耦合于第一电压(例如，Vcc)与第二电压(例如，接地)之间的一对晶体管。第一晶体管与第二晶体管之间的节点可共同地耦合且经配置以提供MEMORY_SIDE信号。所述第一多个驱动器支线可经配置以基于第一并行数据位D[X1]而被激活，可从图4的并行数据同步电路418接收所述第一并行数据位D[X1]。第二多个驱动器支线804可经配置以基于第二并行数据位D[X2]而被激活，可从图4的并行数据同步电路418接收所述第二并行数据位D[X2]。
在操作中，基于并行数据位的值而调整多电平发射器电路822的驱动长度。举例来说，如果D[X1]及D[X2]两者均为逻辑低信号，那么可由多个驱动器支线802及804两者在第一电压下驱动MEMORY_SIDE信号。如果D[X1]为逻辑低且D[X2]为逻辑高，那么可仅由第一多个驱动器支线802在第二电压下驱动存储器侧信号。如果D[X1]为逻辑高且D[X2]为逻辑低，那么可仅由第二多个驱动器支线804在第三电压下驱动存储器侧信号。如果D[X1]及D[X2]两者均为逻辑高信号，那么可由多个驱动器支线802及804两者将MEMORY_SIDE信号拉动到接地。
再次返回到图4，多电平接收器电路424可经配置以接收多电平MEMORY_SIDE信号且将所接收MEMORY_SIDE信号与一或多个参考电压进行比较。多电平接收器电路424可包含一或多个比较器以将所接收MEMORY_SIDE信号与一或多个参考电压进行比较且提供指示MEMORY_SIDE信号是否超过一或多个参考电压的一或多个信号。多电平解码器电路426经配置以接收多电平接收器电路424的输出信号以解码所接收信号且提供在所接收多电平MEMORY_SIDE信号中经编码的并行数据位。
在图9中展示实例性多电平接收器电路924。多电平接收器电路924可实施为多电平接收器电路424。多电平接收器电路924可经配置以接收每符号编码两个数据位(例如，每一符号可具有与逻辑状态00、01、10及11对应的四个电压电平中的一者)的MEMORY_SIDE信号。多电平接收器电路924可包含第一比较器902、第二比较器904及第三比较器906。第一比较器902可经配置以接收MEMORY_SIDE信号及第一参考电压VrefHi。第一比较器902可提供指示电压MEMORY_SIDE信号是否超过第一参考电压VrefHi的第一输出信号。第二比较器904可经配置以接收MEMORY_SIDE信号及第二参考电压VrefMid。第二比较器904可提供指示电压MEMORY_SIDE信号是否超过第二参考电压VrefMid的第二输出信号。第三比较器906可经配置以接收MEMORY_SIDE信号及第三参考电压VrefLo。第三比较器906可提供指示电压MEMORY_SIDE信号是否超过第三参考电压VrefLo的第三输出信号。第一参考电压、第二参考电压及第三参考电压可指示多电平MEMORY_SIDE信号的不同逻辑状态之间的边界。因此，比较器902到906的输出指示MEMORY_SIDE信号的逻辑状态。
作为实例，如果MEMORY_SIDE信号少于参考电压VrefHi、VrefMid及VrefLo的全部三者，那么比较器902到906可全部提供逻辑低输出信号。如果MEMORY_SIDE信号大于参考电压VrefHi、VrefMid及VrefLo的全部三者，那么比较器902到906可全部提供逻辑高输出信号。如果MEMORY_SIDE信号小于第一参考电压VrefHi，但大于第二参考电压VrefMid及第三参考电压VrefLo，那么比较器902可提供逻辑低输出信号且比较器904及906可提供逻辑高输出信号。如果MEMORY_SIDE信号小于第一参考电压VrefHi及第二参考电压VrefMid，但大于第三参考电压VrefLo，那么比较器902及904可提供逻辑低输出信号且比较器906可提供逻辑高输出信号。
多电平解码器电路926可包含用以将多电平接收器电路924的输出信号解码且提供并行数据位D[X1]及D[X2](例如，作为并行二进制信号)的逻辑。在各种实施例中，来自多电平接收器电路924的不同输出信号组合对应于MEMORY_SIDE信号的不同逻辑状态。举例来说，如果多电平接收器电路的所有三个输出信号为逻辑低，那么所述状态可对应于MEMORY_SIDE信号的逻辑00状态。多电平解码器电路926可解译来自多电平接收器电路924的所接收输出信号且提供具有指示逻辑0的电压电平的并行数据位D[X1]及D[X2]两者。类似地，如果多电平接收器电路的所有三个输出信号为逻辑高，那么所述状态可对应于MEMORY_SIDE信号的逻辑11状态。多电平解码器电路926可解译来自多电平接收器电路924的所接收输出信号且提供具有指示逻辑1的电压电平的并行数据位D[X1]及D[X2]两者。可解码其它输出信号组合以分别提供并行数据位D[X1]及D[X2]作为0及1或1及0。再次返回到图4，并行数据位D[X1]及D[X2]可由多电平解码器电路426提供到串行器电路420且如上文所描述而经处理。
图5是根据本发明的实施例的数据缓冲器将二进制HOST_SIDE信号转换为多电平MEMORY_SIDE信号的时序图。主机侧信号可为一系列二进制数据位D0到DN。为了清晰，在图5中仅展示数据位D0到D7。HOST_SIDE信号可具有第一频率。HOST_SIDE信号可由二进制接收器电路412接收且提供到解串器电路416。在时间t1及t2处，第一数据位D0及第二数据位D1可分别由解串器电路416锁存，如上文关于图4及6所描述。并行数据同步电路418可使第一数据位D0及第二数据位D1同步且提供并行数据位D[X1]及D[X2]。可以为HOST_SIDE信号的频率的二分之一的频率对并行数据位D[X1]及D[X2]进行计时。基于并行数据位D[X1]及D[X2]，多电平发射器电路422可编码第一数据位D[X1]及第二数据位D[X2]作为多电平MEMORY_SIDE信号。如图5中所展示，MEMORY_SIDE信号的每一数据符号编码两个数据位(例如，D0及D1、D2及D3等)。可以为HOST_SIDE信号的频率的二分之一的频率对MEMORY_SIDE信号进行计时。然而，由于MEMORY_SIDE信号的每一数据符号编码两个数据位，因此维持HOST_SIDE信号及MEMORY_SIDE信号的带宽。由于以HOST_SIDE信号的频率的二分之一对MEMORY_SIDE信号进行计时，因此可降低存储器内的晶体管响应时间对所发射数据的带宽的负面影响，且可改进存储器的性能。
虽然图4到9描述经配置以在二进制HOST_SIDE信号与多电平MEMORY_SIDE信号之间转换的数据缓冲器，但数据缓冲器可用于在存储器装置所使用的其它类型的通信协议之间转换。图10是根据本发明的实施例的具有数据缓冲器的经缓冲存储器系统1000的框图，所述数据缓冲器用于在标准DDR4通信协议与LPDDR4x协议之间变换。存储器系统1000包含主机1002及存储器装置1004。可实施主机1002，如上文关于图1的主机102所描述。在图10的实施例中，主机1002经配置以使用64位总线与存储器装置1004通信以使用DDR4通信协议来通信。
存储器装置1004包含一对数据缓冲器1008、寄存器1006及多个LPDDR4x存储器。数据缓冲器1008中的每一者可实施为图1的数据缓冲器108(1)到108(N)或图3的数据缓冲器308中的一或多者。每一数据缓冲器1008可经配置以接收64位DDR4信号的32个位。每一数据缓冲器1008包含变换电路以将32位DDR4信号转换为使用LPDDR4x通信协议编码的两个16位宽的内部信号。数据缓冲器1008可各自将16位LPDDR4x信号提供到LPDDR4x存储器1010。LPDDR4x存储器1010可实施为图1的存储器110(1)到110(N)或图2的存储器210中的一或多者。主机1002还可将命令/地址/控制/时钟信息提供到存储器装置1004。所述命令/地址/控制/时钟信息可提供到寄存器1006，寄存器1006可根据LPDDR4x通信协议对所接收信息进行变换及/或重新定时。经变换命令/地址/控制/时钟信息接着可提供到LPDDR4x存储器1010中的一或多者。
图11是根据本发明的实施例的具有数据缓冲器的经缓冲存储器系统1100的框图，所述数据缓冲器用于在标准DDR3通信协议与DDR4通信协议之间变换。存储器系统1100包含主机1102及存储器装置1104。可实施主机1102，如上文关于图1的主机102所描述。在图11的实施例中，主机1102经配置以使用64位总线与存储器装置1104通信以使用DDR3通信协议来通信。
存储器装置1104包含一对数据缓冲器1108、寄存器1106及多个DDR4存储器。数据缓冲器1108中的每一者可实施为图1的数据缓冲器108(1)到108(N)或图3的数据缓冲器308中的一或多者。数据缓冲器1108中的每一者可经配置以接收64位DDR3信号的32个位。每一数据缓冲器1108包含变换电路以将32位DDR3信号转换为使用DDR4通信协议编码的两个16位宽的内部信号。数据缓冲器1108可各自将16位DDR4信号提供到DDR4存储器1110。DDR4存储器1110可实施为图1的存储器110(1)到110(N)或图2的存储器210中的一或多者。主机1102还可将命令/地址/控制/时钟信息提供到存储器装置1104。所述命令/地址/控制/时钟信息可提供到寄存器1106，寄存器1106可根据DDR4通信协议对所接收信息进行变换及/或重新定时。所述经变换命令/地址/控制/时钟信息接着可提供到DDR4存储器1110中的一或多者。
图12是根据本发明的实施例的具有数据缓冲器的经缓冲存储器系统1200的框图，所述数据缓冲器用于在以第一频率计时的DDR4通信协议与以比所述第一频率慢的第二频率计时的内部DDR4通信协议之间变换。存储器系统1200包含主机1202及存储器装置1204。可实施主机1202，如上文关于图1的主机102所描述。在图12的实施例中，主机1202经配置以使用64位总线与存储器装置1204通信以使用DDR4通信协议来通信。然而，在图12的实施例中，以比存储器装置1204内的存储器1210的操作频率快的第一频率来对64位信号进行计时。在一个实施例中，以存储器1210的频率的两倍的频率来对来自主机1202的62位信号进行计时。
存储器装置1204包含一对数据缓冲器1208、寄存器1206及多个DDR4存储器。数据缓冲器1208中的每一者可实施为图1的数据缓冲器108(1)到108(N)或图3的数据缓冲器308中的一或多者。数据缓冲器1208中的每一者可经配置以接收64位DDR4信号的32个位。每一数据缓冲器1208包含变换与划分器电路以将32位DDR4信号转换为四个16位宽的内部信号，所述16位宽的内部信号使用DDR4通信协议来编码但以传入64位信号的频率的二分之一来计时。由于传入64位信号的计时速度为内部存储器1210的两倍，因此由数据缓冲器1208接收多达两倍的数据，如在图10的实施例中。此使得存储器装置1204能够使带宽加倍同时维持较慢时钟速度，因此缓解存储器1210内的晶体管反应时间的负效应。数据缓冲器1208可各自将16位DDR4信号提供到DDR4存储器1210。DDR4存储器1210可实施为图1的存储器110(1)到110(N)或图2的存储器210中的一或多者。主机1202还可将命令/地址/控制/时钟信息提供到存储器装置1204。所述命令/地址/控制/时钟信息可提供到寄存器1206，寄存器1206可根据以传入信号的频率的二分之一来操作的DDR4通信协议对所接收信息进行变换及/或重新定时。所述经变换命令/地址/控制/时钟信息接着可提供到DDR4存储器1210中的一或多者。
图13是根据本发明的实施例的存储器的框图。存储器1300可包含存储器单元的阵列1302，所述存储器单元可为(举例来说)易失性存储器单元(例如，动态随机存取存储器(DRAM)存储器单元、静态随机存取存储器(SRAM)存储器单元)、非易失性存储器单元(例如，快闪存储器单元)或一些其它类型的存储器单元。存储器1300包含命令解码器1306，命令解码器1306可通过命令总线1308接收存储器命令且在存储器1300内提供(例如，产生)对应控制信号以实施各种存储器操作。举例来说，命令解码器1306可对提供到命令总线1308的存储器命令做出响应以对存储器阵列1302执行各种操作。特定来说，命令解码器1306可用于提供内部控制信号以从存储器阵列1302读取数据且将数据写入到存储器阵列1302。行及列地址信号可通过地址总线1320提供(例如，施加)到存储器1300中的地址锁存器1310。地址锁存器1310接着可提供(例如，输出)单独列地址及单独行地址。
地址锁存器1310可分别将行地址及列地址提供到行地址解码器1322及列地址解码器1328。行地址解码器1328可选择对应于相应列地址的延伸穿过阵列1302的位线。行地址解码器1322可连接到字线驱动器1324，字线驱动器824激活阵列1302中的对应于所接收行地址的相应存储器单元行。对应于所接收列地址的选定数据线(例如，一或若干位线)可耦合到读取/写入电路1330以经由输入-输出数据路径1340将读取数据提供到输出数据缓冲器1334。写入数据可通过输入数据缓冲器1344及存储器阵列读取/写入电路1330提供到存储器阵列1302。
所属领域的技术人员将进一步了解，结合本文中所揭示的实施例所描述的各种说明性逻辑块、配置、模块、电路及算法步骤可实施为电子硬件、由处理器执行的计算机软件或两者的组合。各种说明性组件、块、配置、模块、电路及步骤已大体按照其功能性在上文进行描述。虽然所属领域的技术人员可针对每一特定应用以变化的方式实施所描述功能性，但不应将此些实施方案决策解释为导致背离本发明的范围。
在本发明的实施例中，一种设备包含：第一输入/输出电路，其经配置以接收且提供根据第一通信协议编码的第一信号；第二输入/输出电路，其经配置以接收且提供根据第二通信协议编码的第二信号；及转换电路，其耦合到所述第一输入/输出电路及所述第二输入/输出电路且经配置以将所述第一信号转换为所述第二信号且将所述第二信号转换为所述第一信号。
另外或替代地，所述转换电路包括经配置以将所述第一信号的多个串行数据位转换为多个并行数据位的解串器电路。
另外或替代地，所述解串器电路包括：第一锁存器，其经配置以在第一时间锁存所述多个串行数据位中的第一串行数据位；及第二锁存器，其经配置以在第二时间锁存所述多个串行数据位中的第二串行数据位。
另外或替代地，所述转换电路进一步包括经配置以使所述多个并行数据位同步的并行数据同步电路。
另外或替代地，所述第二输入/输出电路包括多电平发射器电路，所述多电平发射器电路经配置以将所述经同步的多个并行数据位编码为多电平信号以用于作为所述第二信号而发射。
另外或替代地，所述第二输入/输出电路包括经配置以将所述第二信号解码以提供多个并行数据位的多电平解码器电路。
另外或替代地，所述转换电路包括经配置以将所述多个并行数据位转换为多个串行数据位的串行器电路。
另外或替代地，所述串行器电路包括：第一传送门，其经配置以在第一时间提供所述多个串行数据位中的第一串行数据位；及第二传送门，其经配置以在第二时间提供所述多个串行数据位中的第二串行数据位。
在本发明的另一实施例中，一种设备包含：第一数据总线，其经配置以提供二进制信号；数据缓冲器，其耦合到所述第一数据总线，所述数据缓冲器经配置以接收所述二进制信号且将所述二进制信号转换为多电平信号；第二数据总线，其耦合到经配置以提供所述多电平信号的所述数据缓冲器；及存储器，其经配置以接收所述多电平信号。
另外或替代地，所述数据缓冲器经配置而以低于所述二进制信号的频率提供所述多电平信号。
另外或替代地，所述第二数据总线小于20mm。
另外或替代地，所述数据缓冲器进一步经配置以在所述第二数据总线上接收多电平信号、将所述多电平信号转换为二进制信号且在所述第一数据总线上提供所述二进制信号。
另外或替代地，所述数据缓冲器包括：二进制输入/输出电路，其具有耦合到所述第一数据总线的二进制发射器电路及二进制接收器电路；多电平输入/输出电路，其具有耦合到所述第二数据总线的多电平发射器电路及多电平接收器电路；及转换电路，其耦合到所述二进制输入/输出电路及所述多电平输入/输出电路，所述转换电路经配置以将二进制信号转换为多电平信号且将多电平信号转换为二进制信号。
另外或替代地，所述转换电路包括：解串电路，其包括经配置以在第一时间锁存在所述第一数据总线上接收到的第一串行数据位的第一锁存器及经配置以在第二时间锁存在所述第一数据总线上接收到的第二串行数据位的第二锁存器；及并行数据同步电路，其经配置以使所述第一串行数据位与所述第二数据位同步以产生第一并行数据位及第二并行数据位，其中所述多电平发射器电路经配置以基于所述第一并行数据位及所述第二并行数据位而提供多电平信号。
另外或替代地，所述多电平接收器包括经配置以将多电平信号解码且提供多个并行数据位的多电平解码器电路。
另外或替代地，所述转换电路包括经配置以将所述多个并行数据位串行化且将串行数据位流提供到所述二进制发射器电路的串行器电路，其中所述串行器电路包括经配置以在第一时间将第一并行数据位提供到所述二进制发射器电路且在第二时间将第二并行数据位提供到所述二进制发射器电路的第一传送门。
在本发明的另一实施例中，一种方法包含：在数据缓冲器处接收包括多个串行数据位的二进制数据信号；由所述数据缓冲器将所述多个串行数据位转换为多个并行数据位；由所述数据缓冲器以多电平信号编码所述多个并行数据位；及由所述数据缓冲器将所述多电平信号提供到存储器阵列。
另外或替代地，进一步包含在所述数据缓冲器处从存储器阵列接收多电平信号；由所述数据缓冲器解码所述多电平信号以产生多个并行数据位；由所述数据缓冲器将所述多个并行数据位转换为多个串行数据位；及由所述数据缓冲器提供所述多个串行数据位。
另外或替代地，基于具有第一频率的第一时钟信号而接收所述二进制信号且基于具有第二频率的第二时钟信号而提供所述多电平信号，其中所述第二频率小于所述第一频率。
另外或替代地，将所述多个串行位转换为所述多个并行位包括：在第一时间用解串电路锁存第一串行数据位；在第二时间用所述解串电路锁存第二串行数据位；及用并行数据同步电路使所述第一经锁存串行数据位与所述第二经锁存串行数据位同步以产生所述多个并行数据位。

Claims (20)

1.一种设备，其包括：
第一输入/输出电路，其经配置以接收且提供根据第一通信协议编码的第一信号；
第二输入/输出电路，其经配置以接收且提供根据第二通信协议编码的第二信号；及
转换电路，其耦合到所述第一输入/输出电路及所述第二输入/输出电路且经配置以将所述第一信号转换为所述第二信号且将所述第二信号转换为所述第一信号。
2.根据权利要求1所述的设备，其中所述转换电路包括经配置以将所述第一信号的多个串行数据位转换为多个并行数据位的解串器电路。
3.根据权利要求2所述的设备，其中所述解串器电路包括：
第一锁存器，其经配置以在第一时间锁存所述多个串行数据位中的第一串行数据位；及
第二锁存器，其经配置以在第二时间锁存所述多个串行数据位中的第二串行数据位。
4.根据权利要求2所述的设备，其中所述转换电路进一步包括经配置以使所述多个并行数据位同步的并行数据同步电路。
5.根据权利要求4所述的设备，其中所述第二输入/输出电路包括多电平发射器电路，所述多电平发射器电路经配置以将所述经同步的多个并行数据位编码为多电平信号以用于作为所述第二信号而发射。
6.根据权利要求1所述的设备，其中所述第二输入/输出电路包括经配置以将所述第二信号解码以提供多个并行数据位的多电平解码器电路。
7.根据权利要求6所述的设备，其中所述转换电路包括经配置以将所述多个并行数据位转换为多个串行数据位的串行器电路。
8.根据权利要求7所述的设备，其中所述串行器电路包括：
第一传送门，其经配置以在第一时间提供所述多个串行数据位中的第一串行数据位；及
第二传送门，其经配置以在第二时间提供所述多个串行数据位中的第二串行数据位。
9.一种设备，其包括：
第一数据总线，其经配置以提供二进制信号；
数据缓冲器，其耦合到所述第一数据总线，所述数据缓冲器经配置以接收所述二进制信号且将所述二进制信号转换为多电平信号；
第二数据总线，其耦合到经配置以提供所述多电平信号的所述数据缓冲器；及
存储器，其经配置以接收所述多电平信号。
10.根据权利要求9所述的设备，其中所述数据缓冲器经配置而以低于所述二进制信号的频率提供所述多电平信号。
11.根据权利要求9所述的设备，其中所述第二数据总线小于20mm。
12.根据权利要求9所述的设备，其中所述数据缓冲器进一步经配置以在所述第二数据总线上接收多电平信号、将所述多电平信号转换为二进制信号且在所述第一数据总线上提供所述二进制信号。
13.根据权利要求9所述的设备，其中所述数据缓冲器包括：
二进制输入/输出电路，其具有耦合到所述第一数据总线的二进制发射器电路及二进制接收器电路；
多电平输入/输出电路，其具有耦合到所述第二数据总线的多电平发射器电路及多电平接收器电路；及
转换电路，其耦合到所述二进制输入/输出电路及所述多电平输入/输出电路，所述转换电路经配置以将二进制信号转换为多电平信号且将多电平信号转换为二进制信号。
14.根据权利要求13所述的设备，其中所述转换电路包括：
解串电路，其包括经配置以在第一时间锁存在所述第一数据总线上接收到的第一串行数据位的第一锁存器及经配置以在第二时间锁存在所述第一数据总线上接收到的第二串行数据位的第二锁存器；及
并行数据同步电路，其经配置以使所述第一串行数据位与所述第二数据位同步以产生第一并行数据位及第二并行数据位，
其中所述多电平发射器电路经配置以基于所述第一并行数据位及所述第二并行数据位而提供多电平信号。
15.根据权利要求13所述的设备，其中所述多电平接收器包括经配置以将多电平信号解码且提供多个并行数据位的多电平解码器电路。
16.根据权利要求15所述的设备，其中所述转换电路包括经配置以将所述多个并行数据位串行化且将串行数据位流提供到所述二进制发射器电路的串行器电路，
其中所述串行器电路包括经配置以在第一时间将第一并行数据位提供到所述二进制发射器电路且在第二时间将第二并行数据位提供到所述二进制发射器电路的第一传送门。
17.一种方法，其包括：
在数据缓冲器处接收包括多个串行数据位的二进制数据信号；
由所述数据缓冲器将所述多个串行数据位转换为多个并行数据位；
由所述数据缓冲器以多电平信号将所述多个并行数据位编码；及
由所述数据缓冲器将所述多电平信号提供到存储器阵列。
18.根据权利要求17所述的方法，其进一步包括：
在所述数据缓冲器处从存储器阵列接收多电平信号；
由所述数据缓冲器将所述多电平信号解码以产生多个并行数据位；
由所述数据缓冲器将所述多个并行数据位转换为多个串行数据位；及
由所述数据缓冲器提供所述多个串行数据位。
19.根据权利要求17所述的方法，其中基于具有第一频率的第一时钟信号而接收所述二进制信号且基于具有第二频率的第二时钟信号而提供所述多电平信号，其中所述第二频率小于所述第一频率。
20.根据权利要求17所述的方法，其中将所述多个串行位转换为所述多个并行位包括：
在第一时间用解串电路锁存第一串行数据位；
在第二时间用所述解串电路锁存第二串行数据位；及
用并行数据同步电路使所述第一经锁存串行数据位与所述第二经锁存串行数据位同步以产生所述多个并行数据位。
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