CN101809556B

CN101809556B - 横跨串行流交织和串行化/去串行化lcd、照相机、键区和gpio数据的方法和电路

Info

Publication number: CN101809556B
Application number: CN2008801085067A
Authority: CN
Inventors: 詹姆斯·B·布默; 奥斯卡·W·弗雷塔斯; 史蒂文·M·马卡卢索
Original assignee: Fairchild Semiconductor Corp
Current assignee: Fairchild Semiconductor Corp
Priority date: 2007-08-02
Filing date: 2008-07-28
Publication date: 2013-03-06
Anticipated expiration: 2028-07-28
Also published as: US20090037621A1; KR20100103451A; JP2010535453A; CN101809556A; TW200919194A

Abstract

讨论一种串行化/去串行化接口，用于减少通过手持移动设备中的柔性缆线来运送的连接和信号的数目。特别地，所述接口为多个I/O装置交织数据，多路复用数据和多路复用控制信号。例如，这些I/O装置包括LCD显示器、照相机、键区和GPIO(通用I/O)装置。

Description

横跨串行流交织和串行化/去串行化LCD、照相机、键区和GPIO数据的方法和电路

技术领域

本发明涉及横跨串行接口，多路复用和串行化/去串行化来自多个装置的数据。

背景技术

在移动手持装置中通常见到诸如键区和键盘、照相机、LCD显示器和混杂通用I/O(GPIO)装置之类I/O装置的存在。类似许多微处理器，这些I/O装置一般提供并行接口。不过在移动装置中，铰链使一些I/O装置与控制器微处理器分开。

在现有的移动装置中，互连移动装置中的微处理器和I/O装置要求许多并行连接穿过塞进铰链中的柔性缆线。由于可靠性降低和成本增高，大量的导线并不可取。

有利的是减少穿过翻盖式或滑盖式移动电话机的铰链的物理导线的数目。串行化提供一定程度的导线减少。

发明内容

本发明提供穿过柔性缆线的导线的减少。本发明提供串行化和交织至少往来于LCD显示器、经GPIO(通用输入/输出)连接而面接(interface)的装置、照相机、I2C装置和键区或键盘的数据的接口。此外，通过横跨相同的串行导线交织多组并行数据，并在无专用控制引脚或导线的情况下控制模式，本发明可进一步减少导线。

可以在可利用定时间隔按照时间顺序混合来自不同装置的信号的共享导线上交织串行化数据。例如，在视频传输期间，通常存在其间在视频数据线上不传送任何数据的垂直(VSYNC)和水平(HSYNC)同步脉冲。其它装置可以使用这些时间来发送串行数据。例如，在操作人员不会注意到任何延迟的这些时间内，可以发送键盘数据。尽管表述成键盘数据，不过实际上在照相机VSYNC或HSYNC期间可以发送任何串行数据。

按照类似的方式，可通过公共连接(连接导线)多路复用LCD数据、GPIO数据和I2C信号。对可发送这三种数据类型中的哪一种的控制的至少一部分可由改变的时钟频率来控制。例如，如果LCD或I2C信号将被多路复用，那么可以使用时钟频率来区分正被发送的数据种类。例如，特定的时钟频率可以指示正在发送LCD数据，频率变化可以指令传送I2C信号的模式变化。在本例中，可以使用频率检测电路。当LCD和I2C信号都不在被发送时，可以加载并串行传送GPIO数据。

本领域的技术人员应认识到，尽管将参考例证实施例，附图和使用方法，进行下面的详细说明，不过本发明并不局限于这些实施例和使用方法。相反，本发明具有宽广的范围，只由附加的权利要求限定。

附图说明

下面参考附图说明本发明，其中：

图1A、1B、1C、1D和1E是采用本发明的功能块的示意方框图；

图1F是时序图；

图2是内部选通脉冲生成的示意图；

图3、4、5、6和7是图解说明LCD/I2C多路复用的示意方框图；和

图8是图解说明实现模式变化的频率比较的时序图。

具体实施方式

图1A图解说明采用本发明的系统。这种情况下，微处理器4具有许多独立的并行I/O端口，每个端口具有数据、时钟和控制信号。在图1A的右侧是对应的I/O装置5。注意离开微处理器4的I/O连接与到I/O装置5的I/O连接类似。在一些应用中，本领域的技术人员知道，取决于装置，可以采用其它控制连接(未示出)。

在微处理器4和I/O装置5之间，主装置6和从属装置10通过设计成经由铰链中挤过去的柔性缆线11而相互连接。主装置和从属装置具有相对于微处理器4的许多并行连接8，和相对于I/O装置5的并行连接9，不过在主装置和从属装置之间，在柔性缆线11上只具有几条连接，这改善了可靠性和弯折功能(在铰链内，更少的导线弯折和破裂)。

在图1A中，本发明为在LCD信号、GPIO信号和I2C信号之间共享串行连接作准备。另外，可以使并行照相机I/O数据与来自键区的信号串行化和交织。

例证地，按照本发明构成的一对装置(从属装置6和主装置10)不但串行化和去串行化照相机和键区信号，而且串行化和去串行化LCD、GPIO和I2C信号。信号在信号源之间被多路复用，并通过共享的串行接口传送，可酌情按全双工或半双工方式发送。

图1A图解说明具体体现本发明的主要功能块的例子内的功能。通用微处理器4经一组并行连接8与主装置6面接。主装置6经运送四条串行连接的柔性缆线11与从属装置10面接。前两条连接12传送时钟(LCDCKS)和数据(LCDDS)。这两条连接传送往来于LCD显示器16、GPIO接口18和I2C接口20的信息。后两条连接14传送照相机时钟(CAMCKS)和数据(CAMDS)。这两条连接传送往来于照相机22和键区24的信息。

图1B关于LCD/GPIO和I2C功能，以方框图的形式图解说明主串行化器4和微处理器4之间的电子功能。16条LCD数据线32、6条GPIO数据线34和LCD芯片选择线40(MAINCS-主LCD显示器芯片选择线，和SUBCS-辅助LCD显示器芯片选择线)被装入多路复用器(MUX)数据串行化器30，并在LCDDS上按时钟输出。LCD芯片选择信号40、LCDWE(允许显示器写入)、和I2CSCK(时钟)、I2CSDA(数据)、LCD/I2C(控制信号)和LCDCKREF(基准时钟)被输入LCD/I2C逻辑A 36和选通脉冲发生器44，LCD/I2C逻辑A 36和选通脉冲发生器44控制LCD或GPIO数据被输入数据串行化器30和从数据串行化器30选通输出。

图1C表示与图1B中的功能对应的从属装置中的功能和电路。数据去串行化器50按照LCD/I2C逻辑B电路52的指导，接收LCD和GPIO或者I2C信号。LCD/I2C逻辑块A和B在下面更详细地讨论。

图1D和1E图解说明传递照相机、键区数据和控制信号的主/从属装置6和10内的功能。12比特去串行化器60接收CAMCKS(照相机时钟)和CAMDS(照相机/键区数据)。多路分解器62把来自去串行化器60的12个并行数据分成照相机数据和控制信号，并感测和扫描重新创建键区信号的信号。这些信号被输入微处理器4。

存在扫描键区24，并借助于振荡器152检测哪个按键被按下的键区检测电路150。本领域的技术人员知道，可以使用其它技术来检测某一按键何时被按下。控制和数据多路复用器154在时间方向交替地交织来自键区和照相机的发送/接收信号。注意在不错过任何键区按压的同时，满足关于照相机I/O的时间约束。

当控制和数据多路复用器154根据来自按键检测电路150和振荡器152的信号感测到键区24的按键被按下时，按键数据被发送给12比特串行化器156。键区数据可被串行化，并连同时钟信号CAMCKS一起通过CAMDS被发送，时钟信号CAMCKS为主去串行化器60提供定时，以便正确地接收键区信号。可以按照设计人员确定的二进制、十六进制等对键区数据进行格式化或编码。

当照相机需要服务时，锁相环PLL 158向照相机22提供时钟CAMCKREF。CAMDATA线、HSYNC、VSYNC和选通脉冲被直接发送给控制器和数据多路复用器154。例证地，控制器和数据多路复用器154借助12条并行数据线160、选通脉冲162和SERCK(串行时钟)164与串行化器156面接。注意可以在LCD路径中实现PLL(未示出)，以便为串行化提供基准时钟。

在一个例证操作中，当照相机撤消HSYNC或VSYNC(水平或垂直同步)时，照相机数据无效。在这些时间内，可传送键区数据，而不破坏键区或照相机操作。例证地，本发明使用HSYNC时间周期来交织或多路复用键区数据和照相机数据。组合的数据被串行化，并在柔性缆线中与CKS信号一起通过DS线路发送。

主去串行化器60接收多路复用的键区和照相机数据，将其去串行化成并行数据，并用多路分解器62分离键区数据和照相机数据。键区数据被重新生成为微处理器识别的并行形式74。照相机并行数据也被重新生成为微处理器4识别的并行形式，如图1D中所示。

在一个实施例中，在DS组中可以包括另一条连接，当正在传递键区或照相机数据时，所述另一条连接发送信号。本领域的技术人员知道，可以使用其它方法，例如在DS线路上通过的第一个字节可以总是指示接下来是指定数量的照相机(或键区)数据的模式指示符。本领域中已知其它技术。

图1F图解说明例证本发明的一组典型的照相机和键区波形。最上面的是对典型的照相机-CMOS或CCD成像器来说可见到的时间序列。第一行80的每个都具有用十六进制格式表示的一个字节的数据信号80是来自照相机的例证数据信号。这些信号的分组81指示HSYNC被撤消、水平同步、时间周期。在HSYNC 82为低电平时，照相机数据信号由字节F0、F1、F2、F3、F4和F5指示。对照相机来说，这些线路上的数据无意义。不过，在本发明中，HSYNC时间被用于经主串行化器/去串行化器向微处理器发送键区数据。注意Data(数据)84和HSYNC 86晚于在80和82的迹线，时间相偏地(offset in time)出现。该时差举例说明通过主串行化器电子器件的延时。另外，注意在HSYNC 86期间，来自照相机的F2和F3数据字节已被表示成项目92的两字节组00和04替换。下一行88表示在12比特或十六进制004上的键区数据。键区只使用1.5字节，从而使开始的4比特等于0，以致字节0004被发送给去串行化器。在本实施例中，通过替换HSYNC期间的照相机数据的F2和F3字节，发送键区数据，不过可以使用HSYNC期间的任意数据字节，只要它们是一致的。本领域的技术人员知道，在VSYNC期间也可传送键区数据。

在优选实施例中，可按照几种模式来操作系统。在第一种模式下(低速键区)下，PLL 58被禁用，当某一按键在串行线路上是低电平时，按键振荡器52穿过键区矩阵。键区数据是利用LVCMOS(低电压CMOS)传送的。

第二种模式(高速照相机/键区)启用PLL 158(它变成被锁定)。当HSYNC信号86为低电平时，捕捉和传送键区数据。当HYSYNC 86为高电平时，传送照相机数据。

第三种模式(高速照相机)不传送任何照相机数据。不过控制器传送键区数据，键区数据多路复用器提供低电平的伪HYSYNC信号。

本领域的技术人员知道，就本发明来说，可以使用其它计时安排以及其它多路复用安排。例如，本公开使用振荡器来检测和解码按键按压，不过可以使用逻辑信号，包括电压信号和/或电流信号。另外，可以使用的微处理器很多。另外，可以使用具有专用功能的极大的硅集成电路，以及单片计算机。

本例证说明的例子中公开了PLL，不过本领域的技术人员知道，可以使用无PLL的操作。例如，取决于照相机定时要求，可以使用晶体时钟或等同物，可有利地使用其它各种定时电路。

返回参见图1B和1E，图2图解说明选通脉冲发生器44的一个实施例。当LCD/I2C为真时，那么LCDWE将产生内部选通脉冲(intStrobe)，以便将数据加载到MUX数据串行化器30。当LCDWE脉动时，总是发送数据串行化器30中的数据。如果没有数据被发送给主显示器或辅助显示器，那么通过选择、加载和发送GPIO数据，生成GPIO选通脉冲。如果MAINCS或SUBCS为真，那么禁止GPIO选通脉冲生成。

设计定时，以致每16个CKREF周期发送一次GPIO数据。另一方面，可以只有当GPIO数据变化时，才发送GPIO数据。

图3-7中图解说明图1B和1C的LCD/I2C逻辑A和B的操作。机制是当不在发送LCD数据时，改变LCD数据的时钟信号以便两用。这种情况下，可以传送I2C信号和I2C CLK，而不是LCD数据。

图3表示具有互连柔性缆线11的普通SENDER(发送器)(在主装置6中)和RECEIVER(接收器)(在从属装置10中)。控制信号由生成CONTROL(控制)1信号的计算机系统(未示出)生成。在一种条件下，CONTROL 1可被用于使LCD数据104通过差分驱动器106，或者在另一条件下，用于使I2C信号和I2C时钟经通过门A到达柔性缆线11。高速时钟108或低速时钟109LCD被输入多路复用器(MUX)110，MUX 110驱动缓冲器122，缓冲器122再驱动柔性缆线11。CONTROL 1信号控制MUX 110把LCD HS CLK(高速时钟)或LCD LS CLK(低速时钟)输入传送到柔性缆线上。该电路使用时钟信号的速度来确定数据是LCD信号还是I2C信号。

LCD DATA′或I2C信号′和CLK′(时钟)被由CONTROL′信号确定的缓冲器111或PASSGATE(通过门)B接收。

LCD CLK′被缓冲器144接收，缓冲器144输出CKSIN信号。在频率比较器116比较CKSIN与基准振荡器114。比较器116输出CONTROL′，CONTROL′确定接收哪些信号。CONTROL′与后面说明的I2C_EN信号相同。

注意在图3中，逻辑结构是例证性的以便理解，而在其它附图中讨论了更详细的代表性实现。另外，注意I2C通过门A和B是双向的，从而可沿两个方向通过I2C信号和CLK。

图4图解说明位于图3的发送器36的驱动连接柔性缆线102的输出引脚120的电子器件的实施例。这些输出引脚被表示成与柔性缆线11连接，不过它们可以直接连接到其它集成电路。差分时钟信号LCD LCK由发射器122驱动到输出引脚120上。如关于发射器122的输出引脚所示，每个引脚与提供静电放电保护(ESD)的PAD连接。本实施例中的所有引脚、触点和导线都可这样得到保护，不过图中未示出。

“LCD”代表液晶显示器或者任何其它种类的显示器，“CLK”代表时钟。虚拟负载124是可选的，取决于应用，并且仅仅代表与柔性缆线连接的输出引脚120上的已知负载电缆端接。

差分LCD DATA(数据)104由发射器126驱动到连接柔性缆线102的差分DSOP和DSOM引脚128上。当发送LCD DATA 104时，DSOP和DSOM分别表示差分LCD DATA的正信号和负信号。

不过，当启用PASS GATE(通过门)A时，借助CONTROL 1，I2C CLK被提供给DSOP，I2C信号被提供给DSOM。当借助CONTROL 1在DSOP和DSOM线上启用I2C信号时，例如地，通过借助CONTROL 1-(CONTROL 1的逻辑反)禁用，发射器126阻止LCD DATA 104。这里，CONTROL 1是可由与SENDER面接的计算机系统(未示出)设置的模式确定信号。由于LCD DATA或I2C信号被放在DSOP和DSOM线上，因此当未被启用时，缓冲器126的输出必定不会加载PASS GATE A，当未被启用时，PASS GATE A必定不会加载缓冲器126。

图5图解说明图3的RECEIVER。LCD CLK被可选的电缆端接负载140和缓冲器142接收。缓存的LCD CLK′信号被提供给RECEIVER中的其它电路(未示出)。差分LCD CLK信号之一CKSIN被提供给下面的图6的频率比较器。

同时，缓冲器144从柔性缆线接收LCD DATA(或者I2C CLK和I2C信号)。如果I2C_EN为真，那么I2C信号被接收并通过PASSGATE B到达其它电路(未示出)。如果收到LCD DATA，那么LCDDATA被缓存144，单端的LCD DATA′被提供给之后的电路(未示出)。如果需要的话，可以生成(使能)ENABLE信号，以防止LCD DATA′信号经过缓冲器144。

图6图解说明起图3的频率比较器116作用的电路。频率检测器(以并行的错失脉冲检测器的形式形成)161和163比较接收的时钟信号CKSIN与基准振荡器信号OSCIN。输出是引导穿过柔性缆线的I2C信号或者LCD信号到达恰当的接收电路(未示出)的I2C_EN信号。

在一些应用中，照相机时钟17输出可提供图1A的CAMCKREF。

图7图解说明图6的检测器161的优选实施例。检测器163与之相同，除了OSCIN和CKSIN的顺序被颠倒之外。CKSIN被输入图7的检测器161的DATAIN 171，OSCIN被输入CLKIN 173。这些输入用于提供输出WBG_COMPLETE 175。输出175输出指示相对于输入信号171和175的错失脉冲的信号。反相器链717提供可在反相器179之前增加的，以便按应用要求调整延迟的可编程延迟。当逻辑上结合这两个错失脉冲检测器时，比较LCD CLK′的频率与基准振荡器。

图8图解说明串行时钟输入频率的模拟。比较CKSIN 81与例证地设定在75MHz的基准振荡器信号OSCIN 183。频率检测信号185图解说明与OSCIN 183相比，CKSIN何时较高187，何时较低189。

在一个优选实施例中，本发明提供使用频率检测来设置不同模式的优点。例证地，模式变化介于LCD和I2C模式之间，或者说从传送LCD信号到横跨柔性缆线传送I2C信号，同时保持频率的初始目的的有效性。在集成电路上所需的引脚至少减少一个，和/或在柔性缆线上所需的导线至少减少一条。

频率检测方法向实时监视和多路复用在公共串行总线上共享的双向I2C控制信号和LCD数据提供防电磁干扰(EMI)保护。

尽管以电子电路的形式表示了本发明的实现，不过本领域的技术人员会明白其它电子电路可以实现相同的功能，并且采用软件、固件和/或硬件以及它们的组合的系统可被用于有利地实现等同的功能。

Claims

1.一种传送信息的系统，所述信息包含高速数据和高速数据控制信号、及低速数据和低速数据控制信号，所述系统包括：

从微处理器或控制器接收并发送高速并行数据、低速并行数据、高速串行数据、低速串行数据以及控制信号的第一串行化器；

向微处理器或控制器发送和接收高速并行数据、低速并行数据、高速串行数据、低速串行数据以及控制信号的第一去串行化器；

从一组I/O装置接收并发送高速并行数据、低速并行数据、高速串行数据、低速串行数据以及控制信号的第二串行化器；

向一组I/O装置发送和接收高速并行数据、低速并行数据、高速串行数据、低速串行数据以及控制信号的第二去串行化器；

第一串行化器和第一或第二去串行化器之间的第一连接、和第二串行化器和第一或第二去串行化器之间的第二连接，其中在第一串行化器和第一或第二去串行化器之间、和在第二串行化器和第一或第二去串行化器之间传送串行信息；和

经第二连接，传送给第二串行化器和/或去串行化器的具有两个频率的时钟。

2.按照权利要求1所述的系统，还包括第一多路复用器，所述第一多路复用器接受第一高速信息和第一低速信息，把所述第一高速信息和第一低速信息交织成串行时间序列，输出该串行时间序列，并把该串行时间序列传送给第一串行化器，所述系统还包括第二多路复用器，所述第二多路复用器接受第二高速信息和第二低速信息，把所述第二高速信息和第二低速信息交织成串行时间序列，输出该串行时间序列，并把该串行时间序列传送给第二串行化器，其中所述第一高速信息为高速并行信息，所述第一低速信息为低速并行信息或低速串行信息，所述第二高速信息为高速并行信息，所述第二低速信息为低速并行信息或低速串行信息。

3.按照权利要求2所述的系统，其中在所述第一连接和第二连接上进行的数据传送是全双工传送。

4.按照权利要求2所述的系统，其中通过检测不同的时钟频率，区分高速和低速信息。

5.按照权利要求1所述的系统，其中所述高速串行数据包括来自照相机的同步信号。

6.按照权利要求5所述的系统，其中在水平和垂直同步信号期间传送低速数据。

7.按照权利要求1所述的系统，其中所述一组I/O装置包括LCD显示器、GPIO装置、I2C装置、照相机和键区中的一个或多个。

8.按照权利要求7所述的系统，其中当所述I/O装置是发送并行数据的键区矩阵时，键区矩阵并行数据在从所述I/O装置发送给微处理器或控制器的过程中被第二串行化器串行化，然后被第一去串行化器去串行化，在所述去串行化中，重新生成键区矩阵并行数据。

9.按照权利要求1所述的系统，其中所述I/O装置之一是GPIO装置，其中当生成内部选通脉冲的微处理器或控制器改变信息内容时，传送GPIO信息。

10.按照权利要求1所述的系统，其中所述I/O装置之一是GPIO装置，其中GPIO信息被串行化成串行数据比特，其中所述串行数据比特和选通脉冲信号一起被发送。

11.一种传送信息的方法，所述信息包含高速数据和高速数据控制信号、及低速数据和低速数据控制信号，所述方法包括下述步骤：

来自微处理器或控制器的高速并行数据、低速并行数据、高速串行数据、低速串行数据以及控制信号的第一串行化、接收和发送步骤；

来自微处理器或控制器的高速并行数据、低速并行数据、高速串行数据、低速串行数据以及控制信号的第一去串行化、发送和接收步骤；

来自一组I/O装置的高速并行数据、低速并行数据、高速串行数据、低速串行数据以及控制信号的第二串行化、接收和发送步骤；

来自一组I/O装置的高速并行数据、低速并行数据、高速串行数据、低速串行数据和控制信号的第二去串行化、发送和接收步骤；

在第一串行化器和第一或第二去串行化器之间传送串行信息的第一传送步骤；

在第二串行化器和第一或第二去串行化器之间传送串行信息的第二传送步骤；和

把具有两个频率的时钟信号经第二传送步骤传送给第二去串行化器。

12.按照权利要求11所述的方法，还包括下述步骤：

接受第一高速信息和第一低速信息，把所述第一高速信息和第一低速信息交织成串行时间序列，输出该串行时间序列，并把该串行时间序列传送给第一串行化器的第一多路复用步骤，其中所述第一高速信息为高速并行信息，所述第一低速信息为低速并行信息或低速串行信息，和

接受第二高速信息和第二低速信息，把所述第二高速信息和第二低速信息交织成串行时间序列，输出该串行时间序列，并把该串行时间序列传送给第二串行化器的第二多路复用步骤，其中所述第二高速信息为高速并行信息，所述第二低速信息为低速并行信息或低速串行信息。

13.按照权利要求12所述的方法，其中在第一传送步骤和第二传送步骤中按全双工方式进行传送。

14.按照权利要求12所述的方法，还包括通过检测不同的时钟频率，区分高速和低速数据的步骤。

15.按照权利要求11所述的方法，其中高速串行数据同步信号来自照相机。

16.按照权利要求15所述的方法，其中低速信息在同步信号期间传送。

17.按照权利要求16所述的方法，其中当I/O装置是具有被串行化并发送给去串行化器的并行数据的键区矩阵时，还包括在去串行化之后，重新生成键区矩阵并行数据的步骤。

18.按照权利要求11所述的方法，其中当I/O装置之一是GPIO装置时，还包括通过生成选通脉冲来传送信息的步骤。