KR100719343B1

KR100719343B1 - 독립적인 클럭 소스를 기준으로 직렬 클럭을 생성하는 직렬변환기와 데이터의 직렬 전송 방법

Info

Publication number: KR100719343B1
Application number: KR1020050016607A
Authority: KR
Inventors: 공재섭
Original assignee: 삼성전자주식회사
Priority date: 2005-02-28
Filing date: 2005-02-28
Publication date: 2007-05-17
Also published as: US8194652B2; JP2006246453A; US20060193347A1; CN1828570A; CN100555263C; KR20060095159A

Abstract

본 발명은 독립적인 클럭 소스를 기준으로 직렬 클럭을 생성하는 직렬 변환기와 데이터의 직렬 전송 방법에 관한 것으로, 서로 다른 클럭 주파수 특성을 가지는 데이터들을 직렬 데이터 신호를 통하여 한 번에 전송할 수 있는 데이터의 직렬 전송 방법 및 시스템에 관한 것이다.

데이터 전송, 직렬 전송, 병렬 전송, 직렬 변환기, 병렬 변환기, 위상 동기 루프, 레지스터, 데이터 복원

Description

독립적인 클럭 소스를 기준으로 직렬 클럭을 생성하는 직렬 변환기와 데이터의 직렬 전송 방법{SERIALIZER OF GENERATING SERIAL CLOCK BASED ON INDEPENDENT CLOCK SOURCE AND THE METHOD OF DATA SERIAL TRANSMISSION}

도1은 종래 기술에 따른 장치 간의 데이터 통신 방식을 보여 주는 블록도.

도2는 본 발명의 바람직한 실시예에 따른 장치 간의 데이터 통신 방식을 보여 주는 블록도.

도3은 레지스터를 이용한 데이터 전송을 보여 주는 블록도.

도4는 본 발명의 바람직한 실시예에 따른 데이터 전송 단계를 보여 주는 흐름도.

* 도면의 주요 부분에 대한 부호의 설명

10, 100 : 제 1 장치 20, 200 : 제 2 장치

30, 400 : 직렬 변환기 31, 410 : 위상 동기 루프

40, 500 : 병렬 변환기 110: 제 1 레지스터

300 : 제 3 장치 420 : 외부 클럭 소스

430 : 제 3 레지스터 510 : 제 2 레지스터

본 발명은 데이터 전송 방법 및 그 시스템에 관한 것으로, 좀 더 구체적으로는 데이터의 직렬 전송 방법과 직렬 변환기에 관한 것이다.

전자 및 컴퓨터 기술이 발전됨에 따라, 가까이에 있거나 떨어져 있는 각기 다른 장치들 사이의 정보의 통신은 점차 중요해지고 있다. 예를 들어, 회로기판에서의 각기 다른 칩, 시스템 내의 각기 다른 회로기판, 그리고 서로 다른 시스템 사이의 고속 통신을 제공하는 것이 중요해지고 있다. 또한, 장치 간의 데이터 흐름선으로 사용되는 전송 선로를 간단하게 하는 것도 데이터 통신의 중요한 해결 과제 중 하나이다. 따라서 전송 선로를 간단하게 하고 신호의 신뢰성을 높이기 위하여, 병렬 신호를 직렬 신호로 변환하여 송신하고, 직렬 신호를 병렬 신호로 변환하여 수신하는 장치들이 생겨나게 되었다.

병렬 신호를 직렬 신호로 바꾸는 것을 직렬 변환기라고 하며, 그 역의 과정인 직렬 신호를 병렬 신호로 바꾸는 과정을 수행하는 것을 병렬 변환기라고 한다.

도 1은 종래 기술에 따른 장치 간의 데이터 통신 방식을 보여 주는 블록도이다. 도 1의 제 1 장치(10)와 제 2 장치(20)는 데이터를 병렬로 처리하기 위한 장치로, 두 장치 사이에 직렬 변환기(30)와 병렬 변환기(40)를 두어 전송선로를 간단하게 하고, 신호의 신뢰성을 높일 수 있게 한다. 우선 제 1 장치(10)는 직렬 변환기(30)로 전송되는 데이터 신호의 송신과 수신 시간을 맞추기 위한 동기 신호(Sync1)와 데이터의 클럭 신호(CLK1), 그리고 n개의 데이터 신호(DATA1)를 각각의 버스 선으로 병렬 전송한다. 상기에 기술한 n개의 데이터 신호(DATA1)를 제 1 장치(10)에서 직렬 변환기(30)로 전송하기 위해서는 n개의 데이터 버스 선이 필요하게 된다. 여기서 n 값은 제 1 장치(10)에서 직렬 변환기(30)로 한 번에 동시 전송하고자 하는 데이터 수가 된다. 직렬 변환기(30)는 제 1 장치(10)로부터 병렬로 전송받은 신호를 직렬 신호로 바꾸게 된다. 제 1 장치(10)에서 n개의 데이터 버스 선을 통하여 직렬 변환기(30)로 전송된 데이터 신호를 하나의 단일 데이터 버스 선으로 전송하기 위해서는 직렬 클럭 신호(S-CLK)의 생성이 중요하게 된다. 직렬 클럭 신호(S-CLK)는 직렬 변환기(30) 내의 위상 동기 루프(31:PLL-Phase Locked Loop)에서 생성된다. 위상 동기 루프(31)는 제 1 장치(10)에서 출력된 클럭 신호(CLK1)를 입력으로 받아서 직렬 클럭 신호(S-CLK)를 생성한다. 만약 제 1 장치(10)에서 출력된 클럭 신호(CLK1)의 단위 시간당 전송되는 데이터 수를 나타내는 주파수가 f1이라면, 직렬 클럭 신호(S-CLK)의 주파수는 f1의 n배가 되어야 한다. 즉, 직렬 데이터 신호(S-DATA)로 n개의 데이터를 전송하기 위해서는 단위 시간당 전송되는 데이터 수를 나타내는 직렬 클럭 신호(S-CLK)의 주파수를 클럭 신호(CLK1) 주파수의 n배가 되도록 해야 한다.

도 1의 직렬 변환기(30)를 통과한 직렬 데이터 신호(S-DATA)와 직렬 클럭 신호(S-CLK)는 병렬 변환기(40)로 입력된다. 병렬 변환기(40)는 입력된 직렬 데이터 신호(S-DATA)와 직렬 클럭 신호(S-CLK)로부터 제 2 장치(20)의 입력에 적합한 병렬 신호로 변환해주는 역할을 한다. 병렬 변환기는 직렬 클럭 신호(S-CLK)로부터 제 1 장치(10)에서 출력된 클럭 신호(CLK1)와 동일한 주파수(f1)의 클럭 신호(CLK2)를 생성한다. 그리고 병렬 변환기(40)는 상기에 생성된 클럭 신호(CLK2)를 바탕으로 하여, n개의 데이터 신호(DATA2)를 복원하여 제 2 장치(20)로 병렬 전송되도록 한다.

상기에 기술한 종래 기술에 따른 장치간의 데이터 통신 방식은 직렬 데이터 통신을 위한 직렬 클럭 신호(S-CLK)를 제 1 장치(10)에서 출력되는 클럭 신호(CLK1)를 이용하여 생성한다. 따라서, 시스템의 전력 소모를 줄이기 위하여 제 1 장치(10)를 일시적으로 동작시키지 않게 되는 경우가 발생하게 되면, 제 1 장치(10)에서 일시적으로 클럭 신호(CLK1)의 출력이 중단되어 안정적인 직렬 클럭 신호(S-CLK)를 얻을 수 없게 된다. 또한 제 1 장치(10)에서 출력되는 클럭 신호(CLK1)가 생성된 후, 안정적인 직렬 클럭 신호(S-CLK)를 얻기 위해서는 어느 정도의 안정화 시간만큼 데이터의 직렬 전송이 지연되는 문제가 발생하게 된다.

따라서 본 발명이 이루고자 하는 기술적 과제는 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 서로 다른 클럭 주파수 특성을 가지는 데이터들을 직렬 데이터 신호를 통하여 한 번에 전송할 수 있는 데이터의 직렬 전송 방법 및 시스템을 제공하는 데 있다.

상기의 과제를 이루기 위하여 본 발명에 의한 데이터 직렬 전송 시스템은: 하나 이상의 병렬 데이터와 클럭 신호를 출력하는 제 1 장치와; 기준 클럭 신호를 발생하는 외부 클럭 소스와; 그리고 상기 클럭 신호를 참조하여 상기 기준 클럭 신호에 동기되면서 상기 클럭 신호와는 독립된 직렬 클럭 신호를 생성하여, 상기 제 1 장치에서 병렬 전송된 데이터들을 하나의 연속된 직렬 데이터로 전송하도록 변환하는 직렬 변환기를 포함하고, 상기 제 1 장치에서 서로 다른 클럭 주파수 특성을 가지는 제 1 병렬 데이터와 제 2 병렬 데이터가 상기 직렬 변환기로 입력될 때, 상기 직렬 변환기는 제 1 병렬 데이터와 제 2 병렬 데이터를 하나의 직렬 데이터로 연속하여 전송할 수 있도록 직렬 클럭 신호를 생성하고, 상기 직렬 변환기에서 출력되는 직렬 데이터는 일정한 데이터 전송 주기를 나타내기 위한 동기 신호를 포함하는 것을 특징으로 한다.
상기의 과제를 이루기 위하여 본 발명에 의한 데이터 전송 시스템은: 하나 이상의 병렬 데이터와 클럭 신호를 출력하는 제 1 장치와; 기준 클럭 신호를 발생하는 외부 클럭 소스와; 그리고 상기 클럭 신호를 참조하여 상기 기준 클럭 신호에 동기되면서 상기 클럭 신호와는 독립된 직렬 클럭 신호를 생성하여, 상기 제 1 장치에서 병렬 전송된 데이터들을 하나의 연속된 직렬 데이터로 전송하도록 변환하는 직렬 변환기와; 그리고 상기 직렬 변환기에서 출력되는 직렬 데이터와 직렬 클럭 신호를 입력으로 받아, 병렬 데이터 신호와 병렬 클럭 신호 및 동기 신호로 복원하는 병렬 변환기를 포함하고, 상기 제 1 장치에서 서로 다른 클럭 주파수 특성을 가지는 제 1 병렬 데이터와 제 2 병렬 데이터가 상기 직렬 변환기로 입력될 때, 상기 직렬 변환기는 제 1 병렬 데이터와 제 2 병렬 데이터를 하나의 직렬 데이터로 연속하여 전송할 수 있도록 직렬 클럭 신호를 생성하고, 상기 직렬 변환기에서 출력되는 직렬 데이터는 일정한 데이터 전송 주기를 나타내기 위한 동기 신호를 포함하는 것을 특징으로 한다.
상기의 과제를 이루기 위하여 본 발명에 의한 병렬 데이터 신호를 직렬 신호로 변환하는 직렬 변환기와 직렬 데이터 신호를 병렬 데이터 신호로 복원하는 병렬 변환기를 포함하는 시스템의 데이터 직렬 전송 방법은: 1) 상기 병렬 변환기 내의 레지스터에 전송되는 데이터에 대한 정보를 저장하는 단계와; 2) 외부 클럭 소스를 이용하여 전송되는 데이터에 독립된 직렬 클럭 신호를 생성하는 단계와; 3) 병렬데이터 신호를 전송하는 단계와; 4) 상기 병렬 전송된 데이터를 하나의 연속된 직렬 데이터로 전송하도록 변환하는 단계와; 그리고 5) 상기 레지스터의 저장된 값을 이용하여 상기 직렬 전송된 데이터를 병렬 데이터로 복원하는 단계를 포함하고, 상기 직렬 전송된 데이터는 일정한 데이터 전송 주기를 나타내기 위한 동기 신호를 포함하는 것을 특징으로 하는 데이터 직렬 전송 방법.

삭제

(실시예)

이하 본 발명에 따른 실시예를 첨부된 도면들을 참조하여 상세히 설명하도록 한다.

도 2는 본 발명이 적용된 장치 간의 데이터 통신 방식을 보여 주는 블록도이다. 일반적으로 도 2의 제 1 장치(100)에서 출력되는 데이터 신호를 제 2 장치(200)와 제 3 장치(300)로 직렬 전송하기 위해서는, 병렬 신호를 직렬 신호로 변환해주는 직렬 변환기(400)와 직렬 신호를 병렬 신호로 변환해주는 병렬 변환기(500)가 필요하게 된다.

도 2의 제 1 장치(100)에서 제 2 장치(200)로 입력되어지는 멀티미디어 데이터 신호(M-DATA1)는 영상 데이터와 같이 동기 신호(Sync1)를 포함하고 데이터 전송 타이밍이 중요한 데이터를 나타낸다. 그리고 제 1 장치(100)에서 제 3 장치(300)로 입력되어지는 병렬 데이터 신호(P-DATA1)는 동기 신호가 없고 일정 시간 내에 데이터 전송이 이루어지면 되는 데이터를 나타낸다. 병렬 데이터 전송은 병렬 클럭 신호(P-CLK1)가 있는 동기 방식과 병렬 클럭 신호(P-CLK1)가 없는 비동기 방식이 가능하며, 본 실시예에서는 동기 방식을 기준으로 기술한다.

도 2의 제 1 장치(100)는 출력되는 클럭 및 동기 신호 정보와 멀티미디어 데이터 신호(M-DATA1)의 유효구간 등의 정보를 저장하는 제 1 레지스터(110)를 포함한다. 제 1 장치(100)는 직렬 변환기(400)로 전송되는 멀티미디어 데이터 신호(M-DATA1)의 송신과 수신 시간을 맞추기 위한 동기 신호(Sync1)와 영상 신호와 같은 n개의 멀티미디어 데이터 신호(M-DATA1), 멀티미디어 클럭 신호(M-CLK1), 그리고 데이터 전송 타이밍이 그다지 중요하지 않은 m개의 병렬 데이터 신호(P-DATA1), 병렬 클럭 신호(P-CLK1)를 각각의 버스 선으로 병렬 전송한다.

상기에 기술한 n개의 멀티미디어 데이터 신호(M-DATA1)를 제 1 장치(100)에 서 직렬 변환기(400)로 전송하기 위해서는 n개의 데이터 버스 선이 필요하게 되고, m개의 병렬 데이터 신호(P-DATA1)를 제 1 장치(100)에서 직렬 변환기(400)로 전송하기 위해서는 m개의 데이터 버스 선이 필요하게 된다. 여기서 n, m 값은 제 1 장치(100)에서 직렬 변환기(400)로 한 번에 동시 전송하고자 하는 데이터 수가 된다.

제 1 장치(100)에서 출력되는 멀티미디어 클럭 신호(M-CLK1)와 병렬 클럭 신호(P-CLK1)는 시스템의 전력 소모를 줄이기 위하여 일시적으로 출력이 중단되기도 한다.

직렬 변환기(400)는 제 1 장치(100)에서 병렬로 전송받은 신호를 직렬 신호로 바꾸게 된다. 제 1 장치(100)에서 직렬 변환기(400)로 전송된 n개의 멀티미디어 데이터 신호(M-DATA1)와 동기 신호(Sync1), 그리고 m개의 병렬 데이터 신호(P-DATA1)를 하나의 단일 데이터 선으로 전송하기 위해서는 직렬 클럭 신호(S-CLK)의 생성이 중요하게 된다. 직렬 클럭 신호(S-CLK)는 직렬 변환기(400) 내의 위상 동기 루프(410:PLL-Phase Locked Loop)에서 생성된다. 위상 동기 루프(410)는 외부 클럭 소스(420)를 기준으로 하여 데이터 신호의 직렬 전송에 적합한 직렬 클럭 신호(S-CLK)를 생성한다.

위상 동기 루프(410)는 외부 클럭 소스(420)에서 발생되는 클럭 신호(Ext-CLK)를 기준으로 하여 직렬 클럭 신호(S-CLK)를 생성하게 된다. 직렬 클럭 신호(S-CLK)의 주파수는 멀티미디어 클럭 신호(M-CLK1), 병렬 클럭 신호(P-CLK1)를 참조하여 결정한다. 만약 시스템의 전력 소모 효율화를 위하여 제 1 장치(100)의 일부 동작이 중단되어, 멀티미디어 클럭 신호(M-CLK1)나 병렬 클럭 신호(P-CLK1)의 공급이 차단되더라도, 위상 동기 루프(410)는 외부 클럭 소스(420)에서 발생되는 클럭 신호(Ext-CLK)에 동기하여 직렬 클럭 신호(S-CLK)를 생성하므로 직렬 변환기(400)는 안정적으로 직렬 클럭 신호(S-CLK)를 생성할 수 있다. 또한, 직렬 변환기(400)는 제 1 장치(100)의 관련 동작이 중단된 후 재개되더라도, 멀티미디어 클럭 신호(M-CLK1)나 병렬 클럭 신호(P-CLK1)와 독립적으로 직렬 클럭 신호(S-CLK)를 생성하므로 별도의 클럭 안정화 시간이 필요없이 데이터의 직렬 전송을 즉시 재개할 수 있다.

직렬 데이터 신호(S-DATA)로 동기 신호(Sync1)와 멀티미디어 데이터(M-DATA1), 병렬 데이터(P-DATA1)가 동시에 전송되기 위해서, 직렬 데이터 신호(S-DATA)의 대역폭은 멀티미디어 데이터(M-DATA1)와 병렬 데이터(P-DATA1) 대역폭의 합을 포함한다. 즉, 전송되는 데이터의 대역폭에 따라 직렬 클럭 신호(S-CLK)의 주파수가 조정된다.

병렬 변환기(500)는 직렬 변환기(400)로부터 직렬 데이터 신호(S-DATA)와 직렬 클럭 신호(S-CLK)를 입력으로 받아들여, 제 2 장치(200)와 제 3 장치(300)의 입력으로 적합한 병렬 신호로 변환해준다. 본 발명은 멀티미디어 데이터(M-DATA1)를 병렬 데이터(P-DATA1)와 함께 직렬 데이터 신호(S-DATA)로 동시 전송한 후, 병렬 변환기(500)에서 멀티미디어 데이터(M-DATA1) 신호를 복원하기 위하여 병렬 변환기(500) 내에 제 2 레지스터(510)를 두는 것을 제안한다. 제 2 레지스터(510)는 제 1 장치(100) 내의 제 1 레지스터(110)와 동일 또는 일부 항목을 저장하고 있게 된다. 제 2 레지스터(510) 각 항목의 값은 제 1 장치(100)와 제 2 장치(200)가 직접 연결 될 때의 제 1 레지스터(110)의 대응되는 항목과 같은 값을 갖게 되며, 이는 제 2 장치(200)의 특성에 맞추어 결정된다. 제 1 레지스터(110)의 각 항목의 값은 멀티미디어 데이터(M-DATA1)의 전송 및 복원이 편리하도록 값이 조정될 수 있다. 예를 들어, 멀티미디어 클럭 신호(M-CLK1)의 주파수를 높여서 동기신호 사이의 멀티미디어 데이터(M-DATA1) 유효구간을 짧게 하고, 비유효구간을 길게 하여 직렬 전송 및 복원을 용이하게 할 수 있다. 직렬 변환기(400) 내에도 멀티미디어 데이터(M-DATA1)의 전송 편의를 위하여 제 1 레지스터(110)와 동일한 항목과 값을 갖는 제 3 레지스터(430)를 둘 수 있다.

도 3은 제 1 장치(100) 내의 제 1 레지스터(110)와 병렬 변환기(500) 내의 제 2 레지스터(510) 간의 데이터 전송을 보여 주는 블록도로, 제 1 레지스터(110)는 제 1 장치(100)에서 출력되는 클럭 및 동기 신호 정보와 멀티미디어 데이터 신호(M-DATA1)의 유효구간 등의 정보들이 저장되게 된다. 제 1 장치(100)와 제 2 장치(200) 및 제 3 장치(300) 간의 데이터 통신이 발생되기 이전에 제 1 레지스터(110)와 제 2 레지스터(510)를 적절하게 설정함으로써, 병렬 변환기(500)에서 데이터 신호의 복원이 가능하게 된다.

상기에 기술한 장치 간의 데이터 전송 방식은 첨부된 도 4의 흐름도를 이용하여 간단히 설명할 수 있다. 우선 장치 간의 데이터 전송이 발생하기 이전에 제 1 장치(100)와 병렬 변환기(500)의 레지스터(110, 510) 값을 적절하게 설정한다(S900). 장치 간의 데이터 전송이 발생하게 되면, 데이터의 전송 타이밍이 중요한 멀티미디어 데이터 신호(M-DATA1)와 데이터의 전송 타이밍이 그다지 중요하지 않은 병렬 데이터 신호(P-DATA1)의 대역폭을 고려하여 외부 클럭 소스(420)로 직렬 클럭 신호(S-CLK)를 생성하게 된다(S910). 그리고 제 1 장치(100)에서 직렬 변환기(400)로 데이터 신호와 클럭 신호를 병렬로 전송한다(S920). 직렬 변환기(400)는 병렬 변환기(500)로 동기 신호(Sync1), 멀티미디어 데이터 신호(M-DATA1), 병렬 데이터 신호(P-DATA1)를 합하여 하나의 직렬 데이터 신호(S-DATA)의 형태로 직렬 클럭 신호(S-CLK)와 함께 전송한다(S930). 병렬 변환기(500)는 제 2 레지스터(510)에 저장되어져 있는 정보를 바탕으로 하여, 데이터 신호(M-DATA2, P-DATA2)와 클럭 신호(M-CLK2, P-CLK2) 및 동기 신호(Sync2)를 복원하여 제 2 장치(200)와 제 3 장치(300)로 신호를 전송하게 된다(S940).

- 데이터/동기 신호 전송

제 1 장치(100)는 직렬 변환기(400)로 동기 신호(Sync1)와 멀티미디어 데이터(M-DATA1), 멀티미디어 클럭 신호(M-CLK1), 그리고 병렬 데이터(P-DATA1)와 병렬 클럭 신호(P-CLK1)를 전송한다. 직렬 변환기(400)는 제 1 장치(100)에서 입력된 신호들을 조합하여 직렬 데이터 신호(S-DATA)와 직렬 클럭 신호(S-CLK)를 생성한다.

동기 신호(Sync1) 하나를 전송하는 데 필요한 시간을 Tsync라고 하고, 인접한 동기 신호(Sync1) 사이의 멀티미디어 데이터(M-DATA1) 전체를 전송하는데 필요한 시간을 Tm, 인접한 동기 신호(Sync1) 사이의 병렬 데이터(P-DATA1) 전체를 전송하는데 필요한 평균 시간을 Tp라고 할 때, 직렬 변환기(400)를 통하여 전송되는 직렬 데이터 신호(S-DATA)의 인접한 동기 신호(Sync1) 사이에 전송해야 할 데이터의 총 시간은 Tsync, Tm, Tp의 합이 되며, 인접한 동기 신호(Sync1)의 시간 간격 Ts 보다 작아야 한다. 상기에 기술한 직렬 데이터 신호(S-DATA)가 한 번에 전송해야 할 데이터의 총 시간을 확보하는 것은 위상 동기 루프(410)에서 적절한 주파수의 직렬 클럭 신호(S-CLK)를 생성함으로써 가능하게 된다.

직렬 데이터 신호(S-DATA)는 동기 신호(Sync)를 하나의 패킷으로 전송한 후, 다음 동기 신호(Sync1) 사이의 멀티미디어 데이터 신호(M-DATA1) 전체를 하나 또는 여러 개의 패킷 형태로 한꺼번에 전송하며, 또한 해당 동기 신호(Sync1) 사이의 병렬 데이터 신호(P-DATA1)를 하나 또는 여러 개의 패킷으로 멀티미디어 데이터 신호(M-DATA1) 패킷에 연속하여 전송한다. 병렬 데이터 신호(P-DATA1) 전송 후 다음 동기 신호(Sync)가 시간 지연 없이 전송될 수 있도록 병렬 데이터 신호(P-DATA1) 패킷 길이를 조정하여 일정한 여유 시간(Tw)을 보장하는 것이 바람직하다. 즉, Tsync, Tm, Tp, Tw의 합이 Ts 보다 작도록 한다. 누락된 병렬 데이터 신호(P-DATA1)는 다음 동기 신호(Sync1) 이후에 보내지게 된다. 병렬 데이터 신호(P-DATA1)의 대역폭을 충분히 고려하여 직렬 클럭 신호(S-CLK)의 주파수를 결정하였으므로, 적절한 크기의 버퍼를 사용함으로써 오버플로우(overflow)를 방지할 수 있다. 상기에 기술한 직렬 데이터 신호(S-DATA)의 전송은 동기 신호(Sync)의 발생과 함께 반복적으로 일어나게 된다.

- 데이터/동기 신호 복원

직렬 데이터 신호(S-DATA)와 직렬 클럭 신호(S-CLK)를 통하여 병렬 변환기 (500)로 입력된 신호는 제 2 레지스터(510)에 저장되어져 있는 클럭 및 동기 신호 정보와 멀티미디어 데이터 신호(M-DATA2)의 유효구간 등의 정보를 참조하여 동기 신호(Sync2), 멀티미디어 데이터 신호(M-DATA2)와 멀티미디어 클럭 신호(M-CLK2), 병렬 데이터 신호(P-DATA2)와 병렬 클럭 신호(P-CLK2)로 복원된다. 직렬 데이터 신호(S-DATA)와 직렬 클럭 신호(S-CLK)를 통하여 병렬 변환기(500)로 전송된 멀티미디어 데이터 신호 패킷과 병렬 데이터 신호 패킷은 각각 독립적으로 처리된다. 우선 제 2 레지스터(510)에 저장되어져 있는 전송된 멀티미디어 데이터에 대한 정보를 바탕으로 하여, 동기 신호 패킷이 도착하는 시점을 기준으로 동기 신호(Sync2)가 복원되고, 이어서 멀티미디어 데이터 신호 패킷으로부터 멀티미디어 데이터 신호(M-DATA2)가 복원된다. 이때 멀티미디어 클럭 신호(M-CLK2)는 제 2 레지스터(510)에 저장되어져 있는 클럭 정보를 기준으로 발생하되, 제 1 장치(100)에서 발생되는 멀티미디어 클럭 신호(M-CLK1)와 병렬 변환기(500)에서 발생되는 멀티미디어 클럭 신호(M-CLK2)의 주파수 차이가 시간에 지남에 따라 누적되지 않도록 동기 신호(Sync2)가 액티브될 때마다 멀티미디어 클럭 신호(M-CLK2)를 보정해 준다. 즉, 인접한 동기 신호(Sync2) 사이의 멀티미디어 클럭 신호(M-CLK2) 사이클 수가 일정하도록 마지막 사이클 이후에 다음 동기 신호(Sync2)가 액티브 될 때까지 멀티미디어 클럭 신호(M-CLK2)의 값을 유지한다. 그리고 제 2 레지스터(510)에 저장되어져 있는 전송된 병렬 데이터에 대한 정보를 바탕으로 하여, 병렬 데이터 신호 패킷으로부터 병렬 데이터 신호(P-DATA2)와 병렬 클럭 신호(P-CLK2)가 복원된다.

이상과 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

이상과 같은 본 발명에 의하면, 장치간의 데이터 통신을 위하여 직렬 및 병렬 변환기를 사용하여 데이터의 직렬 전송을 할 경우, 독립적인 외부 클럭 소스를 이용하여 직렬 클럭 신호를 생성함으로써, 안정적인 직렬 클럭 신호를 확보할 수 있으며, 데이터의 직렬 전송이 지연되는 문제를 해결할 수 있게 된다. 또한, 입력되는 데이터 신호의 대역폭을 고려하여 직렬 클럭 신호를 생성할 수 있으므로, 서로 다른 클럭 주파수 특성을 가지는 데이터들을 직렬 데이터 신호를 통하여 한 번에 전송할 수 있게 되므로, 데이터 전송의 효율성을 높일 수 있게 된다.

Claims

하나 이상의 병렬 데이터와 클럭 신호를 출력하는 제 1 장치와;

기준 클럭 신호를 발생하는 외부 클럭 소스와; 그리고

상기 클럭 신호를 참조하여 상기 기준 클럭 신호에 동기되면서 상기 클럭 신호와는 독립된 직렬 클럭 신호를 생성하여, 상기 제 1 장치에서 병렬 전송된 데이터들을 하나의 연속된 직렬 데이터로 전송하도록 변환하는 직렬 변환기를 포함하고,

상기 제 1 장치에서 서로 다른 클럭 주파수 특성을 가지는 제 1 병렬 데이터와 제 2 병렬 데이터가 상기 직렬 변환기로 입력될 때, 상기 직렬 변환기는 제 1 병렬 데이터와 제 2 병렬 데이터를 하나의 직렬 데이터로 연속하여 전송할 수 있도록 직렬 클럭 신호를 생성하고,

상기 직렬 변환기에서 출력되는 직렬 데이터는 일정한 데이터 전송 주기를 나타내기 위한 동기 신호를 포함하는 데이터 직렬 전송 시스템.
삭제
제 1 항에 있어서,

상기 직렬 변환기는 위상 동기 루프를 포함하고,

상기 위상 동기 루프는 상기 기준 클럭 신호에 동기하여 상기 클럭 신호와는 독립된 상기 직렬 클럭 신호를 생성하는 데이터 직렬 전송 시스템.
삭제
삭제
제 1 항에 있어서,

상기 동기 신호가 발생하면 상기 제 1 병렬 데이터와 상기 제 2 병렬 데이터의 직렬 전송이 시작되고, 다시 상기 동기 신호가 발생되기 전에 상기 제 1 병렬 데이터와 상기 제 2 병렬 데이터의 직렬 전송이 완료되는 데이터 직렬 전송 시스템.
제 1 항에 있어서,

상기 제 1 병렬 데이터는 영상 데이터와 같이 동기 신호를 포함하고 데이터 전송 타이밍이 중요한 데이터를 나타내고, 상기 제 2 병렬 데이터는 동기 신호가 없고 일정 시간 내에 데이터 전송이 이루어지면 되는 데이터를 나타내는 것을 특징으로 하는 데이터 직렬 전송 시스템.
제 7 항에 있어서,

상기 직렬 데이터는 상기 동기 신호를 하나의 패킷으로 전송한 후, 다음 동기 신호 사이에 상기 제 1 병렬 데이터 전체를 하나 또는 여러 개의 패킷 형태로 한꺼번에 전송하며, 또한 상기 동기 신호 사이에 상기 제 2 병렬 데이터 전체를 하나 또는 여러 개의 패킷으로 상기 제 1 병렬 데이터 패킷에 연속하여 전송하는 것을 특징으로 하는 데이터 직렬 전송 시스템.
제 8 항에 있어서,

상기 제 2 병렬 데이터 전송 후 다음 동기 신호가 시간 지연 없이 전송될 수 있도록 상기 제 2 병렬 데이터 패킷 길이를 조정하여 제 2 병렬 데이터 패킷 전송 완료 후 다음 동기 신호까지 일정한 여유 시간을 보장하는 것을 특징으로 하는 데이터 직렬 전송 시스템.
제 9 항에 있어서,

상기 제 2 병렬 데이터 중 누락된 제 2 병렬 데이터는 다음 동기 신호 이후에 보내는 것을 특징으로 하는 데이터 직렬 전송 시스템.
제 1 항에 있어서,

상기 직렬 변환기에서 출력되는 직렬 데이터 신호와 직렬 클럭 신호를 입력으로 받아, 병렬 데이터 신호와 병렬 클럭 신호 및 동기 신호가 복원되는 병렬 변 환기를 더 포함하는 데이터 직렬 전송 시스템.
제 11 항에 있어서,

상기 병렬 변환기는 입력되는 데이터의 클럭 및 동기 신호 정보와 데이터 신호의 유효구간 등의 정보를 저장하는 레지스터를 포함하는 것을 특징으로 하는 데이터 직렬 전송 시스템.
제 12 항에 있어서,

상기 레지스터는 상기 직렬 데이터 신호에 포함된 데이터의 종류가 다수일 경우, 상기 직렬 데이터 신호에 포함된 다수의 데이터 신호에 대한 정보를 각각 저장하는 것을 특징으로 하는 데이터 직렬 전송 시스템.
제 13 항에 있어서,

상기 병렬 변환기는 상기 직렬 데이터 신호에 포함된 데이터의 종류가 다수일 경우, 상기 레지스터에 저장된 값을 이용하여 다수의 병렬 데이터 신호와 클럭 신호 및 동기 신호를 각각 복원해내는 것을 특징으로 하는 데이터 직렬 전송 시스템.
하나 이상의 병렬 데이터와 클럭 신호를 출력하는 제 1 장치와;

기준 클럭 신호를 발생하는 외부 클럭 소스와; 그리고

상기 클럭 신호를 참조하여 상기 기준 클럭 신호에 동기되면서 상기 클럭 신호와는 독립된 직렬 클럭 신호를 생성하여, 상기 제 1 장치에서 병렬 전송된 데이터들을 하나의 연속된 직렬 데이터로 전송하도록 변환하는 직렬 변환기와; 그리고

상기 직렬 변환기에서 출력되는 직렬 데이터와 직렬 클럭 신호를 입력으로 받아, 병렬 데이터 신호와 병렬 클럭 신호 및 동기 신호로 복원하는 병렬 변환기를 포함하고,

상기 제 1 장치에서 서로 다른 클럭 주파수 특성을 가지는 제 1 병렬 데이터와 제 2 병렬 데이터가 상기 직렬 변환기로 입력될 때, 상기 직렬 변환기는 제 1 병렬 데이터와 제 2 병렬 데이터를 하나의 직렬 데이터로 연속하여 전송할 수 있도록 직렬 클럭 신호를 생성하고,

상기 직렬 변환기에서 출력되는 직렬 데이터는 일정한 데이터 전송 주기를 나타내기 위한 동기 신호를 포함하는 데이터 직렬 전송 시스템.
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제 15 항에 있어서,

상기 직렬 변환기는 위상 동기 루프를 포함하고,

상기 위상 동기 루프는 상기 기준 클럭 신호에 동기하여 상기 클럭 신호와는 독립된 상기 직렬 클럭 신호를 생성하는 데이터 직렬 전송 시스템.
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제 15 항에 있어서,

상기 동기 신호가 발생하면 상기 제 1 병렬 데이터와 상기 제 2 병렬 데이터의 직렬 전송이 시작되고, 다시 상기 동기 신호가 발생되기 전에 상기 제 1 병렬 데이터와 상기 제 2 병렬 데이터의 직렬 전송이 완료되는 데이터 전송 시스템.
제 15 항에 있어서,

상기 제 1 병렬 데이터는 영상 데이터와 같이 동기 신호를 포함하고 데이터 전송 타이밍이 중요한 데이터를 나타내고, 상기 제 2 병렬 데이터는 동기 신호가 없고 일정 시간 내에 데이터 전송이 이루어지면 되는 데이터를 나타내는 것을 특징으로 하는 데이터 전송 시스템.
제 21 항에 있어서,

상기 직렬 데이터는 상기 동기 신호를 하나의 패킷으로 전송한 후, 다음 동 기 신호 사이에 상기 제 1 병렬 데이터 전체를 하나 또는 여러 개의 패킷 형태로 한꺼번에 전송하며, 또한 상기 동기 신호 사이에 상기 제 2 병렬 데이터 전체를 하나 또는 여러 개의 패킷으로 상기 제 1 병렬 데이터 패킷에 연속하여 전송하는 것을 특징으로 하는 데이터 전송 시스템.
제 22 항에 있어서,

상기 제 2 병렬 데이터 전송 후 다음 동기 신호가 시간 지연 없이 전송될 수 있도록 상기 제 2 병렬 데이터 패킷 길이를 조정하여 제 2 병렬 데이터 패킷 전송 완료 후 다음 동기 신호까지 일정한 여유 시간을 보장하는 것을 특징으로 하는 데이터 전송 시스템.
제 23 항에 있어서,

상기 제 2 병렬 데이터 중 누락된 제 2 병렬 데이터는 다음 동기 신호 이후에 보내는 것을 특징으로 하는 데이터 전송 시스템.
제 24 항에 있어서,

상기 병렬 변환기는 입력되는 데이터의 클럭 및 동기 신호 정보와 데이터 신호의 유효구간 등의 정보를 저장하는 레지스터를 포함하는 것을 특징으로 하는 데이터 전송 시스템.
제 25 항에 있어서,

상기 레지스터는 상기 직렬 데이터 신호에 포함된 데이터의 종류가 다수일 경우, 상기 직렬 데이터 신호에 포함된 다수의 데이터 신호에 대한 정보를 각각 저장하는 것을 특징으로 하는 데이터 전송 시스템.
제 26 항에 있어서,

상기 병렬 변환기는 상기 직렬 데이터 신호에 포함된 데이터의 종류가 다수일 경우, 상기 레지스터에 저장된 값을 이용하여 다수의 병렬 데이터 신호와 클럭 신호 및 동기 신호를 각각 복원해내는 것을 특징으로 하는 데이터 전송 시스템.
제 27 항에 있어서,

상기 병렬 변환기는 상기 직렬 데이터와 상기 직렬 클럭 신호를 입력으로 받아, 상기 레지스터에 저장된 정보를 참조하여 상기 제 1 병렬 데이터와 동일한 제 3 병렬 데이터와 제 3 클럭 신호, 상기 제 2 병렬 데이터와 동일한 제 4 병렬 데이터와 제 4 클럭 신호, 그리고 동기 신호를 복원하는 것을 특징으로 하는 데이터 전송 시스템.
제 28 항에 있어서,

상기 제 3 병렬 데이터는 상기 레지스터에 저장되어져 있는 클럭 정보를 기준으로 발생하되, 상기 제 1 병렬 데이터의 클럭 신호와 상기 제 3 클럭 신호의 주 파수 차이가 시간에 지남에 따라 누적되지 않도록 동기 신호가 액티브될 때마다 상기 제 3 클럭 신호를 보정해 주는 것을 특징으로 하는 데이터 전송 시스템.
병렬 데이터 신호를 직렬 신호로 변환하는 직렬 변환기와 직렬 데이터 신호를 병렬 데이터 신호로 복원하는 병렬 변환기를 포함하는 시스템의 데이터 직렬 전송 방법에 있어서;

상기 병렬 변환기 내의 레지스터에 전송되는 데이터에 대한 정보를 저장하는 단계와;

외부 클럭 소스를 이용하여 전송되는 데이터에 독립된 직렬 클럭 신호를 생성하는 단계와;

병렬데이터 신호를 전송하는 단계와;

상기 병렬 전송된 데이터를 하나의 연속된 직렬 데이터로 전송하도록 변환하는 단계와; 그리고

상기 레지스터의 저장된 값을 이용하여 상기 직렬 전송된 데이터를 병렬 데이터로 복원하는 단계를 포함하고,

상기 직렬 전송된 데이터는 일정한 데이터 전송 주기를 나타내기 위한 동기 신호를 포함하는 것을 특징으로 하는 데이터 직렬 전송 방법.
제 30 항에 있어서,

상기 레지스터는 전송되는 데이터 신호의 클럭 및 동기 신호 정보와 데이터 신호의 유효구간 등의 정보가 저장되어 있는 것을 특징으로 하는 데이터 직렬 전송 방법.
제 30 항에 있어서,

상기 직렬 변환기로 입력되는 병렬 데이터 신호를 하나의 연속적인 직렬 데 이터 신호로 전송할 수 있도록, 상기 직렬 클럭 신호가 생성되는 것을 특징으로 하는 데이터 직렬 전송 방법.