WO2021166906A1 - ＳｅｒＤｅｓインターフェース回路および制御装置 - Google Patents

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WO2021166906A1
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data
clock
fifo
control device
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勁 萩原
朝将 名嘉眞
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ファナック株式会社
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    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
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    • G06F13/4018—Coupling between buses with data restructuring with data-width conversion
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M9/00—Parallel/series conversion or vice versa
    • G—PHYSICS
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    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0002—Serial port, e.g. RS232C

Definitions

  • CNC computerized numerical control
  • SerDes serializer / DE Serializer: serializer / deserializer
  • SerDes is, for example, for converting parallel data used in one device into serial data and transmitting it to the other device, and in the other device, converting the received serial data into parallel data again for use. This enables high-speed data communication without considering the skew caused by the wiring length and floating capacitance between each bit in parallel communication, and by reducing the number of wiring and terminals.
  • SerDes is used in various fields because it is capable of large-capacity high-speed data communication.
  • This SerDes cannot be used at a communication rate below the lower limit of SerDes because the communication rate range in which communication is possible is determined by, for example, the manufacturer and technology of the ASIC (Application Specific Integrated Circuit). Therefore, it is difficult to perform communication by models (including devices, circuit blocks, etc.) having different communication rates using the same SerDes.
  • a plurality of data having different specifications may be used in one device. Therefore, for example, in one device (own device), data of different communication rates is converted into serial data of a predetermined communication rate using the same (one) SerDes, and transmitted to the other device (opposite device). Is required to do. In the opposite device, the transmitted serial data is processed by using SerDes or by another communication interface.
  • 16-bit parallel data based on a 180 MHz clock and a 1-bit signal based on a 160 MHz clock are converted into serial data having a communication rate of 2.88 Gbps using the same SerDes. It is required to be converted and transmitted to an opposite device (for example, a motor amplifier that controls a servomotor of a machine tool).
  • an opposite device for example, a motor amplifier that controls a servomotor of a machine tool.
  • these devices are not limited to CNC devices and machine tools, and for example, an industrial robot or a collaborative robot controlled by a robot control device as an opposite device by applying a robot control device as its own device. It can also be applied.
  • the 180 MHz 16-bit parallel data and the 160 MHz 1-bit signal are merely examples, and the clock frequency such as 180 MHz or 160 MHz can be changed as appropriate, and the 16-bit parallel data is also limited to 16 bits. It's not a thing.
  • the 160 MHz 1-bit signal is also set to 1 bit for the sake of brevity, but it is needless to say that it may be a plurality of bits of parallel data such as 32 bits or 64 bits.
  • an object of the present invention is to provide a SerDes interface circuit and a control device capable of transmitting data of different communication rates using the same SerDes.
  • the first clock of the first frequency, the first transmission data based on the first clock, and the second clock of the second frequency different from the first frequency are received.
  • a FIFA that outputs the first transmission data in the order of input based on the second clock, a flip-flop that captures and holds the output of the FIFA based on the second clock, and an output of the FIFA.
  • a SerDes interface circuit is provided which includes an output state machine that receives the output of the flip-flop and generates continuous parallel data in which the same data corresponding to the first transmission data is generated based on the second clock. ..
  • the disclosed SerDes interface circuit and control device have the effect that data transmission at different communication rates can be performed using the same SerDes.
  • FIG. 1 is a block diagram showing an embodiment of a control device according to the present invention.
  • FIG. 2 is a diagram for explaining an example of SerDes in the control device shown in FIG.
  • FIG. 3 is a diagram for explaining a first embodiment of the SerDes interface circuit in the control device shown in FIG.
  • FIG. 4 is a diagram for explaining the operation of the SerDes interface circuit shown in FIG.
  • FIG. 5 is a block diagram showing an example of a data recovery circuit in the control device shown in FIG.
  • FIG. 6 is a diagram for explaining the operation of the data recovery circuit shown in FIG.
  • FIG. 7 is a diagram for explaining another application example of the SerDes interface circuit shown in FIG.
  • FIG. 8 is a diagram for explaining the operation of the SerDes interface circuit shown in FIG. 7.
  • FIG. 9 is a diagram for explaining a modification of the SerDes interface circuit in the control device shown in FIG.
  • FIG. 10 is a diagram for explaining a FIFO with an output number control function in the Ser
  • FIG. 1 is a block diagram showing an embodiment of a control device according to the present invention.
  • the control device 10 of the present embodiment includes a new communication control circuit 1, a compatible communication control circuit 2, a SerDes interface circuit 3, a data recovery (DR) circuit 4, and a bit conversion circuit 5. It has a selector 6 and a SerDes (serializer / deserializer) 7.
  • the control device 10 is, for example, via 180 MHz 16-bit parallel data (16-bit parallel data based on a clock having a frequency of 180 MHz: second transmission data) via the new communication control circuit 1 and compatible communication control circuit 2.
  • the 160 MHz 1-bit signal (1-bit signal based on a clock with a frequency of 160 MHz: first transmission data) is converted into serial data with a communication rate of 2.88 Gbps (bits / second) by SerDes7, and the opposite device. (Device on the other side of communication) Transfer to and from 200.
  • the opposite device 200 can also be provided with SerDes, and the 2.88 Gbps serial data sent from the control device 10 (own device 100) can be converted into parallel data for use. That is, a circuit that converts 2.88 Gbps serial data into 180 MHz 16-bit parallel data and a 160 MHz signal by SerDes of the opposite device 200, and is controlled by, for example, 180 MHz 16-bit parallel data, and 160 MHz. It may be input to the circuit controlled by the signal of.
  • the 160 MHz signal via the compatible communication control circuit 2 is set to 1 bit for the sake of brevity, but it may be a plurality of bits of parallel data as described above.
  • examples of the own device 100 include various control devices such as a CNC device and a robot control device
  • examples of the counter device 200 include various machine tools and industrial robots controlled by the CNC device.
  • Devices such as collaborative robots (or motor amplifiers for controlling machine tools and motors in robots, etc.) can be mentioned, but are not limited thereto.
  • the SerDes interface circuit 3 receives a 160 MHz 1-bit signal (first transmission data) from the compatible communication control circuit 2, and is a parallel signal based on a 180 MHz clock having (same) logical values corresponding to the first transmission data. Convert to and output.
  • the selector 6 receives 180 MHz 16-bit parallel data (second transmission data) from the new communication control circuit 1 and 180 MHz 16-bit parallel data from the SerDes interface circuit 3, and selects one of them for transmission of SerDes 7. Output to parallel data input (TX_pData).
  • FIG. 2 is a diagram for explaining an example of SerDes in the control device shown in FIG.
  • FIG. 2A is a block diagram showing input / output data of SerDes7
  • FIG. 2B is a diagram for explaining processing (parallel / serial conversion processing) at the time of data transmission of SerDes7
  • FIG. 2C is a diagram for explaining a process (serial-parallel conversion process) at the time of receiving data of SerDes7.
  • SerDes is used especially when serially connecting parallel interfaces in a high-speed interface, but general SerDes can be applied as SerDes7 of the control device 10 of the present embodiment.
  • the reference code TX_pData is transmission parallel data (for example, 16-bit parallel data based on a 180 MHz clock) sent from the own device (the device on this side where the control device 10 is provided) 100 to the opposite device 200.
  • Transmission parallel data and input of transmission parallel data
  • TX_sData converts transmission parallel data TX_pData into serial data and sends it to the opposite device 200.
  • Transmission serial data (for example, transmission serial data having a communication rate of 2.88 Gbps). : And the output of transmission serial data).
  • the reference reference numeral RX_sData indicates the received serial data (for example, the received serial data having a communication rate of 2.88 Gbps: and the input of the received serial data) sent from the opposite device 200.
  • RX_pData indicates received parallel data obtained by converting received serial data RX_sData into parallel data (for example, 16-bit parallel received parallel data based on a 180 MHz clock: and output of received parallel data).
  • pCLK indicates the clock of the transmission parallel data TX_pData (for example, the clock of 180 MHz: and the input of the clock of the transmission parallel data)
  • RCLK receives the received serial data by CDR (Clock Data Recovery) and receives the received serial. Shows the recovery clock (and the output of the recovery clock) regenerated from the data.
  • SerDes7 performs parallel serial conversion of 16-bit transmission parallel data TX_pData based on, for example, 180 MHz pCLK so as to output from the lower bits. That is, it is converted into transmission serial data TX_sData having a communication rate of 2.88 Gbps based on 180 MHz ⁇ 16 bits and output to the opposite device 200.
  • SerDes7 receives the received serial data RX_sData having a communication rate of 2.88 Gbps from the opposite device 200 and converts it into 16-bit received parallel data RX_pData. And output.
  • FIG. 3 is a diagram for explaining a first embodiment of the SerDes interface circuit in the control device shown in FIG.
  • FIG. 3A is a block diagram showing a first embodiment of the SerDes interface circuit
  • FIGS. 3B and 3C are outputs in the SerDes interface circuit shown in FIG. 3A. It is a figure for demonstrating operation of a state machine.
  • the SerDes interface circuit 3 includes a FIFO (FIFO (First In First Out) with output enable (EN)) 31, a flip-flop (FF) 32, and an output state machine 33.
  • FIFO FIFO (First In First Out) with output enable (EN)
  • FF flip-flop
  • the FIFO 31 includes an input clock having a frequency of 160 MHz (first clock), a 1-bit signal based on the clock of 160 MHz (transmission data of 160 MHz: first transmission data), and an output clock having a frequency of 180 MHz (second clock). (Clock) is received, the first transmission data is fetched based on the first clock, and when the output EN is "1", the fetched data is output in order based on the second clock. When the output EN is "0", the immediately preceding output is maintained.
  • the output of the FIFO 31 is input to the output state machine 33 as a signal A, and is also input to the data terminal of the flip-flop 32.
  • the frequency of the second clock corresponds to the operating clock (180 MHz) of the 16-bit parallel data output from the new communication control circuit 1 described with reference to FIG.
  • a second clock of 180 MHz is input to the clock terminal of the flip-flop 32, the first transmission data from the FIFA 31 is captured and held based on the second clock, and the held data is output as a signal B.
  • Output to the state machine 33 That is, the output state machine 33 has the first transmission data (A: FIFO output) from the FIFO 31 at a certain timing and the first transmission data (A: FIFO output) from the FIFO 31 at a timing one clock before the second clock. B: FF output) will be received.
  • a second clock is input to the clock input terminal of the output state machine 33, and an enable signal (EN) from the output state machine 33 is input to the output enable terminal of the FIFO 31. ..
  • the output state machine 33 is based on the signal (A) input to the terminal A and the signal (B) input to the terminal B, for example, in serial data, 18 bits of the same data are continuous (same logical value). Generate parallel data (have).
  • the data “B” in the state “1” is the data captured by the previous clock (180 MHz) by the flip-flop 32, and therefore the data in the state “0”. It has the same logical value as "A”. Therefore, by adding the 2-bit parallel data of the data "B” in the state “1” to the 16-bit parallel data of the data "A” in the state "0", 16 bits having the same logical value of 18 bits are added. Parallel data is generated.
  • 3 (c) shows the case where data is input to the FIFO 31 of FIG. 3 (a) as D0, D1, D2, ... (Here, D0, D1, D2, ... Are “0” or "1", respectively).
  • the input / output signals and internal states of the FIFO 31, FF 32 and the output state machine 33 for each clock (180 MHz) in the above are shown.
  • the number of bits in which the same data corresponding to the first transmission data (160 MHz 1-bit signal) is continuous is V (18), the first.
  • the frequency of the clock is W (160 MHz)
  • the frequency of the second clock is X (180 MHz)
  • the number of bits of parallel data in the second transmission data based on the second clock is Y (16)
  • substantially the same processing can be performed even when the first transmission data input to the FIFA 31 is a plurality of bits, for example, when the signal from the compatible communication control circuit 2 is a plurality of signals of 160 MHz. ..
  • FIG. 4 is a diagram for explaining the operation of the SerDes interface circuit shown in FIG. As described above, the substantial communication rate is lowered by inputting the same continuous data such as "1111111111111111" generated by the SerDes interface circuit 3 (output state machine 33) into the SerDes7 as the transmission parallel data TX_pData. Can be done.
  • the SerDes interface circuit 3 outputs 180 MHz 16-bit parallel data, but the data corresponding to 1 bit of 160 Mbps becomes parallel data in which the same logical value is continuous for 18 bits. Therefore, the communication rate of the transmission serial data TX_sData is substantially lowered to perform data transmission. This makes it possible to perform data transmission at different communication rates (different standards) using the same SerDes7.
  • FIG. 5 is a block diagram showing an example of a data recovery circuit in the control device shown in FIG. 1, and FIG. 6 is a diagram for explaining the operation of the data recovery circuit shown in FIG.
  • the reference code RX_sData indicates the received serial data
  • REFCLK indicates the reference clock
  • RX_pData indicates the n-bit received parallel data
  • RCLK indicates the recovery clock having a frequency of 1 / n of the communication rate
  • Edg_data indicates the edge position data.
  • the reference code Calc_edg is the edge prediction position data
  • Sample_point is the sampling position data
  • cntup is the phase control signal for advancing the phase
  • ctdn is the phase control signal for delaying the phase
  • rdata is the recovery data
  • Rdata_en is the data enable. Shows a signal.
  • the data recovery (DR) circuit 4 shown in FIG. 5 corresponds to the data reproduction circuit disclosed in Patent Document 4 described above.
  • SerDes7 transforms received serial data RX_sData with a communication rate of 2.88 Gbps into 16-bit parallel received parallel data RX_pData based on a 180 MHz clock. Convert. Then, as shown in FIG. 1, the received parallel data RX_pData converted by this SerDes 7 is input to the DR circuit 4.
  • the DR circuit 4 outputs a 2-bit signal together with the data enable Rdata_en to the bit conversion circuit 5, and the bit conversion circuit 5 generates a 1-bit signal based on the data enable Rdata_en, and the compatible communication control circuit 2
  • a 160 MHz 1-bit signal is output. That is, the DR circuit 4 and the bit conversion circuit 5 receive the received parallel data RX_pData converted by SerDes7, convert it into a signal of the same standard as the 160 MHz 1-bit signal (first transmission data), and convert the compatible communication control circuit 2 into a signal of the same standard.
  • a conversion processing circuit that outputs to is configured.
  • the DR circuit 4 receives signals (received parallel data RX_pData and recovery clock RCLK) from the oversampling unit (SerDes) 7.
  • the oversampling unit 7 samples the serial data (received serial data) RX_sData received by serial communication with a clock having a frequency higher than the communication rate of the serial data, and receives n (n is an integer of 2 or more) bits of the received parallel data RX_pData.
  • the recovery clock RCLK with a frequency of 1 / n of the sampling clock is output.
  • the DR circuit 4 has an edge detection unit 41, an edge position calculation unit 42, a data sampling unit 43, and a phase comparison unit 44.
  • the edge detection unit 41 detects the edge position of the parallel data and outputs it as edge data.
  • the edge position calculation unit 42 predicts the edge position of the next parallel data output by the oversampling unit 7 from the phase control signal output by the phase comparison unit 44, outputs it as edge prediction position data, and further, edge prediction position data. Data that is half-phase shifted from is output as sampling position data.
  • the phase comparison unit 44 compares the edge data output by the edge detection unit 41 with the edge prediction position data output by the edge position calculation unit 42, and outputs phase control signals (ctun, cntdn).
  • the data sampling unit 43 extracts data from the parallel data output by the oversampling unit 7 from the sampling position data output by the edge position calculation unit 42, that is, samples the data center as shown in FIG. It is output as recovery data (reproduced data) together with the data enable Rdata_en indicating the validity of the data.
  • the 2-bit signal output from the DR circuit 4 is converted into a 1-bit signal by the bit conversion circuit 5 based on the data enable Rdata_en, and the bit conversion circuit 5 transfers the compatible communication control circuit 2 to the compatible communication control circuit 2.
  • a 160 MHz 1-bit signal is output.
  • the control device 10 can perform data transmission of different communication rates (different standards) using the same SerDes in both data transmission and data reception.
  • the DR circuit 4 and the bit conversion circuit 5 are merely examples, and various modifications and modifications can be made, and various known circuits can be applied.
  • FIG. 7 is a diagram for explaining another application example of the SerDes interface circuit shown in FIG.
  • FIG. 7A is a block diagram showing another application example of the SerDes interface circuit
  • FIG. 7B illustrates the operation of the output state machine in the SerDes interface circuit shown in FIG. 7A. It is a figure to do.
  • the configuration of FIG. 7 (a) is substantially the same as that of FIG. 3 (a) described above, and the description thereof will be omitted.
  • FIGS. 3 and 4 described above 16-bit parallel data based on a 180 MHz clock and 1-bit signal based on a 160 MHz clock are converted into 2.88 Gbps serial data via SerDes 7 and transmitted to the opposite device 200.
  • FIGS. 7 and 8 show 18-bit parallel data based on a 120 MHz clock and a 1-bit signal based on a 90 MHz clock at 2.16 Gbps via SerDes7.
  • An application example of the SerDes interface circuit 3 in the case of converting the serial data into the serial data of the above and transmitting the data to the opposite device 200 is shown.
  • the output state machine 33 is input to the terminal B, which is the output of the flip-flop that captures and holds the signal (A: FIFA output) input to the terminal A and the signal (A) at the timing one clock before.
  • the signal (B: FF output) for example, in serial data, 24-bit same data is continuously generated (having the same logical value) in parallel data.
  • the signal output by the output state machine 33 (SerDes interface circuit 3) corresponds to 120 MHz 18-bit parallel data output from the new communication control circuit 1.
  • the output state machine 33 generates parallel data having the same logical value of 24 bits from the signals A and B, but for example, the data “B” in the state “1” is , Since the data is captured by the previous clock by the flip-flop 32, it has the same logical value as the data “A” in the state “0”. Therefore, by adding 6-bit parallel data of data "B” in state “1” to 18-bit parallel data of data "A” in state “0”, 18 bits having the same logical value of 24 bits are added. Parallel data is generated.
  • FIG. 8 is a diagram for explaining the operation of the SerDes interface circuit shown in FIG. 7. As described above, the substantial communication rate can be lowered by inputting the same continuous data such as "111111111111111” generated by the SerDes interface circuit 3 (output state machine 33) as the transmission parallel data TX_pData.
  • a 1-bit signal of 90 Mbps may be converted into parallel data in which the same data of 24 bits is continuous and input to SerDes7.
  • the SerDes interface circuit 3 outputs 120 MHz 18-bit parallel data, but the data corresponding to 1 bit of 90 Mbps becomes parallel data in which the same logical value is continuous for 24 bits. Therefore, the communication rate of the transmission serial data TX_sData is substantially lowered to perform data transmission. This makes it possible to transmit data at different communication rates using the same SerDes7.
  • the number of bits in which the same data corresponding to the first transmission data (1-bit signal of 90 MHz) is continuous is V (24), the first.
  • the frequency of the clock is W (90 MHz)
  • the frequency of the second clock is X (120 MHz)
  • the number of bits of parallel data in the second transmission data based on the second clock is Y (18)
  • FIG. 9 is a diagram for explaining a modified example of the SerDes interface circuit in the control device shown in FIG.
  • FIG. 9A is a block diagram showing a modified example of the SerDes interface circuit
  • FIG. 9B is for explaining the operation of the output state machine in the SerDes interface circuit shown in FIG. 9A. It is a figure of.
  • the FIFO 31 with output enable is the FIFO 31'with output number control function.
  • the output state machine 33 is designated as the output state machine 33'.
  • the 16-bit parallel data based on the 80 MHz clock and the 1-bit signal based on the 128 MHz clock are converted into 1.28 Gbps serial data via SerDes 7 and transmitted to the opposite device.
  • An application example of the interface circuit 3 is shown.
  • the FIFA 31' is a 1-bit signal based on an input clock (first clock) having a frequency of 128 MHz and a clock of 128 MHz (transmission data having an operating frequency of 128 MHz: first transmission).
  • Data and an output clock (second clock) having a frequency of 80 MHz are received, the first transmission data is captured based on the first clock, and the captured data is sequentially output based on the second clock.
  • the output (first FIFO output) O1 of the FIFA 31' is input to the output state machine 33'as a signal A
  • the output (second FIFO output) O2 is input to the output state machine 33'as a signal B, and the flip-flop 32. Is input to the data terminal of.
  • the FIFA 31' receives the output number control signal Next_Num output from the output state machine 33' at the output number control terminal Out_Num.
  • the FIFA 31' receives the output number control signal Next_Num output from the output state machine 33' at the output number control terminal Out_Num.
  • the output state machine 33' is a signal of terminal A (A: O1), a signal of terminal B (B: O2), and a signal of terminal C (C: flip-flop 32). (Output signal of) to generate parallel data in which the same data of 10 bits is continuous.
  • the data "C” in the state "1” is the data in which the output O2 is taken in by the previous clock by the flip-flop 32, so that the data "0" in the state "0" It has the same logical value as "B: O2".
  • the generation of the parallel data having the same 10-bit logical value is, for example, the 2-bit parallel data of the data "C" in the state "3" with respect to the 8-bit parallel data of the data "B” in the state "2". Can be done in the same manner by adding. In this way, the same processing can be performed by controlling the outputs O1 and O2 of the FIFA 31'by the output number control signal Next_Num output from the output state machine 33'.
  • the FIFO 31' either outputs only the second FIFO output (O2) without outputting the first FIFO output (O1) or the first FIFO output (O1: “1” by the control signal from the output state machine 33'.
  • Data is output, and whether to output the data (“2”) to be output in the order following the first FIFO output as the second FIFO output (O2) is controlled.
  • SerDes interface circuit 3 described above is merely an example and can be modified and modified in various ways.
  • the number of bits in which the same data corresponding to the first transmission data (128 MHz 1-bit signal) is continuous is defined as V (10).
  • the same data when the frequency of one clock is W (128 MHz), the frequency of the second clock is X (80 MHz), and the number of bits of parallel data in the second transmission data based on the second clock is Y (16).

Abstract

異なる通信レートのデータ伝送を同じＳｅｒＤｅｓを使用して行うことができるＳｅｒＤｅｓインターフェース回路および制御装置の提供を図る。　第１周波数の第１クロック、前記第１クロックに基づいた第１送信データ、および、前記第１周波数とは異なる第２周波数の第２クロックを受け取り、前記第１送信データを前記第２クロックに基づて、入力された順に出力するＦＩＦＯ３１と、前記第２クロックに基いて、前記ＦＩＦＯの出力を取り込んで保持するフリップフロップ３２と、前記ＦＩＦＯの出力、および、前記フリップフロップの出力を受け取り、前記第２クロックに基いて、前記第１送信データに対応した同じデータが連続するパラレルデータを生成する出力ステートマシン３３と、を有する。

Description

ＳｅｒＤｅｓインターフェース回路および制御装置
　この出願で言及する実施例は、ＳｅｒＤｅｓインターフェース回路および制御装置に関する。
　近年、工作機械を制御するコンピュータ数値制御(ＣＮＣ：Computerized Numerical Control)装置は、様々な機能の実装と共に高速化され、例えば、制御対象となる工作機械とＣＮＣ装置間のデータ通信には、大容量の高速データ伝送が可能なＳｅｒＤｅｓ(SERializer/DESerializer：シリアライザ／デシリアライザ)が使用されている。
　ＳｅｒＤｅｓは、例えば、一方の装置で使用されるパラレルデータをシリアルデータに変換して他方の装置に伝送し、その他方の装置で、受け取ったシリアルデータを再びパラレルデータに変換して使用するためのもので、パラレル通信における各ビット間の配線長や浮遊容量に起因するスキューを考慮することなく、また、配線や端子数を低減して高速データ通信を可能とするものである。
　ところで、従来、ＳｅｒＤｅｓを使用したデータ通信に関する様々な提案がなされている。
特開２０１９－１４０４８９号公報 特開２００９－１０９４８８号公報 特開２０１１－１９３０６８号公報 特開２０１６－０７２７７２号公報
　上述したように、ＳｅｒＤｅｓは、大容量の高速データ通信が可能なため、様々な分野で利用されている。このＳｅｒＤｅｓは、例えば、ＡＳＩＣ(Application Specific Integrated Circuit)のメーカやテクノロジによって、通信可能な通信レート範囲が決まっているため、ＳｅｒＤｅｓの下限以下の通信レートでは使用することできない。そのため、通信レートの異なる機種(装置や回路ブロック等を含む)による通信を、同じＳｅｒＤｅｓを使用して行うことは困難になっている。
　また、近年、１つの装置において、異なる仕様の複数のデータ(例えば、通信レート(動作クロック)が異なる複数のデータ)が利用されることがある。そこで、例えば、一方の装置(自装置)において、異なる通信レートのデータを、同じ(１つの)ＳｅｒＤｅｓを使用して所定の通信レートのシリアルデータに変換し、他方の装置(対向装置)に伝送することが求められている。なお、対向装置では、伝送されて来たシリアルデータを、ＳｅｒＤｅｓを使用して、或いは、他の通信インターフェースで処理することになる。
　具体的に、例えば、自装置がＣＮＣ装置の場合、１８０ＭＨｚのクロックに基づく１６ビットパラレルデータと１６０ＭＨｚのクロックに基づく１ビット信号を、同じＳｅｒＤｅｓを使用して通信レートが２．８８Ｇｂｐｓのシリアルデータに変換し、対向装置(例えば、工作機械のサーボモータを制御するモータアンプ)に伝送することが求められている。なお、これらの装置は、ＣＮＣ装置および工作機械に限定されるものではなく、例えば、自装置としてロボット制御装置を適用し、対向装置としてロボット制御装置により制御される産業ロボットや協働ロボット等を適用することもできる。
　さらに、１８０ＭＨｚの１６ビットパラレルデータと１６０ＭＨｚの１ビット信号は、単なる例に過ぎず、１８０ＭＨｚや１６０ＭＨｚといったクロックの周波数は適宜変更され得るものであり、１６ビットのパラレルデータも１６ビットに限定されるものではない。また、１６０ＭＨｚの１ビット信号も、説明を簡略化するために１ビットとしているが、例えば、３２ビットや６４ビット等の複数ビットのパラレルデータであってもよいのはもちろんである。
　本発明は、上述した課題に鑑み、異なる通信レートのデータ伝送を同じＳｅｒＤｅｓを使用して行うことができるＳｅｒＤｅｓインターフェース回路および制御装置の提供を目的とする。
　本発明に係る実施の形態によれば、第１周波数の第１クロック、前記第１クロックに基づいた第１送信データ、および、前記第１周波数とは異なる第２周波数の第２クロックを受け取り、前記第１送信データを前記第２クロックに基づて、入力された順に出力するＦＩＦＯと、前記第２クロックに基いて、前記ＦＩＦＯの出力を取り込んで保持するフリップフロップと、前記ＦＩＦＯの出力、および、前記フリップフロップの出力を受け取り、前記第２クロックに基いて、前記第１送信データに対応した同じデータが連続するパラレルデータを生成する出力ステートマシンと、を有するＳｅｒＤｅｓインターフェース回路が提供される。
　開示のＳｅｒＤｅｓインターフェース回路および制御装置は、異なる通信レートのデータ伝送を同じＳｅｒＤｅｓを使用して行うことができるという効果を奏する。
　本発明の目的および効果は、特に請求項において指摘される構成要素および組み合わせを用いることによって認識され且つ得られるだろう。前述の一般的な説明および後述の詳細な説明の両方は、例示的および説明的なものであり、特許請求の範囲に記載されている本発明を制限するものではない。
図１は、本発明に係る制御装置の一実施形態を示すブロック図である。 図２は、図１に示す制御装置におけるＳｅｒＤｅｓの一例を説明するための図である。 図３は、図１に示す制御装置におけるＳｅｒＤｅｓインターフェース回路の第１実施例を説明するための図である。 図４は、図３に示すＳｅｒＤｅｓインターフェース回路の動作を説明するための図である。 図５は、図１に示す制御装置におけるデータリカバリ回路の一例を示すブロック図である。 図６は、図５に示すデータリカバリ回路の動作を説明するための図である。 図７は、図３に示すＳｅｒＤｅｓインターフェース回路の他の適用例を説明するための図である。 図８は、図７に示すＳｅｒＤｅｓインターフェース回路の動作を説明するための図である。 図９は、図１に示す制御装置におけるＳｅｒＤｅｓインターフェース回路の変形例を説明するための図である。 図１０は、図９に示すＳｅｒＤｅｓインターフェース回路における出力数制御機能付きＦＩＦＯを説明するための図である。
　以下、本発明に係るＳｅｒＤｅｓインターフェース回路および制御装置の実施例を、添付図面を参照して詳述する。図１は、本発明に係る制御装置の一実施形態を示すブロック図である。
　図１に示されるように、本実施形態の制御装置１０は、新通信制御回路１、互換通信制御回路２、ＳｅｒＤｅｓインターフェース回路３、データリカバリ(Data Recovery：ＤＲ)回路４、ビット変換回路５、セレクタ６、および、ＳｅｒＤｅｓ(シリアライザ／デシリアライザ)７を有する。
　制御装置１０は、例えば、新通信制御回路１を介した１８０ＭＨｚの１６ビットパラレルデータ(周波数が１８０ＭＨｚのクロックに基づく１６ビットのパラレルデータ：第２送信データ)、および、互換通信制御回路２を介した１６０ＭＨｚの１ビット信号(周波数が１６０ＭＨｚのクロックに基づく１ビットの信号：第１送信データ)を、ＳｅｒＤｅｓ７により、通信レートが２．８８Ｇｂｐｓ(ビット／秒)のシリアルデータに変換して、対向装置(通信相手側の装置)２００との間で授受する。
　例えば、対向装置２００にもＳｅｒＤｅｓを設け、制御装置１０(自装置１００)から送られた、２．８８Ｇｂｐｓのシリアルデータをパラレルデータに変換して使用することができる。すなわち、対向装置２００のＳｅｒＤｅｓにより、２．８８Ｇｂｐｓのシリアルデータを、１８０ＭＨｚの１６ビットパラレルデータ、および、１６０ＭＨｚの信号に変換し、例えば、１８０ＭＨｚの１６ビットパラレルデータにより制御される回路、および、１６０ＭＨｚの信号により制御される回路に入力するようにしてもよい。
　或いは、対向装置２００にＳｅｒＤｅｓを設けずに、他の通信インターフェース回路を利用して、送られてきたシリアルデータを処理することもできる。なお、互換通信制御回路２を介した１６０ＭＨｚの信号は、説明を簡略化するために１ビットとしているが、複数ビットのパラレルデータであってもよいのは前述した通りである。
　ここで、自装置１００としては、例えば、ＣＮＣ装置およびロボット制御装置といった様々な制御装置を挙げることができ、また、対向装置２００としては、ＣＮＣ装置により制御される種々の工作機械および産業ロボットや協働ロボットといった装置(或いは、その工作機械およびロボットにおける電動機を制御するためのモータアンプ等)を挙げることができるが、これらに限定されるものではない。
　ＳｅｒＤｅｓインターフェース回路３は、互換通信制御回路２から１６０ＭＨｚの１ビット信号(第１送信データ)を受け取り、この第１送信データに対応した(同じ)論理値を有する１８０ＭＨｚのクロックに基づいたパラレルの信号に変換して出力する。セレクタ６は、新通信制御回路１からの１８０ＭＨｚの１６ビットパラレルデータ(第２送信データ)と、ＳｅｒＤｅｓインターフェース回路３からの１８０ＭＨｚの１６ビットパラレルデータを受け取り、その一方を選択してＳｅｒＤｅｓ７の送信用パラレルデータ入力(ＴＸ＿ｐＤａｔａ)に出力する。
　図２は、図１に示す制御装置におけるＳｅｒＤｅｓの一例を説明するための図である。ここで、図２(a)は、ＳｅｒＤｅｓ７の入出力データを示すブロック図、図２(b)は、ＳｅｒＤｅｓ７のデータ送信時の処理(パラレル・シリアル変換処理)を説明するための図、そして、図２(c)は、ＳｅｒＤｅｓ７のデータ受信時の処理(シリアル・パラレル変換処理)を説明するための図である。なお、ＳｅｒＤｅｓは、特に高速インターフェースにおいて、パラレルインターフェース間をシリアル接続する際などに利用されるが、本実施形態の制御装置１０のＳｅｒＤｅｓ７としては、一般的なＳｅｒＤｅｓを適用することができる。
　図２(a)において、参照符号ＴＸ＿ｐＤａｔａは、自装置(制御装置１０が設けられたこちら側の装置)１００から対向装置２００に送る送信パラレルデータ(例えば、１８０ＭＨｚのクロックに基づいた１６ビットパラレルの送信パラレルデータ：および、送信パラレルデータの入力)を示し、ＴＸ＿ｓＤａｔａは、送信パラレルデータＴＸ＿ｐＤａｔａをシリアルデータに変換して対向装置２００に送る送信シリアルデータ(例えば、通信レートが２．８８Ｇｂｐｓの送信シリアルデータ：および、送信シリアルデータの出力)を示す。
　また、図２(a)において、参照符号ＲＸ＿ｓＤａｔａは、対向装置２００から送られてきた受信シリアルデータ(例えば、通信レートが２．８８Ｇｂｐｓの受信シリアルデータ：および、受信シリアルデータの入力)を示し、ＲＸ＿ｐＤａｔａは、受信シリアルデータＲＸ＿ｓＤａｔａをパラレルデータに変換した受信パラレルデータ(例えば、１８０ＭＨｚのクロックに基づいた１６ビットパラレルの受信パラレルデータ：および、受信パラレルデータの出力)を示す。なお、ｐＣＬＫは、送信パラレルデータＴＸ＿ｐＤａｔａのクロック(例えば、１８０ＭＨｚのクロック：および、送信パラレルデータのクロックの入力)を示し、ＲＣＬＫは、受信シリアルデータをＣＤＲ(Clock Data Recovery)で受け、その受信シリアルデータから再生したリカバリクロック(および、リカバリクロックの出力)を示す。
　まず、図２(b)に示されるように、データ送信時において、ＳｅｒＤｅｓ７は、例えば、１８０ＭＨｚのｐＣＬＫに基づいた１６ビットの送信パラレルデータＴＸ＿ｐＤａｔａを、下位ビットから出力するようにパラレル・シリアル変換し、すなわち、１８０ＭＨｚ×１６ビットに基いて、通信レートが２．８８Ｇｂｐｓの送信シリアルデータＴＸ＿ｓＤａｔａに変換し、対向装置２００に出力する。次に、図２(c)に示されるように、データ受信時において、ＳｅｒＤｅｓ７は、対向装置２００から通信レートが２．８８Ｇｂｐｓの受信シリアルデータＲＸ＿ｓＤａｔａを受け取り、１６ビットの受信パラレルデータＲＸ＿ｐＤａｔａに変換して出力する。
　このように、ＳｅｒＤｅｓ７は、動作クロックの周波数をＸ(例えば、１８０ＭＨｚ)とし、パラレルデータのビット数をＹ(例えば、１６ビット)としたとき、シリアルデータの通信レートＺは、Ｚ＝Ｘ×Ｙ［ｂｐｓ］(例えば、１８０ＭＨｚ×１６ビット＝２．８８Ｇｂｐｓ)とすることができる。
　図３は、図１に示す制御装置におけるＳｅｒＤｅｓインターフェース回路の第１実施例を説明するための図である。ここで、図３(a)は、ＳｅｒＤｅｓインターフェース回路の第１実施例を示すブロック図であり、図３(b)および図３(c)は、図３(a)に示すＳｅｒＤｅｓインターフェース回路における出力ステートマシンの動作を説明するための図である。図３(a)に示されるように、ＳｅｒＤｅｓインターフェース回路３は、ＦＩＦＯ(出力イネーブル(ＥＮ)付きＦＩＦＯ(First In First Out))３１、フリップフロップ(ＦＦ)３２および出力ステートマシン３３を有する。
　ＦＩＦＯ３１は、周波数が１６０ＭＨｚの入力用クロック(第１クロック)、１６０ＭＨｚのクロックに基づいた１ビットの信号(１６０ＭＨｚの送信データ：第１送信データ)、および、周波数が１８０ＭＨｚの出力用クロック(第２クロック)を受け取り、第１送信データを第１クロックに基いて取り込み、出力ＥＮが『１』の場合、取り込んだデータを第２クロックに基いて順に出力する。また、出力ＥＮが『０』の場合には、直前の出力を維持する。ＦＩＦＯ３１の出力は、信号Ａとして出力ステートマシン３３に入力されると共に、フリップフロップ３２のデータ端子に入力される。ここで、第２クロックの周波数は、図１を参照して説明した新通信制御回路１から出力される１６ビットのパラレルデータの動作クロック(１８０ＭＨｚ)に対応している。
　フリップフロップ３２のクロック端子には、１８０ＭＨｚの第２クロックが入力され、ＦＩＦＯ３１からの第１送信データを、第２クロックに基いて取り込んで保持し、その保持しているデータを、信号Ｂとして出力ステートマシン３３に出力する。すなわち、出力ステートマシン３３は、あるタイミングにおけるＦＩＦＯ３１からの第１送信データ(Ａ：ＦＩＦＯ出力)と、そのタイミングよりも、第２クロックの１クロック分前のタイミングにおけるＦＩＦＯ３１からの第１送信データ(Ｂ：ＦＦ出力)を受け取ることになる。なお、出力ステートマシン３３のクロック入力端子には、第２クロックが入力され、また、ＦＩＦＯ３１の出力イネーブル端子には、出力ステートマシン３３からのイネーブル信号(ＥＮ)が入力されるようになっている。
　出力ステートマシン３３は、端子Ａに入力された信号(Ａ)と、端子Ｂに入力された信号(Ｂ)に基づいて、例えば、シリアルデータにおいて、１８ビット同じデータが連続する(同じ論理値を有する)パラレルデータを生成する。ここで、図３(b)において、例えば、状態「１」におけるデータ「Ｂ」は、フリップフロップ３２により１つ前のクロック(１８０ＭＨｚ)により取り込まれたデータであるため、状態「０」におけるデータ「Ａ」と同じ論理値を有している。そこで、状態「０」におけるデータ「Ａ」の１６ビットのパラレルデータに対して、状態「１」におけるデータ「Ｂ」の２ビットのパラレルデータを加えることにより、１８ビット同じ論理値を有する１６ビットのパラレルデータが生成される。
　同様に、例えば、状態「１」におけるデータ「Ａ」の１４ビットのパラレルデータに対して、状態「２」におけるデータ「Ｂ」の４ビットのパラレルデータを加えることにより、１８ビット同じ論理値を有する１６ビットのパラレルデータが生成され、さらに、状態「４」におけるデータ「Ａ」の８ビットのパラレルデータに対して、状態「５」におけるデータ「Ｂ」の１０ビットのパラレルデータを加えることにより、１８ビット同じ論理値を有する１６ビットのパラレルデータが生成される。また、状態「７」のＥＮが『０』のため、状態「８」ではＦＩＦＯ出力が更新されず、状態「７」の「Ａ」と状態「８」の「Ｂ」に入力したデータの次のＦＩＦＯ出力データは、状態「０」の「Ａ」と状態「１」の「Ｂ」に入力される。
　このようにして、例えば、互換通信制御回路２からの１６０ＭＨｚの１ビット信号を８ビット分、状態「０」から状態「８」の間に処理し、それが繰り返されることになる。図３(c)は、図３(a)のＦＩＦＯ３１にＤ０，Ｄ１，Ｄ２，…（ここで、Ｄ０，Ｄ１，Ｄ２，…は、それぞれ『０』または『１』)とデータが入力した場合における、１クロック(１８０ＭＨｚ)毎のＦＩＦＯ３１、ＦＦ３２および出力ステートマシン３３の入出力信号および内部状態を示す。
　図３(c)に示されるように、例えば、状態「８」では、「Ａ」が出力ステートマシン３３のパラレルデータに現れないため、ＦＩＦＯ３１における出力データの更新を止める必要があり、状態「７」でＥＮを『０』にする。また、状態「８」におけるＦＩＦＯ３１の出力「Ａ」と状態「０」におけるＦＦ３２の出力「Ｂ」は、両方ともＤ８となっているが、パラレルデータに影響することはない(すなわち、ＦＩＦＯ３１のデータ更新を止めたためＤ８となっているが、別に『０』でも『１』でもかまわない)。このように、図３(c)から、状態「０」から状態「８」までの１セットで８ビットのデータが、１８ビットずつパラレルデータとして出力されていることが理解されるであろう。
　ここで、出力ステートマシン３３が生成したパラレルデータ(１６ビットパラレルデータ)において、第１送信データ(１６０ＭＨｚの１ビットの信号)に対応した同じデータが連続するビット数をＶ(１８)、第１クロックの周波数をＷ(１６０ＭＨｚ)、第２クロックの周波数をＸ(１８０ＭＨｚ)、そして、第２クロックに基づいた第２送信データにおけるパラレルデータのビット数をＹ(１６)としたとき、同じデータが連続するビット数Ｖは、Ｖ＝(Ｘ×Ｙ)／Ｗで表すことができる。
　以上において、ＦＩＦＯ３１に入力する第１送信データが複数ビットの場合、例えば、互換通信制御回路２からの信号が１６０ＭＨｚの複数の信号の場合でも、実質的に同様の処理を行うことが可能である。
　図４は、図３に示すＳｅｒＤｅｓインターフェース回路の動作を説明するための図である。上述したように、送信パラレルデータＴＸ＿ｐＤａｔａとして、ＳｅｒＤｅｓインターフェース回路３(出力ステートマシン３３)により生成した「１１１１１１１１１１１１１１１１」のような連続した同じデータをＳｅｒＤｅｓ７に入力することにより、実質的な通信レートを下げることができる。
　図４に示されるように、例えば、２．８８Ｇｂｐｓの通信レートで１６０Ｍｂｐｓの信号を送る場合、１６０Ｍｂｐｓ(ＭＨｚ)の１ビットの信号を同じＳｅｒＤｅｓ７(同じ通信レート)で送るには、２．８８Ｇ／１６０Ｍ＝１８なので、１６０Ｍｂｐｓの１ビットの信号を１８ビット同じデータが連続するパラレルデータに変換してＳｅｒＤｅｓ７に入力することになる。
　これにより、ＳｅｒＤｅｓインターフェース回路３(出力ステートマシン３３)は、１８０ＭＨｚの１６ビットパラレルデータを出力するが、１６０Ｍｂｐｓの１ビットに対応するデータは、同じ論理値を１８ビット分連続させたパラレルデータとなっているため、実質的に、送信シリアルデータＴＸ＿ｓＤａｔａの通信レートを下げてデータ伝送を行うことになる。これにより、異なる通信レート(異なる規格)のデータ伝送を、同じＳｅｒＤｅｓ７を使用して行うことが可能になる。
　図５は、図１に示す制御装置におけるデータリカバリ回路の一例を示すブロック図であり、図６は、図５に示すデータリカバリ回路の動作を説明するための図である。図５において、参照符号ＲＸ＿ｓＤａｔａは受信シリアルデータ、ＲＥＦＣＬＫは基準クロック、ＲＸ＿ｐＤａｔａはｎビットの受信パラレルデータ、ＲＣＬＫは通信レートの１／ｎの周波数のリカバリクロック、そして、Ｅｄｇ＿ｄａｔａはエッジ位置データを示す。また、参照符号Ｃａｌｃ＿ｅｄｇはエッジ予測位置データ、Ｓａｍｐｌｅ＿ｐｏｉｎｔはサンプリング位置データ、ｃｎｔｕｐは位相を進めるための位相制御信号、ｃｎｔｄｎは位相を遅らせるための位相制御信号、ｒｄａｔａはリカバリデータ、そして、Ｒｄａｔａ＿ｅｎはデータイネーブル信号を示す。
　図５に示すデータリカバリ(ＤＲ)回路４は、先に記載した特許文献４で開示されたデータ再生回路に対応するものである。前に、図１および図２を参照して説明したように、例えば、ＳｅｒＤｅｓ７により、通信レートが２．８８Ｇｂｐｓの受信シリアルデータＲＸ＿ｓＤａｔａを、１８０ＭＨｚのクロックに基づいた１６ビットパラレルの受信パラレルデータＲＸ＿ｐＤａｔａに変換する。そして、図１に示されるように、このＳｅｒＤｅｓ７により変換された受信パラレルデータＲＸ＿ｐＤａｔａがＤＲ回路４に入力される。なお、ＤＲ回路４は、２ビットの信号をデータイネーブルＲｄａｔａ＿ｅｎと共に、ビット変換回路５に出力し、ビット変換回路５は、データイネーブルＲｄａｔａ＿ｅｎに基いて１ビットの信号を生成し、互換通信制御回路２に対して、１６０ＭＨｚの１ビット信号を出力する。すなわち、ＤＲ回路４およびビット変換回路５は、ＳｅｒＤｅｓ７により変換された受信パラレルデータＲＸ＿ｐＤａｔａを受け取り、１６０ＭＨｚの１ビット信号(第１送信データ)と同じ規格の信号に変換して、互換通信制御回路２に出力する変換処理回路を構成する。
　図５に示されるように、ＤＲ回路４は、オーバーサンプリング部(ＳｅｒＤｅｓ)７からの信号(受信パラレルデータＲＸ＿ｐＤａｔａおよびリカバリクロックＲＣＬＫ)を受け取る。オーバーサンプリング部７は、シリアル通信で受信したシリアルデータ(受信シリアルデータ)ＲＸ＿ｓＤａｔａをシリアルデータの通信レートよりも高い周波数のクロックでサンプリングし、ｎ(ｎは２以上の整数)ビットの受信パラレルデータＲＸ＿ｐＤａｔａ、および、そのサンプリングクロックの１／ｎの周波数のリカバリクロックＲＣＬＫを出力する。
　ＤＲ回路４は、エッジ検出部４１、エッジ位置計算部４２、データサンプリング部４３および位相比較部４４を有する。エッジ検出部４１は、図６に示されるように、パラレルデータのエッジ位置を検出し、エッジデータとして出力する。エッジ位置計算部４２は、オーバーサンプリング部７が出力する次回のパラレルデータのエッジ位置を位相比較部４４が出力する位相制御信号から予測し、エッジ予測位置データとして出力し、さらに、エッジ予測位置データから半位相ずらしたデータをサンプリング位置データとして出力する。
　位相比較部４４は、エッジ検出部４１が出力したエッジデータと、エッジ位置計算部４２が出力したエッジ予測位置データとを比較し、位相制御信号(ｃｎｔｕｐ，ｃｎｔｄｎ)を出力する。データサンプリング部４３は、オーバーサンプリング部７が出力するパラレルデータからエッジ位置計算部４２が出力するサンプリング位置データによりデータの抽出を行い、すなわち、図６に示されるように、データ中心をサンプリングし、リカバリデータ(再生データ)として、データの有効性を示すデータイネーブルＲｄａｔａ＿ｅｎと共に出力する。
　そして、例えば、ＤＲ回路４から出力される２ビットの信号は、ビット変換回路５により、データイネーブルＲｄａｔａ＿ｅｎに基いて１ビットの信号とされ、ビット変換回路５から互換通信制御回路２に対して、１６０ＭＨｚの１ビット信号が出力される。このようにして、制御装置１０は、データ送信およびデータ受信の両方において、異なる通信レート(異なる規格)のデータ伝送を同じＳｅｒＤｅｓを使用して行うことが可能になる。なお、ＤＲ回路４およびビット変換回路５は、単なる例であり、様々な変更および変形が可能であり、また、知られている様々な回路を適用することが可能である。
　図７は、図３に示すＳｅｒＤｅｓインターフェース回路の他の適用例を説明するための図である。ここで、図７(a)は、ＳｅｒＤｅｓインターフェース回路の他の適用例を示すブロック図であり、図７(b)は、図７(a)に示すＳｅｒＤｅｓインターフェース回路における出力ステートマシンの動作を説明するための図である。なお、図７(a)の構成は、実質的に、前述した図３(a)と同様であり、その説明は省略する。
　前述した図３および図４は、１８０ＭＨｚのクロックに基づく１６ビットパラレルデータと１６０ＭＨｚのクロックに基づく１ビットの信号を、ＳｅｒＤｅｓ７を介して２．８８Ｇｂｐｓのシリアルデータに変換して対向装置２００へ伝送する場合のＳｅｒＤｅｓインターフェース回路３の適用例を示しているが、図７および図８は、１２０ＭＨｚのクロックに基づく１８ビットパラレルデータと９０ＭＨｚのクロックに基づく１ビットの信号を、ＳｅｒＤｅｓ７を介して２．１６Ｇｂｐｓのシリアルデータに変換して対向装置２００へ伝送する場合のＳｅｒＤｅｓインターフェース回路３の適用例を示すものである。
　出力ステートマシン３３は、端子Ａに入力された信号(Ａ：ＦＩＦＯ出力)と、その信号(Ａ)を１クロック分前のタイミングで取り込んで保持したフリップフロップの出力である端子Ｂに入力された信号(Ｂ：ＦＦ出力)を使用して、例えば、シリアルデータにおいて、２４ビット同じデータが連続する(同じ論理値を有する)パラレルデータを生成する。この出力ステートマシン３３(ＳｅｒＤｅｓインターフェース回路３)が出力する信号は、新通信制御回路１から出力される１２０ＭＨｚの１８ビットのパラレルデータに対応している。
　すなわち、図７(b)に示されるように、出力ステートマシン３３は、信号ＡおよびＢから２４ビット同じ論理値を有するパラレルデータを生成するが、例えば、状態「１」におけるデータ「Ｂ」は、フリップフロップ３２により１つ前のクロックにより取り込まれたデータであるため、状態「０」におけるデータ「Ａ」と同じ論理値を有している。そこで、状態「０」におけるデータ「Ａ」の１８ビットのパラレルデータに対して、状態「１」におけるデータ「Ｂ」の６ビットのパラレルデータを加えることにより、２４ビット同じ論理値を有する１８ビットのパラレルデータが生成される。
　同様に、例えば、状態「１」における信号Ａの１２ビットのパラレルデータに対して、状態「２」における信号Ｂの１２ビットのパラレルデータを加えることにより、２４ビット同じ論理値を有する１８ビットのパラレルデータが生成される。また、状態「２」のＥＮが『０』のため、状態「３」ではＦＩＦＯ３１の出力が更新されず、状態「２」の「Ａ」と状態「３」の「Ｂ」に入力したデータの次のＦＩＦＯ３１の出力データは、状態「０」の「Ａ」と状態「１」の「Ｂ」に入力される。このようにして、例えば、互換通信制御回路２からの９０ＭＨｚの１ビット信号を３ビット分、状態「０」から状態「３」の間に処理し、それが繰り返されることになる。
　図８は、図７に示すＳｅｒＤｅｓインターフェース回路の動作を説明するための図である。上述したように、送信パラレルデータＴＸ＿ｐＤａｔａとして、ＳｅｒＤｅｓインターフェース回路３(出力ステートマシン３３)により生成した「１１１１１１１１１１１１１１１１１１」のような連続した同じデータを入れることにより、実質的な通信レートを下げることができる。
　すなわち、図８に示されるように、例えば、２．１６Ｇｂｐｓの通信レートで１２０Ｍｂｐｓの信号を送る場合、９０Ｍｂｐｓの１ビットの信号を同じＳｅｒＤｅｓ７(同じ通信レート)で送るには、２．１６Ｇ／１２０Ｍ＝２４なので、９０Ｍｂｐｓの１ビットの信号を２４ビット同じデータが連続するパラレルデータに変換してＳｅｒＤｅｓ７に入力すればよい。
　これにより、ＳｅｒＤｅｓインターフェース回路３(出力ステートマシン３３)は、１２０ＭＨｚの１８ビットパラレルデータを出力するが、９０Ｍｂｐｓの１ビットに対応するデータは、同じ論理値を２４ビット分連続させたパラレルデータとなるため、実質的に、送信シリアルデータＴＸ＿ｓＤａｔａの通信レートを下げてデータ伝送を行うことになる。これにより、異なる通信レートのデータ伝送を、同じＳｅｒＤｅｓ７を使用して行うことが可能になる。
　ここで、出力ステートマシン３３が生成したパラレルデータ(１８ビットパラレルデータ)において、第１送信データ(９０ＭＨｚの１ビットの信号)に対応した同じデータが連続するビット数をＶ(２４)、第１クロックの周波数をＷ(９０ＭＨｚ)、第２クロックの周波数をＸ(１２０ＭＨｚ)、そして、第２クロックに基づいた第２送信データにおけるパラレルデータのビット数をＹ(１８)としたとき、同じデータが連続するビット数Ｖは、Ｖ＝(Ｘ×Ｙ)／Ｗで表すことができる。
　図９は、図１に示す制御装置におけるＳｅｒＤｅｓインターフェース回路の変形例を説明するための図である。ここで、図９(a)は、ＳｅｒＤｅｓインターフェース回路の変形例を示すブロック図であり、図９(b)は、図９(a)に示すＳｅｒＤｅｓインターフェース回路における出力ステートマシンの動作を説明するための図である。なお、図９(a)と、図３(a)および図７(a)の比較から明らかなように、本変形例のＳｅｒＤｅｓインターフェース回路３では、出力イネーブル付きＦＩＦＯ３１が出力数制御機能付きＦＩＦＯ３１’とされ、それに対応して出力ステートマシン３３が出力ステートマシン３３’とされている。さらに、本変形例では、８０ＭＨｚのクロックに基づく１６ビットパラレルデータと１２８ＭＨｚのクロックに基づく１ビットの信号を、ＳｅｒＤｅｓ７を介して１．２８Ｇｂｐｓのシリアルデータに変換して対向装置へ伝送する場合のＳｅｒＤｅｓインターフェース回路３の適用例を示している。
　図９(a)に示されるように、ＦＩＦＯ３１’は、周波数が１２８ＭＨｚの入力用クロック(第１クロック)、１２８ＭＨｚのクロックに基づいた１ビットの信号(動作周波数が１２８ＭＨｚの送信データ：第１送信データ)、および、周波数が８０ＭＨｚの出力用クロック(第２クロック)を受け取り、第１送信データを第１クロックに基いて取り込み、取り込んだデータを第２クロックに基いて順に出力する。ＦＩＦＯ３１’の出力(第１ＦＩＦＯ出力)Ｏ１は、信号Ａとして出力ステートマシン３３’に入力され、出力(第２ＦＩＦＯ出力)Ｏ２は、信号Ｂとして出力ステートマシン３３’に入力されると共に、フリップフロップ３２のデータ端子に入力される。
　さらに、ＦＩＦＯ３１’は、出力ステートマシン３３’から出力される出力数制御信号Ｎｅｘｔ＿Ｎｕｍを、出力数制御端子Ｏｕｔ＿Ｎｕｍで受け取る。本変形例において、例えば、８０ＭＨｚの１６ビットパラレルデータと１２８ＭＨｚの１ビットの信号を通信レート１．２８ＧｂｐｓのＳｅｒＤｅｓ７を介して送るには、１．２８Ｇ／１２８Ｍ＝１０なので、１２８ＭＨｚの１ビットの信号を１０ビット同じデータが連続するパラレルデータに変換してＳｅｒＤｅｓ７に入力すればよいことになる。
　図１０は、図９に示すＳｅｒＤｅｓインターフェース回路における出力数制御機能付きＦＩＦＯを説明するための図であり、図１０(a)は、Ｏｕｔ＿Ｎｕｍ＝１の場合を示し、図１０(b)は、Ｏｕｔ＿Ｎｕｍ＝２の場合を示す。
　まず、図１０(a)に示されるように、Ｏｕｔ＿Ｎｕｍ＝１の場合、最初に入力されて格納しているデータ(最初に出力するデータ：ＦＩＦＯの「１」に格納されているデータ)を出力(第１ＦＩＦＯ出力)Ｏ２に出力し、出力(第２ＦＩＦＯ出力)Ｏ１には何も出力しない。次に、図１０(b)に示されるように、Ｏｕｔ＿Ｎｕｍ＝２の場合、ＦＩＦＯの「１」に格納されているデータ)を出力Ｏ１に出力すると共に、ＦＩＦＯの「２」に格納されているデータ(「１」の次に出力するデータ)を出力Ｏ２に出力する。これにより、前述した図３および図４を参照して説明した例、並びに、図７および図８を参照して説明した例と同様に、異なる通信レート(異なる規格)のデータ伝送を、同じＳｅｒＤｅｓ７を使用して行うことが可能になる。
　すなわち、図９(b)に示されるように、出力ステートマシン３３’は、端子Ａの信号(Ａ：Ｏ１)、端子Ｂの信号(Ｂ：Ｏ２)および端子Ｃの信号(Ｃ：フリップフロップ３２の出力信号)から１０ビット同じデータが連続するパラレルデータを生成する。ここで、図９(b)において、例えば、状態「１」におけるデータ「Ｃ」は、フリップフロップ３２により１つ前のクロックにより出力Ｏ２を取り込んだデータであるため、状態「０」におけるデータ「Ｂ：Ｏ２」と同じ論理値を有している。そこで、状態「０」におけるデータ「Ａ」の１０ビット同じデータが連続するパラレルデータが生成されるいうだけでなく、状態「０」におけるデータ「Ｂ」の６ビットのパラレルデータに対して、状態「１」におけるデータ「Ｃ」の４ビットのパラレルデータを加えた１０ビット同じ論理値を有するパラレルデータも生成される。
　この１０ビット同じ論理値を有するパラレルデータの生成は、例えば、状態「２」におけるデータ「Ｂ」の８ビットのパラレルデータに対して、状態「３」におけるデータ「Ｃ」の２ビットのパラレルデータを加えることによっても同様に行うことができる。このように、出力ステートマシン３３’から出力される出力数制御信号Ｎｅｘｔ＿ＮｕｍによりＦＩＦＯ３１’の出力Ｏ１およびＯ２を制御することにより、同様の処理を行うことができる。
　すなわち、ＦＩＦＯ３１’は、出力ステートマシン３３’からの制御信号により、第１ＦＩＦＯ出力(Ｏ１)を出力せずに第２ＦＩＦＯ出力(Ｏ２)のみを出力するか、或いは、第１ＦＩＦＯ出力(Ｏ１：「１」のデータ)を出力し、第２ＦＩＦＯ出力(Ｏ２)として第１ＦＩＦＯ出力の次の順番で出力するデータ(「２」)を出力するか、が制御されるようになっている。なお、上述したＳｅｒＤｅｓインターフェース回路３は、単なる例であり、様々な変更よび変形が可能なのはいうまでもない。
　ここで、出力ステートマシン３３’が生成したパラレルデータ(１６ビットパラレルデータ)において、第１送信データ(１２８ＭＨｚの１ビットの信号)に対応した同じデータが連続するビット数をＶ(１０)、第１クロックの周波数をＷ(１２８ＭＨｚ)、第２クロックの周波数をＸ(８０ＭＨｚ)、そして、第２クロックに基づいた第２送信データにおけるパラレルデータのビット数をＹ(１６)としたとき、同じデータが連続するビット数Ｖは、Ｖ＝(Ｘ×Ｙ)／Ｗで表すことができる。
　以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
　１　　新通信制御回路
　２　　互換通信制御回路
　３　　ＳｅｒＤｅｓインターフェース回路
　４　　データリカバリ(ＤＲ)回路
　６　　セレクタ
　７　　ＳｅｒＤｅｓ(シリアライザ／デシリアライザ)，オーバーサンプリング部
　１０　　制御装置
　３１　　ＦＩＦＯ(出力イネーブル付きＦＩＦＯ)
　３１’　　ＦＩＦＯ(出力数制御機能付きＦＩＦＯ)
　３２　　フリップフロップ(ＦＦ)
　３３，３３’　　出力ステートマシン
　４１　　エッジ検出部
　４２　　エッジ位置計算部
　４３　　データサンプリング部
　４４　　位相比較部
　１００　　自装置(制御装置)
　２００　　対向装置

Claims (14)

  1. 　第１周波数の第１クロック、前記第１クロックに基づいた第１送信データ、および、前記第１周波数とは異なる第２周波数の第２クロックを受け取り、前記第１送信データを前記第２クロックに基づて、入力された順に出力するＦＩＦＯと、
    　前記第２クロックに基いて、前記ＦＩＦＯの出力を取り込んで保持するフリップフロップと、
    　前記ＦＩＦＯの出力、および、前記フリップフロップの出力を受け取り、前記第２クロックに基いて、前記第１送信データに対応した同じデータが連続するパラレルデータを生成する出力ステートマシンと、
    　を有することを特徴とするＳｅｒＤｅｓインターフェース回路。
  2. 　前記出力ステートマシンが生成したパラレルデータにおいて、前記第１送信データに対応した同じデータが連続するビット数をＶ、前記第１クロックの周波数をＷ、前記第２クロックの周波数をＸ、そして、前記第２クロックに基づいた第２送信データのパラレルデータのビット数をＹとしたとき、
    　前記出力ステートマシンは、以下の式で規定される、前記第２クロックに基いたＶビット同じデータが連続するパラレルデータを出力する、
    　　Ｖ＝(Ｘ×Ｙ)／Ｗ
    　ことを特徴とする請求項１に記載のＳｅｒＤｅｓインターフェース回路。
  3. 　前記出力ステートマシンが出力するパラレルデータのビット数は、前記第２送信データのパラレルデータのビット数Ｙと同じである、
    　ことを特徴とする請求項２に記載のＳｅｒＤｅｓインターフェース回路。
  4. 　前記出力ステートマシンは、前記ＦＩＦＯからのＦＩＦＯ出力、および、前記ＦＩＦＯからのＦＩＦＯ出力を前記第２クロックの１クロック分前に取り込んだ前記フリップフロップからのＦＦ出力を受け取り、前記ＦＩＦＯ出力および前記ＦＦ出力に基いて前記Ｖビット同じデータが連続するパラレルデータを生成する、
    　ことを特徴とする請求項２または請求項３に記載のＳｅｒＤｅｓインターフェース回路。
  5. 　前記ＦＩＦＯは、前記出力ステートマシンからの制御信号により、イネーブル制御される、
    　ことを特徴とする請求項４に記載のＳｅｒＤｅｓインターフェース回路。
  6. 　前記出力ステートマシンは、前記ＦＩＦＯからの第１ＦＩＦＯ出力および第２ＦＩＦＯ出力、並びに、前記第２ＦＩＦＯ出力を前記第２クロックの１クロック分前に取り込んだ前記フリップフロップからのＦＦ出力を受け取り、前記第１ＦＩＦＯ出力、前記第２ＦＩＦＯ出力および前記ＦＦ出力に基いて前記Ｖビット同じデータが連続するパラレルデータを生成する、
    　ことを特徴とする請求項２または請求項３に記載のＳｅｒＤｅｓインターフェース回路。
  7. 　前記ＦＩＦＯは、前記出力ステートマシンからの制御信号により、
    　　前記第１ＦＩＦＯ出力を出力せずに前記第２ＦＩＦＯ出力のみを出力するか、或いは、
    　　前記第１ＦＩＦＯ出力を出力し、前記第２ＦＩＦＯ出力として前記第１ＦＩＦＯ出力の次の順番で出力するデータを出力するか、が制御される、
    　ことを特徴とする請求項６に記載のＳｅｒＤｅｓインターフェース回路。
  8. 　第１周波数の第１クロックに基づいた第１送信データ、および、前記第１周波数とは異なる第２周波数の第２クロックに基づいたＹビットパラレルの第２送信データを処理する制御装置であって、
    　前記第２送信データを所定の通信レートのシリアルデータに変換するＳｅｒＤｅｓと、
    　前記第１送信データを受け取り、前記第１送信データに対応した同じデータが連続するＹビットパラレル信号に変換して出力するＳｅｒＤｅｓインターフェース回路と、
    　前記第２送信データおよび前記ＳｅｒＤｅｓインターフェース回路の出力の一方を選択して前記ＳｅｒＤｅｓに出力するセレクタと、
    　を有することを特徴とする制御装置。
  9. 　前記ＳｅｒＤｅｓインターフェース回路は、請求項１乃至請求項７のいずれか１項に記載のＳｅｒＤｅｓインターフェース回路である、
    　ことを特徴とする請求項８に記載の制御装置。
  10. 　前記第２クロックの周波数をＸとし、前記ＳｅｒＤｅｓにより変換するシリアルデータの所定の通信レートをＺとしたとき、前記所定の通信レートＺは、Ｚ＝Ｘ×Ｙで表される、
    　ことを特徴とする請求項８または請求項９に記載の制御装置。
  11. 　前記ＳｅｒＤｅｓは、送られてきた所定の通信レートの受信シリアルデータを受信パラレルデータに変換する機能を有し、
    　前記ＳｅｒＤｅｓにより変換された前記受信パラレルデータを受け取り、前記第１送信データと同じ規格の信号に変換する変換処理回路を、さらに、有する、
    　ことを特徴とする請求項８乃至請求項１０のいずれか１項に記載の制御装置。
  12. 　前記制御装置は、対向装置との間でシリアルデータによるデータ伝送を行い、
    　前記対向装置は、前記制御装置からのシリアルデータに基づいて動作が制御される、
    　ことを特徴とする請求項８乃至請求項１１のいずれか１項に記載の制御装置。
  13. 　前記制御装置は、ＣＮＣ装置であり、
    　前記対向装置は、前記ＣＮＣ装置により制御される工作機械である、
    　ことを特徴とする請求項１２に記載の制御装置。
  14. 　前記制御装置は、ロボット制御装置であり、
    　前記対向装置は、前記ロボット制御装置により制御される産業ロボットまたは協働ロボットである、
    　ことを特徴とする請求項１２に記載の制御装置。
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