JP3044817B2 - 符号変換装置 - Google Patents
符号変換装置Info
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- JP3044817B2 JP3044817B2 JP10810491A JP10810491A JP3044817B2 JP 3044817 B2 JP3044817 B2 JP 3044817B2 JP 10810491 A JP10810491 A JP 10810491A JP 10810491 A JP10810491 A JP 10810491A JP 3044817 B2 JP3044817 B2 JP 3044817B2
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Description
【０００１】
【産業上の利用分野】この発明は、パーソナルコンピュ
ータ等に接続される符号変換装置に関するものである。
ータ等に接続される符号変換装置に関するものである。
【０００２】
【従来の技術】図２は従来の符号変換装置の一構成例を
示すブロック図であり、２１はパーソナルコンピュータ
等からなる端末、２２は符号変換装置である。端末２１
と符号変換装置２２はインタフェース線Ａで結合されて
いる。インタフェース線ＡはＲＳ−２３２Ｃ又はＲＳ−
４２２等であり、符号はＮＲＺを使用している。符号変
換装置２２はインタフェース線Ａの規格に適合したドラ
イバー及びレシーバ部２３を介してシリアルＩ／Ｏ・１
チャンネル目２４に接続されている。また、インタフェ
ース線Ｂで他装置が符号変換装置２２に結合されてい
る。インタフェース線Ｂは特殊インタフェースであり、
符号はＦＭ０またはＦＭ１を使用している。符号変換装
置２２はインタフェース線Ｂに適合したドライバー及び
レシーバ部２８を介してシリアルＩ／Ｏ・２チャンネル
目２７に接続されている。シリアルＩ／Ｏ・１チャンネ
ル目２４及びシリアルＩ／Ｏ・２チャンネル目２７は内
部バスによりマイクロプロセッサ２５とメモリ２６に接
続される。
示すブロック図であり、２１はパーソナルコンピュータ
等からなる端末、２２は符号変換装置である。端末２１
と符号変換装置２２はインタフェース線Ａで結合されて
いる。インタフェース線ＡはＲＳ−２３２Ｃ又はＲＳ−
４２２等であり、符号はＮＲＺを使用している。符号変
換装置２２はインタフェース線Ａの規格に適合したドラ
イバー及びレシーバ部２３を介してシリアルＩ／Ｏ・１
チャンネル目２４に接続されている。また、インタフェ
ース線Ｂで他装置が符号変換装置２２に結合されてい
る。インタフェース線Ｂは特殊インタフェースであり、
符号はＦＭ０またはＦＭ１を使用している。符号変換装
置２２はインタフェース線Ｂに適合したドライバー及び
レシーバ部２８を介してシリアルＩ／Ｏ・２チャンネル
目２７に接続されている。シリアルＩ／Ｏ・１チャンネ
ル目２４及びシリアルＩ／Ｏ・２チャンネル目２７は内
部バスによりマイクロプロセッサ２５とメモリ２６に接
続される。
【０００３】端末２１からのＮＲＺ符号送信データはシ
リアルＩ／Ｏ・１チャンネル目２４でシリアルパラレル
変換され、マイクロプロセッサ２５の制御で、メモリ２
６にバッファリングされ、シリアルＩ／Ｏ・２チャンネ
ル目２７でパラレル変換され、ＦＭ０又はＦＭ１符号送
信データで前記他装置に送信される。
リアルＩ／Ｏ・１チャンネル目２４でシリアルパラレル
変換され、マイクロプロセッサ２５の制御で、メモリ２
６にバッファリングされ、シリアルＩ／Ｏ・２チャンネ
ル目２７でパラレル変換され、ＦＭ０又はＦＭ１符号送
信データで前記他装置に送信される。
【０００４】逆に他装置からのＦＭ０又はＦＭ１符号送
信データは、シリアルＩ／Ｏ・２チャンネル目２７でシ
リアルパラレル変換され、マイクロプロセッサ２５の制
御で、メモリ２６にバッファリングされ、シリアルＩ／
Ｏ・１チャンネル目２４でパラレルシリアル変換され、
ＮＲＺ符号送信データで端末２１に送信される。
信データは、シリアルＩ／Ｏ・２チャンネル目２７でシ
リアルパラレル変換され、マイクロプロセッサ２５の制
御で、メモリ２６にバッファリングされ、シリアルＩ／
Ｏ・１チャンネル目２４でパラレルシリアル変換され、
ＮＲＺ符号送信データで端末２１に送信される。
【０００５】図３はＮＲＺ符号、ＦＭ０符号及びＦＭ１
符号の例である。ＮＲＺ符号はデータビットが“１“の
時はハイレベルの状態で、“０“の時はロウレベル状態
となる。ＦＭ０符号はビットセルの開始点で必ずレベル
が反転し、データビットが“０“であればビットセルの
中心でさらにレベルを反転させ、“１“であればそのま
まの状態を継続する。ＦＭ１符号はビットセルの開始点
で必ずレベルが反転し、データビットが“１“であれば
ビットセルの中心でさらにレベルを反転させ、“０“で
あればそのままの状態を継続する。
符号の例である。ＮＲＺ符号はデータビットが“１“の
時はハイレベルの状態で、“０“の時はロウレベル状態
となる。ＦＭ０符号はビットセルの開始点で必ずレベル
が反転し、データビットが“０“であればビットセルの
中心でさらにレベルを反転させ、“１“であればそのま
まの状態を継続する。ＦＭ１符号はビットセルの開始点
で必ずレベルが反転し、データビットが“１“であれば
ビットセルの中心でさらにレベルを反転させ、“０“で
あればそのままの状態を継続する。
【０００６】
【発明が解決しようとする課題】しかしながら、上記構
成の符号変換装置では、２つのチャンネルを持つシリア
ルＩ／Ｏ、マイクロプロセッサ、メモリ等が必要とな
り、ハードウェア量が大きくなり、さらにはマイクロプ
ロセッサを動作させるソフトウェア（マイクロプログラ
ム）の開発が必要となるという欠点があった。
成の符号変換装置では、２つのチャンネルを持つシリア
ルＩ／Ｏ、マイクロプロセッサ、メモリ等が必要とな
り、ハードウェア量が大きくなり、さらにはマイクロプ
ロセッサを動作させるソフトウェア（マイクロプログラ
ム）の開発が必要となるという欠点があった。
【０００７】この発明が解決しようとする課題は、以上
述べた問題点を除去し、簡易性の優れた装置を提供する
ことである。
述べた問題点を除去し、簡易性の優れた装置を提供する
ことである。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、本発明に係る符号変換装置は、ＮＲＺ符号とＦＭ０
符号とを相互に符号変換するものであって、ＮＲＺ符号
の“０”ビットセルに対してそのビットセルの中心で反
転させる第１の論理回路と、ＮＲＺ符号の“１“ビット
セルに対してビットセルごとに反転させる第２の論理回
路と、前記第１の論理回路出力と前記第２の論理回路出
力との排他的論理和の否定出力よりＦＭ０符号を得る第
３の論理回路とを備えたＮＲＺ／ＦＭ０符号変換回路
と、ＦＭ０符号をそのビットセルの１／４位置でラッチ
する第１の位置検出手段と、ＦＭ０符号をそのビットセ
ルの３／４位置でラッチする第２の位置検出手段と、前
記第１の位置検出手段及び第２の位置検出手段との出力
の排他的論理和の否定をビットセル変化点においてラッ
チしてＮＲＺ符号を得る第４の論理回路とを備えたＦＭ
０／ＮＲＺ符号変換回路とからなることを特徴とするも
のである。
に、本発明に係る符号変換装置は、ＮＲＺ符号とＦＭ０
符号とを相互に符号変換するものであって、ＮＲＺ符号
の“０”ビットセルに対してそのビットセルの中心で反
転させる第１の論理回路と、ＮＲＺ符号の“１“ビット
セルに対してビットセルごとに反転させる第２の論理回
路と、前記第１の論理回路出力と前記第２の論理回路出
力との排他的論理和の否定出力よりＦＭ０符号を得る第
３の論理回路とを備えたＮＲＺ／ＦＭ０符号変換回路
と、ＦＭ０符号をそのビットセルの１／４位置でラッチ
する第１の位置検出手段と、ＦＭ０符号をそのビットセ
ルの３／４位置でラッチする第２の位置検出手段と、前
記第１の位置検出手段及び第２の位置検出手段との出力
の排他的論理和の否定をビットセル変化点においてラッ
チしてＮＲＺ符号を得る第４の論理回路とを備えたＦＭ
０／ＮＲＺ符号変換回路とからなることを特徴とするも
のである。
【０００９】また、上記第１の論理回路に代えてＮＲＺ
符号の“１”ビットセルに対してそのビットセルの中心
で反転させる第５の論理回路を用い、上記第２の論理回
路に代えてＮＲＺ符号の“０“ビットセルに対してビッ
トセルごとに反転させる第６の論理回路を用い、上記第
３の論理回路に代えて前記第５の論理回路出力と前記第
６の論理回路出力との排他的論理和の否定出力よりＦＭ
１符号を得る第７の論理回路とを備えたＮＲＺ／ＦＭ１
符号変換回路を形成してもよい。そして、上記ＦＭ０／
ＮＲＺ符号変換回路をＦＭ１符号を入力してＦＭ１／Ｎ
ＲＺ符号変換回路として構成してもよい。
符号の“１”ビットセルに対してそのビットセルの中心
で反転させる第５の論理回路を用い、上記第２の論理回
路に代えてＮＲＺ符号の“０“ビットセルに対してビッ
トセルごとに反転させる第６の論理回路を用い、上記第
３の論理回路に代えて前記第５の論理回路出力と前記第
６の論理回路出力との排他的論理和の否定出力よりＦＭ
１符号を得る第７の論理回路とを備えたＮＲＺ／ＦＭ１
符号変換回路を形成してもよい。そして、上記ＦＭ０／
ＮＲＺ符号変換回路をＦＭ１符号を入力してＦＭ１／Ｎ
ＲＺ符号変換回路として構成してもよい。
【００１０】
【作用】図１（ａ）において、ＮＲＺ／ＦＭ０符号変換
回路１１にＮＲＺ符号が入力すると、第１の論理回路１
１１はＮＲＺ符号の“０”ビットセルに対してそのビッ
トセルの中心で反転させる。第２の論理回路１１２はＮ
ＲＺ符号の“１“ビットセルに対してビットセルごとに
反転させる。第３の論理回路１１３は前記第１の論理回
路１１１の出力と前記第２の論理回路１１２の出力との
排他的論理和の否定を出力する。この出力がＦＭ０符号
となり、ＮＲＺ／ＦＭ０符号変換される。
回路１１にＮＲＺ符号が入力すると、第１の論理回路１
１１はＮＲＺ符号の“０”ビットセルに対してそのビッ
トセルの中心で反転させる。第２の論理回路１１２はＮ
ＲＺ符号の“１“ビットセルに対してビットセルごとに
反転させる。第３の論理回路１１３は前記第１の論理回
路１１１の出力と前記第２の論理回路１１２の出力との
排他的論理和の否定を出力する。この出力がＦＭ０符号
となり、ＮＲＺ／ＦＭ０符号変換される。
【００１１】ＦＭ０／ＮＲＺ符号変換回路１２にＦＭ０
符号が入力すると、第１の位置検出手段１２１はＦＭ０
符号をそのビットセルの１／４位置でラッチする。第２
の位置検出手段１２２はＦＭ０符号をそのビットセルの
３／４位置でラッチする。これらの出力を第４の論理回
路１２３で、排他的論理和の否定をとりビットセル変化
点においてラッチしてＮＲＺ符号を得る。これによりＦ
Ｍ０／ＮＲＺ符号変換される。
符号が入力すると、第１の位置検出手段１２１はＦＭ０
符号をそのビットセルの１／４位置でラッチする。第２
の位置検出手段１２２はＦＭ０符号をそのビットセルの
３／４位置でラッチする。これらの出力を第４の論理回
路１２３で、排他的論理和の否定をとりビットセル変化
点においてラッチしてＮＲＺ符号を得る。これによりＦ
Ｍ０／ＮＲＺ符号変換される。
【００１２】図１（ｂ）において、ＮＲＺ／ＦＭ１符号
変換回路１３にＮＲＺ符号が入力すると、第５の論理回
路１３１はＮＲＺ符号の“１”ビットセルに対してその
ビットセルの中心で反転させる。第６の論理回路１３２
はＮＲＺ符号の“０“ビットセルに対してビットセルご
とに反転させる。第７の論理回路１３３は前記第５の論
理回路１３１の出力と前記第６の論理回路１３２の出力
との排他的論理和の否定を出力する。この出力がＦＭ１
符号となり、ＮＲＺ／ＦＭ１符号変換される。
変換回路１３にＮＲＺ符号が入力すると、第５の論理回
路１３１はＮＲＺ符号の“１”ビットセルに対してその
ビットセルの中心で反転させる。第６の論理回路１３２
はＮＲＺ符号の“０“ビットセルに対してビットセルご
とに反転させる。第７の論理回路１３３は前記第５の論
理回路１３１の出力と前記第６の論理回路１３２の出力
との排他的論理和の否定を出力する。この出力がＦＭ１
符号となり、ＮＲＺ／ＦＭ１符号変換される。
【００１３】ＦＭ１／ＮＲＺ符号変換回路１４にＦＭ１
符号が入力すると、第１の位置検出手段１２１及び第２
の位置検出手段１２２は図１（ａ）と同様に作用し、第
４の論理回路１２３からＮＲＺ符号を得て、ＦＭ１／Ｎ
ＲＺ符号変換するように作用する。
符号が入力すると、第１の位置検出手段１２１及び第２
の位置検出手段１２２は図１（ａ）と同様に作用し、第
４の論理回路１２３からＮＲＺ符号を得て、ＦＭ１／Ｎ
ＲＺ符号変換するように作用する。
【００１４】
【実施例】以下この発明に係る符号変換装置の実施例を
図により説明する。
図により説明する。
【００１５】［第１の実施例］
【００１６】図４はこの発明の第１の実施例を示すブロ
ック図であって、３１はパーソナルコンピュータ等から
なる端末、３２は符号変換装置である。端末３１と符号
変換装置３２とはインタフェース線Ｃで結合されてい
る。インタフェース線ＣはＲＳ−２３２Ｃ又はＲＳ−４
２２等であり、符号はＮＲＺを使用している。また、符
号変換装置３２はインタフェース線Ｄで他装置とも接続
されている。インタフェース線Ｄは特殊インタフェース
であり、符号はＦＭ０を使用している。符号変換装置３
２は、インタフェース線Ｃの規格に適合したドライバー
及びレシーバ部３３とインタフェース線Ｄに適合したド
ライバー及びレシーバー部３４とを介してＮＲＺ／ＦＭ
０変換回路１１とＦＭ０／ＮＲＺ変換回路１２に接続さ
れている。
ック図であって、３１はパーソナルコンピュータ等から
なる端末、３２は符号変換装置である。端末３１と符号
変換装置３２とはインタフェース線Ｃで結合されてい
る。インタフェース線ＣはＲＳ−２３２Ｃ又はＲＳ−４
２２等であり、符号はＮＲＺを使用している。また、符
号変換装置３２はインタフェース線Ｄで他装置とも接続
されている。インタフェース線Ｄは特殊インタフェース
であり、符号はＦＭ０を使用している。符号変換装置３
２は、インタフェース線Ｃの規格に適合したドライバー
及びレシーバ部３３とインタフェース線Ｄに適合したド
ライバー及びレシーバー部３４とを介してＮＲＺ／ＦＭ
０変換回路１１とＦＭ０／ＮＲＺ変換回路１２に接続さ
れている。
【００１７】ＮＲＺ／ＦＭ０変換回路１１の詳細実施例
の回路図を図５に示す。図６は図５の回路図に対応した
タイムチャートである。図５において、４１はＤフリッ
プフロップ、４２はＪＫフリップフロップ、４３はイン
バータ、４４はＯＲ回路、４５はＥＸＮＯＲである。Ｄ
フリップフロップ４１とＯＲ回路４４で図１の第１の論
理回路１１１を構成し、Ｄフリップフロップ４１、イン
バータ４３及びＪＫフリップフロップ４２で図１の第２
の論理回路１１２を構成し、ＥＸＮＯＲ４５は図１の第
３の論理回路１１３を構成する。
の回路図を図５に示す。図６は図５の回路図に対応した
タイムチャートである。図５において、４１はＤフリッ
プフロップ、４２はＪＫフリップフロップ、４３はイン
バータ、４４はＯＲ回路、４５はＥＸＮＯＲである。Ｄ
フリップフロップ４１とＯＲ回路４４で図１の第１の論
理回路１１１を構成し、Ｄフリップフロップ４１、イン
バータ４３及びＪＫフリップフロップ４２で図１の第２
の論理回路１１２を構成し、ＥＸＮＯＲ４５は図１の第
３の論理回路１１３を構成する。
【００１８】図６を参照して図５の動作を説明する。Ｎ
ＲＺ符号の送信データ（ＮＲＺＳＤ信号）は、送信クロ
ック（ＳＴ１信号）と同期がとられている。ＮＲＺＳＤ
信号はＤフリップフロップ４１によりラッチされ、Ｄフ
リップフロップ出力のように１／２ビット遅延する。
ＯＲ回路４４はＤフリップフロップ出力とＳＴ１信号
によりＯＲ出力を得る。一方、ＳＴ１信号はインバー
タ４３で反転され逆相の
ＲＺ符号の送信データ（ＮＲＺＳＤ信号）は、送信クロ
ック（ＳＴ１信号）と同期がとられている。ＮＲＺＳＤ
信号はＤフリップフロップ４１によりラッチされ、Ｄフ
リップフロップ出力のように１／２ビット遅延する。
ＯＲ回路４４はＤフリップフロップ出力とＳＴ１信号
によりＯＲ出力を得る。一方、ＳＴ１信号はインバー
タ４３で反転され逆相の
【００１９】
【外１】
【００２０】信号となる。Ｄフリップフロップ出力を
【００２１】
【外２】
【００２２】信号とＪＫフリップフロップ４２にて処理
すると、ＪＫＦＦ出力を得る。Ｄフリップフロップ出
力とＪＫＦＦ出力はＥＸＮＯＲ４５により、ＦＭ０
符号の送信データ（ＦＭ０ＳＤ信号）に変換される。こ
のように、ＮＲＺ符号からＦＭ０符号の変換が行なわれ
る。
すると、ＪＫＦＦ出力を得る。Ｄフリップフロップ出
力とＪＫＦＦ出力はＥＸＮＯＲ４５により、ＦＭ０
符号の送信データ（ＦＭ０ＳＤ信号）に変換される。こ
のように、ＮＲＺ符号からＦＭ０符号の変換が行なわれ
る。
【００２３】ＦＭ０／ＮＲＺ変換回路１２の詳細実施例
のブロック図を図７に示す。図８は図７のブロック図に
対応したタイムチャートである。
のブロック図を図７に示す。図８は図７のブロック図に
対応したタイムチャートである。
【００２４】５１は通信速度の６４倍のクロックを生成
するクロック生成回路であり、サンプリング用としての
基本クロックを生成している。５２はＦＭ０符号のデー
タ（ＦＭ０ＲＤ信号）のビットセル開始の変化点を検出
する変化点検出回路であり、ビットセル検出によりパル
ス（ｅ）を出力する。５３はビットセル開始からビット
セルの１／４位置を検出するカウンタ回路であり、１／
４位置を示すパルス（ａ）を出力するとともに、１／４
位置でのＦＭ０ＲＤ信号のラッチデータ（ｃ）を出力す
る。すなわち、このカウンタ回路５３は図１における第
１の位置検出手段１２１を構成する。
するクロック生成回路であり、サンプリング用としての
基本クロックを生成している。５２はＦＭ０符号のデー
タ（ＦＭ０ＲＤ信号）のビットセル開始の変化点を検出
する変化点検出回路であり、ビットセル検出によりパル
ス（ｅ）を出力する。５３はビットセル開始からビット
セルの１／４位置を検出するカウンタ回路であり、１／
４位置を示すパルス（ａ）を出力するとともに、１／４
位置でのＦＭ０ＲＤ信号のラッチデータ（ｃ）を出力す
る。すなわち、このカウンタ回路５３は図１における第
１の位置検出手段１２１を構成する。
【００２５】５４はビットセル開始からビットセルの３
／４位置を検出するカウンタ回路であり、３／４位置を
示すパルス（ｂ）を出力するとともに、３／４位置での
ＦＭ０ＲＤ信号のラッチデータ（ｄ）を出力する。この
カウンタ回路５４は図１における第２の位置検出手段１
２２を構成する。
／４位置を検出するカウンタ回路であり、３／４位置を
示すパルス（ｂ）を出力するとともに、３／４位置での
ＦＭ０ＲＤ信号のラッチデータ（ｄ）を出力する。この
カウンタ回路５４は図１における第２の位置検出手段１
２２を構成する。
【００２６】５５はＲＴ信号としてＮＲＺ符号のデータ
（ＮＲＺＲＤ信号）の同期クロックを送出するＲＴクロ
ック送出回路である。５６はカウンタ回路５３からのラ
ッチデータ（ｃ）とカウンタ回路５４からのラッチデー
タ（ｄ）を比較する比較回路であり、ラッチデータ
（ｃ），（ｄ）のＥＸＮＯＲデータを変化点パルス
（ｅ）でラッチしたデータ（ｆ０）を出力する。５７は
ＮＲＺ符号のデータ（ＮＲＺＲＤ信号）を送出するＮＲ
ＺＲＤ送出回路であり、ＲＴクロック送出送出回路５５
からのＲＴ信号の立ち下がりに同期したデータでＮＲＺ
ＲＤ信号を出力する。これら比較回路５６、ＲＴクロッ
ク送出回路５５及びＮＲＺＲＤ送出回路５７は図１にお
ける第４の論理回路１２３を構成する。
（ＮＲＺＲＤ信号）の同期クロックを送出するＲＴクロ
ック送出回路である。５６はカウンタ回路５３からのラ
ッチデータ（ｃ）とカウンタ回路５４からのラッチデー
タ（ｄ）を比較する比較回路であり、ラッチデータ
（ｃ），（ｄ）のＥＸＮＯＲデータを変化点パルス
（ｅ）でラッチしたデータ（ｆ０）を出力する。５７は
ＮＲＺ符号のデータ（ＮＲＺＲＤ信号）を送出するＮＲ
ＺＲＤ送出回路であり、ＲＴクロック送出送出回路５５
からのＲＴ信号の立ち下がりに同期したデータでＮＲＺ
ＲＤ信号を出力する。これら比較回路５６、ＲＴクロッ
ク送出回路５５及びＮＲＺＲＤ送出回路５７は図１にお
ける第４の論理回路１２３を構成する。
【００２７】以上のように、ＦＭ０ＲＤ信号のビットセ
ル開始からビットセルの１／４位置と３／４位置でＦＭ
０ＲＤ信号が同一の場合、ＮＲＺＳＤ信号は“１“であ
り、異なった場合ＮＲＺＳＤ信号は“０“となり、図８
に示すタイムチャートのようにＦＭ０符号からＮＲＺ符
号の変換が行なわれる。
ル開始からビットセルの１／４位置と３／４位置でＦＭ
０ＲＤ信号が同一の場合、ＮＲＺＳＤ信号は“１“であ
り、異なった場合ＮＲＺＳＤ信号は“０“となり、図８
に示すタイムチャートのようにＦＭ０符号からＮＲＺ符
号の変換が行なわれる。
【００２８】［第２の実施例］
【００２９】図９はこの発明の第２の実施例を示すブロ
ック図であって、３１はパーソナルコンピュータ等から
なる端末、６２は符号変換装置である。端末３１と符号
変換装置６２とはインタフェース線Ｃで結合されてい
る。インタフェース線ＣはＲＳ−２３２Ｃ又はＲＳ−４
２２等であり、符号はＮＲＺを使用している。また、符
号変換装置６２はインタフェース線Ｄで他装置とも接続
されている。インタフェース線Ｄは特殊インタフェース
であり、符号はＦＭ１を使用している。符号変換装置６
２は、インタフェース線Ｃの規格に適合したドライバー
及びレシーバ部３３とインタフェース線Ｄに適合したド
ライバー及びレシーバー部３４とを介してＮＲＺ／ＦＭ
１変換回路１３とＦＭ１／ＮＲＺ変換回路１４に接続さ
れている。
ック図であって、３１はパーソナルコンピュータ等から
なる端末、６２は符号変換装置である。端末３１と符号
変換装置６２とはインタフェース線Ｃで結合されてい
る。インタフェース線ＣはＲＳ−２３２Ｃ又はＲＳ−４
２２等であり、符号はＮＲＺを使用している。また、符
号変換装置６２はインタフェース線Ｄで他装置とも接続
されている。インタフェース線Ｄは特殊インタフェース
であり、符号はＦＭ１を使用している。符号変換装置６
２は、インタフェース線Ｃの規格に適合したドライバー
及びレシーバ部３３とインタフェース線Ｄに適合したド
ライバー及びレシーバー部３４とを介してＮＲＺ／ＦＭ
１変換回路１３とＦＭ１／ＮＲＺ変換回路１４に接続さ
れている。
【００３０】ＮＲＺ／ＦＭ１変換回路１３の詳細実施例
の回路図を図１０に示す。図１１は図１０の回路図に対
応したタイムチャートである。図１０において、７１は
Ｄフリップフロップ、７２はＪＫフリップフロップ、７
３はインバータ、７４はＯＲ回路、７５はＥＸＮＯＲで
ある。Ｄフリップフロップ７１とＯＲ回路７４で図１の
第５の論理回路１３１を構成し、Ｄフリップフロップ７
１、インバータ７３及びＪＫフリップフロップ７２で図
１の第６の論理回路１３２を構成し、ＥＸＮＯＲ７５は
図１の第７の論理回路１３３を構成する。
の回路図を図１０に示す。図１１は図１０の回路図に対
応したタイムチャートである。図１０において、７１は
Ｄフリップフロップ、７２はＪＫフリップフロップ、７
３はインバータ、７４はＯＲ回路、７５はＥＸＮＯＲで
ある。Ｄフリップフロップ７１とＯＲ回路７４で図１の
第５の論理回路１３１を構成し、Ｄフリップフロップ７
１、インバータ７３及びＪＫフリップフロップ７２で図
１の第６の論理回路１３２を構成し、ＥＸＮＯＲ７５は
図１の第７の論理回路１３３を構成する。
【００３１】図１１を参照して図１０の動作を説明す
る。ＮＲＺ符号の送信データ（ＮＲＺＳＤ信号）は、送
信クロック（ＳＴ１信号）と同期がとられている。ＮＲ
ＺＳＤ信号はＤフリップフロップ７１によりラッチされ
ＮＱ端子より、Ｄフリップフロップ出力のようにイン
バートされて１／２ビット遅延する。ＯＲ回路７４はＤ
フリップフロップ出力とＳＴ１信号によりＯＲ出力
を得る。一方、ＳＴ１信号はインバータ７３で反転され
逆相の
る。ＮＲＺ符号の送信データ（ＮＲＺＳＤ信号）は、送
信クロック（ＳＴ１信号）と同期がとられている。ＮＲ
ＺＳＤ信号はＤフリップフロップ７１によりラッチされ
ＮＱ端子より、Ｄフリップフロップ出力のようにイン
バートされて１／２ビット遅延する。ＯＲ回路７４はＤ
フリップフロップ出力とＳＴ１信号によりＯＲ出力
を得る。一方、ＳＴ１信号はインバータ７３で反転され
逆相の
【００３２】
【外３】
【００３３】信号となる。Ｄフリップフロップ出力を
【００３４】
【外４】
【００３５】信号とＪＫフリップフロップ７２にて処理
すると、ＪＫＦＦ出力を得る。Ｄフリップフロップ出
力とＪＫＦＦ出力はＥＸＮＯＲ７５により、ＦＭ１
符号の送信データ（ＦＭ１ＳＤ信号）に変換される。こ
のように、ＮＲＺ符号からＦＭ１符号の変換が行なわれ
る。
すると、ＪＫＦＦ出力を得る。Ｄフリップフロップ出
力とＪＫＦＦ出力はＥＸＮＯＲ７５により、ＦＭ１
符号の送信データ（ＦＭ１ＳＤ信号）に変換される。こ
のように、ＮＲＺ符号からＦＭ１符号の変換が行なわれ
る。
【００３６】ＦＭ１／ＮＲＺ変換回路１４の詳細実施例
のブロック図を図１２に示す。ＦＭ１／ＮＲＺ変換回路
１４は第１の実施例の図７に示したＦＭ０／ＮＲＺ変換
回路１２を用いることができ、各構成部分は図７のもの
と同様である。ＦＭ１符号を入力した場合のタイムチャ
ートは図１３のようになる。動作は第１の実施例におけ
るＦＭ０／ＮＲＺ符号変換回路１２と同様であるが、Ｆ
Ｍ１符号を入力した場合について説明する。
のブロック図を図１２に示す。ＦＭ１／ＮＲＺ変換回路
１４は第１の実施例の図７に示したＦＭ０／ＮＲＺ変換
回路１２を用いることができ、各構成部分は図７のもの
と同様である。ＦＭ１符号を入力した場合のタイムチャ
ートは図１３のようになる。動作は第１の実施例におけ
るＦＭ０／ＮＲＺ符号変換回路１２と同様であるが、Ｆ
Ｍ１符号を入力した場合について説明する。
【００３７】変化点検出回路５２はＦＭ１符号のデータ
（ＦＭ１ＲＤ信号）のビットセル開始の変化点を検出す
るように動作し、ビットセル検出によりパルス（ｅ）を
出力する。カウンタ回路５３は１／４位置を示すパルス
（ａ）を出力するとともに、１／４位置でのＦＭ１ＲＤ
信号のラッチデータ（ｃ）を出力する。カウンタ回路５
４は３／４位置を示すパルス（ｂ）を出力するととも
に、３／４位置でのＦＭ１ＲＤ信号のラッチデータ
（ｄ）を出力する。比較回路５６ではラッチデータ
（ｃ），（ｄ）のＥＸＮＯＲデータを変化点パルス
（ｅ）でラッチしたデータ（ｆ１）を出力する。ＮＲＺ
ＲＤ送出回路５７は、このデータ（ｆ１）を入力してＲ
Ｔクロック送出送出回路５５からのＲＴ信号の立ち下が
りに同期したデータでＮＲＺＲＤ信号を出力する。
（ＦＭ１ＲＤ信号）のビットセル開始の変化点を検出す
るように動作し、ビットセル検出によりパルス（ｅ）を
出力する。カウンタ回路５３は１／４位置を示すパルス
（ａ）を出力するとともに、１／４位置でのＦＭ１ＲＤ
信号のラッチデータ（ｃ）を出力する。カウンタ回路５
４は３／４位置を示すパルス（ｂ）を出力するととも
に、３／４位置でのＦＭ１ＲＤ信号のラッチデータ
（ｄ）を出力する。比較回路５６ではラッチデータ
（ｃ），（ｄ）のＥＸＮＯＲデータを変化点パルス
（ｅ）でラッチしたデータ（ｆ１）を出力する。ＮＲＺ
ＲＤ送出回路５７は、このデータ（ｆ１）を入力してＲ
Ｔクロック送出送出回路５５からのＲＴ信号の立ち下が
りに同期したデータでＮＲＺＲＤ信号を出力する。
【００３８】以上のように、ＦＭ１ＲＤ信号のビットセ
ル開始からビットセルの１／４位置と３／４位置でＦＭ
１ＲＤ信号が同一の場合、ＮＲＺＳＤ信号は“０“であ
り、異なった場合ＮＲＺＳＤ信号は“１“となり、図１
３に示すタイムチャートのようにＦＭ１符号からＮＲＺ
符号の変換が行なわれる。
ル開始からビットセルの１／４位置と３／４位置でＦＭ
１ＲＤ信号が同一の場合、ＮＲＺＳＤ信号は“０“であ
り、異なった場合ＮＲＺＳＤ信号は“１“となり、図１
３に示すタイムチャートのようにＦＭ１符号からＮＲＺ
符号の変換が行なわれる。
【００３９】
【発明の効果】以上説明したように、この発明によれば
符号変換装置において、ＮＲＺ符号をＦＭ０又はＦＭ１
符号にハードウェアロジック的に変換する回路と、ＦＭ
０又はＦＭ１符号をＮＲＺ符号にハードウェア的ロジッ
クに変換する回路を設けたので、マイクロプロセッサ及
びマイクロプログラムのソフトウェアが必要なくなり、
小型化と簡易化の向上が期待できる。
符号変換装置において、ＮＲＺ符号をＦＭ０又はＦＭ１
符号にハードウェアロジック的に変換する回路と、ＦＭ
０又はＦＭ１符号をＮＲＺ符号にハードウェア的ロジッ
クに変換する回路を設けたので、マイクロプロセッサ及
びマイクロプログラムのソフトウェアが必要なくなり、
小型化と簡易化の向上が期待できる。
【図１】構成概念を説明する図であり、図１（ａ）は第
１構成のブロック図、図１（ｂ）は第２構成のブロック
図である。
１構成のブロック図、図１（ｂ）は第２構成のブロック
図である。
【図２】従来の符号変換装置の一構成例を示すブロック
図である。
図である。
【図３】ＮＲＺ符号、ＦＭ０符号及びＦＭ１符号の例で
ある。
ある。
【図４】この発明の第１の実施例を示すブロック図であ
る。
る。
【図５】ＮＲＺ／ＦＭ０変換回路の詳細実施例の回路図
である。
である。
【図６】図５の回路図に対応したタイムチャートであ
る。
る。
【図７】ＦＭ０／ＮＲＺ変換回路の詳細実施例のブロッ
ク図である。
ク図である。
【図８】図７のブロック図に対応したタイムチャートで
ある。
ある。
【図９】この発明の第２の実施例を示すブロック図であ
る。
る。
【図１０】ＮＲＺ／ＦＭ１変換回路の詳細実施例の回路
図である。
図である。
【図１１】図１０の回路図に対応したタイムチャートで
ある。
ある。
【図１２】ＦＭ１／ＮＲＺ変換回路の詳細実施例のブロ
ック図である。
ック図である。
【図１３】ＦＭ１／ＮＲＺ変換回路のタイムチャートで
ある。
ある。
１１ ＮＲＺ／ＦＭ０符号変換回路 １１１ 第１の論理回路 １１２ 第２の論理回路 １１３ 第３の論理回路 １２ ＦＭ０／ＮＲＺ符号変換回路 １２１ 第１の位置検出手段 １２２ 第２の位置検出手段 １２３ 第４の論理回路 １３ ＮＲＺ／ＦＭ１符号変換回路 １３１ 第５の論理回路 １３２ 第６の論理回路 １３３ 第７の論理回路 １４ ＦＭ１／ＮＲＺ符号変換回路 ２１ 端末 ２２ 符号変換装置 ２３ ドライバー及びレシーバ部 ２４ シリアルＩ／Ｏ・１チャンネル目 ２５ マイクロプロセッサ ２６ メモリ ２７ シリアルＩ／Ｏ・２チャンネル目 ２８ ドライバー及びレシーバ部 Ａ インタフェース線 Ｂ インタフェース線 ３１ 端末 ３２ 符号変換装置 ３３ ドライバー及びレシーバ部 ３４ ドライバー及びレシーバー部 ４１ Ｄフリップフロップ ４２ ＪＫフリップフロップ ４３ インバータ ４４ ＯＲ回路 ４５ ＥＸＮＯＲ Ｃ インタフェース線 Ｄ インタフェース線 ５１ クロック生成回路 ５２ 変化点検出回路 ５３ カウンタ回路 ５４ カウンタ回路 ５５ ＲＴクロック送出回路 ５６ 比較回路 ５７ ＮＲＺＲＤ送出回路 ６２ 符号変換装置 ７１ Ｄフリップフロップ ７２ ＪＫフリップフロップ ７３ インバータ ７４ ＯＲ回路 ７５ ＥＸＮＯＲ
Claims (2)
- 【請求項１】 ＮＲＺ符号とＦＭ０符号とを相互に符号
変換する符号変換装置であって、ＮＲＺ符号の“０”ビ
ットセルに対してそのビットセルの中心で反転させる第
１の論理回路と、ＮＲＺ符号の“１“ビットセルに対し
てビットセルごとに反転させる第２の論理回路と、前記
第１の論理回路出力と前記第２の論理回路出力との排他
的論理和の否定出力よりＦＭ０符号を得る第３の論理回
路とを備えたＮＲＺ／ＦＭ０符号変換回路と、ＦＭ０符
号をそのビットセルの１／４位置でラッチする第１の位
置検出手段と、ＦＭ０符号をそのビットセルの３／４位
置でラッチする第２の位置検出手段と、前記第１の位置
検出手段及び第２の位置検出手段との出力の排他的論理
和の否定をビットセル変化点においてラッチしてＮＲＺ
符号を得る第４の論理回路とを備えたＦＭ０／ＮＲＺ符
号変換回路とからなることを特徴とする符号変換装置。 - 【請求項２】 ＮＲＺ符号とＦＭ１符号とを相互に符号
変換する符号変換装置であって、ＮＲＺ符号の“１”ビ
ットセルに対してそのビットセルの中心で反転させる第
５の論理回路と、ＮＲＺ符号の“０“ビットセルに対し
てビットセルごとに反転させる第６の論理回路と、前記
第５の論理回路出力と前記第６の論理回路出力との排他
的論理和の否定出力よりＦＭ１符号を得る第７の論理回
路とを備えたＮＲＺ／ＦＭ１符号変換回路と、ＦＭ１符
号をそのビットセルの１／４位置でラッチする第１の位
置検出手段と、ＦＭ１符号をそのビットセルの３／４位
置でラッチする第２の位置検出手段と、前記第１の位置
検出手段及び第２の位置検出手段との出力の排他的論理
和の否定をビットセル変化点においてラッチしてＮＲＺ
符号を得る第４の論理回路とを備えたＦＭ１／ＮＲＺ符
号変換回路とからなることを特徴とする符号変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10810491A JP3044817B2 (ja) | 1991-04-15 | 1991-04-15 | 符号変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10810491A JP3044817B2 (ja) | 1991-04-15 | 1991-04-15 | 符号変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04316126A JPH04316126A (ja) | 1992-11-06 |
| JP3044817B2 true JP3044817B2 (ja) | 2000-05-22 |
Family
ID=14475980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10810491A Expired - Lifetime JP3044817B2 (ja) | 1991-04-15 | 1991-04-15 | 符号変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3044817B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100458825C (zh) * | 2007-04-20 | 2009-02-04 | 东莞市太平洋计算机科技有限公司 | 超高频rfid阅读器对标签基带信号的解码方法 |
| CN102467674B (zh) * | 2010-11-16 | 2014-08-27 | 北京中电华大电子设计有限责任公司 | 一种超高频标签fm0编码数字信号电路及其实现方法 |
| JP6043196B2 (ja) * | 2013-02-05 | 2016-12-14 | ローム株式会社 | ベースバンド信号の復号回路、復号方法、それらを用いた給電装置 |
-
1991
- 1991-04-15 JP JP10810491A patent/JP3044817B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04316126A (ja) | 1992-11-06 |
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| Date | Code | Title | Description |
|---|---|---|---|
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