JP6043196B2 - ベースバンド信号の復号回路、復号方法、それらを用いた給電装置 - Google Patents

Description

本発明は、ベースバンド信号を受信する復号回路に関する。

ワイヤレスパワーコンソーシアムが策定したワイヤレス給電の国際標準規格として、Ｑｉが知られている。Ｑｉ規格に準拠した給電システムでは、電磁誘導方式によって、トランスミッタからレシーバに給電する。電磁誘導方式では、トランスミッタに設けられた送信コイルと、レシーバに設けられた受信コイルを近接させた状態で、トランスミッタ側の送信コイルに交流電流を流すことにより、送信コイルおよび受信コイルに鎖交する磁束によって、受信コイルに起電力が発生することを利用する。

Ｑｉ規格では、トランスミッタとレシーバの間で、給電に関する情報が伝送される。情報は、１／０のビットストリーム（ベースバンド信号）に符号化され、そのベースバンド信号を変調信号として、キャリア信号を変調（周波数変調や振幅変調、位相変調）することにより、トランスミッタとレシーバ間で情報が伝送される。

図１（ａ）、（ｂ）は、Ｑｉ規格で使用されるシリアルビットストリームを含むベースバンド信号を説明する図である。図１（ａ）は、ベースバンド信号のシンボルを示す。ベースバンド信号は、１ビット期間（周期）Ｔｐごとに、すなわち１ビット期間Ｔｐの始まりと終わりでレベルが遷移するように符号化される。また、ベースバンド信号は、各ビットが第１値（たとえば０）をあらわすとき、そのビット期間Ｔｐ内においてレベルを維持するように符号化される。またベースバンド信号は、各ビットが第２値（たとえば１）をあらわすとき、そのビット期間Ｔｐ内においてレベル遷移するように符号化される。図１（ｂ）は、ベースバンド信号の１フレームの一例と、各ビットがあらわす値を示す。１フレームの先頭には、スタートビットが配置され、その後、８ビットのデータビットｂ_０〜ｂ_７が配置され、続いてパリティビット、ストップビットが配置される。

本発明者は、図１に示すベースバンド信号を復号する方法について検討した結果、以下の課題を認識するに至った。
図２（ａ）、（ｂ）は、本発明者が検討した比較技術に係る復号方法を示す図である。この方法では、まず、受信したベースバンド信号を、ベースバンド信号の１／Ｍ倍（Ｍは整数、ここではＭ＝８とする）の周期を有するように生成されたクロック信号ＣＫを用いてオーバーサンプリングする。続いて、オーバーサンプリングされた信号の変化点を抽出する。そして変化点を示すデータを、Ｔｃｋ×Ｍの周期で、ベースバンド信号のレベル変化が発生する位置に対応するクロック信号のタイミングで取り込むことにより、ベースバンド信号を復号する。

この方法によれば、図２（ａ）に示すように、Ｔｐ＝Ｔｃｋ×Ｍが成立する条件下において、ベースバンド信号を正確に復調することができる。しかしながら、復号回路で使用されるクロック信号ＣＫとベースバンド信号は非同期であるため、Ｔｐ＝Ｔｃｋ×Ｍの関係から逸脱する状況が生じうる。図２（ｂ）には、ベースバンド信号の周期Ｔｐが、Ｔｃｋ×（Ｍ＋１）に長くなった状態を示す。この場合、ここで検討した復号方法では、２ビット目ｂ１においてビットエラーが発生する。

本発明は係る課題に鑑みてなされたものであり、そのある態様の目的のひとつは、ビットエラーを低減可能な復号回路の提供にある。

本発明のある態様は、シリアルビットストリームを含むベースバンド信号を復号する復号回路に関する。復号対象のベースバンド信号は、１ビット期間Ｔｐごとにレベルが遷移し、ビットが第１値をあらわすとき、そのビット期間Ｔｐ内においてレベルを維持し、ビットが第２値をあらわすとき、そのビット期間Ｔｐ内においてレベル遷移するように符号化される。復号回路は、ベースバンド信号を、ベースバンド信号の１／Ｍ倍（Ｍは整数）のクロック周期Ｔｃｋを有するように生成されたクロック信号でサンプリングし、第１データ列を生成するオーバーサンプリング回路と、第１データ列に応じて第２データ列を生成し、第１データ列にビット変化が発生すると、第２データ列を１クロック期間Ｔｃｋ、アサートする変化点検出回路と、第２データ列を受け、第２データ列がアサートされる期間を、Ｎ倍（ただし、Ｎは、Ｎ＜Ｍ／２を満たす整数）に引き延ばし、第３データ列を生成するストレッチ回路と、クロック信号と同期して、第３データ列に含まれる複数のビットのうち、ベースバンド信号のレベル遷移が発生する位置に対応するビットをラッチし、ベースバンド信号に含まれる各ビットが表す値を示す復調データを生成するサンプリング回路と、を備える。

この態様によると、ストレッチ回路によって、変化点を示すデータがアサートされる時間を引き延ばすことにより、ベースバンド信号のビット周期Ｔｐと、クロック信号の周期Ｔｃｋが、Ｔｐ＝Ｔｃｋ×Ｍの関係から逸脱しても、正しいデータを復号することができる。

サンプリング回路は、ベースバンド信号のビット周期の長さに応じて、第３データ列をラッチするタイミングを調節可能に構成されてもよい。
これにより、ビット周期の変動が持続した場合にも、ベースバンド信号を正しく復号できる。

サンプリング回路は、前記ベースバンド信号のデューティ比に応じて、前記第３データ列をラッチするタイミングを調節可能に構成されてもよい。
これにより、ベースバンド信号のデューティ比が変動した場合にも、ベースバンド信号を正しく復号できる。

サンプリング回路は、クロック信号をカウントするカウンタと、カウンタのカウント値が設定値になるたびに、第３データ列の値を取り込むデータ取得部と、を含んでもよい。

サンプリング回路は、ベースバンド信号のビット周期の長さに応じて、カウント値を変化させるドリフト検出部をさらに含んでもよい。

サンプリング回路は、ベースバンド信号のデューティ比に応じて、カウント値を変化させるドリフト検出部をさらに含んでもよい。

サンプリング回路は、第３データ列の値とカウンタのカウント値の関係にもとづいて、カウンタのカウント値を増減させるドリフト検出部をさらに含んでもよい。
ドリフト検出部は、第３データ列とカウンタのカウント値の関係にもとづいて、ベースバンド信号のビット周期や、デューティ比の変動を検出することができる。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明に係る復号回路によれば、シリアルデータを正確に復号することができる。

図１（ａ）、（ｂ）は、Ｑｉ規格で使用されるシリアルビットストリームを含むベースバンド信号を説明する図である。 図２（ａ）、（ｂ）は、本発明者が検討した比較技術に係る復号方法を示す図である。 第１の実施の形態に係る復号回路の構成を示す回路図である。 図４（ａ）は、復号回路の動作を示すタイムチャートであり、図４（ｂ）は、図２（ａ）、（ｂ）に示す、比較技術におけるタイムチャートである。 図５（ａ）は、復号回路の動作を示すタイムチャートであり、図５（ｂ）は、図２（ａ）、（ｂ）に示す、比較技術におけるタイムチャートである。 第２の実施の形態に係る復号回路の構成を示す回路図である。 図７（ａ）〜（ｄ）は、ドリフト検出部によるカウント値の制御を示すタイムチャートである。 図８（ａ）、（ｂ）は、第２の実施の形態に係る復号回路および第１の実施の形態に係る復号回路それぞれの動作を示すタイムチャートである。 図９（ａ）、（ｂ）は、第２の実施の形態に係る復号回路および第１の実施の形態に係る復号回路それぞれの動作を示すタイムチャートである。 図１０（ａ）、（ｂ）は、第２の実施の形態に係る復号回路の動作を示すタイムチャートである。 図１１（ａ）、（ｂ）は、第２の実施の形態に係る復号回路の動作を示すタイムチャートである。 実施の形態に係る復号回路を備える給電装置を示すブロック図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

図３は、第１の実施の形態に係る復号回路２の構成を示す回路図である。復号回路２は、オーバーサンプリング回路１０、変化点検出回路２０、ストレッチ回路３０、サンプリング回路４０を備え、ひとつの半導体基板に一体集積化される。本明細書において、ある信号Ｓを、１クロック周期遅延した信号をＳ’と表記する。

復号回路２は、シリアルビットストリームを含むベースバンド信号Ｓ_ＩＮを復号する。ベースバンド信号Ｓ_ＩＮは、図１（ａ）に示すように、１ビット期間Ｔｐごとにレベルが遷移し、ビットが第１値をあらわすとき、そのビット期間Ｔｐ内においてレベルを維持し、ビットが第２値をあらわすとき、そのビット期間Ｔｐ内においてレベル遷移するように符号化されている。

復号回路２には、ベースバンド信号Ｓ_ＩＮの１／Ｍ倍のクロック周期Ｔｃｋ（＝Ｔｐ／Ｍ）を有するよう生成されたクロック信号ＣＫが供給される。このクロック信号ＣＫは、ベースバンド信号Ｓ_ＩＮと非同期であり、その周期Ｔｃｋの公称値は、ベースバンド信号のビット周期Ｔｐの公称値の１／Ｍ倍であるが、それらは独立に変動するため、クロック周期Ｔｃｋとビット周期Ｔｐは、Ｔｐ＝Ｔｃｋ×Ｍの関係から逸脱しうる。

オーバーサンプリング回路１０は、ベースバンド信号Ｓ_ＩＮを、クロック信号ＣＫでサンプリングし、第１データ列（オーバーサンプリングデータ）Ｓ１を生成する。整数Ｍは、たとえば４、８、１６など２^Ｘの値、あるいは、３、５、７、９など別の値も取り得、本発明において特に限定されないが、本実施の形態では、理解の容易化と説明の簡潔化のため、Ｍ＝８の場合について説明する。

たとえばオーバーサンプリング回路１０は、直列に接続された複数のフリップフロップ１２＿１、１２＿２を含む。フリップフロップ１２＿１は、ベースバンド信号ＳＩＮを、クロック信号ＣＫのエッジでラッチ（リタイミング）する。後段のフリップフロップ１２＿２は、フリップフロップ１２＿１の出力をクロック信号ＣＫのエッジでラッチする。複数のフリップフロップを設けることで、グリッジ（ヒゲ）の発生を抑制できる。もちろん、フリップフロップは１段であってもよいし、３段以上であってもよい。

変化点検出回路２０は、第１データ列Ｓ１に応じて第２データ列（変化点データ）Ｓ２を生成する。変化点検出回路２０は、第１データ列Ｓ１にビット変化が発生すると、１クロック期間Ｔｃｋの間、第２データ列Ｓ２をアサート（たとえばハイレベル）する。

たとえば変化点検出回路２０は、遅延素子２２およびＸＯＲゲート２４を含む。遅延素子２２は、第１データ列Ｓ１を、１クロック周期Ｔｃｋ遅延させる。遅延素子２２は、第１データ列Ｓ１をクロック信号ＣＫのエッジでラッチするフリップフロップ（ラッチ回路）であってもよい。ＸＯＲゲート２４は、第１データ列Ｓ１と、遅延素子２２から出力される遅延されたデータ列Ｓ１’の排他的論理和を取り、第２データ列Ｓ２を生成する。なお変化点検出回路２０の構成は図３のそれには限定されず、その他の公知の回路を用いてもよい。

ストレッチ回路３０は、第２データ列Ｓ２を受け、第２データ列Ｓ２がアサートされる期間を、Ｎ倍（ただし、Ｎは、Ｎ＜Ｍ／２を満たす整数）に引き延ばし、第３データ列Ｓ３を生成する。本実施の形態において、Ｎ＝Ｍ／２−１であり、ストレッチ回路３０から出力される第３データ列Ｓ３は、第１データ列Ｓ１にビット変化が発生すると、Ｎクロック周期Ｎ×Ｔｃｋの間、アサート状態（ハイレベル）が持続する。

たとえばストレッチ回路３０は、（Ｎ−１）個の遅延素子３２＿１、…、３２＿Ｎと、ＯＲゲート３４を含む。本実施の形態では、Ｎ−１＝２であるため、２個の遅延素子３２＿１、３２＿２が設けられる。

（Ｎ−１）個の遅延素子３２＿１、３２＿２は直列に接続され、それぞれが第２データ列Ｓ２を１クロック周期Ｔｃｋずつ遅延させる。ＯＲゲート３４は、遅延前の第２データ列Ｓ２と、（Ｎ−１）個の遅延素子３２＿１、３２＿２それぞれから出力される遅延されたデータ列の論理和をとり、第３データ列Ｓ３を生成する。

ストレッチ回路３０の構成も図３のそれには限定されず、その他の構成を用いてもよい。

サンプリング回路４０は、クロック信号ＣＫと同期して、第３データ列Ｓ３に含まれる複数Ｍ個のビットのうち、ベースバンド信号Ｓ_ＩＮのレベル遷移が発生する位置に対応するビットをラッチすることにより、ベースバンド信号Ｓ_ＩＮに含まれる各ビットが表す値を示す復調データＳ_ＯＵＴを生成する。

本実施の形態において、サンプリング回路４０は、カウンタ４２、データ取得部４４を含む。カウンタ４２は、クロック信号ＣＫをカウントする。Ｍ＝２^Ｘであるとき、カウンタ４２は、Ｘビットカウンタであってもよい。本実施の形態ではＭ＝２^３であるので、カウンタ４２は３ビットのカウンタで構成することができる。カウンタ４２は、クロック信号ＣＫと同期して０〜Ｍ−１までカウントアップし、０にリセットする動作を繰り返す。

データ取得部４４は、カウンタ４２のカウント値ＣＮＴが設定値Ｙになるたびに、第３データ列Ｓ３の値を取り込む。設定値Ｙは、各ビット周期Ｔｐにおいて、ビット変化点が発生する箇所に対応して定められる。設定値Ｙは、第３データ列Ｓ３がアサートされる期間の中心付近に定めることが望ましい。本実施の形態において、第３データ列Ｓ３は、カウント値が３、４、５の期間にアサートされるため、Ｙ＝４に設定される。

たとえばデータ取得部４４は、ＡＮＤゲート４６およびフリップフロップ４８を含む。カウンタ４２は、そのカウント値ＣＮＴが設定値Ｙとなるたびにアサート（ハイレベル）されるストローブ信号Ｓ４を生成する。ＡＮＤゲート４６は、ストローブ信号Ｓ４と第３データ列Ｓ３の論理積Ｓ５を生成する。ＡＮＤゲート４６は、ストローブ信号Ｓ４がアサートされている期間、つまり第３データ列Ｓ３を取り込むべきクロック周期Ｔｐの間、第３データ列Ｓ３を通過させ、その他の期間は第３データ列Ｓ３をマスクする。フリップフロップ４８は、ＡＮＤゲート４６の出力Ｓ５を、クロック信号ＣＫのエッジで取り込む。

サンプリング回路４０の構成も、図３のそれには限定されない。たとえばＡＮＤゲート４６を省略し、フリップフロップ４８の入力端子に、第３データ列Ｓ３を入力し、そのクロック端子（ゲート端子）に、ストローブ信号Ｓ４を入力し、ストローブ信号Ｓ４に応じて第３データ列Ｓ３をラッチする構成としてもよい。

以上が復号回路２の構成である。続いてその動作を説明する。図４（ａ）は、復号回路２の動作を示すタイムチャートであり、図４（ｂ）は、図２（ａ）、（ｂ）に示す、比較技術におけるタイムチャートである。

図４（ａ）、（ｂ）には、あるビット（ここでは先頭のビット）のビット周期Ｔｐ_０が公称値より長く、Ｔｐ＝Ｔｃｋ×（Ｍ＋１）となった状態が示される。

本発明の効果を明確化するため、先に図４（ｂ）を参照し、比較技術の動作を再度説明する。比較技術は、図３の復号回路２からストレッチ回路３０を省略した構成に対応する。

あるビット周期Ｔｐ_０が長くなることにより、次のビット周期Ｔｐ_１において、第２データ列（変化点データ）Ｓ２がアサートされるサイクルが、ストローブ信号Ｓ４がアサートされるサイクル（ハッチングを付している）より前に発生する。したがって、ベースバンド信号Ｓ_ＩＮの２番目以降のビットｂ_１、ｂ_２、…においてビットエラーが発生することになる。

翻って図４（ａ）を参照し、図２の復号回路２の動作を説明する。図２の復号回路２においては、ストレッチ回路３０が、ビット変化を示す第２データ列Ｓ２のパルス幅（アサート期間）を複数サイクルＮ×Ｔｃｋに引き延ばした第３データ列Ｓ３を、サンプリング回路４０に供給する。あるビット周期Ｔｐ_０が長くなった場合でも、ストローブ信号Ｓ４がアサートされるサイクル（ハッチングを付している）において、第３データ列Ｓ３は、ベースバンド信号Ｓ_ＩＮのレベル遷移の有無を示す情報を有しているため、サンプリング回路４０は、ベースバンド信号Ｓ_ＩＮの各ビットの値を正確に判定できる。

図５（ａ）は、復号回路２の動作を示すタイムチャートであり、図５（ｂ）は、図２（ａ）、（ｂ）に示す、比較技術におけるタイムチャートである。
図５（ａ）、（ｂ）には、あるビット（先頭）のビット周期Ｔｐ_０が公称値より短く、Ｔｐ＝Ｔｃｋ×（Ｍ−１）となった状態が示される。

図５（ｂ）に示す比較技術では、先頭のビット周期Ｔｐ_０が短くなることにより、次のビット周期Ｔｐ_１において、第２データ列（変化点データ）Ｓ２がアサートされるサイクルが、ストローブ信号Ｓ４がアサートされるサイクル（ハッチングを付している）より後ろに発生する。したがって、ベースバンド信号Ｓ_ＩＮの２番目以降のビットｂ_１、ｂ_２、…においてビットエラーが発生することになる。

一方、図５（ａ）に示すように、あるビットｂ_０のビット周期Ｔｐ_０が短くなった場合でも、ストローブ信号Ｓ４がアサートされるサイクル（ハッチングを付している）において、第３データ列Ｓ３は、ベースバンド信号Ｓ_ＩＮのレベル遷移の有無を示す情報を有しているため、サンプリング回路４０は、ベースバンド信号Ｓ_ＩＮの各ビットの値を正確に判定できる。

このように、実施の形態に係る復号回路２によれば、あるビット周期において、ビット周期Ｔｐとクロック周期Ｔｃｋの関係がＴｐ＝Ｔｃｋ×Ｍの関係から逸脱したとしても、それ以降のビット周期において、ベースバンド信号Ｓ_ＩＮを正しく復号できる。

当業者であれば、Ｎの値を大きくするほど、大きな周波数変動に対応することが可能であることが理解される。

（第２の実施の形態）
第１の実施の形態では、あるビット周期が長い状態が持続すると、やがて、ストローブ信号Ｓ４がアサートされるサイクルが、第３データ列Ｓ３のアサート期間（パルス幅）から外れることになり、ビットエラーが発生する。第２の実施の形態では、このような状況においても、正しくベースバンド信号を復号可能な復号回路２について説明する。

図６は、第２の実施の形態に係る復号回路２ａの構成を示す回路図である。復号回路２ａのサンプリング回路４０ａは、図３のサンプリング回路４０に加えて、ドリフト検出部５０を備える。

カウンタ４２ａは、外部からの制御に応じて、カウント値ＣＮＴが増減可能に構成される。ドリフト検出部５０は、ベースバンド信号Ｓ_ＩＮのビット周期Ｔｐの長さに応じて、カウンタ４２のカウント値ＣＮＴを変化させる。

ドリフト検出部５０は、第３データ列Ｓ３の値とカウンタ４２ａのカウント値ＣＮＴの関係にもとづいて、以下のようにカウント値ＣＮＴを制御することができる。

（制御１）
ドリフト検出部５０は、ビット周期Ｔｐが長いとき、カウント値ＣＮＴを１減少させる。具体的にはドリフト検出部５０は、（i）カウント値ＣＮＴが７のときに、第３データ列Ｓ３が０ならば、カウント値ＣＮＴを１減少させる。

（制御２）
ドリフト検出部５０は、ビット周期Ｔｐが短いとき、カウント値ＣＮＴを１増加させる。具体的にはドリフト検出部５０は、（ii）カウント値ＣＮＴが６のときに、第３データ列Ｓ３が１ならば、カウント値ＣＮＴを１増加させる。

（制御３）
ドリフト検出部５０は、ビットストリーム信号Ｓ_ＩＮのデューティ比が５０％より長いとき、カウント値ＣＮＴを１増加する。具体的にはドリフト検出部５０は、（iii）カウント値ＣＮＴが３のときに、第３データ列Ｓ３が０、かつカウント値ＣＮＴが４のときに、第３データ列Ｓ３が１ならば、カウント値ＣＮＴを１増大させる。

図７（ａ）〜（ｄ）は、ドリフト検出部５０によるカウント値の制御を示すタイムチャートである。図７（ａ）は正常時の、図７（ｂ）はビット周期Ｔｐが長いとき、図７（ｃ）はビット周期Ｔｐが短いとき、図７（ｄ）はデューティ比が５０％より長いときの様子を示す。ドリフト検出部５０によれば、ビット周期Ｔｐおよびデューティ比の変動に追従して、サンプリングのタイミングをシフトさせることができる。

以上が復号回路２ａの構成である。続いてその動作を説明する。

図８（ａ）、（ｂ）は、第２の実施の形態に係る復号回路２ａおよび第１の実施の形態に係る復号回路２それぞれの動作を示すタイムチャートである。図８（ａ）、（ｂ）には、連続する２つのビット（ここでは先頭と２番目のビット）のビット周期Ｔｐ_０、Ｔｐ_１が公称値より長く、Ｔｐ＝Ｔｃｋ×（Ｍ＋１）となった状態が示される。

第２の実施の形態の効果を明確化するため、先に図８（ｂ）を参照し、第１の実施の形態の動作を説明する。図８（ｂ）に示すように、ビット周期Ｔｐが公称値より長い状態が続くと、ストローブ信号Ｓ４がアサートされるサイクル（ハッチングを付している）が、第３データ列Ｓ３がアサートされる期間から外れる。その結果、３ビット目以降については、エラーが発生する。

翻って図８（ａ）を参照し、図６の復号回路２ａの動作を説明する。復号回路２ａにおいては、ドリフト検出部５０によって、あるビット周期Ｔｐ_０が長くなると、次のビット周期Ｔｐ１において、第３データ列Ｓ３をラッチするタイミング、すなわちストローブ信号Ｓ４のタイミングが、第３データ列Ｓ３に対して相対的に後ろにシフトされる（制御１）。これにより、ビット周期Ｔｐが公称値より長い状態が持続したとしても、それに追従してストローブ信号Ｓ４のタイミングを補正することができ、３ビット目以降についても、正しく復号することができる。

図９（ａ）、（ｂ）は、第２の実施の形態に係る復号回路２ａおよび第１の実施の形態に係る復号回路２それぞれの動作を示すタイムチャートである。図９（ａ）、（ｂ）には、連続する２つのビット（ここでは先頭と２番目のビット）のビット周期Ｔｐ_０、Ｔｐ_１が公称値より短く、Ｔｐ＝Ｔｃｋ×（Ｍ−１）となった状態が示される。

第２の実施の形態の効果を明確化するため、先に図９（ｂ）を参照し、第１の実施の形態の動作を説明する。図９（ｂ）に示すように、ビット周期Ｔｐが公称値より短い状態が続くと、ストローブ信号Ｓ４がアサートされるサイクル（ハッチングを付している）が、第３データ列Ｓ３がアサートされる期間から外れる。その結果、３ビット目以降については、エラーが発生する。

翻って図９（ａ）を参照し、図６の復号回路２ａの動作を説明する。復号回路２ａにおいては、ドリフト検出部５０によって、あるビット周期Ｔｐ_０が短くなると、次のビット周期Ｔｐ１において、第３データ列Ｓ３をラッチするタイミング、すなわちストローブ信号Ｓ４のタイミングが、第３データ列Ｓ３に対して相対的に前にシフトされる（制御２）。これにより、ビット周期Ｔｐが公称値より短い状態が持続したとしても、それに追従してストローブ信号Ｓ４のタイミングを補正することができ、３ビット目以降についても、正しく復号することができる。

図１０（ａ）、（ｂ）は、第２の実施の形態に係る復号回路２ａの動作を示すタイムチャートである。図１０（ａ）、（ｂ）には、図８（ａ）、（ｂ）と同様に、連続する２つのビットのビット周期Ｔｐ_０、Ｔｐ_１が公称値より長い状態が示される。図１０（ａ）、（ｂ）では、図８（ａ）、（ｂ）よりも、ベースバンド信号Ｓ_ＩＮのデューティ比が長くなっている。

図１０（ｂ）には、制御１のみを行い、制御３を行わない場合の動作を、図１０（ａ）には、制御１および制御３を併用したときの動作を示す。
図１０（ｂ）に示すように、制御１のみを行った場合、カウント値ＣＮＴが７のとき、第３データ列Ｓ３が０の状態が複数回、連続して発生してしまい、ストローブ信号Ｓ４のタイミングを正しくシフトさせることができず、ビットエラーが発生する。

これに対して図１０（ａ）に示すように、制御１と制御３を併用することで、デューティ比が５０％より長い状態が発生しても、ストローブ信号Ｓ４のタイミングを適切にシフトすることができ、ベースバンド信号Ｓ_ＩＮを正しく復号できる。

また、制御３は、ベースバンド信号Ｓ_ＩＮのビット周期Ｔｐが公称値に安定化される状況において、デューティ比が５０％より大きくなる場合にも有用である。図１１（ａ）、（ｂ）は、第２の実施の形態に係る復号回路２ａの動作を示すタイムチャートである。図１１（ａ）、（ｂ）には、ビット周期Ｔｐが公称値と等しいが、ベースバンド信号Ｓ_ＩＮのデューティ比が長い状態を示す。

図１１（ｂ）には、制御１のみを行い、制御３を行わない場合の動作を、図１１（ａ）には、制御１および制御３を併用したときの動作を示す。
図１１（ｂ）に示すように、制御１のみを行った場合、カウント値ＣＮＴが７のとき、第３データ列Ｓ３が０の状態が複数回、連続して発生してしまい、ストローブ信号Ｓ４のタイミングを正しくシフトさせることができず、ビットエラーが発生する。

これに対して図１１（ａ）に示すように、制御１と制御３を併用することで、デューティ比が５０％より長い状態が発生しても、ストローブ信号Ｓ４のタイミングを適切にシフトすることができ、ベースバンド信号Ｓ_ＩＮを正しく復号できる。

続いて、第１、第２の実施の形態に係る復号回路２の用途を説明する。復号回路２は、Ｑｉ規格に準拠するワイヤレス給電装置に利用することができる。図１２は、実施の形態に係る復号回路２を備える給電装置１００を示すブロック図である。給電装置１００は、給電コイル１０２、復調回路１０４、復号回路２、コントローラ１０６、ドライバ１０８を備える。

給電コイル１０２は、電力信号Ｓ１０を発生するとともに、図示しないレシーバから変調された信号Ｓ１１を受信する。ドライバ１０８は、給電コイル１０２に駆動電流を供給することにより、給電コイル１０２に電力信号Ｓ１０を発生させる。復調回路１０４は、給電コイル１０２によって受信した信号を復調し、ベースバンド信号Ｓ_ＩＮを生成する。復号回路２は、復調回路１０４から出力されるベースバンド信号Ｓ_ＩＮを復号する。コントローラ１０６は、復号回路２からの信号にもとづいて、ドライバ１０８を制御する。

ワイヤレス給電システムでは、レシーバから給電装置（トランスミッタ）に対して、送信すべき電力を指示する情報が、変調された送信される。実施の形態に係る復号回路２を用いることにより、レシーバからの情報を正確に復号でき、電力制御の精度を高めることができる。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

（変形例１）
第１、第２の実施の形態では、Ｍ＝８、Ｎ＝３の場合を説明したが、本発明はそれには限定されない。Ｎは、Ｍ／２より小さい範囲においてなるべく大きくすることが望ましいが、想定される周期変動が小さい場合には、Ｎをさらに小さくすることができる。Ｎを小さくすることにより、回路規模を小さくできる。

（変形例２）
第２の実施の形態では、ドリフト検出部５０によってカウント値を変化させることにより、ストローブ信号Ｓ４のタイミングをシフトする場合を説明したが、本発明はそれには限定されない。ドリフト検出部５０は、ベースバンド信号のビット周期Ｔｐやデューティ比に応じて、カウント値ＣＮＴに代えて、設定値Ｙを変化させてもよい。

（変形例３）
第２の実施の形態では、ドリフト検出部５０は、第３データ列Ｓ３とカウント値ＣＮＴの関係にもとづいて、ベースバンド信号のビット周期Ｔｐやデューティ比の変動を検出したが本発明はそれには限定されない。たとえばドリフト検出部５０は、第２データ列Ｓ２とカウント値ＣＮＴの関係にもとづいて、それらの変動を検出してもよい。

（変形例４）
実施の形態では、復号回路２を給電装置に利用する場合を説明したが、その用途は特に限定されず、さまざまな回路間のデータ伝送に利用可能である。

（変形例５）
実施の形態において、各信号のハイレベルとローレベルの割り当ては例示であり、当業者によれば、各信号の論理値を適宜反転しうることが理解される。

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

２…復号回路、１０…オーバーサンプリング回路、１２…フリップフロップ、２０…変化点検出回路、２２…遅延素子、２４…ＸＯＲゲート、３０…ストレッチ回路、３２…遅延素子、３４…ＯＲゲート、４０…サンプリング回路、４２…カウンタ、４４…データ取得部、４６…ＡＮＤゲート、４８…フリップフロップ、５０…ドリフト検出部、Ｓ_ＩＮ…ベースバンド信号、Ｓ１…第１データ列、Ｓ２…第２データ列、Ｓ３…第３データ列、Ｓ４…ストローブ信号、ＣＫ…クロック信号、１００…給電装置、１０２…給電コイル、１０４…復調回路、１０６…コントローラ、１０８…ドライバ。

Claims (19)

1. シリアルビットストリームを含むベースバンド信号を復号する復号回路であって、
   前記ベースバンド信号は、１ビット期間Ｔｐごとにレベルが遷移し、ビットが第１値をあらわすとき、そのビット期間Ｔｐ内においてレベルを維持し、ビットが第２値をあらわすとき、そのビット期間Ｔｐ内においてレベル遷移するように符号化されており、
   前記復号回路は、
   前記ベースバンド信号を、前記ベースバンド信号の１／Ｍ倍のクロック周期Ｔｃｋを有するように生成されたクロック信号でサンプリングし、第１データ列を生成するオーバーサンプリング回路と、
   前記第１データ列に応じて第２データ列を生成し、前記第１データ列にビット変化が発生すると、前記第２データ列を１クロック期間Ｔｃｋ、アサートする変化点検出回路と、
   前記第２データ列を受け、前記第２データ列がアサートされる期間を、Ｎ倍（ただし、Ｎは、Ｎ＜Ｍ／２を満たす整数）に引き延ばし、第３データ列を生成するストレッチ回路と、
   前記クロック信号と同期して、前記第３データ列に含まれる複数のビットのうち、前記ベースバンド信号のレベル遷移が発生する位置に対応するビットをラッチし、前記ベースバンド信号に含まれる各ビットが表す値を示す復調データを生成するサンプリング回路と、
   を備えることを特徴とする復号回路。
2. 前記サンプリング回路は、前記ベースバンド信号のビット周期の長さに応じて、前記第３データ列をラッチするタイミングを調節可能に構成されることを特徴とする請求項１に記載の復号回路。
3. 前記サンプリング回路は、前記ベースバンド信号のデューティ比に応じて、前記第３データ列をラッチするタイミングを調節可能に構成されることを特徴とする請求項１に記載の復号回路。
4. 前記サンプリング回路は、
   前記クロック信号をカウントするカウンタと、
   前記カウンタのカウント値が設定値になるたびに、前記第３データ列の値を取り込むデータ取得部と、
   を含むことを特徴とする請求項１に記載の復号回路。
5. 前記サンプリング回路は、前記ベースバンド信号のビット周期の長さに応じて、前記カウント値を変化させるドリフト検出部をさらに含むことを特徴とする請求項４に記載の復号回路。
6. 前記サンプリング回路は、前記ベースバンド信号のデューティ比に応じて、前記カウント値を変化させるドリフト検出部をさらに含むことを特徴とする請求項４に記載の復号回路。
7. 前記サンプリング回路は、前記第３データ列の値と前記カウンタのカウント値の関係にもとづいて、前記カウンタのカウント値を増減させるドリフト検出部をさらに含むことを特徴とする請求項４から６のいずれかに記載の復号回路。
8. Ｍ＝８、Ｎ＝３であり、前記カウンタは、０〜７を繰り返しカウントし、前記設定値は４であり、
   前記ドリフト検出部は、（i）前記カウント値が７のときに、前記第３データ列が０ならば、前記カウント値を１減少させることを特徴とする請求項７に記載の復号回路。
9. Ｍ＝８、Ｎ＝３であり、前記カウンタは、０〜７を繰り返しカウントし、前記設定値は４であり、
   前記ドリフト検出部は、（ii）前記カウント値が６のときに、前記第３データ列が１ならば、前記カウント値を１増加させることを特徴とする請求項７または８に記載の復号回路。
10. Ｍ＝８、Ｎ＝３であり、前記カウンタは、０〜７を繰り返しカウントし、前記設定値は４であり、
    前記ドリフト検出部は、（iii）前記カウント値が３のときに、前記第３データ列が０、かつ前記カウント値が４のときに、前記第３データ列が１ならば、前記カウント値を１減少させることを特徴とする請求項７から９のいずれかに記載の復号回路。
11. 前記カウンタは、そのカウント値が前記設定値となるたびにアサートされるストローブ信号を生成し、
    前記データ取得部は、
    前記ストローブ信号と前記第３データ列の論理積を生成するＡＮＤゲートと、
    前記ＡＮＤゲートの出力を、前記クロック信号のエッジで取り込む第２フリップフロップと、
    を含むことを特徴とする請求項４から１０のいずれかに記載の復号回路。
12. 前記変化点検出回路は、
    前記第１データ列を、１クロック周期Ｔｃｋ遅延させる遅延素子と、
    前記第１データ列と、前記遅延素子から出力されるデータ列の排他的論理和を生成するＸＯＲゲートと、
    を含むことを特徴とする請求項１から１１のいずれかに記載の復号回路。
13. 前記ストレッチ回路は、
    直列に接続され、それぞれが前記第２データ列を１クロック周期Ｔｃｋずつ遅延させる（Ｎ−１）個の遅延素子と、
    前記第２データ列と前記（Ｎ−１）個の遅延素子それぞれから出力されるデータ列の論理和をとり、前記第３データ列を生成するＯＲゲートと、
    を含むことを特徴とする請求項１から１２のいずれかに記載の復号回路。
14. Ｎ＝Ｍ／２−１であることを特徴とする請求項１から１３のいずれかに記載の復号回路。
15. Ｍ＝８、Ｎ＝３であることを特徴とする請求項１４に記載の復号回路。
16. ひとつの半導体基板に一体集積化されたことを特徴とする請求項１から１５のいずれかに記載の復号回路。
17. 電力信号を発生するとともに、レシーバから変調された信号を受信する給電コイルと、
    前記給電コイルに電流を供給することにより、前記給電コイルに電力信号を発生させるドライバと、
    前記給電コイルによって受信した信号を復調し、ベースバンド信号を生成する復調回路と、
    前記復調回路から出力されるベースバンド信号を復号する、請求項１から１６のいずれかに記載の復号回路と、
    前記復号回路からの信号にもとづいて、前記ドライバを制御するコントローラと、
    を備えることを特徴とする給電装置。
18. 前記給電装置は、Ｑｉ規格に準拠することを特徴とする請求項１７に記載の給電装置。
19. シリアルビットストリームを含むベースバンド信号を復号する方法であって、
    前記ベースバンド信号は、１ビット期間Ｔｐごとにレベルが遷移し、ビットが第１値をあらわすとき、そのビット期間Ｔｐ内においてレベルを維持し、ビットが第２値をあらわすとき、そのビット期間Ｔｐ内においてレベル遷移するように符号化されており、
    前記方法は、
    前記ベースバンド信号を、前記ベースバンド信号の１／Ｍ倍のクロック周期Ｔｃｋを有するように生成されたクロック信号でサンプリングし、第１データ列を生成するステップと、
    前記第１データ列に応じて第２データ列を生成し、前記第１データ列にビット変化が発生すると、前記第２データ列を１クロック期間Ｔｃｋ、アサートするステップと、
    前記第２データ列がアサートされる期間を、Ｎ倍（ただし、Ｎは、Ｎ＜Ｍ／２を満たす整数）に引き延ばし、第３データ列を生成するステップと、
    前記クロック信号と同期して、前記第３データ列に含まれる複数のビットのうち、前記ベースバンド信号のレベル遷移が発生する位置に対応するビットをラッチし、前記ベースバンド信号に含まれる各ビットが表す値を示す復調データを生成するステップと、
    を備えることを特徴とする方法。

Images