CN108667562B - 解码装置及其用于解码序列传输信号的方法 - Google Patents

Abstract

本发明提供一种解码序列传输信号的方法，包括：根据取样周期取样所述序列传输信号以获得多个取样值；根据所述取样值的转态状态获得所述序列传输信号的周期；根据所述周期及所述取样值的转态状态计算多个相位值；根据相位值获得多个边界；以及根据边界及转态状态以输出经解码的数据。本发明另提供一种解码装置。

Description

解码装置及其用于解码序列传输信号的方法

技术领域

本发明涉及数据解码装置及其用于解码序列传输信号的方法。特别是，本发明涉及检测序列传输信号多个边界的方法，在不需要传输端的时脉频率的相关信息的情况下，解码序列传输信号。

背景技术

为了通过序列传输信号传输数据，现有技术中提供了同步数据传输模式及非同步数据传输模式。请参考图1A及图1B，其中图1A显示同步数据传输模式的方块图，图1B则显示非同步数据传输模式的方块图。在图1A中提供了传输端110及接收端120，且传输端110耦接至接收端120。传输端110传输时脉信号CLK及序列传输信号DS至接收端120。序列传输信号DS同步于时脉信号CLK，且接收端120可根据时脉信号CLK解码序列传输信号DS上载有的数据。

在图1B中，图1B提供传输端130及接收端140。传输端130耦接至接收端140，且传输端130可根据时脉信号CLK将传输数据编码，以产生序列传输信号DS。传输端130传输序列传输信号DS至接收端140。根据时脉CLKR，接收端140可将序列传输信号进行解码以获得传输数据。此处应注意的是，接收端140的时脉CLKR是根据传输端130的时脉信号CLKT的时脉频率所产生。

由此，在现有技术中的同步数据传输模式及非同步数据传输模式中，接收端皆必须得知传输端的时脉信号的时脉频率。另外，传输端必须在位元率方面具备高准确度。具体而言，在高速通用序列汇排(USB)中，传输端所需的准确度为480Mbps+-0.05％(500ppm)。

发明内容

本发明提供一种数据解码装置及用于解码序列传输信号的方法，且数据解码装置无须得知传输器的频率。

本发明提供一种用于解码序列传输信号的方法包含：根据取样周期取样所述序列传输信号以获得多个取样值；根据取样值的转态状态获得序列传输信号的周期；根据周期及取样值的转态状态以计算多个相位值；根据相位值获得多个边界；以及根据边界及转态状态输出经解码的数据。

本发明提供一种包含信号取样器及控制器的数据解码装置。根据取样周期，信号取样器将序列传输信号取样，以获得多个取样值。控制器耦接至信号取样器，且所述控制器用于根据取样值的转态状态获得序列传输信号的周期；根据周期及取样值的转态状态以计算多个相位值；根据所述相位值获得多个边界；以及根据边界及转态状态以输出经解码的数据。

本发明另提供一种用于解码序列传输信号的方法，以检测多个序列传输信号的边界，且可通过参考所述边界产生多个输出数据。由此，用于编码序列传输信号的传输器的时脉频率对于数据解码装置而言并非事先必要。

为了使本发明上述特色及优点更容易理解，详细说明数个搭配附图的实施例如下。

附图说明

所附附图用以提供对本发明的进一步理解，并入且构成本说明书的一部分。附图显示本发明的实施例，并配合附图作详细说明如下。

图1A显示同步数据传输模式的方块图；

图1B显示非同步数据传输模式的方块图；

图2显示根据本发明实施例序列传输信号的波形图；

图3显示本发明一实施例的用于解码序列传输信号方法的流程图；

图4A及图4B分别显示本发明不同实施例的用于取样序列传输信号的波形图；

图5显示本发明一实施例的序列传输信号的预定模式的波形图；

图6显示本发明一实施例的用于获得序列传输信号的周期的波形图；

图7显示本发明一实施例的用于获得序列传输信号的相位差及边界的波形图；

图8显示本发明另一实施例的序列传输信号的预定模式的波形图；

图9显示本发明一实施例的用于解码序列传输信号的波形图；

图10显示本发明一实施例的数据解码装置的示意图；

图11显示本发明一实施例的控制器的示意图。

附图标记说明

110、130：传输端

120、140：接收端

CLK、CLKT、CLK0、CLK90、CLK180、CLK270、CLKX、CLKS：时脉信号

CLKR：时脉

DS、STS：序列传输信号

DATA：传输数据

S310-S350：解码序列传输信号的步骤

T、2T、3T、4T、1/2T、3/2T：时间点

D0、D1：数据

SV、SV1、SV2：取样值

EDGV、EG1、EG2、EG3：边缘值

PHV、PV1-PV5：相位值

BD1-BDN、BDx：边界

OUT：解码数据

OT1-OT3：数据位元

Pr：上升值

Pf：下降值

IDX：指标值

1000：数据解码装置

1010：数据取样器

1020：控制器

1100：数据取样器

1101：数据取样器

1110：边缘检测器

1130：相位计算器

1140：边界检测器

1150：数据输出电路

具体实施方式

请参考图2，图2显示本发明实施例的序列传输信号的波形图。在图2中，序列传输信号STS可针对传输数据DATA进行编码来产生。用于将传输数据DATA编码的编码方法可包含不归零(Non-Return to Zero，NRZ)模式、曼彻斯特模式(Manchester scheme)、AMI(Alternate Mark Inversion)模式、MLT-3(Multilevel Transmission 3)模式以及双相编码(Bi-phase Encoding)模式，但不限于此。在图2中，传输数据DATA根据不归零模式以及进行在为1时反向(inverted on ones,NRZI)的模式进行编码，藉以获得序列传输信号STS。此处，若传输数据DATA为逻辑「1」，可以将对应的序列传输信号的实体准位转态，且若传输数据DATA为逻辑「0」，则不转态对应的序列传输信号的实体准位。

请参考图3，图3显示本发明一实施例的序列传输信号解码方法的流程图。在步骤S310中，将序列传输信号取样，且可获得多个取样值。在关于步骤S310的细节中，参考图4A及图4B所分别显示的本发明实施例的用于取样序列传输信号的二波形图。在图4A中，序列传输信号STS可通过多个时脉信号CLK0、CLK90、CLK180以及CLK270进行取样。时脉信号CLK0、CLK90、CLK180以及CLK270的时脉频率可相同，且时脉信号CLK0、CLK90、CLK180以及CLK270的相位则不相同。序列传输信号STS可分别通过时脉信号CLK0、CLK90、CLK180以及CLK270的上升边缘(或下降边缘)进行取样，并获得多个取样值SV。在此实施例中，取样周期等同于TCLK/4，其中TCLK为时脉信号CLK0、CLK90、CLK180以及CLK270其中之一的周期。

在图4B中，序列传输信号STS可仅通过时脉信号CLKX取样。时脉信号CLKX的时脉频率可高于时脉信号CLK0的时脉频率。序列传输信号STS可通过时脉信号CLKX的上升边缘(或下降边缘)进行取样，并也可获得多个取样值SV。

请参考图5，图5显示本发明一实施例的序列传输信号的预定模式的波形图。在本发明中，无须将所有序列传输信号取样。在实际应用中，编码作业期间可先将多个预定图样(patterns)序列传输信号STS中。预定图样模式可在传送序列传输信号STS上的数据前进行传送，且为序列传输信号STS的前文(preamble)。步骤S310的取样作业可针对序列传输信号STS的预定图样上进行。

在图5中，在时间0-T、T-2T、2T-3T、或3T-4T...之间的周期中，序列传输信号STS的转态时间点之中的每一者在对应周期的一半的时间点上出现。举例而言，对应于数据D0的转态时间点在时间点1/2T，且对应于数据D1的转态时间点在时间点3/2T。

由于序列传输信号STS的周期T未知，由此，根据取样值的转态状态，执行步骤S320以获得序号传输信号STS的周期T。请参考图6，图6显示本发明一实施例的用于获得序列传输信号的周期的波形图。在图6中，图5的序列传输信号STS通过时脉信号CLKX中的一个或多个进行取样，并获得多个取样值SV。取样值SV中的每一者可为逻辑「1」或逻辑「0」。此外，取样值SV可分别通过产生多个指标值而来进行索引。所述的多个指标值分别对应于上述的多个取样值SV，且所述指标值可形成等差数列。

另一方面，边缘值EDGV可根据两直接邻接的取样值而确定。边缘值EDGV代表序列传输信号STS的转态状态。举例而言，因为取样值SV1(＝1)及取样值SV2(＝0)不同(变动的)，可对应产生具有「f」值的对应边缘值EG1。再举例而言，因为取样值SV3(＝1)及取样值SV4(＝0)不同(变动的)，则可产生具有「r」值的对应边缘值EG2。「f」值表示边缘值EG1对应至下降边缘，且「r」值表示边缘值EG2对应至上升边缘。

接着，可选出两边缘值，且可计算分别对应于两所选出的边缘值(Ath边缘值及Bth边缘值)及两指标值的差值。以边缘值EG1(B＝1)及边缘值EG3(A＝5)为例，分别对应于边缘值EG1及EG3的指标值为3及21，且差值＝21–3＝18。通过使差值(＝10)除以A-B＝5-1＝4，可获得周期T＝18/4＝4.5。

请再次参考图3，根据取样值的周期及转态状态，执行步骤S140以计算多个相位值。在步骤S140的细节中，请参考图7，其中图7显示本发明一实施例中用于获得序列传输信号的相位差及边界的波形图。

在图7中，相位值可根据取样值SV的周期T及转态状态(边缘值EDGV)来进行计算。详细而言，各相位值PHV(N)可以公式(1)来计算：

PHV(N)

＝1/2×T，若对应的取样值为边界

＝(PHV(N-1)+1)％T，若对应取样值不为边界 (1)

其中，在公式(1)中，运算子％用于获得除法算式中的余数。

根据公式(1)的计算可获得多个相位值PHV。举例而言，对应于具有「0」值的取样值的相位值PV1为下降边缘，相位值PV1＝1/2×4.5＝2.25。对应于具有取样值「1」的相位值PV5为上升边缘，相位值PV5＝1/2×4.5＝2.25。此外，对应于取样值的相位值PV2，其不为边界，相位值PV2＝(2.25+1)％4.5＝3.25。此外，对应于取样值的相位值PV4，其不为边界，相位值PV4＝(4.25+1)％4.5＝0.75。

请再次参考图3，在决定上述的相位值PHV后，可根据相位值PHV以执行步骤S340来获得多个边界。参考图7，可根据各相位值及周期T来确定各边界BD1-BDN。若相位值+1大于或等于周期T，对应此相位值的一边界可被决定。举例而言，相位值PV3+1＝5.25大于周期T(4.5)，边界BD1可被决定。基于上述相同原因，可根据相位值PHV决定边界BD2-BDN。

在边界被决定之后，根据边界及转态状态可以执行图3中的步骤S350，藉以输出解码数据OUT。在步骤S350的细节中，输出的解码数据OUT包含多个数据位元，且可通过检查是否在两个连续边界之间出现任何边缘值，以确定各数据位元。举例而言，在图7中，边界值「f」在边界BD1之前出现，可产生具有逻辑「1」的数据位元OT1。在边界BD1及边界BD2之间出现另一边缘值「r」，可产生另一具有逻辑「1」的数据位元OT2。此外，在边界BD5及边界BD6之间找不到任何边缘值，则可产生具有逻辑「0」的数据位元。

请参考图8，图8显示本发明另一实施例的序列传输信号的预定模式的波形图。与图5不同，在图8中的序列传输信号STS未在一个周期的中间时间点上转态。另外，上升边缘及对应周期的起始时间点间的第一时间长度(上升值Pr)与下降边缘及对应周期的起始时间点间的第二时间长度(下降值Pf)不相同。

请参考图9，图9为显示根据本发明一实施例，用于解码序列传输信号的波形图。在图9中，序列传输信号STS通过具有取样周期的一个或多个时脉信号而取样，以获得多个取样值SV。取样值SV可分别通过指标值IDX来索引，且可根据取样值SV确定序列传输信号的多个在转态状态下的边缘值EDGV。

为了计算序列传输信息STS的周期T，可选出两边缘值(边缘值EG1及边缘值EG5)，且可计算分别对应于所选出的两边缘值及两指标值(3及20)之间的差值。由此，可获得周期T＝(20-3)/(5-1)＝4.25。

此处应注意的是，在此实施例中，由于上升值Pr及下降值Pf不同，上升值Pr及下降值Pf可分开进行计算。此处，通过计算在第C个边缘值及第D个边缘值之间的逻辑1的数量，并使前述的逻辑1的数量除以(C-D)来而获得下降值Pf。另通过计算在第C个边缘值及第D个边缘值之间的逻辑0的数量，且使前述逻辑0的数量除以(C-D)而获得上升值Pr。举例而言，若C与D分别为5与1，下降值Pf＝7/4＝1.75，且上升值Pr＝10/4＝2.25。

此外，根据周期T可计算上升值Pr、下降值Pf以及取样值SV的转态状态(边缘值EDGV)。详细而言，各相位值PHV(N)可以公式(2)表示：

PHV(N)＝

Pr，若在对应的取样值为上升边缘的情况下

Pf，若在对应的取样值为下降边缘的情况下

＝(PHV(N-1)+1)％T，若对应的取样值不为边缘 (2)

其中，在公式(2)中，算子％用于获得除法算式中的余数。

根据公式(2)可获得多个相位值PHV。举例而言，对应于具有「0」值的取样值的相位值PV1为下降边缘，相位值PV1＝Pf＝1.75。对应于具有数值「1」的取样值的相位值PV5为上升边缘，相位值PV5＝1/2×4.5＝2.25。此外，相位值PV2对应于作为上升边缘的取样值，相位值PV2＝Pr＝2.25。此外，相位值PV3对应于不为边缘的取样值，相位值PV3＝(3.50+1)％4.25＝0.25。

通过执行图3中的步骤S340可根据相位值PHV以决定边界BD1-BDN。根据各相位值周期T，则可决定各边界BD1-BDN。若相位值+1大于或等于周期T，可决定对应于相位值的边界。在边界被决定后，则根据边界及转态状态以执行图3中的步骤S350，并输出解码数据OUT。通过检查在两个连续边界之间是否出现任何边缘值，以决定输出解码数据OUT的每一个数据位元。

请参考图10，图10显示根据本发明一实施例的数据解码装置的示意图。数据解码装置1000包含数据取样器1010及控制器1020。数据取样器1010耦接至控制器1020。数据取样器1010接收序列传输信号STS。序列传输信号STS可由传输器所传送出，且通过将传输数据编码以获得序列传输信号STS。数据取样器1010针对序列传输信号STS进行取样，以获得多个取样值SV。根据取样周期，数据取样器1010可使用一个或多个时脉信号以将序列传输信号STS取样。在硬件结构中，数据取样器1010可包含一个或多个D型正反器(D-type flip-flops)以执行取样作业。显然地，通过本领域具通常知识者所知的任何其他硬件结构，亦可实施数据取样器1010。

控制器1020接收取样值SV，且控制器1020可用于执行图3中所显示的步骤S320-S350，并产生解码数据OUT。

另一方面，控制器1020可为具有运算能力的电路。所述电路可为数码电路、类比电路或混合模式电路。

请参考图11，图11为显示根据本发明一实施例控制器的示意图。控制器1100耦接至数据取样器1101，且包含边缘检测器1110、相位计算器1130、周期计算器1120、边界检测器1140以及数据输出电路1150。数据取样器1101通过时脉信号CLKS，将序列传输信号STS取样，以产生取样值SV。传送取样值SV至相位检测器1130、边缘检测器1110以及相位计算器1120，且相位检测器1130及边缘检测器1110可分别产生边缘值EDGV及周期T。相位计算器1120耦接至相位检测器1130及边缘检测器1110，以接收边缘值EDGV及周期T。根据取样值SV、边缘值EDGV及周期T，相位计算器1120产生相位值PHV。

边界检测器1140耦接于相位计算器及数据输出电路1150之间。边界检测器1140接收相位值PHV且产生边界BDx。数据输出电路1150接收边界BDx及边缘值EDGV，且根据边界BDx及边缘值EDGV，产生并输出解码数据OUT。

此处请注意的是，边缘检测器1110、相位计算器1130、周期计算器1120、边界检测器1140以及数据输出电路1150的运作细节已在上述实施例中由相关的说明。而边缘检测器1110、相位计算器1130、周期计算器1120、边界检测器1140以及数据输出电路1150的结构可通过数码电路来实施。具有本技术通常知识者可使用硬件描述语言(hardwaredescription language，HDL)或任何其他现有的数码电路设计方式，以根据对应的功能来实现边缘检测器1110、相位计算器1130、周期计算器1120、边界检测器1140以及数据输出电路1150。并通过电路合成工具获得边缘检测器1110、相位计算器1130、周期计算器1120、边界检测器1140以及数据输出电路1150的细部硬件结构，没有固定的形式。

总而言之，本发明的数据解码装置无须得知用于将经解码数据编码的时脉信号的信息。数据解码装置可通过根据取样值计算相位值、边缘值以及边界，将经解码的数据解码。由此，不需要用于传输器位元率的高准确度。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视后附的申请专利范围所界定的为准。

Claims (16)

1.一种用于解码序列传输信号的方法，其特征在于，包括：

根据取样周期取样所述序列传输信号以获得多个取样值；

根据所述取样值的转态状态获得所述序列传输信号的周期；

根据所述周期及所述取样值的转态状态计算多个相位值；

根据所述相位值获得多个边界；以及

根据所述多个边界及所述转态状态输出解码数据，

所述转态状态包括多个边缘值，且根据第一取样值及第二取样值的间变化来决定各所述多个边缘值，其中所述第一取样值与所述第二取样值直接相邻。

2.根据权利要求1所述的方法，其特征在于，根据所述取样周期将所述序列传输信号取样以获得所述多个取样值的步骤包括：

通过具有所述取样周期的取样时脉以将所述序列传输信号的多个预定图样进行取样，

其中所述多个预定图样在传送所述序列传输信号上的数据前进行传送。

3.根据权利要求1所述的方法，其特征在于，根据所述取样周期将所述序列传输信号取样以获得所述多个取样值的步骤包括：

通过多个取样时脉以取样所述序列传输信号的多个预定图样，

其中所述多个预定图样是在传送所述序列传输信号上的数据前进行传送。

4.根据权利要求1所述的方法，其特征在于，根据所述取样周期将所述序列传输信号进行取样以获得所述多个取样值的步骤还包括：

产生分别对应至所述多个取样值的多个指标值，其中所述多个指标值形成等差数列；以及

根据所述多个取样值的所述转态状态获得所述序列传输信号的所述周期的步骤包括：

计算分别对应至第A个边缘值及第B个边缘值的指标值的差值，且使所述差值除以(A-B)以获得所述序列传输信号的所述周期。

5.根据权利要求4所述的方法，其特征在于，根据所述多个取样值的所述转态状态获得所述序列传输信号的所述周期的步骤包括：

多个相位值分别为多个相位值PHV(N)，若各所述多个相位值PHV(N)对应至所述多个边缘值的其中之一，设定各所述多个相位值PHV(N)＝所述序列传输信号的一半周期T；且

若各所述多个相位值PHV(N)未对应至所述边缘值其中之一，则设定各所述多个相位值PHV(N)＝((PHV(N-1)+1)/T)的余数。

6.根据权利要求4所述的方法，其特征在于，根据所述多个取样值的所述转态状态获得所述序列传输信号的所述周期的步骤包括：

计算第C个边缘值及第D个边缘值之间的逻辑1的数量，且使所述逻辑1的数量除以(C-D)以获得下降值Pf；

计算所述第C个边缘值及所述第D个边缘值之间的逻辑0的数量，且使所述逻辑0的数量除以(C-D)以获得上升值Pr；

多个相位值分别为多个相位值PHV(N)，若所述多个边缘值的其中之一对应至为上升边界的各所述多个相位值PHV(N)，设定各所述多个相位值PHV(N)＝上升值Pr；

若所述多个边缘值的其中之一对应至为下降边界的各所述多个相位值PHV(N)，设定各所述多个相位值PHV(N)＝下降值Pf；以及

若无边缘值对应各所述多个相位值PHV(N)，设定各所述多个相位值PHV(N)＝((PHV(N-1)+1)/T)的余数。

7.根据权利要求1所述的方法，其特征在于，根据所述多个相位值以获得所述多个边界的步骤包括：

检查各所述多个相位值是否小于所述序列传输信号的所述周期以获得各所述多个边界。

8.根据权利要求1所述的方法，其特征在于，根据所述多个边界及所述转态状态输出所述解码数据的步骤包括：

检查在两个连续边界中是否出现多个在所述转态状态中的所述多个边缘值的其中之一。

9.一种数据解码装置，其适于解码序列传输信号，其特征在于，包含：

信号取样器，根据取样周期将所述序列传输信号取样以获得多个取样值；以及

控制器，耦接至所述信号取样器，其中所述控制器用于：

根据所述取样值的转态状态获得所述序列传输信号的周期；

根据所述周期及所述多个取样值的所述转态状态计算多个相位值；

根据所述多个相位值获得多个边界；以及

根据所述多个边界及所述转态状态输出解码数据，

所述转态状态包括多个边缘值，且所述控制器根据第一取样值及第二取样值间的变化以决定各所述多个边缘值，其中所述第一取样值与所述第二取样值直接相邻。

10.根据权利要求9所述的数据解码装置，其特征在于，所述信号取样器通过具有所述取样周期的取样时脉以取样所述序列传输信号的多个预定图样，

其中所述多个预定图样是在传送所述序列传输信号上的数据前进行传送。

11.根据权利要求9所述的数据解码装置，其特征在于，所述信号取样器通过多个取样时脉以取样多个所述序列传输信号的多个预定图样，

其中所述多个预定图样是在传送所述序列传输信号上的数据前进行传送。

12.根据权利要求9所述的数据解码装置，其特征在于，所述控制器还用以产生分别对应于所述多个取样值的多个指标值，其中所述多个指标值形成等差数列，所述控制器 计算分别对应至第A个边缘值及第B个边缘值的两指标值的差值，以及将所述差值除以(A-B)以获得所述序列传输信号的所述周期。

13.根据权利要求12所述的数据解码装置，其特征在于，所述控制器还用以：

多个相位值分别为多个相位值PHV(N)，若各所述多个相位值PHV(N)对应至所述多个边缘值的其中之一，设定各所述多个相位值PHV(N)＝所述序列传输信号的一半周期T；且

若各所述多个相位值PHV(N)未对应至所述边缘值其中之一，则设定各所述多个相位值PHV(N)＝((PHV(N-1)+1)/T)的余数。

14.根据权利要求12所述的数据解码装置，其特征在于，所述控制器还用以：

计算第C个边缘值及第D个边缘值之间的逻辑1的数量，且使所述逻辑1的数量除以(C-D)以获得下降值Pf；

计算所述第C个边缘值及所述第D个边缘值之间的逻辑0的数量，且使所述逻辑0的数量除以(C-D)以获得上升值Pr；

多个相位值分别为多个相位值PHV(N)，若所述多个边缘值的其中之一对应至为上升边界的各所述多个相位值PHV(N)，设定各所述多个相位值PHV(N)＝上升值Pr；

若所述多个边缘值的其中之一对应至为下降边界的各所述多个相位值PHV(N)，设定各所述多个相位值PHV(N)＝下降值Pf；以及

若无边缘值对应各所述多个相位值PHV(N)，设定各所述多个相位值PHV(N)＝((PHV(N-1)+1)/T)的余数。

15.根据权利要求9所述的数据解码装置，其特征在于，所述控制器还用以：

通过检查各所述多个相位值是否小于所述序列传输信号的所述周期以获得各所述多个边界。

16.根据权利要求9所述的数据解码装置，其特征在于，所述控制器还用以：

检查在两个连续边界中是否出现多个在所述转态状态中的所述多个边缘值的其中之一。

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