CN112039529A - 一种hdb3码的解码装置及方法 - Google Patents

Abstract

本发明提供了一种HDB3的解码装置及方法，属于数据通信技术领域，包括：整形模块，用于对外部输入的两路50％占空比的单极归零码分别进行整形；时钟模块，用于利用数字锁相环将整形后的其中一路单极归零码恢复出线路时钟信号；脉冲展宽模块，用于根据恢复的线路时钟信号，将输入的两路50％占空比的单极归零码转换为单极非归零码；HDB3解码模块，用于利用恢复的线路时钟信号对单极非归零码进行采样，并进行双单变换得到一路信号，标记V点位置；后级模块，用于根据所述一路信号以及V点位置进行解码。本发明通过以上设计，不依靠外部时钟提取芯片，可自动恢复出线路的时钟信息，从而对HDB3码进行解码，实现简单，便于修改调试。

Description

一种HDB3码的解码装置及方法

技术领域

本发明属于数据通信技术领域，尤其涉及一种HDB3码的解码装置及方法。

背景技术

HDB3编码是E1信道传输的标准编码，在两端设备使用E1互联时，接收方需从E1信号中提取线路时钟，而E1协议中并没有专用的发送时钟信息的时隙，也无法预测发送方的数据是否带有时钟信息。因此，对HDB3码解码中提取线路时钟信息尤为重要。

发明内容

针对现有技术中的上述不足，本发明提供的一种HDB3码的解码装置及方法，不依靠外部时钟提取芯片，可自动恢复出线路的时钟信息，从而对HDB3码进行解码。

为了达到以上目的，本发明采用的技术方案为：

本方案提供一种HDB3的解码装置，包括整形模块、与所述整形模块连接的时钟模块、与所述时钟模块连接的脉冲展宽模块、分别与所述脉冲展宽模块以及所述时钟模块连接的HDB3解码模块以及与所述HDB3解码模块连接的后级模块；

所述整形模块，用于分别对外部输入的两路50％占空比的单极归零码进行整形；

所述时钟模块，用于利用数字锁相环将整形后的其中一路单极归零码恢复出线路时钟信号；

所述脉冲展宽模块，用于根据恢复的线路时钟信号，将输入的两路50％占空比的单极归零码转换为单极非归零码；

所述HDB3解码模块，用于利用恢复的线路时钟信号对单极非归零码进行采样，并进行双单变换得到一路信号，标记V点位置；

所述后级模块，用于根据所述一路信号以及V点位置进行解码。

本发明的有益效果是：不依靠外部时钟提取芯片，可自动恢复出线路的时钟信息，从而对HDB3码进行解码，实现简单，便于修改调试。

进一步地，所述数字锁相环包括依次连接的鉴相器、数字滤波器和数字控制振荡器；

所述鉴相器，用于在时钟的上升沿和下降沿分别对整形后的其中一路单极归零码进行采样，得到超前脉冲和滞后脉冲；

所述数字滤波器，用于抑制数字锁相环路中输入的噪声，以及利用高倍时钟采样超前脉冲和滞后脉冲得到超前脉冲和滞后脉冲的高电平持续时长，并根据超前脉冲和滞后脉冲的高电平持续时长校正数字锁相环路的速度；

所述数字控制振荡器，用于根据超前脉冲和滞后脉冲的差值，利用高倍时钟进行分频处理恢复出线路时钟信号。

上述进一步方案的有益效果是：采用全数字锁相环对HDB3码流进行时钟恢复，由于数字锁相环不存在温度漂移，易受电压变化影响等缺点，受外界干扰影响小，一旦锁定后，输入信号与输出信号保持同步，系统可靠性高，调节方便，能够便捷快速的从数据中恢复出时钟信号。

再进一步地，所述数字滤波器为N模可逆计数器。

上述进一步方案的有益效果是：N模可逆计数器消除了鉴相器输出的高频误差信号，防止随机噪声造成的误差抖动，保证环路的可靠性，而且实现简单方便，只由一个普通的加减计数器构成，容易适应异或鉴相器一起使用。

基于上述装置，本发明还公开了一种HDB3的解码方法，其特征在于，包括以下步骤：

S1、分别对外部输入的两路50％占空比的单极归零码进行整形；

S2、利用数字锁相环将整形后的其中一路单极归零码恢复出线路时钟信号；

S3、根据恢复的线路时钟信号，将输入的两路50％占空比的单极归零码转换为单极非归零码；

S4、利用恢复的线路时钟信号对单极非归零码进行采样，并进行双单变换得到一路信号，标记V点位置；

S5、根据所述一路信号以及V点位置进行解码，完成对HDB3的解码。

本发明的有益效果是：不依靠外部时钟提取芯片，可自动恢复出线路的时钟信息，从而对HDB3码进行解码，实现简单，便于修改调试。

进一步地，所述步骤S2包括以下步骤：

S201、在时钟的上升沿和下降沿分别对整形后的其中一路单极归零码进行采样，得到超前脉冲和滞后脉冲；

S202、抑制数字锁相环路中输入的噪声，以及利用高倍时钟采样超前脉冲和滞后脉冲得到超前脉冲和滞后脉冲的高电平持续时长，并根据超前脉冲和滞后脉冲的高电平持续时长校正数字锁相环路的速度；

S203、根据超前脉冲和滞后脉冲的差值，利用高倍时钟进行分频处理恢复出线路时钟信号。

再进一步地，所述超前脉冲的表达式如下：

up＝data^data_neg

其中，up表示超前脉冲信号，data表示数据源，data_neg表示在时钟下降沿数据源经过触发器后的信号。

再进一步地，所述滞后脉冲的表达式如下：

down＝data_neg^data_pos

其中，down表示滞后脉冲信号，data_neg表示在时钟下降沿数据源经过触发器后的信号，data_pos表示在时钟上升沿数据源经过触发器后的信号

上述进一步方案的有益效果是：利用数字锁相环从数据中提取出同步时钟信号。

再进一步地，所述步骤S3具体为：

S301、根据恢复的线路时钟信号，利用单极非归零码二倍频率的时钟分别将输入的两路50％占空比的单极归零码经触发器进行处理；

S302、判断输入的两路50％占空比的单极归零码是否为高电平，若是，则输出高电平，将输入的两路50％占空比的单极归零码转换为单极非归零码，并进入步骤S4，否则，输出低电平，将输入的两种50％占空比的单极归零码转换为单极非归零码，并进入步骤S4；或

判断经触发器处理后的数据是否为高电平，若是，则输出高电平，将输入的两路50％占空比的单极归零码转换为单极非归零码，并进入步骤S4，否则，输出低电平，将输入的两路50％占空比的单极归零码转换为单极非归零码，并进入步骤S4。

上述进一步方案的有益效果是：利用提取出的同步时钟信号将单极性归零码转换为单极非归零码，便于用提取的时钟将两路码归为一路码，便于后续的HDB3码的解码。

附图说明

图1为本发明的装置结构示意图。

图2为本发明中数字锁相环的结构示意图。

图3为本发明中数据滞后的时钟示意图。

图4为本发明中的数据超前时钟示意图。

图5为本发明中V点位置示意图。

图6为本发明中的取代节替换示意图。

图7为本发明的方法流程图。

具体实施方式

下面对本发明的具体实施方式进行描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

实施例1

本发明提供了一种HDB3码的解码装置，可自动恢复出数据中携带的线路时钟信息，不需要依靠外部时钟提取芯片就可对HDB3码进行解码。如图1所示，包括整形模块、与所述整形模块连接的时钟模块、与所述时钟模块连接的脉冲展宽模块、分别与所述脉冲展宽模块以及所述时钟模块连接的HDB3解码模块以及与所述HDB3解码模块连接的后级模块；整形模块，用于对外部输入的两路50％占空比的单极归零码分别进行整形；时钟模块，用于利用数字锁相环将整形后的其中一路单极归零码恢复出线路时钟信号；脉冲展宽模块，用于根据恢复的线路时钟信号，将输入的两路50％占空比的单极归零码转换为单极非归零码；HDB3解码模块，用于利用恢复的线路时钟信号对单极非归零码进行采样，并进行双单变换得到一路信号，标记V点位置；后级模块，用于根据所述一路信号以及V点位置进行解码。

如图2所示，时钟模块包括依次连接的鉴相器、数字滤波器和数字控制振荡器；鉴相器，用于在时钟的上升沿和下降沿分别对整形后的其中一路单极归零码进行采样，得到超前脉冲和滞后脉冲；数字滤波器，用于抑制数字锁相环路中输入的噪声，并根据超前脉冲和滞后脉冲的高电平持续时长校正数字锁相环路的速度；数字控制振荡器，用于利用高倍时钟进行分频处理，恢复出线路时钟信号。数字滤波器为N模可逆计数器。

本实施例中，将端口的入口数据分别进行信号整形，输出平滑的信号。

本实施例中，本发明中采用全数字锁相环对HDB3码(本发明中的HDB3码利用P和N两路信号来指示极性，P和N信号分别是一种占空比50％的单极归零码)流进行时钟数据恢复，数字锁相环结构框图如图2所示。数字锁相环主要由鉴相器、数字滤波器、数字控制振荡器组成。鉴相器在时钟的上升沿和下降沿分别对HDB3码流进行采样，超前脉冲是由上升沿和下降沿采样的数据进行异或运算得出，滞后脉冲由原始数据和下降沿采样的数据进行异或运算得出。

本实施例中，如图3所示，超前脉冲高电平持续的时长为u_time，u_time的时长总为时钟周期的一半，滞后脉冲高电平持续时长为d_time，时钟和数据的相位差为phase，phase和d_time的高电平持续时间总和为半个时钟周期，即超前脉冲高电平持续时长u_time和d_time的差值为phase，即时钟和数据的相位差。当超前脉冲高电平持续时间大于滞后脉冲高电平持续时间，则数据滞后时钟信号。

本实施例中，如图4所示，滞后脉冲高电平持续的时长d_time减去超前脉冲高电平时长u_time，即为数据超前时钟的相位phase。当滞后脉冲高电平持续时间大于超前脉冲高电平持续时间，则数据超前时钟信号。

本实施例中，数字滤波器对环路中的输入噪声起抑制作用，并且对环路的校正速度起调节作用。数字滤波器采用的是N模可逆计数器，当超前脉冲高电平持续时间大于滞后脉冲高电平持续时间超过半个时钟周期时，就产生减脉冲信号；如果滞后脉冲高电平持续时间大于超前脉冲高电平持续时间超过半个时钟周期时，就产生加脉冲信号。

本实施例中，数字控制振荡器使用高倍时钟进行分频，时钟滞后数据时，会产生加脉冲信号，使分频计数器加快计数，从而使时钟上升沿左移；时钟超前数据时，会产生减脉冲信号，使分频计数器缓慢计数，从而使时钟上升沿右移。

本实施例中，根据提取出的线路时钟，将两路50％占空比的单极性归零码转换为单极非归零码。利用单极非归零码二倍频率的时钟将单极性归零码经触发器处理，如果判断到输入的单极性归零码或经触发器处理后的数据为高电平时都将输出高电平，反之，输出低电平，这样就将单极性归零码转换为单极非归零码。

本实施例中，将转换后的单极非归零码P和N进行双单变换，并查找出V点的位置。将两路单极非归零码进行或运算，得到一路码。根据HDB3的编码规则，如V点出现的情况一共有四种，如图5所示。

本实施例中，如图6所示，输入到该模块的同步V点指示信号和单极非归零码P、N异或后的情况有两种。根据前级模块输出的一路码和同步V点指示，将V点指示及其前3位数据替换为0，其他数据保持不变，即可解码出源码。

实施例2

如图7所示，本发明还提供了一种HDB3的解码方法，包括以下步骤：

S1、分别对外部输入的两路50％占空比的单极归零码进行整形；

S2、利用数字锁相环将整形后的其中一路单极归零码恢复出线路时钟信号，其实现方法如下：

S201、在时钟的上升沿和下降沿分别对整形后的其中一路单极归零码进行采样，得到超前脉冲和滞后脉冲；

超前脉冲的表达式如下：

up＝data^data_neg

其中，up表示超前脉冲信号，data表示数据源，data_neg表示在时钟下降沿，数据源经过触发器后的信号；

滞后脉冲的表达式如下：

down＝data_neg^data_pos

其中，down表示滞后脉冲信号，data_neg表示在时钟下降沿，数据源经过触发器后的信号，data_pos表示在时钟上升沿，数据源经过触发器后的信号；

S202、抑制数字锁相环路中输入的噪声，以及利用高倍时钟采样超前脉冲和滞后脉冲得到超前脉冲和滞后脉冲的高电平持续时长，并根据超前脉冲和滞后脉冲的高电平持续时长校正数字锁相环路的速度；

S203、根据超前脉冲和滞后脉冲的差值，利用高倍时钟进行分频处理恢复出线路时钟信号；

S3、根据恢复的线路时钟信号，将输入的两路50％占空比的单极归零码转换为单极非归零码，其实现方法如下：

S301、根据恢复的线路时钟信号，利用单极非归零码二倍频率的时钟分别将输入的两路50％占空比的单极归零码经触发器进行处理；

S302、判断输入的两路50％占空比的单极归零码是否为高电平，若是，则输出高电平，将输入的两路50％占空比的单极归零码转换为单极非归零码，并进入步骤S4，否则，输出低电平，将输入的两种50％占空比的单极归零码转换为单极非归零码，并进入步骤S4；或

判断经触发器处理后的数据是否为高电平，若是，则输出高电平，将输入的两路50％占空比的单极归零码转换为单极非归零码，并进入步骤S4，否则，输出低电平，将输入的两路50％占空比的单极归零码转换为单极非归零码，并进入步骤S4；

S4、利用恢复的线路时钟信号对单极非归零码进行采样，并进行双单变换得到一路信号，标记V点位置；

S5、根据所述一路信号以及V点位置进行解码，完成对HDB3的解码。

本发明通过以上设计，不依靠外部时钟提取芯片，可自动恢复出线路的时钟信息，从而对HDB3码进行解码，实现简单，便于修改调试。

Claims (8)

1.一种HDB3的解码装置，其特征在于，包括整形模块、与所述整形模块连接的时钟模块、与所述时钟模块连接的脉冲展宽模块、分别与所述脉冲展宽模块以及所述时钟模块连接的HDB3解码模块以及与所述HDB3解码模块连接的后级模块；

所述整形模块，用于分别对外部输入的两路50％占空比的单极归零码进行整形；

所述时钟模块，用于利用数字锁相环将整形后的其中一路单极归零码恢复出线路时钟信号；

所述脉冲展宽模块，用于根据恢复的线路时钟信号，将输入的两路50％占空比的单极归零码转换为单极非归零码；

所述HDB3解码模块，用于利用恢复的线路时钟信号对单极非归零码进行采样，并进行双单变换得到一路信号，标记V点位置；

所述后级模块，用于根据所述一路信号以及V点位置进行解码。

2.根据权利要求1所HDB3解码装置，其特征在于，所述数字锁相环包括依次连接的鉴相器、数字滤波器和数字控制振荡器；

所述鉴相器，用于在时钟的上升沿和下降沿分别对整形后的其中一路单极归零码进行采样，得到超前脉冲和滞后脉冲；

所述数字滤波器，用于抑制数字锁相环路中输入的噪声，以及利用高倍时钟采样超前脉冲和滞后脉冲得到超前脉冲和滞后脉冲的高电平持续时长，并根据超前脉冲和滞后脉冲的高电平持续时长校正数字锁相环路的速度；

所述数字控制振荡器，用于根据超前脉冲和滞后脉冲的差值，利用高倍时钟进行分频处理恢复出线路时钟信号。

3.根据权利要求2所述的HDB3解码装置，其特征在于，所述数字滤波器为N模可逆计数器。

4.一种HDB3的解码方法，其特征在于，包括以下步骤：

S1、分别对外部输入的两路50％占空比的单极归零码进行整形；

S2、利用数字锁相环将整形后的其中一路单极归零码恢复出线路时钟信号；

S3、根据恢复的线路时钟信号，将输入的两路50％占空比的单极归零码转换为单极非归零码；

S4、利用恢复的线路时钟信号对单极非归零码进行采样，并进行双单变换得到一路信号，标记V点位置；

S5、根据所述一路信号以及V点位置进行解码，完成对HDB3的解码。

5.根据权利要求4所述的HDB3解码方法，其特征在于，所述步骤S2包括以下步骤：

S201、在时钟的上升沿和下降沿分别对整形后的其中一路单极归零码进行采样，得到超前脉冲和滞后脉冲；

S202、抑制数字锁相环路中输入的噪声，以及利用高倍时钟采样超前脉冲和滞后脉冲得到超前脉冲和滞后脉冲的高电平持续时长，并根据超前脉冲和滞后脉冲的高电平持续时长校正数字锁相环路的速度；

S203、根据超前脉冲和滞后脉冲的差值，利用高倍时钟进行分频处理恢复出线路时钟信号。

6.根据权利要求5所述的HDB3解码方法，其特征在于，所述超前脉冲的表达式如下：

up＝data^data_neg

其中，up表示超前脉冲信号，data表示数据源，data_neg表示在时钟下降沿数据源经过触发器后的信号。

7.根据权利要求5所述的HDB3解码方法，其特征在于，所述滞后脉冲的表达式如下：

down＝data_neg^data_pos

其中，down表示滞后脉冲信号，data_neg表示在时钟下降沿数据源经过触发器后的信号，data_pos表示在时钟上升沿数据源经过触发器后的信号。

8.根据权利要求4所述的HDB3解码方法，其特征在于，所述步骤S3具体为：

S301、根据恢复的线路时钟信号，利用单极非归零码二倍频率的时钟分别将输入的两路50％占空比的单极归零码经触发器进行处理；

S302、判断输入的两路50％占空比的单极归零码是否为高电平，若是，则输出高电平，将输入的两路50％占空比的单极归零码转换为单极非归零码，并进入步骤S4，否则，输出低电平，将输入的两种50％占空比的单极归零码转换为单极非归零码，并进入步骤S4；或

判断经触发器处理后的数据是否为高电平，若是，则输出高电平，将输入的两路50％占空比的单极归零码转换为单极非归零码，并进入步骤S4，否则，输出低电平，将输入的两路50％占空比的单极归零码转换为单极非归零码，并进入步骤S4。

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