KR100654599B1 - 통신시스템의 수신 클럭 복원장치 - Google Patents
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Abstract
본 발명은 외부 통신라인으로부터 코딩된 바이폴라 입력 신호를 내부 바이어스에 기준하는 신호로 변환하는 라인 접합부와; 상기 라인 접합부로부터 출력되는 바이폴라 신호를 유니폴라의 TTL레벨 신호로 변환하는 데이터변환부와; 입력 라인 클럭에 대하여 N배수의 클럭신호를 생성하는 오실레이터와; 상기 오실레이터로부터의 클럭을 이용하여, 상기 데이터 변환부의 출력신호에 대하여 글리치(GLITCH) 및 노이즈를 제거하는 필터부와; 상기 필터부(44)에서 출력된 파형에 대하여 신호 천이 포인트를 판별하여 그 판별결과를 펄스신호로서 출력하는 데이터 에지 검출부와; 상기 오실레이터로부터의 N배수 클럭신호를 N분주하고 상기 데이터 에지 검출부로부터의 펄스신호 입력에 따라 N분주 카운터를 리스타트함으로써 수신 클럭을 복원하는 분주부를 포함하여 구성된 통신시스템의 수신 클럭 복원장치를 제공한다.
통신라인, 클럭 복원, 오실레이터, 데이터 에지 검출
Description
도 1은 종래 일반적인 통신시스템에서의 수신 클럭 복원 장치의 블록 구성도,
도 2는 종래 수신 클럭 복원 장치의 탱크회로 구성을 도시한 블록도,
도 3은 본 발명에 따른 통신시스템의 수신 클럭 복원장치를 도시한 블록도,
도 4는 도 3에 도시한 각 구성요소에 입출력되는 신호파형의 일 예를 도시한 신호 파형도이다.
< 도면의 주요 부분에 대핸 부호의 설명 >
10 : 라인 접합부 20 : 데이터 변환부
30 : 탱크 회로 30A : 캐패시터
30B : 인덕터 41 : 라인 접합부
42 : 오실레이터 43 : 데이터 변환부
44 : 필터부 45 : 데이터 에지 검출부
46 : 클럭 분주부
본 발명은 통신시스템의 수신 클럭 복원장치에 관한 것으로, 보다 상세하게는 통신 시스템에서 기존의 복잡한 아날로그 클럭 복원 기술을 탈피하고, 단순한 N배수의 오실레이터 클럭을 이용하여 디지털적으로 통신 시스템의 수신 라인에서 클럭을 복원하는 통신시스템의 수신 클럭 복원장치에 관한 것이다.
도 1은 종래 일반적인 통신시스템에서의 수신 클럭 복원 장치의 블록 구성도이고, 도 2는 종래 수신 클럭 복원 장치의 탱크회로 구성을 도시한 블록도이다.
도 1에서 라인 접합부(10)는 트랜스포머 등으로 구성되어 코딩법칙(HDB3,B8ZS,AMI)에 따라 코딩된 각 신호들에 대한 DC 바이어스를 차단하고, 외부 환경으로부터 내부 회로를 보호하는 동작을 한다. 라인 접합부(10)의 아날로그 입력 신호들은 데이터 변환부(20)에서 내부 로직 처리를 위하여 TTL레벨의 신호로 변환되어 TTL레벨 데이터 신호로 출력된다. 또한 라인 접합부(10)의 아날로그 입력 신호는 탱크 회로(30)의 에너지원으로써 동작을 하게 된다.
아날로그 입력 신호의 상태변화가 있으면 탱크 회로(30)를 구성하고 있는 캐패시터(30A)에서 충전 및 방전이 일어나게 된다. 초기상태에서 아날로그 입력 신호에 상태 변화가 있을 때 캐패시터(30A)는 충전을 하게 되며, 이때 에너지는 정전기 에너지(ELECTROSTATIC ENERGY)의 형태로 저장된다. 충전이 다 되었을 때 캐패시터(30A)는 방전을 하게 되는데, 이때 정전기 에너지가 인덕터(30B)로 옮겨지면서 전자기 에너지(ELECTROMAGNETIC ENERGY)로 변화하게 된다.
일련의 이러한 동작으로 인해 아날로그 입력 신호로부터 클럭을 복원할 수 있게 된다. 그러나 여기에 사용되는 인덕터(30B)나 캐패시터(30A)는 그 정확도가 높아야 되고 잘못 조정 시에는 원하는 기능을 구현할 수 없게 된다는 문제점이 있다. 따라서 대부분이 디지털 로직인 보드에 민감한 특성을 나타내는 아날로그 회로가 들어감으로써 보드 설계의 어려움이 있고, 제조 시에도 탱크 회로의 튜닝 과정이 필요하게 되는 문제점이 있다.
즉, 종래 통신시스템의 수신 클럭 복원장치에서는 탱크 회로를 사용하기 때문에, 탱크 회로의 인덕터 값 및 캐패시터 값의 튜닝이 어렵다는 문제점이 있고, 아날로그 회로의 공간이 커지게 되는 문제점이 있으며, 또한 근래 거의 모든 부분이 디지털 로직으로 구성되는 보드에 아날로그 회로가 추가됨으로 인해 회로가 복잡해지고 인쇄회로기판의 구성이 어려워진다는 문제도 있으며, 또한 에너지 충방전의 개념에서 디지털 로직보다 전류의 소비가 많아진다는 문제점이 있다.
따라서, 본 발명은 종래 탱크 회로를 사용할 때 나타나는 아날로그 회로의 복잡성이나 제조 시 튜닝 작업등을 해야 하는 어려움을 극복하고 회로의 동작이나 구성을 간결하게 하기 위하여 안출된 것으로, 라인 클럭의 공칭 주파수의 N배수의 오실레이터를 이용하여 디지탈적으로 통신시스템에서의 라인 입력 신호로부터 수신 클럭을 복원하는 통신시스템의 수신 클럭 복원장치를 제공하고자 함에 그 목적이 있다.
상기한 목적을 달성하기 위해 본 발명에 따른 통신시스템의 수신 클럭 복원 장치는, 외부 통신라인으로부터 코딩된 바이폴라 입력 신호를 내부 바이어스에 기준하는 신호로 변환하는 라인 접합부와; 상기 라인 접합부로부터 출력되는 바이폴라 신호를 유니폴라의 TTL레벨 신호로 변환하는 데이터변환부와; 입력 라인 클럭에 대하여 N배수의 클럭신호를 생성하는 오실레이터와; 상기 오실레이터로부터의 클럭을 이용하여, 상기 데이터 변환부의 출력신호에 대하여 글리치(GLITCH) 및 노이즈를 제거하는 필터부와; 상기 필터부(44)에서 출력된 파형에 대하여 신호 천이 포인트를 판별하여 그 판별결과를 펄스신호로서 출력하는 데이터 에지 검출부와; 상기 오실레이터로부터의 N배수 클럭신호를 N분주하고 상기 데이터 에지 검출부로부터의 펄스신호 입력에 따라 N분주 카운터를 리스타트함으로써 수신 클럭을 복원하는 분주부를 포함하여 구성된 것을 특징으로 한다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 따른 통신시스템의 수신 클럭 복원장치에 대하여 상세히 설명한다.
도 3은 본 발명에 따른 통신시스템의 수신 클럭 복원장치를 도시한 블록도이고, 도 4는 도 3에 도시한 각 구성요소들의 입출력 신호 파형을 도시한 파형도이다.
도 3에 도시한 바와 같이 본 발명에 따른 통신시스템의 수신 클럭 복원장치는, 라인 접합부(41), 오실레이터(42), 데이터 변환부(43), 필터부(44), 데이터 에지 검출부(45) 및 클럭 분주기(46)를 포함하여 구성된다.
상기 라인 접합부(41)는 통신 시스템에서 코딩법칙에 따라 코딩된 신호에서 DC 바이어스를 막아주고, 외부 환경을 내부 로직과 차단해주는 역할을 하는 트랜스 포머 등으로 구성되어, 외부의 입력 신호를 내부 바이어스에 기준하는 신호로 변환 한다. 상기 라인 접합부(41)에 입력되는 신호는 도 4의 (a) 및 (b)에 도시한 바와 같은 바이폴라 신호가 입력된다. 여기서, 도 4는 상기 라인 접합부(41)의 입력으로서 "10101010"의 데이터를 예시적으로 사용한 파형도이다.
상기 데이터 변환부(43)는 상기 라인 접합부(41)에서 변환된 신호를 양극 신호(BIPOLAR SIGNAL)를 단극(UNIPOLAR)의 TTL레벨 신호로 변환하여 완전한 디지털 신호로 만들어 출력한다. 여기서, 상기 데이터 변환부(43)의 출력신호는 도 4의 (c)에 도시한 바와 같이 된다.
상기 오실레이터(42)는 입력 라인 클럭의 4배수(또는 8배수)의 클럭신호를 생성하여 상기 필터부(44), 데이터 에지 검출부(45) 및 클럭 분주기(46)로 전달한다. 여기서, 도 4의 (g)는 상기 오실레이터(42)의 출력으로서 예시적으로 135.176MHz를 사용하였다.
상기 필터부(44)는 상기 오실레이터(42)로부터의 클럭을 이용하여, 상기 데이터 변환부(43)의 출력신호에 대하여 아날로그 입력단에서 포지티브(POSITIVE) 신호 및 네거티브(NEGATIVE) 신호의 차이에 의해 생길 수 있는 이상신호(GLITCH) 및 노이즈를 제거하고 그 필터링된 신호를 데이터 에지 검출부(45)로 출력한다. 여기서, 상기 필터부(44)에서 글리치(GLITCH) 및 노이즈가 제거된 후의 신호파형은 도 4의 (d)에 도시되어 있다.
상기 데이터 에지 검출부(45)에서는 상기 필터부(44)에서 출력된 파형에 대하여 라이징 에지(RISING EDGE)(로우레벨신호에서 하이레벨신호로 변화하는 신호 천이 포인트)를 판별하여 그 판별결과를 하이레벨 펄스 신호로서 상기 클럭 분주부(46)로 출력함으로써 상기 클럭 분주부(46)에서 오실레이터 클럭의 카운터 동기화를 위한 신호로 사용되도록 한다. 여기서, 상기 데이터 에지 검출부(45)의 출력신호 파형은 도 4의 (e)에 도시되어 있다. 한편, 상기 데이터 에지 검출부(45)는 상기 필터부(44)에서 출력된 파형에 대하여 폴링 에지(FALLING EDGE)(하이레벨신호에서 로우레벨신호로 변화하는 신호 천이 포인트)를 판별하여 그 판별결과를 예를 들면 하이레벨 펄스 신호 또는 로우레벨 펄스신호로서 상기 클럭 분주부(46)로 출력하도록 설계하여도 된다.
상기 클럭 분주부(46)에서는 공칭 라인 주파수의 N배수의 오실레이터(42)에서 들어오는 클럭을 N분주를 지속적으로 수행하고, 추가하여 데이터 에지 검출부(45)에서 들어오는 데이터의 변환부(43)에 따라 발생되는 카운터 동기화 신호를 받을 때마다 N분주 카운터를 리스타트(Restart) 함으로써 데이터 검출시마다 N분주 클럭을 입력 데이터에 동기시켜 수신 클럭을 복원하게 된다. 여기서, 상기 클럭 분주부(46)에서 오실레이터(42)에서 들어오는 135.168MHz의 클럭 신호를 8분주하고 데이터 에지 검출부(45)로부터의 펄스 입력에 따라 8분주 카운터를 리스타트 함으로써 도 4의 (g)와 같이 수신 클럭을 복원하여 출력한다.
본 발명은 저가의 TTL 칩들을 고려하더라도 50M 이하의 코딩(CODING)된 데이터 수신 라인에서 클럭 복원 기능을 할 수 있으며, E2 멀티플렉서(MUX)장치의 라인 인터페이스 클럭 복원부에 적용을 할 수 있다. 라인 접합부(41)로서 트랜스포머를 통해 들어온 E2 데이터 신호는 데이터 변환부(43)에서 TTL레벨 신호로 바뀌게 되고 이 신호는 공칭 E2 인터페이스 주파수의 8배수인 135.168MHz 클럭신호을 이용하여 에지를 검출하고 이 검출된 에지로 135.168MHz의 8분주율을 제어하여 복원 클럭신호(8.448Mhz)를 만들 수 있고 이 복원 클럭신호와 데이터 변화부(43)에서 나온 신호를 가지고 1개의 E2 신호를 4개의 E1 신호로 멀티플렉스(MUX)나 디멀티플렉스(DEMUX)하는 과정을 데이터 처리부에서 수행할 수 있다.
한편, 본 발명은 상기한 특정 실시예에 한정되는 것이 아니라 본 발명의 요지를 이탈하지 않는 범위 내에서 여러 가지로 변형 및 수정하여 실시할 수 있는 것이며, 이러한 변형 및 수정이 첨부되는 특허청구범위에 포함되는 것이라면 본 발명에 속하는 것이라는 것은 자명한 것이다.
이상 설명한 바와 같이 본 발명에 의하면, 종래에 사용하던 아날로그 탱크 회로를 제거하고, 단순 오실레이터로 대체함으로써 통신 보드의 구성을 단순화시킬 수 있고, 종래에 탱크 회로에서는 복원 클럭을 만들고자 할 때 인덕터나 캐패시터 등의 정밀한 튜닝 작업이 필요한 제조 과정을 필요로 했으나 본 고안에서는 이러한 작업이 필요 없게 되어 회로의 구성이 복잡해지지 않으며, 구성이 용이하게 되는 효과가 있다.
Claims (4)
- 삭제
- 외부 통신라인으로부터 코딩된 바이폴라 입력 신호를 내부 바이어스에 기준하는 신호로 변환하는 라인 접합부와;상기 라인 접합부로부터 출력되는 바이폴라 신호(BIPOLAR SIGNAL)를 유니폴라(UNIPOLAR)의 TTL레벨 신호로 변환하는 데이터변환부와;입력 라인 클럭에 대하여 N배수의 클럭신호를 생성하는 오실레이터와;상기 오실레이터로부터의 클럭을 이용하여, 상기 데이터 변환부의 출력신호에 대하여 글리치(GLITCH) 및 노이즈를 제거하고 그 필터링된 신호를 출력하는 필터부와;상기 필터부에서 출력된 파형에 대한 신호 레벨 천이 포인트로서 라이징 에지(RISING EDGE)를 판별하여 그 판별결과를 레벨 펄스신호로서 출력하는 데이터 에지 검출부와;상기 오실레이터로부터의 N배수 클럭신호를 N분주하고 상기 데이터 에지 검출부로부터의 펄스신호를 카운터 동기화 신호로서 받을때마다 N분주 카운터를 리스타트함으로써 수신 클럭을 복원하는 분주부를 포함하여 구성된 것을 특징으로 하는 통신시스템의 수신 클럭 복원장치.
- 제2항에 있어서,상기 데이터 에지 검출부는 상기 필터부에서 출력된 파형에 대하여 폴링 에지(FALLING EDGE)를 판별하여 그 판별결과를 레벨 펄스 신호로서 출력하는 것을 특징으로 하는 통신시스템의 수신 클럭 복원장치.
- 제2항에 있어서,상기 N은 2이상의 정수인 것을 특징으로 하는 통신시스템의 수신 클럭 복원장치.
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| KR1020050073118A KR100654599B1 (ko) | 2005-08-10 | 2005-08-10 | 통신시스템의 수신 클럭 복원장치 |
Applications Claiming Priority (1)
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Publications (1)
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112039529A (zh) * | 2020-07-27 | 2020-12-04 | 深圳市风云实业有限公司 | 一种hdb3码的解码装置及方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020026964A (ko) * | 2000-10-04 | 2002-04-13 | 윤종용 | 간헐 데이터 패킷 수신용 클럭 발생 장치 및 방법 |
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2005
- 2005-08-10 KR KR1020050073118A patent/KR100654599B1/ko not_active IP Right Cessation
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112039529A (zh) * | 2020-07-27 | 2020-12-04 | 深圳市风云实业有限公司 | 一种hdb3码的解码装置及方法 |
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