CN102754348B - 时钟合成系统、电路和方法 - Google Patents

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Abstract

一种时钟合成系统可以包括前馈分频器电路、调制器、倍频器电路及定时电路，所述前馈分频器电路被配置成响应于选择信号将源时钟信号按多个整数中的一个分频以生成与同步脉冲同步的基准时钟；调制器响应于至少一个差值来调制选择信号；倍频器电路倍频基准时钟以生成输出时钟；定时电路响应于源时钟和同步脉冲来生成差值。

Description

时钟合成系统、电路和方法
本申请要求于2010年4月7日提交的美国临时专利申请序列号61/321,602和于2010年2月22日提交的序列号61/306,612的利益，在此通过引用并入这两个申请的内容。
技术领域
本公开内容涉及定时信号的生成，更具体地，涉及迅速地生成与较低频率的同步信号或者事件同步的时钟信号。
背景
在一些电子系统或者设备中，将时钟信号与一些定义的标准或者外部重复事件同步是合乎需要的。然而，当目标频率相对于同步事件非常高并且时钟必须精确（即，相对低的抖动）和相对于同步事件快速地响应时，生成这种时钟信号可能面临挑战。
在这种时钟要求可能重要的一种特定环境是具有以相对于数据被接收的速率的较高频率操作的数据转换电路的系统。作为一个特定的实例，可以在与较低频率的信号相关联的接口（例如，串行接口）处接收音频数据，所述音频数据通过数字模拟转换器（DAC）以比低频信号快数万倍的取样率操作而被转换成模拟音频信号。对于足够的性能而言，时钟信号不仅必须满足取样率，而且还必须被严格地锁定（例如，低抖动）到较低频率的信号。另外，时钟合成方法应该能够迅速地响应于较低频率的信号的变化。
使用一个或多个锁相环（PLL）的时钟倍频是已知的。然而，使用单个PLL来实现非常大的倍频因数可能受到不可接受的高数量的相位噪声的影响。可以通过使用多个PLL来实现较高的相位精度。然而，这种解决方案可能不合乎需要地增加响应时间，并且当使用单个集成电路器件实现时可能实施起来更加昂贵。
附图简述
图1示出了按照一个实施方式的时钟合成系统。
图2示出了按照另一个实施方式的时钟合成系统。
图3示出了按照一个实施方式的时钟合成系统。
图4示出了按照一个实施方式的基准时钟生成电路。
图5示出了按照一个实施方式的时钟合成系统电路。
图6示出了按照一个实施方式的基准时钟生成电路。
图7A和图7B是可以包含在实施方式的噪声形成部分中的传递函数的结构图。
图8示出了按照一个实施方式的时钟合成系统。
图9示出了按照一个实施方式的音频时钟合成系统。
图10示出了按照一个实施方式的音频时钟合成系统。
图11示出了按照一个实施方式的时钟合成系统中的用户建立的值。
图12A和图12B示出了按照一个实施方式的可配置的时钟合成系统和方法。
图13示出了按照一个实施方式的实施在可编程的片上系统上的可配置的时钟合成系统。
图14示出了按照一个实施方式的电源线时钟合成系统。
图15示出了按照一个实施方式的低功率时钟合成系统。
图16是示出按照一个实施方式的方法的流程图。
图17是示出按照另一个实施方式的方法的流程图。
图18是示出按照又一个实施方式的方法的流程图。
详细描述
现在将描述各种实施方式，其示出了生成输出时钟信号的系统、电路和方法，所述输出时钟信号是较低频率的同步信号或者事件的精确、有理数倍频并因此与之同步。产生的基准时钟信号可以被进一步倍频以得到被锁定到同步信号/事件的一个或多个输出时钟。
在下面描述的实施方式中，相似的部分可以由相同的参考符号来表示但首位数字与图号相一致。
实施方式可以利用初步的快速整数分频阶段与控制方法结合以生成基准时钟信号。可以进一步由锁相环（PLL）电路来处理基准时钟信号。更具体地，分频阶段可以按照一序列将源时钟按不同的整数值分频以生成基准时钟，同时PLL可以将基准时钟按倍频数来倍频以生成输出时钟，其中这种倍频数可以是整数或者有理数。可以选择分级整数值和序列及PLL分频值/倍频值以得到具有同步时钟信号的期望的、有理数倍频的频率的输出时钟。
现在参考图1，按照一个实施方式的时钟合成系统被示出在方框原理图中并且由通用参考符号100指示。时钟合成系统100可以包括时钟发生器电路102和同步源电路104。时钟发生器电路102可以接收源时钟CLK_SRC和同步信号或事件P_SYNC。响应于该值，时钟发生器102可以生成一个或多个输出时钟CLK_OUT0至CLK_OUTn。输出时钟（CLK_OUT0至CLK_OUTn中的任何一个）可以具有P_SYNC的频率的有理数倍数的频率（即，W*fP_SYNC，其中W是有理常数并且fP_SYNC是P_SYNC的频率）。
在一个特定的实施方式中，可以通过为时钟发生器102建立整数值来得到有理常数W，在示出的特定的实施方式中可以包括整数L、P和Q。在特定的实施方式中，这些整数值中的一个或多个（例如，L）可以由合适的分频序列使用以得到基准频率，而其它的整数值（例如，P、Q）可以用作倍频值和/或分频值以得到总的有理常数W。然而，这种基于整数的可配置性可能基于用户使用的方便，并且在可选的实施方式中，可以使用一个或多个非整数值来得到W值。
在一些实施方式中，有理常数W可以是相对较大的值，大于1000，甚至更具体地大于5000，甚至更具体地为大约10,000或者更大。
在图1的实施方式中，信号/事件P_SYNC可以来自同步源104。虽然同步源104可以提供具有给定频率的P_SYNC信号，P_SYNC可以是间断的。作为一个实施例，同步源可以是通信链路。当器件在该链路上操作时，信号P_SYNC可以出现。然而，当器件不在该链路上操作时，P_SYNC可以不出现。当信号P_SYNC出现和/或改变时，时钟发生器电路102可以生成相应的输出信号（CLK_OUT0至CLK_OUTn）。
在一个特定的实施方式中，在没有P_SYNC信号时，时钟生成电路102可以生成“自由运行”的输出信号（CLK_OUT0至CLK_OUTn）。这种信号可以接近于预期的输出信号（例如，关于W*P_SYNC），以使一旦接收到P_SYNC信号能够快速地追踪。
源时钟（CLK_SRC）可以是可靠的时钟信号，具有实质上大于信号/事件P_SYNC的频率的稳定频率。可以按照应用改变CLK_SRC频率大于P_SYNC频率的量。在一些实施方式中，CLK_SRC频率可以比P_SYNC频率大至少1,000倍，更具体地，比P_SYNC大超过5,000倍。然而，在其它的实施方式中，CLK_SRC频率可以比P_SYNC频率大超过20,000倍。每当信号/事件P_SYNC出现时，可以出现CLK_SRC。
以这种方式，时钟合成系统响应于同步信号/事件和源时钟信号可以生成同步信号/事件的相对较大的有理数倍频的一个或多个输出值。
现在参考图2，按照另一个实施方式的时钟合成系统被示出在方框原理图中并且由通用参考符号200指示。时钟合成系统200可以包括时钟发生器电路202，该时钟发生器电路202包括基准时钟发生器206和倍频器/滤波器电路208。相应地，时钟发生器202可以被概念化为实施两级过程，第一级由基准时钟发生器206执行，以及第二级由倍频器/滤波器电路208执行。
基准时钟发生器206可以响应于源时钟CLK_SRC和同步信号/事件P_SYNC生成基准时钟CLK_REF。基准时钟CLK_REF可以与P_SYNC同步，并且是P_SYNC的有理数倍频，如以上描述的。然而，源时钟CLK_SRC和/或基准时钟CLK_REF可以在相位上具有一些轻微的变化。例如，在一个实施方式中，CLK_REF的频谱可以在期望的频率处具有基波分量，而且在期望的频率范围分量的外部还包括一些较小的振幅边带频率。
倍频器/滤波器208可以将CLK_REF的频率与有理数相乘以得到CLK_REF的有理数倍频的一个或多个输出时钟值（CLK_OUT0至CLK_OUTn）。另外，倍频器/滤波器208可以对CLK_REF滤波以去除上面提到的边带频率分量。因此，输出时钟值（CLK_OUT0至CLK_OUTn）可以与P_SYNC同步，它们在脉冲上没有或者具有实质上较小的相位变化，并且因此输出时钟值相对于P_SYNC是精确的定时信号。
在一个实施方式中，时钟合成系统可以是图1中示出的一个实施方式。
以这种方式，时钟合成系统可以生成同步信号/事件的较大有理数倍频的基准时钟，并且然后倍频并且将基准时钟滤波以得到一个或多个输出时钟信号。
现在参考图3，按照另一个实施方式的时钟合成系统被示出在方框原理图中并且由通用参考符号300指示。时钟合成系统300可以包括基准时钟发生器306和锁相环（PLL）电路308。在示出的实施方式中，基准时钟发生器306可以包括定时电路310、调制器电路312、和预分频器电路314。定时电路310可以测量CLK_SRC的频率和P_SYNC的频率之间的任何差异，并且将测量的差异与理想值比较。这种比较可以生成表示CLK_SRC需要被缩放以得到期望的CLK_REF频率的量的差异值（Δ）。在特定的实施方式中，在没有P_SYNC时，定时电路310可以输出“自由运行”的差异值（在一些实施方式中，其可以表示Δ=0）。
调制器电路312可以将差异值（Δ）（以及，可选地，额外值）调制成调制器输出MOUT。在一些实施方式中，调制器312可以是“△-∑”调制器，该“△-∑”调制器将多位差值编码成具有差值（Δ）的时间密度函数的两态输出信号。
预分频器电路314可以对源时钟CLK_SRC分频以生成基准时钟（CLK_REF）。可以按照调制器输出SEL改变CLK_SRC频率被分频的量。在特定的实施方式中，预分频器电路314可以将CLK_SRC按照SEL选定的多个整数值中的一个分频。因此，当在P_SYNC和CLK_SRC之间出现差异时，按照调制器电路312（SEL）的输出，预分频器电路314可以按照不同的整数值分频以确保CLK_REF继续精确地追踪P_SYNC。
应当注意到，预分频器电路314与调制器电路312结合可以提供初级，初级以快速方式，尤其与PLL相比时，实现期望的基准时钟CLK_REF频率。
PLL电路308可以将CLK_REF按倍频因数来倍频以生成输出时钟CLK_OUT。在示出的实施方式中，PLL电路308可以具有反馈及P和Q的基准分频值以致
CLL_OUT=CLK*P/Q
P和Q值可以是整数值，因此P/Q可以形成有理倍频数。PLL电路308的滤波效果还可以用于抑制可能从期望的基频改变的CLK_REF中的固有的边带频率。
在一个实施方式中，时钟合成系统300可以是图1和/或图2中示出的一个实施方式。
应当注意到，图3可以被概念化为在基准时钟发生器306中包括“前馈”级。这种前馈级（例如，306），与PLL308（反馈级）结合，可以允许快速生成与非常低的频率P_SYNC同步的输出信号（CLK_OUT）。这与可以利用需要较长的响应时间的多个反馈级（例如，多个PLL解决方案）的方法形成对比。
以这种方式，时钟合成系统可以通过将源时钟分频两个或者多个整数值来生成基准时钟，这些整数值响应于源时钟和同步信号之间的差异而发生改变。
现在参考图4，按照另一个实施方式的时钟合成系统被示出在方框原理图中并且由通用参考符号400指示。时钟合成系统400可以包括基准时钟发生器406、同步源404、和晶体振荡器电路416。
基准时钟发生器406可以响应于源时钟信号CLK_SRC和同步信号/事件（P_SYNC）生成基准时钟CLK_REF。在示出的实施方式中，基准时钟发生器406可以包括源频率计数器410、∑-Δ调制器412、和双模预分频器414。源频率计数器410可以是由CLK_SRC驱动（例如，递增/递减）的计数器电路，并且具有由P_SYNC限制的目标计数值。因此该目标计数值可以表示P_SYNC和CLK_SRC之间出现的任何差异，并且在图4中被示出为差值ΔC。在一些实施方式中，源频率计数器410在每个计数周期开始时可以被预先设置成标称值Cnom，并且计数器可以递减该值以得到ΔC。在一些实施方式中，值ΔC可以是带正负号的值，并且在没有信号P_SYNC时，差值ΔC可以是零。可选地，Cnom可以足够大以生成无符号的差值ΔC，并且在没有P_SYNC时，源频率计数器410可以输出预定值。
可以利用各种可选的方法来得到差值ΔC，包括将计数值重置为初始计数值（例如零），并递增该值。那些本领域中的技术人员将很好地理解其它的方法。
∑-△调制器412可以接收差值ΔC并且编码该值以生成二进制的选择信号SEL。
双模预分频器414可以按照选择信号SEL将源时钟CLK_SRC分频整数值L或者L+1。因此，应当理解到，基准时钟发生器406可以在下列约束下操作：
L≤fCLK_SRC/fCLK_REF≤（L+1）
其中fCLK_SRC是CLK_SRC的频率并且fCLK_REF是CLK_REF的频率。
同步源404可以给频率计数器404提供P_SYNC值。在图4的实施方式中，同步源404可以是可在串行通信链路422上接收和/或传送数据的串行通信接口（I/F）404。P_SYNC可以是与串行通信链路422相关联的定时信号。在一个实施方式中，P_SYNC可以是指示如何组织串行数据的帧起始（SoF）信号。
晶体振荡器电路416可以生成可由晶体418建立的稳定的源时钟信号CLK_SRC。晶体振荡器电路416可以提供稳定的频率时钟用于由基准时钟发生器电路406操作以生成基准时钟CLK_REF。
在图4的实施方式中，基准时钟发生器电路406、晶体振荡器电路416、和同步源420可以是同一集成电路（IC）器件420的一部分。IC器件420可以通过可连接至IC器件420的外部链路来接收串行数据。另外，在IC器件上的电路可以按照不与CLK_SRC或者P_SYNC同步的系统时钟CLK_SYS而操作。CLK_SYS可以在IC器件420上生成，或者可以是从外部接收的时钟。
图4的实施方式可以包含在本文公开的其它的实施方式中。
以这种方式，时钟发生器电路可以通过使用计数值的∑-Δ调制来控制双模预分频器来生成与同步信号同步的输出时钟。可以通过测量发生在同步脉冲之间的源时钟计数的数量来生成计数值。
现在参考图5，按照另一个实施方式的时钟合成系统被示出在方框原理图中并且由一般参考符号500指示。时钟合成系统500可以包括基准时钟发生器506和PLL508。
基准时钟发生器506可以具有在图4中示出的类似部件。图5不同于图4的地方在于，调制器512被特别地示出为包括噪声形成响应524（被表示为传递函数H（z））。噪声形成响应524可以提供对输入信号的低通响应，以及提供对由调制操作引起的量化噪声的高通响应（例如，多位差值到两态输出信号SEL的量化）。
以这种方式，时钟发生器电路可以通过按照调制值对源时钟分频来生成与同步信号同步的输出时钟，该调制值是响应发生在一个同步脉冲内的源时钟计数的数量而生成的。
现在参考图6，基准时钟发生器的一个特定的实施例被示出在方框原理图中并且由一般参考符号606指示。对于基准时钟发生器606可以被包含为本文公开的其它的实施方式的基准时钟发生器。基准时钟发生器606可以包括调制器612和双模预分频器614。
在示出的实施方式中，调制器612可以包括输入寄存器626、加法器636、函数624、1位量化器628、反向路径630、偏移寄存器632，和可选地，上拉和/或高频脉动寄存器634。输入寄存器626可以周期性地接收差值（ΔC）。如本文所描述的，差值ΔC可以表示同步信号（例如，P_SYNC）和源时钟（CLK_SRC）之间的差异和等同物。在一个实施方式中，差值可以是计数值ΔC与缩放因数N相乘后的值。可以按照应用改变该值，并且下面将更加详细地描述示出了该值的导出的非常特定的实施例。
加法器636可以是多位加法器，其将差异值（ΔC）和来自偏移寄存器632、反向路径630、和（如果包含的话）拉/高频脉动寄存器634的其它的值相加。产生的总和可以提供给函数624。下面将更加详细地描述这种函数的特定的实施例。
量化器628可以将来自函数624的输出量化成1位脉冲流SEL。在示出的实施方式中，量化器628可以将来自部分624的多位输出（Hout）与阈值（qthresh）比较。特别地，如果Hout大于或者等于qthresh，则量化器可以输出SEL值“1”，以及如果Hout小于qthresh，量化器可以输出SEL值“0”。
反向路径630可以响应于从量化器628输出的SEL值选择性地反馈缩放的选择值。在示出的实施方式中，如果SEL是“1”，则反向路径630可以输出负的调制缩放值（-M），或者如果SEL是“0”，则可以输出零。还可以按照应用改变值M，并且下面将更加详细地描述示出该值的导出的特定的实施例。
偏移寄存器632可以给加法器636提供常数偏移值。还可以按照应用改变该值。在示出的实施方式中，该常数可以是N*C0－L*M，其中N和M已在上面提及，L是双模分频整数中的一个（L+1是另一个），以及C0可以是生成差值ΔC（即，所测量的计数C～C0=ΔC）的频率计数器（未示出）的初始计数值。
拉/高频脉动寄存器634可以提供拉值，如果需要的话，该拉值可以被用于偏置调制器612的响应以在频率上引入微量偏移。拉/高频脉动寄存器634还可以提供高频脉动值，该高频脉动值可以引入噪声，该噪声可以去除期望的基频（或者一组频率）的外部的不合乎需要的边带。在一个实施方式中，高频脉动值可以是由伪随机二进制序列（PRBS）发生器电路生成的伪随机数。
在示出的实施方式中，每当预分频器614计数到它的分频限制（即，L或者L+1）时调制器612可以更新值。更具体地，每当由预分频器614生成脉冲时，函数624可以输出先前生成的值Hout，并且输入寄存器626可以提供新的差值（NΔC）。作为响应，加法器636可以给函数624提供新的值以使函数624继续运行以生成下一循环的Hout值。
现在参考图7A和图7B，在结构图中示出了可以包含在调制器实施方式中的噪声形成部分的特定的实施方式。应当理解到，示出的噪声形成部分只是实施例，并且实施方式可以包括具有不同的响应的噪声形成部分。图7A和图7B的部分是循环函数，并且可以具有表示成z-变换格式的响应：
out ( t ) = H ( z ) 1 + H ( z ) * int ( t ) + 1 1 + H ( z ) * e ( t ) ,
其可以表示为
out(t)=STF*int(t)+NTF*e(t)
其中STF可以是信号传递函数，以及NTF可以是噪声传递函数。
参考图7A，噪声形成部分的一个实施例被示出在方框原理图中并且由一般参考符号724指示。噪声形成部分724被表示成z-变换格式，并且包括加法器和反馈来自上一循环的值的方框。在第一阶情况中：
H ( Z ) = z - 1 1 - z - 1
其导致
NTF=1-z-1
参考图7B，框图中示出了第二阶的实例。在第二阶情况中：
NTF=(1-z-1)2
其它的实施方式可以包括较高阶的循环函数。
以这种方式，调制器传递函数可以是具有可用于减少由调制操作产生的误差分量的循环函数的噪声整形器。
现在将描述如何推导出期望输出的值的一个实例。假设系统包括类似于图6的基准时钟发生器和类似于图5的PLL（频率与P/Q相乘）。期望的输出时钟频率可以具有以下关系：
fCLK_OUT=W*fP_SYNC=fCLK_REF*P/Q
其中W是有理常数倍频数，以及P和Q是可选择用于PLL的整数值。
实现期望的基准频率将包含将源频率按如下的理想分频数来分频：
其中Cnom是标称计数值。由于利用双模预分频器执行分频操作，所以该分频数可以在L和L+1之间。应当注意到，可选的实施方式可包括可以选择性地分频不只一个整数值的多模预分频器。
标称分频数Knom可以选定在L和L+1之间并且给定为：
K nom = C nom * P Q * W - L
作为一个实例，Knom可以被选定为大约0.5，但是根据期望的CLK_OUT频率其可以具有另一值。由于期望W为有理数，所以使用最常见的分频数（GCD）（N=P/GCD和M=Q*W/GCD）关系可以被简化：
K nom = C nom * N M - L
然后其可以缩放成
K′nom=Cnom*N-L*M
其可以是调制器612的常数偏移值。
综上所述，考虑到同步信号（例如，P_SYNC）和比P_SYNC足够快的源时钟（CLK_SRC），系统值（例如，Cnom、L、P、Q）可以被推导以得到具有P_SYNC的期望的有理数倍频（W）的频率的输出时钟。应当注意到，在一些实施方式中，这些值中的全部或者一部分可以由用户来配置以能够生成满足要求W*P_SYNC的不同的输出时钟频率。在一个特定的实施方式中，Cnom、P和Q可发生一些变化（例如，通过写入寄存器，可编程为某一范围内的值），同时预分频器分频数L（并且因此L+1）可以通过硬件设计被固定。
现在参考图8，按照另一个实施方式的时钟合成系统被示出在方框原理图中并且由一般参考符号800指示。时钟合成系统800可以包括时钟发生器电路802、数据I/F804、源时钟电路806和数据处理电路838-0和838-1。
时钟发生器电路802可以响应于如本文所描述的源时钟（CLK_SRC）及等同物生成与同步信号/事件（P_SYNC）同步的输出时钟CLK_OUT。数据I/F电路804可以按照预定协议接收和/或输出数据。这种数据可以通过由帧起始（SoF）通知识别的帧进行传送。来自数据I/F804的SoF通知可以作为同步事件P_SYNC。源时钟电路806可以是提供具有稳定频率的由时钟发生器电路802使用的时钟（CLK_SRC）的振荡器电路。
数据处理电路（838-0/1）可以响应于输出时钟CLK_OUT来处理数据值。在示出的实施方式中，这种处理的数据值可以与P_SYNC同步。输出时钟CLK_OUT可以被概念化为主取样时钟。每一个数据处理电路（838-0/1）可以频分该主取样时钟（CLK_OUT）以得到可以指示数据处理操作的定时的取样时钟（CLK_SAMP0,-1）。在示出的图中，数据处理电路838-0可以将CLK_OUT频分“U”以生成CLK_SAMP0。部分840-0内的处理可以按照CLK_SAMP0发生。类似地，数据处理电路838-1可以将CLK_OUT频分“V”以生成CLK_SAMP1用于部分840-1。在一些实施方式中，U和V可以是整数。
虽然图8的实施方式可以利用帧起始脉冲作为同步信号，但是其它的实施方式可以以其它的方式获得同步信号。作为一个实例，数据I/F804可以从接收到的数据信号获得同步信号。更具体地，数据I/F804可以提取固有地存在于串行比特流中的同步信号。在一个特定的实施方式中，数据I/F804可以与标准IEC60958型II（索尼/飞利浦数字互连格式，或者S/PDIF）兼容，并且可以从按照该协议传送的数据中提取同步信号。
以这种方式，时钟合成系统可以生成与同步信号/事件同步并且由数据处理电路接收的输出时钟。这种数据处理电路可以对也与同步信号/事件同步的数据进行操作。
现在参考图9，按照另一个实施方式的时钟合成系统被示出在方框原理图中并且由一般参考符号900指示。时钟合成系统900可以生成时钟信号用于与串行数据定时信号同步地处理音频数据。时钟合成系统900可以包括时钟发生器电路902、晶体振荡器电路906、串行通信接口904（在该实施方式中为通用串行总线（USB）型接口）、和音频处理电路938。
时钟发生器902可以包括基准时钟发生器906和PLL908。基准时钟发生器906可以生成具有P_SYNC脉冲的有理数倍频的频率的基准时钟CLK_REF，如本文的其它的实施方式所描述的。在一个特定的实施方式中，CLK_REF可以具有USB帧起始（SoF）脉冲的有理数倍频的频率，USB帧起始（SoF）脉冲具有大约1kHz的频率。另外，可以通过使用双整数模频分源时钟CLK_SRC来生成CLK_REF。CLK_SRC的频率可以实质上大于USB_SoF脉冲的频率，在兆赫范围内，更具体地在数十MHz，甚至更具体地大于20MHz。在示出的实施方式中，可以由晶体振荡器电路906来生成源时钟CLK_SRC。
PLL908可以倍频CLK_REF以生成主输出时钟CLK_M。应当注意到，PLL分频数可以被编程以允许根据不同的应用改变主时钟CLK_M。
基准时钟发生器906可以输出CLK_M作为输出音频时钟（AUDIO_CLK0和/或AUDIO_CLK1），和/或可以频分CLK_M以得到音频时钟（AUDIO_CLK0和/或AUDIO_CLK1）中的一个或者两者。在示出的实施方式中，基准时钟发生器906可以为编码的音频数据提供一个音频时钟（AUDIO_CLK0），该音频时钟（AUDIO_CLK0）是一取样频率（Fs2）的整数倍，和/或可以为不同地编码的音频数据提供另一音频时钟（AUDIO_CLK1），该音频时钟（AUDIO_CLK1）是另一取样频率（Fs1）的整数倍。在一个特定的实施方式中，Fs1和Fs2可以是以下项中的任何一个：32kHz、44.1kHz或者48kHz。
USB接口904可以通过USB链路922接收和传送数据，在USB链路922上按照帧起始（SoF）标识组织这种数据。SoF标识可以由时钟发生器电路902用作同步时钟（P_SYNC），基准时钟REF_CLK（并且因此CLK_M、AUDIO_CLK0、AUDIO_CLK1）与该同步时钟（P_SYNC）同步。
音频处理器938可以响应于AUDIO_CLK1处理音频数据。在一些实施方式中，这种音频数据可以以频率Fs1被取样，并且可以与P_SYNC同步地接收。
仍参考图9，时钟合成系统900的不同部分可以包含在相同的IC920上。AUDIO_CLK0可以被提供作为IC920的输出并且作为IC外部的其它器件的定时信号。
以这种方式，时钟合成系统可以生成一个或多个输出音频时钟值，该一个或多个输出音频时钟值是串行通信接口定时信号/事件的相对较大的有理数倍频。
现在参考图10，按照特定的实施方式的时钟合成系统被示出在方框原理图中并且由一般参考符号1000指示。时钟合成系统1000可以包括类似于图9中示出的部分，并且将不重复类似部分的描述。
图10的实施方式不同于图9的实施方式，因为图10的实施方式特别地示出了USB部分1004、系统存储器1040、自定义音频接口（I/F）1042、认证部分1046、和编码器/译码器电路（CODEC）1044。
USB部分1004可以允许串行数据在USB连接1022与自定义音频I/F1042和数据处理电路1038中的任何一个之间传递。USB部分1004可以包括物理I/F电路（PHY）1048和文件系统1050。PHY1048可以提供到链路1022的电连接以允许串行数据的接收和传送。文件系统1050可以存储通过USB部分1004被缓冲传输的数据。USB文件系统1050还可以生成由时钟发生器电路1002使用的P_SYNC，在该实施方式中P_SYNC可以是SoF脉冲。
USB部分1004可以通过中断路径1052、第一输入数据传输路径1054和第一输出数据传输路径1056与自定义音频I/F1042进行通信。在示出的特定实施方式中，第一输入数据传输路径1054和第一输出数据传输路径1056可以是USB“批量”传输路径。USB部分1004还可以通过第二输入数据传输路径1058和第二输出数据传输路径1060与数据处理电路（在本实例中为音频数据处理电路1038）进行通信。在示出的特定实施方式中，第二输入数据传输路径1054和第二输出数据传输路径1056可以是USB等时数据传输路径。
自定义音频I/F1042可以与认证部分1046进行通信以使通过这一接口的音频数据获得数字权限保护。在示出的实施方式中，自定义音频I/F1042可以连接至自定义物理连接，该自定义物理连接可以包括自定义引脚。
音频数据处理电路1038可以接收来自时钟发生器电路1002的AUDIO_CLK。这种音频时钟可以与P_SYNC（即，USBSoF标识）同步，并且是该P_SYNC的较大的有理数倍频，并且还可以是被处理的音频数据的取样率（Fs）的整数倍。在图10中，音频数据处理电路1038包括音频编辑器1062、音频数据输入路径1064、和音频数据输出路径1066。另外，在音频数据处理电路1038之间的数据传输可以经由系统存储器1040。音频编辑器1062可以通过使用CODEC1044对接收到的音频数据进行解码和/或编码，该CODEC1044可以执行适用于特定的数字音频数据编码技术的解码/编码算法。由于时钟发生器电路1002的操作，这种编码可以严格管理与SoF脉冲的同步性。另外，如从本文的其它实施方式所理解的，AUDIO_CLK可以迅速地追踪P_SYNC的任何变化。还应当理解，通过选择系统值（例如，PLL分频数、计数值（CO），和/或分频数（L）），可以生成AUDIO_CLK以适应多种不同的取样频率。
仍参考图10，在示出的实施方式中，时钟发生器电路1002、USB部分1004、自定义音频I/F1042、系统存储器1040、和音频处理电路1038均可以是同一IC器件1020的一部分，并且晶体1016、串行链路1022、认证部分1046、和CODEC1044具有到IC1020的外部连接。
虽然图10示出了USB部分，但是可选的实施方式可以包括其它的通信块。这种通信块可以按照可选的串行通信标准，或者可以按照并行数据传输协议/标准来实施数据传输。即，虽然一些实施方式可以有利地利用串行通信同步事件（例如，SoF），但是可选的实施方式可以同步于与串行数据传输无关的定时信号。
以这种方式，时钟合成系统可以生成一个或多个输出音频时钟值，该一个或多个输出音频时钟值与音频数据取样率相同，或者是音频数据取样率的整数倍。音频处理电路可以利用音频时钟值与音频CODEC相结合来处理音频数据。
应当理解到，可以通过一个或多个固定功能的IC器件来实现以上描述的各种实施方式。例如，该器件可以形成为自定义IC。另外或者可选地，实施方式的全部或者一部分可以使用一个或多个专用IC（ASIC）形成。
然而，另外的实施方式可以利用可编程电路来形成以上描述的实施方式的全部或者一部分。这种可编程性可以使这种器件满足具有不同的输出频率范围、源时钟信号、和/或同步事件的许多应用。
参考图11，按照一个实施方式的时钟合成系统1100被示出在方框图中。时钟合成系统1100包括以上实施方式中描述的各个部分：具有生成相对于标称计数值C的差值的基准频率计数器1110的基准时钟发生器1102、以偏移值M进行操作的调制器1112、和按L或者L+1分频的双模预分频器。PLL1108可以将基准时钟CLK_REF倍频某一值，其中该值可以是整数（例如，P）或者有理数，例如P/Q，其中P和Q是整数。
在系统1100中，值C、M、L、P、或者Q中的任何一个或者全部可以是用户设定的值。可以由用户建立这种用户设定值以满足如上提及的相对于P_SYNC频率的有理乘数（W）。建立该值可以包括以下项中的任何一个：将数据值写入寄存器，使用配置数据配置可编程电路、为处理器加载指令（例如，固件），或者设定特定的制造后选项（例如，融合选项，选择性地打开熔丝连接，选择性地启用反熔丝型连接），这些只是许多可能的方法中的少数。
以这种方式，可以通过用户在器件内设定一个或多个值来建立时钟合成系统利用的变量。
现在参考图12A和图12B，按照另一实施方式的时钟合成系统和方法被示出在一系列方框图中。图12A和图12B示出了一个实施方式，在该实施方式中，可以通过可编程电路和固定功能的电路两者来形成时钟合成系统的部分。虽然多种可选的实施方式可以包括可编程电路和固定功能的电路的不同组合，但是在图12A/B的特定的实施方式中，可以使用可编程逻辑电路来形成基准时钟发生器1202，而PLL1208可以是固定功能的电路（但是具有可通过寄存器配置的分频数/倍频数，如下面将要描述的）。
参考图12A，IC1220可以包括可编程电路1270、PLL1208、PLL配置寄存器1272、和I/O1278。可编程电路1270可以包括可编程互连（I/C）1274和可编程逻辑块1276。响应于用户提供的配置数据，可编程互连（I/C）1274和可编程逻辑块1276可以被配置以执行预定的功能并且具有指定的信号路径。PLL1208可以基于存储在PLL配置寄存器1272内的值提供倍频和/或分频功能。在示出的实施方式中，PLL配置寄存器1272可以被加载整数P和Q，整数P和Q可以建立输入和反馈时钟分频数。
图12A示出了按照一个实施方式的硬件编程操作。电路设计块可以以与IC1220本质上兼容的格式（二进制配置文件）存在于设计数据库1280中，或者这种设计可以通过用户应用程序接口（API）1282存在于较高级的硬件设计语言中，该语言可合成到适用于IC1220的配置数据中。在示出的特定的操作中，调制器设计数据1284-0、计数器设计数据1284-1、预分频器设计数据1284-2、和互连设计数据1284-3可以通过用户API1282被加载到IC1220中。
图12B示出了硬件编程操作后的IC1220。响应于调制器设计数据1284-0、计数器设计数据1284-1、预分频器设计数据1284-2，可编程逻辑块1270可以被编程为基准频率计数器1210、调制器1212、和双调制器预分频器1214中。按照互连数据1284-3，可以互连这些电路部分（1210、1212、1214）以形成向PLL1208提供作为输入的基准时钟CLK_REF的基准时钟发生器，并且I/O1278可以被连接作为基准频率计数器1210的输入（CLK_SRC和P_SYNC）。
图12B还示出了被加载整数值INTO和INT1的PLL配置寄存器1272，以使P=INT0和Q=INT1。
在一个实施方式中，可以通过硬件配置数据来建立可编程电路部分内的操作值（例如，标称频率计数器值（C）、调制器偏移值（M）、预分频器分频数L），并且因此在没有硬件重编程操作的情况下这些值可以不被改变。然而，在其它的实施方式中，电路部分（1210、1212、1214）中的任何一个或者全部可以将寄存器编程到这些值。
以这种方式，可以利用可编程电路整体地或者部分地形成生成同步事件的有理数倍频的输出时钟的时钟合成系统。
现在参考图13，按照另一实施方式的时钟合成系统被示出在结构图中并且由一般参考符号1300指示。时钟合成系统1300可以被实现在提供可编程的功能以及固定的功能的“片上系统”IC1320上。在示出的特定实施方式中，IC1320可以提供可编程的模拟功能、可编程的数字功能、固定的数字功能、和固定的模拟功能。IC1320可以包括数字部分（下面更加详细地描述）、模拟部分（下面更加详细地描述）、和系统资源部分1393。
在图13的实施方式中，外部引脚（一组被示出为1384）可以具有直接地或者经由可编程I/O路径（一个被示出为1390）到数字系统互连（DSI）1386和/或模拟互连1388的连接。
数字部分可以包括数字系统1392、存储器系统1340、处理器系统1394、和程序及测试系统1396。数字系统1392可以包括可编程的数字部分1398以及一些固定功能的数字块（1397、1304）。在示出的实施方式中，可编程的数字部分1398可以被编程为包括基准时钟发生器电路1306，该基准时钟发生器电路1306可以响应于如本文所描述的源时钟（CLK_SRC）和同步信号/事件（P_SYNC）及等同物生成基准时钟（CLK_REF）。另外，在示出的实施方式中，固定功能的数字块1304可以是连接至串行通信链路1322的串行通信块。串行通信块1304可以给基准时钟发生器电路1306提供同步信号（P_SYNC）。DSI1386可以提供数字系统1392的多个部分之间的数字连接和/或到适当配置的外部引脚（例如，1384）的连接。
存储器系统1340可以包括多种类型的一个或多个存储器（MEM0至MEMn），包括但不局限于静态随机存取存储器（SRAM）、非易失性存储器（包括EEPROM和闪速EEPROM）。处理器系统1394可以包括处理器（PROC）以及外围存取系统（PERIACC）。处理器可以包括一个或多个处理器以及相应的电路例如存储器控制器（包括缓存控制器）和中断控制电路。外围存取系统可以包括电路例如直接存取电路、和/或数据传输集线器电路、或者等同物。
程序及测试系统1396可以包括允许数据被加载到存储器系统中的电路（由处理器系统1394执行的程序数据）、以及用于给IC1320提供测试数据和测试来自IC1320的结果数据的测试电路。
存储器系统1340和处理器系统1394可以被连接至系统总线1344。系统总线1344还可以被连接至数字部分、模拟部分、和系统资源1393。
系统资源1393可以包括PLL1308、源时钟电路1316、其它的时钟电路1391、和功率管理系统1389。PLL1308与基准时钟发生器1306结合可以形成用于提供输出时钟CLK_OUT的时钟发生器电路1302。源时钟电路1316可以提供源时钟（CLK_SRC）用于由基准时钟发生器电路1306使用以生成基准时钟CLK_REF。在一些实施方式中，源时钟电路1316可以是晶体振荡器电路。然而，在其它的实施方式中，源时钟电路1316可以是内置到IC器件1320中的另一振荡器电路（并且IC器件1320可以不需要外部晶体）。其它的时钟电路1391可以给IC1320的多个部分提供定时信号。功率管理系统1389可以给IC1389的多个部分提供电源电压和管理。功率管理1389在低功率操作模式（即，睡眠）可以选择性地禁用器件的某些部分。
仍参考图13，模拟部分1387可以包括一些模拟块（ALOGBLK0至ALOGBLKn），该模拟块可以通过模拟互连1388被连接至外部引脚（例如，1384）。模拟块（ALOGBLK0至ALOGBLKn）可以包括执行模拟电路功能的模拟电路。选定的或所有的模拟块（ALOGBLK0至ALOGBLKn）还可以接收数字数据和/或向数字部分输出数字数据。模拟块（ALOGBLK0至ALOGBLKn）可以包括多个模拟电路，包括但不局限于电容传感电路、比较器、模拟到数字转换器（ADC）（包括“∑-△”型和/或逐次逼近型）、滤波器（包括低通滤波器）、开关电容型电路、和/或数字到模拟转换器（DAC）（包括电流DAC和/或电压DAC）。
以这种方式，生成同步事件的有理数倍频的输出时钟的时钟合成系统可以形成在可编程的片上系统上。
虽然特定的实施方式已经示出了音频数据处理系统，但是可选的实施方式可以包括许多其它的应用。现在将参考图14和图15描述两个可选的实施方式。
参考图14，按照另一个实施方式的时钟合成系统被示出在方框原理图中并且由一般参考符号1400指示。时钟合成系统1400可以生成可与交流电（AC）电源线波形同步的输出信号CLK_OUT。时钟合成系统1400可以包括交叉检测电路1404、源时钟电路1416、时钟发生器电路1402、和解调器/调制器1485。
交叉检测电路1404可以检测何时AC线电压与零电压电平相交，并且响应于该相交事件，生成信号P_SYNC。
时钟发生器电路1402可以响应于源时钟CLK_SRC和P_SYNC生成输出信号CLK_OUT，如本文其他的实施方式所描述的。特别地，输出时钟CLK_OUT可以与P_SYNC同步，并且具有P_SYNC频率的有理数倍频的频率。
源时钟电路1416可以生成源时钟CLK_SRC。在一个实施方式中，源时钟电路1416可以是集成电路的内置式振荡器电路，该集成电路还包括时钟发生器电路1402。
解调器/调制器1485可以对AC线电压上传送的数据进行解调以生成解码数据。另外或者可选地，解调器/调制器1485可以调制AC线电压上的数据以生成调制的AC线信号。
以这种方式，时钟合成系统可以生成一个或多个输出时钟，该一个或多个输出时钟是AC线电压的相对较大的有理数倍频。
参考图15，仍按照另一个实施方式的时钟合成系统被示出在方框原理图中并且由一般参考符号1500指示。时钟合成系统1500可以生成输出信号CLK_OUT，该输出信号CLK_OUT可以与相对较低的晶体振荡器频率同步。相对较低的晶体振荡器频率可以小于1MHz，更具体地，小于100kHz，甚至更具体地，小于约50kHz。时钟合成系统1500可以包括低频晶体振荡器电路1504、时钟发生器电路1502、和源时钟电路1516。
低频晶体振荡器电路1504可以在由晶体1518确定的频率振荡，并且以该振荡频率输出信号P_SYNC。在一个实施方式中，晶体可以是“表面皿（watchcrystal）”，并且P_SYNC可以具有大约32,768Hz的频率。
时钟发生器电路1502可以响应于源时钟CLK_SRC和P_SYNC生成输出信号CLK_OUT，如本文其他的实施方式所描述的。特别地，输出时钟CLK_OUT可以与P_SYNC同步，并且具有为P_SYNC频率的有理数倍频的频率。
源时钟电路1516可以生成源时钟CLK_SRC。在一个实施方式中，源时钟电路1516可以是集成电路的内置式振荡器电路，该集成电路包括时钟发生器电路1502。
以这种方式，时钟合成系统可以生成一个或多个输出时钟，该一个或多个输出时钟是低频晶体振荡器的相对较大的有理数倍频，并且与低频晶体振荡器同步。
已经在以上的多个结构图中示出了系统、设备和方法，现在将参考流程图描述特定的方法。
现在参考图16，流程图中示出了按照一个实施方式的方法并且由一般参考符号（1681）指示。方法1681可以包括响应于同步信号和源时钟之间的差异生成选择信号（1679）。在特定的实施方式中，这一步骤可以包括将发生同步时钟脉冲的一些源时钟信号与理想值比较。然后响应于选择信号，源时钟信号可以被分频不同的整数以生成基准时钟（1677）。这种基准时钟可以是同步信号的有理数倍频，并且与同步信号同步。
现在参考图17，流程图中示出了按照一个实施方式的另一方法1781。方法1781可以包括响应于二进制选择信号，通过将源时钟信号分频整数L或者L+1来生成基准信号（1775）。可以通过将理想差值与测量的在同步信号和源时钟信号之间的差值比较来生成多位差值（1773）。可以调制该多位值以生成二进制选择信号（1771）。基准信号可以被倍频和滤波以生成一个或多个输出时钟，所述一个或多个输出时钟中的每个是同步信号的有理数倍频，并且与同步信号同步（1769）。滤波可以抑制由发生在框1771中的调制引起的边带频率。
现在参考图18，流程图中示出了按照另一实施方式的方法1881。方法1881可以包括响应于串行通信链路上的数据来生成同步信号（1867）。在一些实施方式中，该操作可以包括响应于串行数据定时值来生成同步信号，甚至更具体地，响应于帧起始标识来生成同步信号。方法可以按照发生在同步信号循环内的源时钟循环的数量进一步确定测量计数值（1865）。可以响应于理想计数值和测量计数值之间的比较来生成差计数值（1863）。可以调制差计数值以生成二进制选择信号（1861）。源时钟信号可以被分频（frequencydivide）由选择信号选定的多个整数中的一个以生成基准时钟（1859）。基准时钟信号可以倍频（frequencymultiply）有理数以生成与同步信号同步并且为同步信号的有理数倍频的输出时钟信号（1857）。
本发明的实施方式可以实现精确的、快速响应的、低抖动的时钟按较大因数的倍频。根据以上所解释的，特定的实施方式在严格地锁定到串行数据帧起始标识之后，可以以串行数据帧起始标识的数万倍的频率生成音频取样时钟。甚至更具体地，对于一些数字音频转换应用来说，可以合成45.1584MHz（1024*44.1kHz）和/或49.152MHz（1024*48kHz）的输出时钟，所述输出时钟被锁定到具有大约1kHz的频率的USB帧起始脉冲。抖动可以小于1ns峰峰值。
还如以上所解释的，本发明的实施方式可以在没有较低频率的同步信号时生成具有在期望标称值的自由运行频率的输出时钟。这一特征可以允许在出现同步信号时快速锁定到同步信号。这与一些在检测到同步信号后需要一些收敛时间来实现频率锁定的PLL方法形成对比。在类似以上描述的那些数字音频转换应用中，可以在几个音频取样周期（例如，<100us）内实现输出频率的稳定。与此相反，某些PLL解决方案可以花费几毫秒来实现具有可接受的小抖动的输出信号。
本发明的特定的实施方式可以将多种类型的数字音频数据转换与频率极其低的定时信号/事件同步。作为一些实施例，实施方式可以给对音频数据进行操作的转换电路提供定时信号，所述音频数据按照最初由飞利浦半导体公司公布的I2S标准和/或先前讨论的S/PDIF标准传送，所述两个标准仅作为两个实例。
应当理解到，在前述示例性的实施方式的描述中，有时多种特征被组合到单个实施方式、附图或关于它们的描述中，这是为了使公开内容简化，目的在于理解各个创造性方面中的一个或多个。然而，本公开内容的方法将不被解释为反映本发明需要比在每一个权利要求中明确叙述的更多的特征的意图。相反，如以下的权利要求所反映的，创造性方面存在于比单个前述公开的实施方式的所有特征少的特征中。因此，根据详细描述的权利要求特此被明确地并入该详细描述，并且每一个权利要求本身可作为单独的实施方式。
还应当理解，可以在缺少未具体公开的元件和/或步骤的情况下实践本发明的实施方式。即，本发明的特征可以去除一个元件。
相应地，虽然已经详细地描述了本文提出的特定实施方式的多个方面，但是本发明可以进行各种改变、替换、和变更而没有偏离本发明的精神和范围。

Claims (19)

1.一种时钟合成系统，包括：
前馈分频器电路，其被配置成响应于选择信号将源时钟信号按多个整数中的一个分频以生成与同步脉冲同步的基准时钟；
定时电路，其被配置成响应于所述源时钟信号和所述同步脉冲而生成差值，其中所述定时电路包括计数器，所述计数器通过将理想计数与所述源时钟信号和所述同步脉冲之间的频率差的测量计数比较来生成所述差值；
调制器，其响应于至少所述差值来调制所述选择信号；以及
倍频器电路，其倍频所述基准时钟以生成输出时钟。
2.根据权利要求1所述的时钟合成系统，其中：
所述调制器包括脉冲密度调制器；以及
所述分频器电路包括双模预分频器，所述双模预分频器响应于所述选择信号的逻辑状态来按整数L或者L+1分频。
3.根据权利要求1所述的时钟合成系统，其中：
所述调制器包括△-∑调制器，所述△-∑调制器至少将所述差值编码成脉冲流以生成所述选择信号。
4.根据权利要求1所述的时钟合成系统，其中：
所述倍频器电路包括锁相环，所述锁相环具有分频值Q和倍频值P，以使
f输出＝P/Q*f基准
其中f输出是所述输出时钟的频率，f基准是所述基准时钟的频率，以及P和Q是从多个整数值中选定的整数值。
5.根据权利要求1所述的时钟合成系统，还包括：
串行通信接口，其被配置成接收与所述同步脉冲同步的串行数据。
6.根据权利要求5所述的时钟合成系统，还包括：
所述串行通信接口选自通用串行总线(USB)接口或者S/PDIF接口。
7.一种时钟合成系统，包括：
频率合成电路，其响应于源时钟和同步时钟之间的至少一个差值将源时钟按不同的整数值分频以生成基准时钟，其中所述差值通过将理想计数与发生在所述同步时钟的循环内的源时钟循环的测量计数比较来生成；以及
倍频器电路，其通过倍频所述基准时钟来生成至少一个输出时钟，其中
所述同步时钟比所述源时钟和所述基准时钟慢，并且所述至少一个输出时钟是所述同步时钟的有理数倍频并且与所述同步时钟同步。
8.根据权利要求7所述的时钟合成系统，其中：
所述频率合成电路包括双模预分频器电路，所述双模预分频器电路将所述源时钟按整数L或者L+1分频。
9.根据权利要求7所述的时钟合成系统，还包括：
所述倍频器电路包括锁相环(PLL)，所述锁相环具有分频值Q和倍频值P，其中Q和P是整数；以及
PLL配置寄存器，其被配置成接收值Q和P作为从所述时钟合成系统外部的源接收的写入值。
10.根据权利要求7所述的时钟合成系统，其中：
所述同步时钟由选自由以下项构成的组的同步事件源生成：用于串行通信信号的帧起始脉冲、交流(AC)线电压、和频率小于50kHz的晶体振荡器输出。
11.根据权利要求7所述的时钟合成系统，其中：
所述频率合成电路至少包括由配置数据配置的可编程逻辑电路。
12.根据权利要求7所述的时钟合成系统，还包括：
串行通信接口，其响应于串行通信信道上的信号来生成所述同步时钟；以及
至少一个数据处理电路，其处理与所述同步时钟同步传送的数据；其中
所述至少一个数据处理电路选自由以下项构成的组：数据转换器电路，其与所述同步时钟同步地转换数据，包括模拟数字转换器电路和数字模拟转换器电路；编码或解码电路，其与所述同步时钟同步地编码或者解码数据；以及调制或解调电路，其用数据调制至少一个载波信号或者从至少一个已调制的载波信号解调出数据。
13.根据权利要求12所述的时钟合成系统，其中：
所述串行通信接口选自由以下项构成的组：通用串行总线接口和S/PDIF兼容接口。
14.一种时钟合成方法，包括：
基于选择信号将源时钟按多个整数值分频以生成与同步脉冲输入同步并且是所述同步脉冲输入的有理数倍频的基准时钟；
响应于至少一个差值来调制所述选择信号，所述至少一个差值是响应于所述同步脉冲输入和所述源时钟之间的差异而生成的，其中所述差异通过将理想计数与发生在所述同步脉冲输入的循环内的源时钟循环的测量计数比较来生成；以及
倍频和滤波所述基准时钟信号以生成输出信号。
15.根据权利要求14所述的方法，其中：
对所述源时钟分频包括根据所述选择信号来按整数L或者L+1分频。
16.根据权利要求14所述的方法，其中：
调制所述选择信号包括将理想值和所述差值之间的至少一个差异编码成可变的脉冲密度信号。
17.根据权利要求14所述的方法，还包括：
在外部串行通信连接处接收所述同步脉冲输入；以及
与主时钟同步地处理在所述外部串行通信连接处接收的数据。
18.根据权利要求17所述的方法，其中：
响应于通用串行总线帧起始脉冲来生成所述同步脉冲。
19.根据权利要求17所述的方法，其中：
处理数据包括选自包括以下项的组的步骤：响应于数字输入音频数据来生成模拟输出音频数据；根据I2S标准生成音频输出数据；以及根据S/PDIF标准生成音频输出数据。
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