KR19990056036A - 교환기의 복극성 전송신호의 데이터 및 클럭 복원회로 - Google Patents

교환기의 복극성 전송신호의 데이터 및 클럭 복원회로 Download PDF

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Abstract

본 발명은 기존의 L-C공진회로를 제거하고 디지털 PLL 회로를 사용하여 클럭을 추출복원함으로써 클럭의 지터를 최대한 줄이고 또한 환경변화(특히 온도변화)에도 영향을 받지 않고 클력을 안정되게 복원하기위해 전송선로로부터 입력되는 복극성 신호를 적절한 크기로 증폭하고 등화하는 기능을 하는 자동라인실장출력부와, 상기 자동라인실장출력부의 출력신호를 입력하여 양의 펄스 및 음의 펄스를 추출하기 위한 기능을 하는 펄스검출기와, 상기 펄스검출기의 출력신호를 입력하여 클럭을 복원하는 클럭복원회로와 데이타를 복원하기 위한 펄스정형 및 데이터 복원회로로 구성됨을 특징으로 한다.

Description

교환기의 복극성 전송신호의 데이터 및 클럭 복원회로
본 발명은 교환기 또는 다중화 전송장비의 다중화 선로 송수신부에 관한 것으로서, 특히 선로에서 수신된 복극성(Bipolar) 신호로부터 데이타 및 클럭을 출 복원하는 회로에 관한 것이다.
종래는 전송선로로부터 입력된 복극성(Bipolar)신호는 등화회로(101) 및 증폭기(103)와 피크 검출기9105)로 이루어진 자동라인실장출력부(ALBO;Automatic Line Build Out)(100)에 인가 되어 신호의 크기 및 위상이 보정되어 출력되는데, 이 출력신호는 상호위상이 반전된 균형신호로서 클럭추출을 위한전파정류부(107)와 데이터복원을 위한 펄스재생부(112)로 인가된다.상기 전파정류부(107)에서는 입력된 신호를 전파정류하여 공진회로로 구성되어 있는 클럭 추출부(110)로 입력시켜,이 공진회로에서는 인가된 신호로부터 전송속도에 맞는 주파수 성분을 추출하게 된다.상기 추출된 신호는 상기 자동라인실장출력부(ALBO;Automatic Line Build Out)(100)의 출력신호를 샘플링하고 재생펄스의 폭을 제어하는데, 사용되어 펄스를 정형(reshaping)시킨다.상기 정형된 신호는 데이터복원부(113)에 입력되어 미리 규정된 AMZ또는 HDB3등의 디코딩과정을 거쳐 NRZ 데이터로 복원된다.그러나 종래 기술에서의 클럭 추출은 L-C공진회로(108)를 사용하므로서 추출된 클럭의 지터(jitter)가 많이 발생하게 되고, 또한 주변 환경(특히 온도)변화에 따른 L(indnctor) 및 C(capacitor)값의 변화가 심하여 공진점이 이동(shift)하게 되어 클럭추출이 불안해 지게 된다.또한 전송장비를 여러 가지의 전송속도 (256kbs, 512kbs, 1024kbs 등)에 접속하기 위해서는 각각의 전송 주파수를 검출하기 위한 고진(Tank)회로를 구성하여 릴레이또는 스위치등으로 해당 공진회로를 선택하여 사용해야하는 불편함이 있는 뿐만 아니라, 커지는 단점이 있었다.
따라서 본 발명의 목적은 기존의 L-C공진회로를 제거하고 디지털 PLL 회로를 사용하여 클럭을 추출복원함으로써 클럭의 지터를 최대한 줄이고 또한 환경변화(특히 온도변화)에도 영향을 받지 않고 클력을 안정되게 복원하는 회로를 제공함에 있다.
본 발명의 다른 목적은 디지탈 PLL 회로를 사용함으로서 여러 가지의 운용전송속도에도 분주기(counter : Divider)를 제어하여 쉽게 접속할수 있도록 하는 회로를 제공함에 있다.
상기 목적을 수행하기위한 본 발명은 전송선로로부터 입력되는 복극성 신호를 적절한 크기로 증폭하고 등화하는 기능을 하는 자동라인실장출력부와, 상기 자동라인실장출력부의 출력신호를 입력하여 양의 펄스 및 음의 펄스를 추출하기 위한 기능을 하는 펄스검출기와, 상기 펄스검출기의 출력신호를 입력하여 클럭을 복원하는 클럭복원회로와 데이타를 복원하기 위한 펄스정형 및 데이터 복원회로로 구성됨을 특징으로 한다.
도 1는 종래의 실시예에 따른 블록도
도 2는 본 발명의 실시예에 따른 회로도
도 3의 도 2의 펄스 검출기의 구체회로도
도 4은 도 3의 동작 타이밍도
도 5는 도 1의 클럭 복원 회로의 구체블럭도 6은 도 6의 구체회로도
도 7은 도 6의 동작 파형도
도 8은 도 2의 펄스 정형 및 데이터복원회로의 구체회로도
이하 본 발명의 바람직한 실시예의 상세한 설명이 첨부된 도면들을 참조하여 설명될 것이다.하기에서 각 도면의 구성요소들에 참조부호를 부가함에 있어, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의내려진 용어들로서 이는 사용자 또는 칩설계자의 의도 또는 관례 등에 따라 달라질 수 있으며, 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 2는 본 발명의 실시예에 사용되는 블록도로서
선로(11)로부터 입력되는 복극성신호를 적절한 크기로 증폭하고 왜곡된 위한을 보정하기 위한 자동라인실장출력회로(100)와,상기 자동라인실장출력회로(100)의 출력으로부터 양(+)의 펄스(Positive Pulse) 및 음(-)의 펄스(Negative Pulse)를 추출하기 위한 펄스검출기(200)와,상기 펄스검출기(200)의 출력신호를 입력하여 클럭을 복원하기위한 클럭 복원회로(203) 및 데이타를 복원하기 위한 펄스 정형 및 데이타 복원회로(204)로 구성되어 있다.
상기 자동라인실장출력회로(100)는 등화회로(101)와 증폭기(103) 및 피크 검출기(105)로 구성 되어 도 1의 회로와 같으며,
상기 펄스검출기(200)은 신호의 레벨 변화 및 직류 바이어스 변화에 무관하게 일정한 DC전압으로 클램핑시키기 위한 클램핑회로(201)와,상기 클램핑된 신호로부터 펄스를 추출하는 비교기(202)로 구성된다.
한편,동일한 건물내 장비간 전송 또는 근거리 전송으로 그 사용 목적이 제한될 경우 선로상에서의 신호레벨 감쇄 및 위상왜곡이 심하지 않으므로 상기 구성중 상기 자동라인실장출력회로(100)는 생략이 가능하다.
도 1에서 전송선로(11)로부터 입력된 복극성 신호는 등화회로(101) 및 증폭기(103)와 피크 검출기(105)로 이루어진 자동라인실장출력회로(100)에 인가되어 신호의 크기 및 위상이 보정되어 출력되며,이 출력신호는 상호위상이 반전된 균형(balance)화된 신호로서 펄스검출기(200)로 인가된다.본 발명에서의 자동라인실장출력회로(100)는 종래구성에 있어서의 회로와 동일한 공지의 회로이므로 구체적 회로도 및 설명은 생략한다.상기 펄스검출기(200)는 클램핑회로(201)와 비교기(202)로 이루어 지는데,도 3에 펄스검출기(200)의 구체회로드의 일례를 나타내었으며, 도 4는 도 3의 각 부파형도를 나타낸 것이다.상기 자동라인실장출력회로(100)의 증폭기(103)의 출력은 도 4의 (4a)및 (4b)와 같이 출력되어 각각 저항(R1,R2),캐패시터(C1,C2),다이오드(D1,D2)등으로 이루어진 클램핑회로(201)에서 도 4의 (4c),(4d)와 같이 -0.7v 에 클램핑된 비교기(301,302)로 입력된다.상기 비교기(301,302)에서는 상기 클램핑 되어 입력되는 신호와 0전위(Groung)를 비교하여 도 4의 (4e) 및 (4f)와 같이 출력하게 되어 결국 이신호는 서로로부터 입력되는 바이폴라신호의 포지티브(Positive) 및 네가티브(Negatine)펄스신호가 된다.이 신호는 클럭복원 회로(203)와 펄스정형 및 데이터 복원회로(204)에 인가된다.상기 클럭 복원회로(203)는 도 5에 보인 바와 같이 상승엣지(또는 하강 엣지)검출기(501)와 분주기(502)로 구성된 디지탈 PLL회로로 구성된다.도 5의 회로는 전송속도 및 시스템클럭(또는 클럭발생기: oscillator)에 따라 여러 가지로 구현 될 수 있으므로,본 발명의 실시예에 사용되는 동작 설명을 위한 전송속도는 1,024Mbps이고,시스템 클럭은 16,384MHZ을 사용하여 구현하는 것으로 가정 하였을때의 구체회로의 일례를 도 6에 나타내었으며,도 7는 도 6의 회로각부 파형도 이다.도 6에서 펄스검출기(200)의 출력(4d) 또는 (4e)중 어느 하나를 입력하여, 이 신호를 2개의 디플립플롭(DF1,Df2)의 및 낸드게이트(NA1)로 이루어진 상승엣지 검출기(501)에 인가하면 도 7의 파형도 (6e)에서 보는 바와 같은 좁은폭의 (16,384MHZ의 클럭 1주기에 해당) 펄스가 발생된다. 이신호는 앤드게이트(AN1)와 같이 16진 분주기를 구성하고 있는 계수기(CNT1)의 LOAD(ID)입력단자에 인가되어 계수기(CNT1)가 이 신호를 기준으로 계수를 시작하도록 제어한다. 한편 엣지 신호가 없는 구간에서 계수기(CNT1)는 16진 마다 발행하는 TC(TERMINAL COUNT)신호가 자체의 로드(LD)에 앤드게이트(AN1)을 통해 궤환되므로서 결국 계수기(CNT1)는 입력펄스에 동기되어 시스템 클럭을 분주하게 되어 (6g)의 복원클럭을 생성하게 된다.한편,펄스검출기(200)의 출력은 도 8에서 보는 바와같이 펄스정형 및 데이터 복원회로(204)에 입력되는데,펄스정형은 디플립플롭(DF81,Df82)를 사용하여 복원된 클력으로 리타이밍(retiming)하면 되며,데이터 복원은 이미 규정되어진 코딩(CODING)방식에 따른 AMI 또는 HDB3 디코딩(801)를 사용하면 NRZ 데이타가 복원된다, 여기에서 AMI 또는 HDB3 디코딩회로(801)는 공지의 기술이므로 회로 및 설명을 생략한다.
상술한 바와같이 복원클럭의 지터가 감소되어 안정된 클럭을 재생하게 되어 장비의 신뢰성이 향상되고,또한 데이타를 정확히 복원할수있게 되어 전송비트오율 (BER: Bit ERROR RATE)이 향상되며 또한 주변환경과는 거의 무관한 신뢰성을 갖는 장비의 구현이 가능하며,그리고 디지탈 PLL회로를 사용하여 클럭을 복원하게 되어 ASIC화 가 용이하여 장비의 소형 경향화가 가능해지고 또는 분주기를 적절히 조절하여 운용환경에 따라 여러 가지종류의 전송속도에 접속하여야 할 경우에도 쉽게 적용이 가능하므로 융통성이 매우 높은 이점이 있다.

Claims (4)

  1. 전송선로로부터 입력되는 복극성 신호를 적절한 크기로 증폭하고 등화하는 기능을 하는 자동라인실장출력부와, 상기 자동라인실장출력부의 출력신호를 입력하여 양의 펄스 및 음의 펄스를 추출하기 위한 기능을 하는 펄스검출기와, 상기 펄스검출기의 출력신호를 입력하여 클럭을 복원하는 클럭복원회로와 데이타를 복원하기 위한 펄스정형 및 데이터 복원회로로 구성됨을 특징으로 하는 회로.
  2. 제1항에 있어서,
    펄스검출기는 신호의 레벨 변화 및 직류 바이어스 변화에 무관하게 일정한 DC전압으로 클램핑시키기 위한 클램핑회로(201)와,상기 클램핑된 신호로부터 펄스를 추출하는 비교기(202)로 구성됨을 특징으로 하는 회로.
  3. 제1항에 있어서,
    펄스정형 및 데이터복원회로는 상기 펄스검출기(200)의 출력을 상기 복원된 클력으로 리타이밍하는 디플립플롭(DF81,Df82)과,상기 디플립플롭(DF81,Df82)의 출력을 이미 규정되어진 코딩방식에 따라 NRZ방식으로 데이터를 복원하는 AMI 또는 HDB3 디코딩(801)로 구성됨을 특징으로 하는 회로.
  4. 제1항에 있어서,클럭 복원회로는 상기 펄스검출기(200)의 출력을 시스템 클럭에 따라 상승엣지 또는 하강엣지를 검출하는 상승엣지(또는 하강엣지)검출기(501)와,상기 상승엣지(또는 하강엣지)검출기(501)의 출력을 분주하여 클럭을 복원하는 분주기(502)로 구성됨을 특징으로 하는 회로.
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