KR100186433B1

KR100186433B1 - 데이타 통신장치의 클럭주파수 및 위상 복원회로

Info

Publication number: KR100186433B1
Application number: KR1019960077534A
Authority: KR
Inventors: 오규환
Original assignee: 구자홍; 엘지전자주식회사
Priority date: 1996-12-30
Filing date: 1996-12-30
Publication date: 1999-04-15
Also published as: KR19980058222A

Abstract

본 발명은 디지탈 데이타 통신 시스템에서 클럭 및 데이타를 복원하는 기술에 관한 것으로, 종래의 클럭주파수 복원회로는 고속 응용에 적합하는 등 많은 장점을 가지고 있지만 주파수에 대한 정보를 나타낼 수 없고, 단지 위상 차리만을 감지할 수 있기 때문에 정확한 주파수의 클럭원을 필요로 하는 단점이 있었다.

따라서, 본 발명은 이를 해결하기 위하여, 입력 데이타 열의 에지를 검출하는 에지 검출기(31)와; 클럭신호(CLK)를 발생함에 있어서 상기 에지 검출기(31)의 출력 펄스열에 강제로 정렬시켜 발생하는 클럭 발생기(32)와; 상기 에지 검출기(31)의 에지 검출신호와 상기 클럭신호(CLK)를 비교하여 두 신호 사이의 빠르고 늦음 정도에 상응되는 주파수 조정신호를 생성하는 위상 검출기(33)와; 상기 위상 검출기(33)에서 출력되는 주파수 조정신호를 직류성분의 신호로 가공하여 상기 클럭 발생기(32)에 공급하는 저역필터(34)로 구성한 것이다.

Description

데이타 통신장치의 클럭주파수 및 위상 복원회로

제1도는 일반적인 디지탈데이타 통신장치의 클럭주파수 복원 블럭도.

제2도의 a 내지 f는 제1도 각부의 파형도.

제3도는 본 발명 데이타 통신장치의 클럭주파수 및 위상 복원회로의 일실시 예시 블럭도.

제4도는 본 발명의 동작원리를 설명하기 위한 파형도로서,

a는 입력 데이타열의 파형도. b는 클럭신호의 파형도.

제5도는 제3도에서 클럭발생기의 일실시 예시 블록도.

제6도는 제3도에서 에지 검출부의 일실시 예시 회로도.

제7도는 제3도에서 클럭발생기의 일실시 예를 보인 상세 회로도.

제8도의 a 내지 e는 제6도 및 제7도의 각부의 파형도.

제9도는 본 발명 데이타 통신장치의 클럭주파수 및 위상 복원회로에 대한 다른 실시예를 보인 블록도.

제10도는 제9도에서 위상 검출기의 일실시 예시 회로도.

제11도의 a 내지 d는 제10도 각부의 파형도.

* 도면의 주요 부분에 대한 부호의 설명

31 : 에지 검출부 32 : 클럭 발생기

33 : 위상 검출기 34 : 저역 필터

본 발명은 디지탈 데이타 통신 시스템에서 클럭 및 데이타를 복원하는 기술에 관한 것으로, 특히 데이타를 전송할 때 넌리턴제로(NRZ) 형식으로 전송되는 임의의 데이타 열에서 클럭의 위상 뿐만 아니라 주파수까지도 데이타와 정렬시켜 복원하는데 적당하도록 한 데이타 통신장치의 클럭주파수 및 위상 복원회로에 관한 것이다.

제1도는 일반적인 디지탈데이타 통신장치의 클럭주파수 복원회로에 대한 블록도로서 이에 도시한 바와 같이, 넌리턴제로 형식으로 코딩되어 공급되는 비트스트림(BS)의 전이를 검출하여 리턴제로 형식으로 변환하는 전이 검출기(11)와; 상기 리턴제로 형식으로 변환된 신호(RZ)를 클럭신호(CLK)와 비교하여 위상차를 검출하는 위상 검출기(12)와; 상기 위상 검출기(12)의 출력신호(PD OUT)를 저역 필터링하는 저역필터(13)와; 상기 저역필터링된 전압에 상응되는 주파수의 클럭신호(CLK)를 생성하여 상기 위상 검출기(12)에 공급하는 브이씨오(VCO)(14)로 구성된 것으로, 이의 작용을 제2도의 파형도를 참조하여 설명하면 다음과 같다.

전이 검출기(11)는 제2도의 a와 같이 넌리턴제로(NRZ) 형식으로 입력되는 비트스트림(BS)의 전이를 검출하여 제2도의 b와 같이 일정한 정극성 구간을 같고 가변적인 부극성 구간을 갖는 리턴제로(RZ) 형식의 신호를 발생한다.

이때, 위상 검출기(12)는 상기 전이 검출기(11)에서 출력되는 리턴제로 형식의 신호(RZ)와 브이씨오(14)에서 출력되는 클럭신호(CLK)를 비교하여 그에 따른 출력신호(PD OUT)를 발생하게 된다. 이때, 상기 위상 검출기(12)는 상기 리턴레로 신호(RZ)와 클럭신호(CLK)를 곱한 즉, 익스클루시브오아를 취한 결과를 적분하여 위상 차이를 검출하게 된다.

예로써, 리턴제로 신호(RZ)가 제2도의 b와 같이 공급되고, 상기 클럭신호(CLK)가 제2도의 c와 같이 공급되어 그들간의 위상차가 정확하게 90°가 되는 경우 상기 위상 검출기(12)는 제2도의 d와 같이 평균 직류성분이 제로 즉, 듀티비가 50%인 출력신호(PD OUT)를 발생하게 된다.

그러나, 상기 클럭신호(CLK)가 제2도의 e와 같이 공급되어 리턴제로 신호(RZ)와의 위상차가 90°가 되지 않는 경우에는 제2도의 f와 같이 평균 직류성분이 제로가 아닌 즉, 듀티비가 50%가 아닌 출력신호(PD OUT)를 발생하게 되고, 이는 부귀환 루프를 통해 그들간의 위상차가 정확하게 90°가 되는 방향으로 브이씨오(14)의 발진주파수가 조정된다.

그러나, 이와 같은 종래의 클럭주파수 복원회로는 고속 응용에 적합하는 등 많은 장점을 가지고 있지만 주파수에 대한 정보를 나타낼 수 없고, 단지 위상 차이만을 감지할 수 있기 때문에 정확한 주파수의 클럭원을 필요로 하는 단점이 있었다.

따라서, 본 발명의 목적은 데이타의 에지에 클럭신호를 강제로 정렬시키는 방식으로 클럭신호를 생성하고, 이렇게 발생된 클럭신호를 이용하여 위상 뿐만 아니라 주파수 차이도 검출해 내는 데이타 통신장치의 클럭주파수 및 위상복원 회로를 제공함에 있다.

제3도는 상기의 목적을 달성하기 위한 본 발명 데이타 통신장치의 클럭주파수 및 위상 복원회로의 일실시 예시 블록도로서 이에 도시한 바와 같이, 입력 데이타 열의 에지를 검출하는 에지 검출기(31)와; 클럭신호(CLK)를 발생함에 있어서 상기 에지 검출기(31)의 출력 펄스열에 강제로 정렬시켜 발생하는 클럭 발생기(32)와; 상기 에지 검출기(31)의 에지 검출신호와 상기 클럭신호(CLK)를 비교하여 두 신호 사이의 빠르고 늦음 정도에 상응되는 주파수 조정신호를 생성하는 위상검출기(33)와; 상기 위상 검출기(33)에서 출력되는 주파수 조정신호를 직류성분의 신호로 가공하여 상기 클럭발생기(32)에 공급하는 저역필터(34)로 구성한 것으로, 이와 같이 구성한 본 발명의 작용 및 효과를 첨부한 제4도 내지 제11도를 참조하여 상세히 설명하면 다음과 같다.

먼저, 제4도를 참조하여 본 발명의 기본 동작원리를 설명하면, 임의의 입력 데이타열(Din)이 제4도의 a와 같을 때 제4도의 b와 같이 그 데이타열(Din)의 상승에지나 또는 하강에지에 동기하여 클럭신호(CLK)를 강제로 정렬(align)시키는 것이다. 이때, 이전 클럭신호의 상승에지와 입력 데이타열(Din)의 에지를 서로 비교하여 그들간의 선행/후행(lead/lag)을 감지하고, 그 결과에 따라 내부 클럭신호(CLK)의 주파수를 조정한다.

제3도는 상기와 같은 기본 동작원리를 적용하여 구현한 일실시 예시도로서, 넌리턴제로(NRZ) 형식의 데이타를 리턴제로(RZ) 형식의 데이타로 변환하는 블록을 사용하지 않는 대신 비트 스트림(BS : Bit Stream) 형태로 입력되는 데이타열(Din)의 에지를 감지하는 에지 검출기(31)를 채택하여 소정 형식의 에지 검출신호를 출력하도록 하였다. 또한, 클럭 발생기(32)는 상기 에지 검출기(31)의 출력펄스에 클럭신호(CLK)를 강제로 정렬시킨다. 즉 클럭 리스타팅(clock restarting)을 수행한다. 위상 검출기(33)에서는 상기 에지 검출기(31)의 출력신호와 내부 클럭신호를 비교하여 어느 신호가 빠르거나 늦은지를 판단한 후 그 판단 결과에 상응되는 소정 형식의 신호를 발생하고, 이 신호가 저역필터(34)를 통해 상기 클럭 발생기(32)에 전달되어 클럭신호의 주파수를 조정하게 된다.

제5도는 상기 제3도에서 클럭 발생기(32)의 일실시 구현예를 보인 상세 블록도로서, 상기 에지 검출기(31)에서 에지 검출신호(EDS)가 발생되면 클럭발생 제어부(51)에 의해 기존의 클럭발생 루프가 차단되고, 그 클럭발생 제어부(51) 및 지연부(52)를 통해 에지 검출신호(EDS)에 강제로 동기된 클럭신호(CLK)가 발생된다. 그러나, 상기 에지 검출신호(EDS)가 발생되지 않으면 상기 클럭발생 제어부(51)에 의해 기존의 클럭발생 루프가 형성되어 일종의 링 발진기 형태로 동작하면서 기존의 클럭신호를 그대로 발생하게 된다. 여기서, 클럭신호(CLK)의 주파수는 사이 지연부(52)를 통해 조정이 가능하며, 그 지연부(52)에서 T는 클럭신호(CLK)의 주기를 의미한다.

제6도는 상기 제3도에서 에지 검출기(31)의 일실시 구현예를 보인 상세 회로도이고, 제7도는 클럭 발생기(32)의 상세 회로도로서 이의 동작원리는 제5도의 설명에서와 동일하며, 이들의 작용을 제8도의 파형도를 참조하여 좀더 상세히 설명하면 다음과 같다.

먼저, 제6도의 에지 검출기(31)에서, 제8도의 a와 같은 입력 데이타열(Din)이 직접 낸드게이트(ND61)의 타측 입력으로 공급됨과 아울러, 인버터(I61), 콘트롤워드라인(CWL)을 통해 이중 바이어스(Replica Bias)되는 각각의 지연소자(D61-D64), 지연소자(D65)로 구성되어 디지탈적으로 지연량이 제어되는 지연부(DCDL : Digitally Controlled Delay Line)(60)를 통해 소정시간(τ₀) 즉, 클럭신호(CLK)의 1/2주기만큼 지연되어 그 낸드게이트(ND61)의 일측 입력단자에 공급되므로 그 낸드게이트(ND61)에서 제8도의 (b)와 같은 에지검출신호(EDS1)가 출력된다.

상기 에지검출신호(EDS1)가 출력되지 않을 경우 제7도와 같은 클럭 발생기(32)는 인버터(I73), 낸드게이트(ND71), 디지탈적으로 제어되는 지연부(72)를 통해 일종의 클럭 루프를 형성하여 제8도의 d와 같은 클럭신호(CLK)를 발생한다.

그러나, 상기 입력 데이타열(Din)에서 에지가 검출되어 제8도의 b와 같은 에지검출신호(EDS1)가 공급될 때에는 디지탈적으로 제어되는 지연부(71)가 그 에지검출신호(EDS1)를 소정 시간(to/2) 지연시켜 제8도의 c와 같은 에지검출신호(EDS1)를 출력한다.

상기 시간(to/2)동안 제8도의 e와 같은 클럭입력신호(Cin)가 0으로 공급됨과 아울러 상기 클럭 루프가 차단된 상태가 유지하고 있다가 상기 에지 검출 신호(EDS2)가 다시 0으로 될 때 그 신호(EDS2)가 낸드게이트(ND72)에 의해 1로 반전되어 공급되므로 상기 입력 데이타열(Din)의 에지에 클럭신호(CLK)가 강제로 정렬된다. 이로부터 소정 시간(τ₀) 이후에 상기 클럭입력신호(Cin)가 클럭신호(CLK)로 출력된다.

결국, 클럭신호(CLK)를 기준으로 3/4주기 만큼의 지연시간을 두고 입력 데이타열(Din)의 에지와 클럭신호(CLK)를 정렬시키게 된다. 물론, 상기 에지검출신호(EDS2)가 본래대로 1로 복귀하면 원래의 클럭루프가 다시 형성되어 클럭신호(CLK)를 계속 생성하게 된다.

상기 제6도 및 제7도는 디지탈 방식으로 지연부(61),(71)(72) 내의 지연시간이 조정되도록 구현한 예를 보인 것이고, 이를 아날로그 방식으로도 용이하게 구현할 수 있는데, 제9도는 아날로그 지연방식으로 구현한 본 발명의 다른 실시예를 보인 클럭주파수 및 위상 복원회로의 전체 구성도이다.

상기 제9도에서는 일반적인 아날로그의 저역필터를 사용하지 않고 대신 디지탈 콘트롤워드라인신호(CWL)를 발생하여 디지탈적으로 지연량을 조정하는 디지탈필터(94)를 채택하였으며, 클럭 발생기(92)도 그 디지탈 콘트롤워드라인신호(CWL)에 의해 주파수가 조정되도록 구현하였다.

또한, 1/2주기 지연부(95)는 상기 클럭 발생기(92)에서 생성된 3/4클럭주기의 에지와 클럭신호(CLK)의 지연량을 1/2클럭주기로 하여 데이타 복원 오차를 최대한 줄일 수 있도록 설계된 것이다.

또한, 위상 검출기(93)의 구현예를 제10도에 나타내었는데 이에 도시한 바와 같이, 여기서는 제11도의 b와 같은 에지검출신호(EDS2)와 원래의 클럭신호(CLK)를 약간 변형시킨 제11도의 a와 같은 클럭신호(CLKP)를 비교하여 두 신호(EDS2),(CLKP)의 선행/지연정도에 상응되는 제11도의 c와 같은 상승신호(UP)나 제11도의 d와 같은 하강신호(down)를 발생하도록 하였다.

이렇게 발생된 상승신호(UP) 및 하강신호(down)가 상기 디지탈 필터(94)에 공급되어 지연량을 제어하게 되고, 이에 의해 클럭신호(CLK)의 주파수 및 위상이 조정되도록 하였다.

이상에서 상세히 설명한 바와 같이, 본 발명은 입력 데이타열의 에지에 클럭신호를 강제로 정렬시키는 방식으로 클럭신호를 생성하고, 이렇게 발생된 클럭신호를 이용하여 위상 뿐만 아니라 주파수 차이도 검출해 내도록 함으로써 별도의 정확한 클럭원을 필요로 하지 않아 원가를 절감할 수 있는 효과가 있다.

Claims

입력 데이타 열의 에지를 검출하는 에지 검출기(31)와; 클럭신호(CLK)를 발생함에 있어서 상기 에지 검출기(31)의 출력 펄스열에 강제로 정렬시켜 발생하는 클럭 발생기(32)와; 상기 에지 검출기(31)의 에지 검출신호와 상기 클럭신호(CLK)를 비교하여 두 신호 사이의 빠르고 늦음 정도에 상응되는 주파수 조정신호를 생성하는 위상검출기(33)와; 상기 위상 검출기(33)에서 출력되는 주파수 조정신호를 직류성분의 신호로 가공하여 상기 클럭발생기(32)에 공급하는 저역필터(34)로 구성한 것을 특징으로 하는 데이타 통신장치의 클럭주파수 및 위상복원회로.
제1항에 있어서, 에지 검출기(31)는 이중 바이어스되어 콘트롤워드라인신에 따라 입력 데이타열(Din)을 디지탈적으로 소정 시간 지연시켜 출력하는 지연부(61)와'; 직접 공급되는 입력 데이타열(Din)과 상기 지연부(61)에 의해 소정시간 지연출력되는 데이타열을 낸드조합하여 에지검출신호(EDS1)로 출력하는 낸드게이트(ND61)로 구성한 것을 특징으로 하는 데이타 통신장치의 클럭주파수 및 위상복원회로.
제1항에 있어서, 클럭 발생기(32)는 에지검출신호가 발생되면 기존의 클럭신호 발생루프를 차단하고 그 에지검출신호에 동기된 형태의 클럭신호를 발생하고, 에지검출신호가 발생되지 않으면 기존의 클럭신호 발생루프를 그대로 유지하도록 구성한 것을 특징으로 하는 데이타 통신장치의 클럭주파수 및 위상복원회로.
제1항에 있어서, 클럭 발생기(32)는 에지검출신호(EDS1)를 클럭신호(CLK)의 1/2주기만큼 지연시켜 에지검출신호(EDS2)로 출력하는 지연부(71)와; 상기 에지검출신호(EDS1)(EDS2)와 피드백되는 반전클럭신호를 낸드조합하는 낸드게이트(ND71)와; 상기 낸드게이트(ND71)의 출력신호와 상기 에지검출신호(EDS2)를 낸드조합하는 낸드게이트(ND72)와; 상기 피드백되는 반전클럭신호와 고정된 하이신호를 낸드조합하여 변형된 클럭신호(CLKP)로 출력하는 낸드게이트(ND73)와; 콘트롤워드라인신호(CWL)의 제어하에 상기 낸드게이트(ND72)로부터 입력되는 신호(Cin)를 소정 시간 지연시켜 클럭신호(CLK)로 발생하는 지연부(72)로 구성한 것을 특징으로 하는 데이타 통신장치의 클럭주파수 및 위상 복원회로.
입력 데이타열(Din)의 에지를 검출하여 그에 따른 에지검출신호(EDS1)를 발생하는 에지검출기(91)와; 상기 에지검출신호(EDS1)를 클럭신호(CLK)를 기준으로 소정 주기만큼 지연시켜 에지검출신호(EDS2)로 출력하고 디지탈 콘트롤워드라인신호(CWL)의 제어하에 주파수가 조정된 클럭신호(CLKP)를 발생하는 클럭 발생기(92)와; 에지검출신호(EDS2)와 클럭신호(CLKP)를 비교하여 선행/지연정도에 상응되는 주파수 상승신호(UP)나 하강신호(down)를 발생하는 위상 검출기(93)와; 상기 주파수 상승신호(UP)나 하강신호(down)에 따라 디지탈적으로 지연량을 조정하기 위한 디지탈 콘트롤워드라인신호(CWL)를 발생하는 디지탈 필터(94)와; 상기 콘트롤워드라인신호(CWL)에 따라 상기 입력 데이타열(Din)을 클럭신호의 절반주기만큼 지연시켜 출력하는 1/2주기 지연부(95)와; 상기 1/2주기 지연부(95)의 출력신호를 클럭신호(CLK)에 동기시켜 출력데이타(Dout)로 출력하는 D형 플립플롭(96)으로 구성한 것을 특징으로 하는 데이타 통신장치의 클럭주파수 및 위상 복원회로.