KR100594202B1 - 데이타 동기장치 및 방법 - Google Patents

데이타 동기장치 및 방법 Download PDF

Info

Publication number
KR100594202B1
KR100594202B1 KR1019990033859A KR19990033859A KR100594202B1 KR 100594202 B1 KR100594202 B1 KR 100594202B1 KR 1019990033859 A KR1019990033859 A KR 1019990033859A KR 19990033859 A KR19990033859 A KR 19990033859A KR 100594202 B1 KR100594202 B1 KR 100594202B1
Authority
KR
South Korea
Prior art keywords
data
clock signal
system clock
latched
signal
Prior art date
Application number
KR1019990033859A
Other languages
English (en)
Other versions
KR20010018058A (ko
Inventor
한용인
송석범
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1019990033859A priority Critical patent/KR100594202B1/ko
Publication of KR20010018058A publication Critical patent/KR20010018058A/ko
Application granted granted Critical
Publication of KR100594202B1 publication Critical patent/KR100594202B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Information Transfer Systems (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

데이타 동기 장치 및 방법이 개시된다. 제1 시스템 클럭 신호에 동기된 제1 데이타를 제1 시스템 클럭 신호와 비 동기된 제2 시스템 클럭 신호에 동기시켜 제2 데이타로서 출력하는 이 장치는, 제1 시스템 클럭 신호의 상승 엣지 및 하강 엣지에서 제1 데이타를 각각 래치하고, 래치된 결과들을 제2 시스템 클럭 신호에 응답하여 출력하는 제1 데이타 래치부와, 상승 엣지에서 래치된 제1 데이타와 하강 엣지에서 래치된 제1 데이타중 하나를 선택 신호에 응답하여 선택하고, 선택된 데이타를 제2 데이타로서 출력하는 제1 선택 수단 및 제1 시스템 클럭 신호를 소정 시간 동안 지연하고, 지연된 결과를 제2 시스템 클럭 신호에 응답하여 선택 신호로서 출력하는 선택 신호 발생부를 구비하는 것을 특징으로 한다.

Description

데이타 동기 장치 및 방법{Data synchronizing apparatus and method}
도 1은 본 발명에 의한 데이타 동기 장치의 바람직한 일실시예의 블럭도이다.
도 2 (a) ∼ (e)들은 도 1에 도시된 각 부의 파형도들이다.
도 3 (a) ∼ (r)들은 도 1에 도시된 각 부의 파형도들이다.
도 4 (a) ∼ (e)들은 데이타가 누락되는 경우를 설명하기 위한 파형도들이다.
도 5는 도 1에 도시된 장치에서 수행되는 본 발명에 의한 데이타 동기 방법을 설명하기 위한 플로우차트이다.
본 발명은 액정 디스플레이(LCD:Liquid Crystal Display) 모니터 또는 통신 시스템등에 관한 것으로서, 특히, 모니터나 시스템등에서 어느 클럭 신호에 동기된 데이타나 신호를 그 클럭 신호에 비동기된 클럭 신호에 동기시키는 데이타 동기 장치 및 방법에 관한 것이다.
제1 시스템으로부터 출력되는 제1 데이타는 제1 시스템 클럭 신호에 동기되 어 있고, 제2 시스템은 제1 시스템 클럭 신호와 비 동기된 제2 시스템 클럭 신호를 이용하여 제1 데이타를 처리한다고 가정한다. 이 때, 제1 시스템으로부터 출력되는 제1 데이타를 제2 시스템이 받아서 처리하기 위해서는, 제1 데이타를 제2 시스템 클럭 신호에 동기시켜야 한다. 예를 들면, 통신 시스템에서 송신측으로부터 전달된 제1 데이타는 송신측의 클럭 신호에는 동기되어 있다고 할지라도 수신측의 클럭 신호에는 동기되어 있지 않다. 따라서, 수신측에서는 송신된 제1 데이타를 입력하여 수신측의 클럭 신호에 동기시켜줄 필요가 있다. 이러한 기능을 수행하는 것이, 데이타 동기 장치의 역할이며 이 역할은 데이타의 누락이나 손상을 방지하기 위해서 필수적으로 사용된다.
전술한 데이타의 동기화를 위해 사용되는 종래의 데이타 동기 장치는 선입선출(FIFO:First Input First Output) 같은 버퍼를 사용하였다. 따라서, FIFO를 사용하는 종래의 데이타 동기 장치는 하드웨어 크기가 커지는 문제점이 있었다.
이를 해결하기 위한 종래의 데이타 동기 장치(이하, 제2 종래의 데이타 동기 장치라 함)는 미국 특허 번호 USP5,452,323에 개시되어 있다. 제2 종래의 데이타 동기 장치는 FIFO를 사용하지 않으면서도 간단하게 데이타를 동기화시킨다. 그러나, 제2 종래의 데이타 동기 장치는 제1 시스템 클럭 신호와 제2 시스템 클럭 신호간의 주파수 차가 작은 경우에나 역전되어 데이타가 누락되는 경우에 안정적으로 데이타를 동기화시킬 수 없는 문제점이 있었다.
본 발명이 이루고자 하는 기술적 과제는, 제1 시스템 클럭 신호와 제2 시스 템 클럭 신호간에 주파수 차가 적은 경우나 데이타가 누락된 상황에서도 제1 데이타를 제2 시스템 클럭 신호에 안정적으로 동기시킬 수 있는 데이타 동기 장치를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 데이타 동기 장치에서 수행되는 데이타 동기 방법을 제공하는 데 있다.
상기 과제를 이루기 위해, 제1 시스템 클럭 신호에 동기된 제1 데이타를 상기 제1 시스템 클럭 신호와 비 동기된 제2 시스템 클럭 신호에 동기시켜 제2 데이타로서 출력하는 본 발명에 의한 데이타 동기 장치는, 상기 제1 시스템 클럭 신호의 상승 엣지 및 하강 엣지에서 상기 제1 데이타를 각각 래치하고, 래치된 결과들을 상기 제2 시스템 클럭 신호에 응답하여 출력하는 제1 데이타 래치부와, 상기 상승 엣지에서 래치된 제1 데이타와 상기 하강 엣지에서 래치된 제1 데이타중 하나를 선택 신호에 응답하여 선택하고, 선택된 데이타를 상기 제2 데이타로서 출력하는 제1 선택 수단 및 상기 제1 시스템 클럭 신호를 소정 시간 동안 지연하고, 지연된 결과를 상기 제2 시스템 클럭 신호에 응답하여 상기 선택 신호로서 출력하는 선택 신호 발생부로 구성되는 것이 바람직하다.
상기 다른 과제를 이루기 위해, 제1 시스템 클럭 신호에 동기된 제1 데이타를 상기 제1 시스템 클럭 신호와 비 동기된 제2 시스템 클럭 신호에 동기시켜 제2 데이타를 구하는 본 발명에 의한 데이타 동기 방법은, 상기 제1 시스템 클럭 신호의 상승 엣지 및 하강 엣지에서 상기 제1 데이타를 각각 래치하고 래치된 결과들을 상기 제2 시스템 클럭 신호에 상응하여 발생하고, 상기 제1 시스템 클럭 신호를 소정 시간 지연하는 단계와, 상기 소정 시간 지연된 제1 시스템 클럭 신호가 제1 논리 레벨인가를 판단하는 단계와, 지연된 상기 제1 시스템 클럭 신호가 상기 제1 논리 레벨이면, 상기 상승 엣지에서 래치된 상기 제1 데이타를 상기 제2 데이타로서 결정하는 단계 및 상기 지연된 상기 제1 시스템 클럭 신호가 상기 제1 논리 레벨과 상보적인 제2 논리 레벨이면, 상기 하강 엣지에서 래치된 상기 제1 데이타를 상기 제2 데이타로서 결정하는 단계로 이루어지는 것이 바람직하다.
이하, 본 발명에 의한 데이타 동기 장치의 구성 및 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 1은 본 발명에 의한 데이타 동기 장치의 바람직한 일실시예의 블럭도로서, 제1 및 제2 데이타 래치부들(10 및 12), 제1 및 제2 선택부들(18 및 20), 선택 신호 발생부(16), 제1 및 제2 논리 조합부들(22 및 24)로 구성된다.
도 2 (a) ∼ (e)들은 도 1에 도시된 각 부의 파형도들로서, 도 2 (a)는 제1 데이타(DIN)의 파형도를 나타내고, 도 2 (b)는 제1 시스템 클럭 신호(CK1)의 파형도를 나타내고, 도 2 (c)는 제1 레지스터(30)로부터 출력되는 데이타의 파형도를 나타내고, 도 2 (d)는 지연부(60)에서 지연된 제2 시스템 클럭 신호(CK2)의 파형도를 나타내고, 도 2 (e)는 제2 레지스터(32)로부터 출력되는 데이타의 파형도를 각각 나타낸다.
도 1에 도시된 제1 데이타(DIN) 및 순서 데이타(ODS)는 제1 시스템 클럭 신호(CK1)와 각각 동기되어 있고, 제1 시스템 클럭 신호(CK1)와 제2 시스템 클럭 신 호(CK2)는 비동기되어 있다고 가정한다. 여기서, 순서 데이타(ODS)는 제1 데이타(DIN)의 우수/기수(even/odd) 순서를 표시하기 위한 플래그로서, 제1 시스템 클럭 신호(CK1)에 동기되어 있다. 이 때, 도 1에 도시된 데이타 동기 장치는, 제1 시스템 클럭 신호(CK1)에 동기된 제1 데이타(DIN)를 제1 시스템 클럭 신호(CK1)와 비 동기된 제2 시스템 클럭 신호(CK2)에 동기시켜 제2 데이타(DOUT)로서 출력하는 역할을 한다.
먼저, 제1 데이타 래치부(10)는 제1 시스템 클럭 신호(CK1)의 상승 엣지 및 하강 엣지에서 제1 데이타(DIN)를 각각 래치하고, 래치된 결과들을 제2 시스템 클럭 신호(CK2)에 응답하여 제1 선택부(18)로 출력한다. 이를 위해, 제1 데이타 래치부(10)는 제1, 제2, 제5 및 제6 레지스터들(30, 32, 38 및 40)로 구성된다. 여기서, 제1 레지스터(30)는 도 2 (b)에 도시된 제1 시스템 클럭 신호(CK1)의 상승 엣지에서 도 2 (a)에 도시된 제1 데이타(DIN)을 저장하고, 도 2 (c)에 도시된 저장된 결과를 제5 레지스터(38)로 출력한다. 이 때, 제5 레지스터(38)는 제1 레지스터(30)에 저장된 도 2 (c)에 도시된 제1 데이타를 제2 시스템 클럭 신호(CK2)의 상승 엣지에서 저장한다. 제2 레지스터(32)는 도 2 (b)에 도시된 제1 시스템 클럭 신호(CK1)의 하강 엣지에서 도 2 (a)에 도시된 제1 데이타(DIN)을 저장하고, 저장된 결과를 제6 레지스터(40)로 출력한다. 이 때, 제6 레지스터(40)는 제2 레지스터(32)에 저장된 후 출력되는 도 2 (e)에 도시된 제1 데이타를 제2 시스템 클럭 신호(CK2)의 상승 엣지에서 저장한다.
이 때, 제1 선택부(18)는 제1 시스템 클럭 신호(CK1)의 상승 엣지에서 래치 된 제1 데이타와 하강 엣지에서 래치된 제1 데이타중 하나를 선택 신호(S)에 응답하여 선택하고, 선택된 데이타를 제2 데이타(DOUT)로서 출력한다. 예를 들면, 제1 선택부(18)는 제1 시스템 클럭 신호(CK1)의 상승 엣지에서 저장된 제1 데이타를 "고" 논리 레벨의 선택 신호(S)에 응답하여 선택하고, 제1 시스템 클럭 신호(CK1)의 하강 엣지에서 저장된 제1 데이타를 "저" 논리 레벨의 선택 신호(S)에 응답하여 선택한다.
한편, 선택 신호 발생부(16)는 제1 시스템 클럭 신호(CK1)를 소정 시간 동안 지연하고, 지연된 결과를 제2 시스템 클럭 신호(CK2)에 응답하여 선택 신호(S)로서 제1 및 제2 선택부들(18 및 20)과 제2 논리 조합부(24)로 출력한다. 여기서, 소정 시간은 도 2 (e)에 도시된 바와 같이 T1 + S/2[여기서, T1은 제1 시스템 클럭 신호(CK1)의 주기를 나타내고, S는 플립플롭의 지연 시간을 각각 나타낸다.]가 될 수 있다. 이를 위해, 선택 신호 발생부(16)는 지연부(60) 및 제9 레지스터(46)로 구성된다. 지연부(60)는 도 2 (b)에 도시된 제1 시스템 클럭 신호(CK1)을 소정 시간 동안 지연하고, 도 2 (d)에 도시된 지연된 제1 시스템 클럭 신호를 제9 레지스터(46)로 출력한다. 이 때, 제9 레지스터(46)는 도 2 (d)에 도시된 신호를 제2 시스템 클럭 신호(CK2)의 상승 엣지에서 저장하고, 저장된 결과를 선택 신호(S)로서 출력한다.
결국, 도 2 (d)에 도시된 지연된 제1 시스템 클럭 신호(CK1)의 전이 구간에서는 도 2 (b)에 도시된 제1 시스템 클럭 신호(CK1)의 상승 엣지에서 래치된 데이타 또는 하강 엣지에서 래치된 데이타 모두가 안정하지만, 도 2 (d)에 도시된 지연 된 제1 시스템 클럭 신호(CK1)가 안정된 구간에서는 도 2 (d)에 도시된 "고" 논리 레벨의 지연된 제1 시스템 클럭 신호에서 제1 시스템 클럭 신호(CK1)의 상승 엣지에서 래치된 도 2 (c)에 도시된 제1 데이타가 안정적이고 "저" 논리 레벨의 지연된 제1 시스템 클럭 신호에서는 제1 시스템 클럭 신호(CK1)의 하강 엣지에서 래치된 도 2 (e)에 도시된 제1 데이타가 안정적이다. 이러한 원리에 의해, 선택 신호(S)에 응답하여 선택된 후, 제1 선택부(18)로부터 출력되는 제2 데이타(DOUT)는 항상 안정적인 값으로 보장될 수 있다.
도 3 (a) ∼ (r)들은 도 1에 도시된 각 부의 파형도들로서, 도 3 (a)는 순서 데이타(ODS)의 파형도를 나타내고, 도 3 (b)는 제1 데이타(DIN)의 파형도를 나타내고, 도 3 (c)는 제1 시스템 클럭 신호(CK1)의 파형도를 나타내고, 도 3 (d)는 지연된 제1 시스템 클럭 신호의 파형도를 나타내고, 도 3 (e)는 제1 레지스터(30)로부터 출력되는 데이타의 파형도를 나타내고, 도 3 (f)는 제2 레지스터(32)로부터 출력되는 데이타의 파형도를 나타내고, 도 3 (g)는 제3 레지스터(34)로부터 출력되는 데이타의 파형도를 나타내고, 도 3 (h)는 제4 레지스터(36)로부터 출력되는 데이타의 파형도를 나타내고, 도 3 (i)는 제2 시스템 클럭 신호(CK2)의 파형도를 나타내고, 도 3 (j)는 제5 레지스터(38)로부터 출력되는 데이타의 파형도를 나타내고, 도 3 (k)는 제6 레지스터(40)로부터 출력되는 데이타의 파형도를 나타내고, 도 3 (l)는 제7 레지스터(42)로부터 출력되는 데이타의 파형도를 나타내고, 도 3 (m)는 제8 레지스터(44)로부터 출력되는 데이타의 파형도를 나타내고, 도 3 (n)는 제9 레지스터(46)로부터 출력되는 데이타의 파형도를 나타내고, 도 3 (o)는 제2 데이타(DOUT) 의 파형도를 나타내고, 도 3 (p)는 제2 선택부(20)에서 선택된 데이타의 파형도를 나타내고, 도 3 (q)는 제10 레지스터(48)로부터 출력되는 데이타의 파형도를 나타내고, 도 3 (r)는 갱신 정보 데이타(DEOUT)의 파형도를 각각 나타낸다.
한편, 제2 데이타 래치부(12)는 도 3 (b)에 도시된 제1 데이타(DIN)의 순서를 나타내며 도 3 (c)에 도시된 제1 시스템 클럭 신호(CK1)에 동기된 도 3 (a)에 도시된 순서 데이타(ODS)를 제1 시스템 클럭 신호(CK1)의 상승 엣지 및 하강 엣지에서 각각 래치하고, 래치된 결과들을 도 3 (i)에 도시된 제2 시스템 클럭 신호(CK2)에 응답하여 제2 선택부(20)로 출력한다. 이를 위해, 제2 데이타 래치부(12)는 제3, 제4, 제7 및 제8 레지스터들(34, 36, 42 및 44)로 구성된다. 여기서, 제3 레지스터(34)는 도 3 (c)에 도시된 제1 시스템 클럭 신호(CK1)의 상승 엣지에서 도 3 (a)에 도시된 순서 데이타(ODS)를 저장하고, 도 3 (g)에 도시된 저장된 결과를 제7 레지스터(42)로 출력한다. 제7 레지스터(42)는 제3 레지스터(34)에 저장된 도 3 (g)에 도시된 순서 데이타를 도 3 (i)에 도시된 제2 시스템 클럭 신호(CK2)의 상승 엣지에서 저장한다. 마찬가지로, 제4 레지스터(36)는 도 3 (c)에 도시된 제1 시스템 클럭 신호(CK1)의 하강 엣지에서 도 3 (a)에 도시된 순서 데이타(ODS)를 저장하고, 저장된 결과를 제8 레지스터(44)로 출력한다. 이 때, 제8 레지스터(44)는 제4 레지스터(36)에 저장된 후 출력되는 도 3 (h)에 도시된 순서 데이타를 제2 시스템 클럭 신호(CK2)의 상승 엣지에서 저장한다.
한편, 제2 선택부(20)는 제1 시스템 클럭 신호(CK1)의 상승 엣지에서 래치된 도 3 (l)에 도시된 순서 데이타와 하강 엣지에서 래치된 도 3 (m)에 도시된 순서 데이타중 하나를 도 3 (n)에 도시된 선택 신호(S)에 응답하여 선택하고, 선택된 결과인 도 3 (p)에 도시된 신호를 제10 레지스터(48)로 출력한다. 예를 들어, 제2 선택부(20)는 제1 시스템 클럭 신호(CK1)의 상승 엣지에서 저장된 순서 데이타(ODS)를 "고" 논리 레벨의 선택 신호(S)에 응답하여 선택하고, 제1 시스템 클럭 신호(CK1)의 하강 엣지에서 저장된 순서 데이타(ODS)를 "저" 논리 레벨의 선택 신호(S)에 응답하여 선택한다. 제2 선택부(20)에서 선택된 데이타는 제2 데이타(DOUT)와 항상 동기되어 있다.
이 때, 제1 논리 조합부(22)는 제2 선택부(20)에서 선택된 도 3 (p)에 도시된 신호를 제2 시스템 클럭 신호(CK2)에 응답하여 논리 조합하고, 논리 조합한 결과를 제2 데이타(DOUT)의 갱신 여부를 나타내는 갱신 정보 데이타(DEOUT)로서 출력한다. 여기서, 갱신 정보 데이타(DEOUT)는 제2 데이타(DOUT)의 인에이블 신호로서 사용되기에 적합하며, 제2 데이타(DOUT)에 동기되어 있다. 이를 위해, 제1 논리 조합부(22)는 제10 레지스터(48) 및 배타적 논리합 게이트(XOR 게이트)(62)로 구성될 수 있다. 제10 레지스터(48)는 제2 선택부(20)에서 선택된 결과인 도 3 (p)에 도시된 신호를 도 3 (i)에 도시된 제2 시스템 클럭 신호(CK2)에 응답하여 저장하고, 저장된 결과를 XOR 게이트(62)로 출력한다. XOR 게이트(62)는 제10 레지스터(48)에 저장된 도 3 (q)에 도시된 데이타와 제2 선택부(20)에서 선택된 도 3 (p)에 도시된 데이타를 배타적 논리합하고, 배타적 논리합한 결과인 도 3 (r)에 도시된 데이타를 갱신 정보 데이타(DEOUT)로서 출력한다.
한편, 도 1에 도시된 본 발명에 의한 장치는 제2 시스템 클럭 신호(CK2)가 제1 시스템 클럭 신호(CK1)에 비해 너무 느릴 경우, 데이타를 누락시킬 수 있다. 여기서, 데이타의 누락을 검출하기 위해, 도 1에 도시된 장치는 제2 논리 조합부(24)를 더 마련할 수 있다.
제2 논리 조합부(24)는 도 3 (i)에 도시된 제2 시스템 클럭 신호(CK2)에 응답하여 래치한 선택 신호, 래치되지 않은 선택 신호 및 갱신 정보 신호(DEOUT)를 논리 조합하고, 현재 입력되는 제1 데이타(DIN)의 이전 데이타의 누락 여부를 나타내는 누락 정보 데이타(DMISS)로서 논리 조합한 결과를 출력한다. 이를 위해, 제2 논리 조합부(24)는 제11 레지스터(50) 및 AND 게이트(64)로 구성된다. 여기서, 제11 레지스터(50)는 도 3 (i)에 도시된 제2 시스템 클럭 신호(CK2)의 상승 엣지에서 도 3 (n)에 도시된 선택 신호(S)를 저장하고, 저장된 결과를 AND 게이트(64)로 출력한다. AND 게이트(64)는 제11 레지스터(50)에 저장된 결과, 선택 신호(S)의 반전된 결과 및 갱신 정보 신호(DEOUT)의 반전된 결과를 논리곱하고, 논리곱한 결과를 누락 정보 데이타(DMISS)로서 출력한다. 여기서, 누락 정보 데이타(DMISS)는 제1 시스템 클럭 신호(CK1)가 제2 시스템 클럭 신호(CK2)에 비해 150퍼센트 이상 빠르지 않는 경우에 유효하다.
도 4 (a) ∼ (e)들은 데이타가 누락되는 경우를 설명하기 위한 파형도들로서, 도 4 (a)는 지연된 제1 시스템 클럭 신호(CK1)의 파형도를 나타내고, 도 4 (b)는 제1 레지스터(30)로부터 출력되는 데이타의 파형도를 나타내고, 도 4 (c)는 제2 레지스터(32)로부터 출력되는 데이타의 파형도를 나타내고, 도 4 (d)는 제2 시스템 클럭 신호(CK2)의 파형도를 나타내고, 도 4 (e)는 제2 시스템 클럭 신호(CK2)와 동 기된 제2 데이타(DOUT)의 파형도를 각각 나타낸다.
먼저, 시간(t1)에서 도 4 (a)에 도시된 지연된 제1 시스템 클럭 신호(CK1)는 "고" 논리 레벨이므로 도 4 (e)에 도시된 바와 같이 제1 시스템 클럭 신호(CK1)의 상승 엣지에서 레지스터링된 도 4 (b)에 도시된 제1 레지스터(30)의 출력 데이타(D0)가 제2 데이타(DOUT)로서 출력된다. 한편, 시간(t2)에서 도 4 (a)에 도시된 지연된 제1 시스템 클럭 신호(CK1)가 "저" 논리 레벨이므로 제1 시스템 클럭 신호(CK1)의 하강 엣지에서 레지스터링된 도 4 (c)에 도시된 제2 레지스터(32)의 출력 데이타(D2)가 제2 데이타(DOUT)가 되어 데이타(D1)가 누락된다. 이러한 경우, 제2 논리 조합부(24)는 시간(t2)에서 제9 레지스터(46)로부터 출력되는 "저" 논리 레벨의 선택 신호(S)와, 제11 레지스터(50)로부터 출력되는 "고" 논리 레벨의 신호와 디스에이블된 갱신 정보 데이타(DEOUT)를 논리곱하여 누락 정보 데이타(DMISS)를 검출해낸다. 여기서, 제2 논리 조합부(24)는 제1 시스템 클럭 신호(CK1)가 제2 시스템 클럭 신호(CK2)에 비해 150퍼센트 이상 빠르지 않는 경우에 제대로 동작한다. 이 보다 클럭 신호들의 주파수차가 더 심한 경우에는 순서 데이타(ODS)를 보다 확장하여 이를 검출해낼 수 있다.
이하, 본 발명에 의한 데이타 동기 방법을 첨부한 도면을 참조하여 다음과 같이 설명한다.
도 5는 도 1에 도시된 장치에서 수행되는 본 발명에 의한 데이타 동기 방법을 설명하기 위한 플로우차트로서, 제1 시스템 클럭 신호(CK1)의 상승 및 하강 엣지들에서 제1 데이타를 각각 래치하는 단계(제80 단계) 및 서로 다른 엣지에서 래 치된 제1 데이타들중 하나를 지연된 제1 시스템 클럭 신호의 레벨에 따라 제2 데이타로서 결정하는 단계(제82 ∼ 제86 단계)로 이루어진다.
먼저, 도 5를 참조하면, 전술한 바와 같이 도 1에 도시된 제1 데이타 래치부(10)는 제1 시스템 클럭 신호(CK1)의 상승 엣지 및 하강 엣지에서 제1 데이타(DIN)를 각각 래치하고 래치된 결과들을 제2 시스템 클럭 신호(CK2)에 상응하여 발생하고, 지연부(60)는 제1 시스템 클럭 신호(CK1)를 소정 시간 지연한다(제80 단계).
제80 단계후에, 소정 시간 지연된 제1 시스템 클럭 신호(CK1)가 제1 논리 레벨인가를 판단한다(제82 단계). 만일, 지연된 제1 시스템 클럭 신호(CK1)가 제1 논리 레벨이면, 제1 시스템 클럭 신호(CK1)의 상승 엣지에서 래치된 제1 데이타를 제2 데이타(DOUT)로서 결정한다(제84 단계). 그러나, 지연된 제1 시스템 클럭 신호(CK1)가 제1 논리 레벨과 상보적인 제2 논리 레벨이면, 제1 시스템 클럭 신호(CK1)의 하강 엣지에서 래치된 제1 데이타를 제2 데이타(DOUT)로서 결정한다(제86 단계).
전술한 본 발명에 의한 데이타 동기 장치 및 방법은 통신 시스템에 적용될 수 있으며, 이 경우, 제1 시스템 클럭 신호(CK1)는 송신측에 동기된 클럭 신호이고 제2 시스템 클럭 신호(CK2)는 수신측에 동기된 클럭 신호에 해당하며, 제1 데이타(DIN)는 송신측에서 전송된 데이타에 해당한다.
이상에서 설명한 바와 같이, 본 발명에 의한 데이타 동기 장치 및 방법은 제1 시스템 클럭 신호와 제2 시스템 클럭 신호간의 주파수차가 적은 경우에도 안정적으로 제1 데이타를 제2 시스템 클럭 신호에 동기시킬 수 있고, 역전에 의해 데이타가 누락되는 상황을 검출해 낼 수 있는 효과가 있다.

Claims (6)

  1. 제1 시스템 클럭 신호에 동기된 제1 데이타를 상기 제1 시스템 클럭 신호와 비 동기된 제2 시스템 클럭 신호에 동기시켜 제2 데이타로서 출력하는 데이타 동기 장치에 있어서,
    상기 제1 시스템 클럭 신호의 상승 엣지 및 하강 엣지에서 상기 제1 데이타를 각각 래치하고, 래치된 결과들을 상기 제2 시스템 클럭 신호에 응답하여 출력하는 제1 데이타 래치부;
    상기 상승 엣지에서 래치된 제1 데이타와 상기 하강 엣지에서 래치된 제1 데이타중 하나를 선택 신호에 응답하여 선택하고, 선택된 데이타를 상기 제2 데이타로서 출력하는 제1 선택 수단; 및
    상기 제1 시스템 클럭 신호를 소정 시간 동안 지연하고, 지연된 결과를 상기 제2 시스템 클럭 신호에 응답하여 상기 선택 신호로서 출력하는 선택 신호 발생부를 구비하는 것을 특징으로 하는 데이타 동기 장치.
  2. 제1 항에 있어서, 상기 데이타 동기 장치는
    상기 제1 데이타의 순서를 나타내며 상기 제1 시스템 클럭 신호에 동기된 순 서 데이타를 상기 제1 시스템 클럭 신호의 상승 엣지 및 하강 엣지에서 각각 래치하고, 래치된 결과들을 상기 제2 시스템 클럭 신호에 응답하여 출력하는 제2 데이타 래치부;
    상기 상승 엣지에서 래치된 상기 순서 데이타와 상기 하강 엣지에서 래치된 순서 데이타중 하나를 상기 선택 신호에 응답하여 선택하고, 선택된 결과를 출력하는 제2 선택 수단; 및
    상기 제2 시스템 클럭 신호에 응답하여 상기 제2 선택 수단에서 선택된 결과를 논리 조합하고, 논리 조합한 결과를 상기 제2 데이타의 갱신을 나타내는 갱신 정보 데이타로서 출력하는 제1 논리 조합부를 더 구비하는 것을 특징으로 하는 데이타 동기 장치.
  3. 제2 항에 있어서, 상기 데이타 동기 장치는
    상기 제2 시스템 클럭 신호에 응답하여 래치한 상기 선택 신호, 래치되지 않은 상기 선택 신호 및 상기 갱신 정보 신호를 논리 조합하고, 현재 입력되는 상기 제1 데이타 이전에 입력된 데이타의 누락 여부를 나타내는 누락 정보 신호로서 논리 조합한 결과를 출력하는 제2 논리 조합부를 더 구비하는 것을 특징으로 하는 데이타 동기 장치.
  4. 제3 항에 있어서, 상기 제1 논리 조합부는
    상기 제2 선택 수단에서 선택된 결과를 상기 제2 시스템 클럭 신호에 응답하 여 래치하는 제1 래치; 및
    상기 제1 래치에서 래치된 결과와 상기 제2 선택 수단에서 선택된 결과를 배타적 논리합하고, 배타적 논리합한 결과를 상기 갱신 정보 데이타로서 출력하는 배타적 논리합 수단을 구비하는 것을 특징으로 하는 데이타 동기 장치.
  5. 제4 항에 있어서, 상기 제2 논리 조합부는
    상기 제2 시스템 클럭 신호에 응답하여 상기 선택 신호를 래치하는 제2 래치; 및
    상기 제2 래치에서 래치된 결과, 반전된 상기 선택 신호 및 반전된 상기 갱신 정보 신호를 논리곱하고, 논리곱한 결과를 상기 누락 정보 데이타로서 출력하는 논리곱 수단을 구비하는 것을 특징으로 하는 데이타 동기 장치.
  6. 제1 시스템 클럭 신호에 동기된 제1 데이타를 상기 제1 시스템 클럭 신호와 비 동기된 제2 시스템 클럭 신호에 동기시켜 제2 데이타를 구하는 데이타 동기 방법에 있어서,
    상기 제1 시스템 클럭 신호의 상승 엣지 및 하강 엣지에서 상기 제1 데이타를 각각 래치하고 래치된 결과들을 상기 제2 시스템 클럭 신호에 상응하여 발생하고, 상기 제1 시스템 클럭 신호를 소정 시간 지연하는 단계;
    상기 소정 시간 지연된 제1 시스템 클럭 신호가 제1 논리 레벨인가를 판단하는 단계;
    지연된 상기 제1 시스템 클럭 신호가 상기 제1 논리 레벨이면, 상기 상승 엣지에서 래치된 상기 제1 데이타를 상기 제2 데이타로서 결정하는 단계; 및
    상기 지연된 상기 제1 시스템 클럭 신호가 상기 제1 논리 레벨과 상보적인 제2 논리 레벨이면, 상기 하강 엣지에서 래치된 상기 제1 데이타를 상기 제2 데이타로서 결정하는 단계를 구비하는 것을 특징으로 하는 데이타 동기 방법.
KR1019990033859A 1999-08-17 1999-08-17 데이타 동기장치 및 방법 KR100594202B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990033859A KR100594202B1 (ko) 1999-08-17 1999-08-17 데이타 동기장치 및 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990033859A KR100594202B1 (ko) 1999-08-17 1999-08-17 데이타 동기장치 및 방법

Publications (2)

Publication Number Publication Date
KR20010018058A KR20010018058A (ko) 2001-03-05
KR100594202B1 true KR100594202B1 (ko) 2006-07-03

Family

ID=19607478

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990033859A KR100594202B1 (ko) 1999-08-17 1999-08-17 데이타 동기장치 및 방법

Country Status (1)

Country Link
KR (1) KR100594202B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930009289A (ko) * 1991-10-25 1993-05-22 정용문 클럭 복원 회로
KR950035177A (ko) * 1994-05-26 1995-12-30 김광호 디지탈 통신시스템의 데이타 수신방법 및 그 장치
KR19980058222A (ko) * 1996-12-30 1998-09-25 구자홍 데이타 통신장치의 클럭주파수 및 위상 복원회로

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930009289A (ko) * 1991-10-25 1993-05-22 정용문 클럭 복원 회로
KR950035177A (ko) * 1994-05-26 1995-12-30 김광호 디지탈 통신시스템의 데이타 수신방법 및 그 장치
KR19980058222A (ko) * 1996-12-30 1998-09-25 구자홍 데이타 통신장치의 클럭주파수 및 위상 복원회로

Also Published As

Publication number Publication date
KR20010018058A (ko) 2001-03-05

Similar Documents

Publication Publication Date Title
US6963220B2 (en) Methods and circuitry for implementing first-in first-out structure
US5509038A (en) Multi-path data synchronizer system and method
US8301932B2 (en) Synchronising between clock domains
US5644604A (en) Digital phase selector system and method
US5638015A (en) Avoiding instability
US6943595B2 (en) Synchronization circuit
US6137851A (en) System and method for synchronizing a signal with respect to another signal
KR100817270B1 (ko) 인터페이스 장치 및 데이터 동기화 방법
KR100594202B1 (ko) 데이타 동기장치 및 방법
US6040723A (en) Interface circuit with high speed data transmission
US6150861A (en) Flip-flop
US7457387B2 (en) Method for generating transmitter clock
JPH10303874A (ja) 異クロック間同期エッジ検出方式
JP3013767B2 (ja) フレームタイミング位相調整回路
KR100353552B1 (ko) 데이터 전송 시스템
US6801055B1 (en) Data driven clocking
KR20000008814A (ko) 위상동기장치 및 방법
KR100192412B1 (ko) 온스크린 디스플레이용 클럭발생장치
JP3115756B2 (ja) デマルチプレクサ回路
JPH05145532A (ja) クロツク乗り換え方式
JPH1168726A (ja) クロック切替え回路
JPH08316942A (ja) 非同期データ伝送回路
JPS62219731A (ja) 位相同期検出回路
JPH01186032A (ja) データ出力装置
JPH03217139A (ja) バッファリング回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100528

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee