KR100353552B1 - 데이터 전송 시스템 - Google Patents

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Abstract

본 발명은 한 시스템에서 또 다른 시스템으로 데이터를 전송하는 데이터 전송 시스템에 관한 것으로, 특히 서로 다른 내부 클럭을 사용하는 두 시스템간에 데이터를 보다 안정적으로 전송할 수 있는 데이터 전송 시스템에 관한 것이다. 이를 위해 본 발명의 데이터 전송 시스템은 다수개의 데이타를 쓰기 클럭에 동기시켜 송신하는 송신 시스템과, 상기 송신 시스템으로부터 송신된 다수개의 데이타를 읽기 클럭에 동기시켜 수신하는 수신 시스템과, 상기 송신 시스템으로부터 쓰기 클럭과 리셋 신호를 수신하고 상기 수신 시스템으로부터 읽기 클럭을 수신하며, 상기 쓰기 클럭과 읽기 클럭을 각각 주파수 분주한 후 조합하여, 상기 쓰기 클럭과 상기 읽기 클럭의 주파수 및 위상의 변화에도 클럭이 중복되지 않는 내부쓰기클럭과 내부읽기클럭을 발생하는 클럭 생성부와, 상기 클럭 생성부에서 출력된 내부쓰기클럭에 동기하여 상기 송신 시스템에서 출력된 데이터를 수신하고, 이 수신된 데이타를 상기 내부읽기클럭에 동기시켜 상기 수신시스템으로 출력하는 데이터 동기부를 구비한 것을 특징으로 한다.

Description

데이터 전송 시스템{Data Transfer System}
본 발명은 한 시스템에서 또 다른 시스템으로 데이터를 전송하는 데이터 전송 시스템에 관한 것으로, 특히 서로 다른 내부 클럭을 사용하는 두 시스템간에 데이터를 안정적으로 전송할 수 있는 데이터 전송 시스템에 관한 것이다.
일반적으로, 서로 다른 내부 클럭에 의해 각각 동작하는 두 시스템간에 데이터를 전송하는 경우, 전송되는 데이터는 송신 시스템과 수신 시스템에서 각각의 클럭에 의해 동기된다.
도1은 두 시스템간의 데이터 전송을 위한 종래 기술을 도시한 블럭도이다.
송신 시스템(10)에서 데이터를 송신하기 위해서는, 데이터 동기부(11)를 통하여 송신 시스템(10)의 내부 쓰기 클럭(wclk)에 동기하여 데이터 신호를 출력하며, 이 데이터 신호는 수신 시스템(20)의 데이터 동기부(21)를 통하여 수신 시스템(20)의 내부 읽기 클럭(rclk)에 동기하여 수신된다.
이와 같은 시스템, 특히 수신 시스템(20)에서 데이터를 동기 시킬 때 통상적으로 데이터의 안정성을 고려하여 도2에 도시한 바와 같이 플립 플롭으로 데이터를 두 번(또는 세 번) 동기한다.
도3은 도2에 도시한 데이터 동기부(21) 입출력 신호의 파형을 도시한 타이밍도이다.
여기서, ts와 th는 각각 데이터 셋업 타임과 데이터 홀드 타임을 나타낸다.
이와 같은 복수의 플립 플롭으로 이루어진 구성으로는 한 비트의 데이터를 전송하는 경우에는 비교적 안정적으로 동작/전송할 수 있지만 여러 비트를 동시에 전송하는 시스템에서는 데이터 전송의 안정성을 보장할 수 없는 문제점이 있다.
즉, 이러한 구성은 N비트의 데이터 전송을 위해 각 비트에 따로 적용할 수 있다. 그러나 보통 데이터 전송시에 기타 회로내 데이터 지연(delay)으로 인하여 각 비트마다 그 지연 정도가 서로 다를 수 있게된다. 이러한 조건에서 도2에 도시한 플립 플롭을 이용한 종래의 구성으로는 모든 N비트 데이터를 동시에 동기 시킬 수 없게 된다. 즉, 어느 하나의 비트가 데이터 셋업 또는 홀드 타임 내에서 토글(toggle)한다면 그 비트는 안정적으로 동기가 되지 않으므로 N비트 전체를 동시에 동기할 수 없게되는 문제점이 있었다.
따라서, 본 발명은 이러한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 두 송신 및 수신 시스템의 서로 다른 내부 클럭을 입력받아 서로 겹치지 않는 두 클럭을 발생시켜 이를 이용하여 데이터의 읽기 클럭 및 쓰기 클럭으로 이용하므로써 데이터를 보다 안정적으로 전송할 수 있는 데이터 전송 시스템을 제공하는 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명의 데이타 전송 시스템은, 다수개의 데이타를 쓰기 클럭에 동기시켜 송신하는 송신 시스템과, 상기 송신 시스템으로부터 송신된 다수개의 데이타를 읽기 클럭에 동기시켜 수신하는 수신 시스템과, 상기 송신 시스템으로부터 쓰기 클럭과 리셋 신호를 수신하고 상기 수신 시스템으로부터 읽기 클럭을 수신하며, 상기 쓰기 클럭과 읽기 클럭을 각각 주파수 분주한 후 조합하여, 상기 쓰기 클럭과 상기 읽기 클럭의 주파수 및 위상의 변화에도 클럭이 중복되지 않는 내부쓰기클럭과 내부읽기클럭을 발생하는 클럭 생성부와, 상기 클럭 생성부에서 출력된 내부쓰기클럭에 동기하여 상기 송신 시스템에서 출력된 데이터를 수신하고, 이 수신된 데이타를 상기 내부읽기클럭에 동기시켜 상기 수신시스템으로 출력하는 데이터 동기부를 구비한 것을 특징으로 한다.
도 1 은 종래 데이터 전송 시스템의 구성을 도시한 블록도.
도 2 는 종래 기술의 데이터 동기부를 도시한 회로도.
도 3 은 도2에 도시한 데이터 동기부의 입/출력 신호의 파형을 도시한 타이밍도.
도 4 는 본 발명에 따른 데이터 전송 시스템의 구성을 도시한 블록도.
도 5 는 본 발명의 클럭 생성부를 도시한 회로도.
도 6a 는 wclk와 rclk가 주파수가 같고 위상이 동일한 경우, 클럭 생성부 입/출력 신호의 파형을 도시한 타이밍도.
도 6b 는 wclk와 rclk가 주파수가 같고 위상이 상이한 경우, 클럭 생성부 입/출력 신호의 파형을 도시한 타이밍도.
도 6c 는 wclk와 rclk가 주파수가 서로 다른 경우, 클럭 생성부 입/출력 신호의 파형을 도시한 타이밍도.
도 7 은 지연부를 추가로 구비한 클럭 생성부를 도시한 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 송신 시스템 20 : 수신 시스템
30 : 클럭 생성부 40 : 데이터 동기부
dwclk : 데이터 쓰기 클럭 drclk : 데이터 읽기 클럭
이하, 본 발명의 기술적 구성 및 동작을 첨부한 도4 내지 도7을 참조하여 설명한다.
도4는 본 발명에 따른 데이터 전송 시스템의 구성을 도시한 블록도이다.
본 발명은 송신 시스템(10)과 수신 시스템(20) 각각으로부터 쓰기 클럭(wclk)과 읽기 클럭(rclk)을 입력받아 서로 겹치지 않도록 데이터 쓰기 클럭(dwclk)과 데이터 읽기 클럭(drclk)을 생성하는 클럭 생성부(30)와; 이 클럭 생성부(30)에서 출력된 데이터 쓰기 클럭(dwclk)에 동기하여 송신 시스템(10)에서 출력한 데이터를 읽어들이고, 데이터 읽기 클럭(drclk)에 동기하여 읽어들인 데이터를 수신시스템(20)으로 출력하는 데이터 동기부(40)로 이루어진다.
도5는 본 발명의 클럭 생성부(30)의 구성을 도시한 회로도이다.
본 발명의 클럭 생성부(30)는 기본 적으로 4개의 D 플립 플롭(DF1, DF2, DF3, DF4)과 2개의 exclusive - OR 게이트(XOR1, XOR2)로 구성된다.
도시된 바와 같이, 상기 송신 시스템(10)에서 수신된 쓰기 클럭(wclk)에 동기시켜 수신된 데이터(rclktnp)를 출력하며 상기 리셋 신호(reset)에 의해 리세트되는 제 1 D-플립플롭(DF1)과, 상기 제 1 D-플립플롭(DF1)의 출력을 상기 쓰기 클럭(wclk)에 동기시켜 출력하며 상기 리셋 신호(reset)에 의해 리세트되는 제 2 D-플립플롭(DF2)과, 상기 제 2 D-플립플롭(DF2)의 출력(wclktnp)을 상기 읽기 클럭(rclk)에 동기시켜 출력하며 상기 리셋 신호(reset)에 의해 리세트되는 제 3 D-플립플롭(DF3)과, 상기 제 3 D-플립플롭(DF3)의 출력을 상기 읽기 클럭(rclk)에 동기시켜 출력하며 상기 리셋 신호(reset)에 의해 리세트되는 제 4 D-플립플롭(DF4)과, 상기 제 4 D-플립플롭(DF4)의 출력을 반전시켜 상기 제 1 D-플립플롭(DF1)의 입력으로 출력하는 인버터(INV)와, 상기 제 1 D-플립플롭(DF1)의 출력과 상기 제 2 D-플립플롭(DF2)의 출력을 수신하여 배타적 논리합 연산된 신호를 내부쓰기클럭(dwclk)으로 발생하는 제 1 배타적 오아(EXOR) 게이트(XOR1)와, 상기 제 3 D-플립플롭(DF3)의 출력과 상기 제 4 D-플립플롭(DF4)의 출력을 수신하여 배타적 논리합 연산된 신호를 내부읽기클럭(drclk)으로 발생하는 제 2 배타적 오아(EXOR) 게이트(XOR2)로 구성된다.
이하, 본 발명의 구체적인 동작을 설명한다.
우선, 각 플립 플롭은 리셋 신호(reset)에 의해 초기화 된다. 따라서, 리셋 구간 동안의 모든 플립 플롭의 출력은 "0"이 된다. 여기서, 제1 D플립 플롭(DF1)의 입력은 제4 D플립 플롭(DF4) 출력의 반전이므로 리셋 구간과 제4 D플립 플롭(DF4)이 "1"을 읽어들이기 전까지 "1"을 유지하게된다.
제2 D플립 플롭(DF2)과 제3 D플립 플롭(DF3)은 각각 쓰기 클럭(wclk)과 읽기 클럭(rclk)에 의해 제1 D플립 플롭(DF1)의 출력을 동기하여 전파하도록 동작한다.
도6a 내지 도6c는 쓰기 클럭(wclk)과 읽기 클럭(rclk)의 상태에 따라 클럭 생성부(30)에서 발생시키는 데이터 쓰기 클럭(dwclk)과 데이터 읽기 클럭(drclk)의 파형을 도시한 타이밍도이다.
여기서, 도6a는 쓰기 클럭(wclk)과 읽기 클럭(rclk)이 서로 같은 위상, 같은 주파수인 경우를 도시하였고, 도6b는 쓰기 클럭(wclk)과 읽기 클럭(rclk)이 주파수는 동일하고 위상이 서로 다른 경우를 도시하였으며, 마지막으로 도6c는 쓰기 클럭(wclk)과 읽기 클럭(rclk)이 서로 주파수가 다른 경우를 도시하였다.
도6a 내지 도6c에 도시한 바와 같이, 본 발명의 클럭 생성부(30)는 서로 겹치지 않는 데이터 쓰기 클럭(dwclk)과 데이터 읽기 클럭(drclk)을 발생시키며, 이 때 데이터 쓰기 클럭(dwclk)은 송신 시스템(10)의 쓰기 클럭(wclk)에 동기하여 생성되며, 데이터 읽기 클럭(drclk)은 수신 시스템(20)의 읽기 클럭(rclk)에 동기하여 생성된다.
따라서, 서로 겹치지 않고 안정적으로 발생하는 데이터 쓰기 및 읽기 클럭(dwclk. drclk)을 입력받아 이에 동기하여, 종래 기술과 같이, 데이터를 입/출력하는 데이터 동기부(40)를 이용하여 보다 안정적으로 송/수신 시스템(10, 20) 상호간에 데이터를 전송할 수 있게 된다.
즉, 예를 들면 데이터 동기부(40)는 데이터 쓰기 클럭(dwclk)에 동기하여 송신 시스템(10)으로부터 출력된 데이터를 읽어들이는 D플립 플롭과 이 D플립 플롭의 출력을 데이터 읽기 클럭(drclk)에 동기하여 읽어들여 수신 시스템(20)으로 출력하는 또 다른 D플립 플롭으로 이루어진다.
따라서, 송신 시스템(10)으로부터 출력되는 데이터는 송신 시스템(10)의 내부 클럭인 wclk에 동기된 데이터 쓰기 클럭(dwclk)에 의해 동기되어 데이터 동기부로 읽어들여지며, 이 데이터는 다시 수신 시스템(20)의 내부 클럭인 rclk에 동기된 데이터읽기 클럭(drclk)에 의해 동기되어 수신 시스템(20)으로 출력된다.
그러므로, 본 발명의 데이터 전송 시스템은 송/수신 시스템(10. 20)의 내부 시스템 클럭, 즉 쓰기 클럭(wclk)과 읽기 클럭(rclk)이 서로 동일하지 않거나 혹은 쓰기 클럭(wclk)과 읽기 클럭(rclk)이 변화한다 하더라도, 클럭 생성부(30)를 통하여 이에 영향을 받지 않고 서로 겹치지 않는 데이터 쓰기 및 읽기 클럭(dwclk, drclk)을 발생시켜 이를 이용하여 데이터를 동기 시켜 안정적으로 전송할 수 있게 된다.
그리고, 만약 사용자가 시스템 사양에 따라 데이터 쓰기 및 읽기 클럭(dwclk, drclk)의 발생 주기를 변화시키고자 한다면 제1 D플립 플롭(DF1)과 제3 D플립 플롭(DF3) 앞에 다수의 플립 플롭을 구비하여 데이터 쓰기 및 읽기 클럭(dwclk, drclk)의 발생을 지연시키므로써 가능하다.
도7은 이와 같은 다수의 플립 플롭으로 이루어진 클럭 지연부(Del1, Del2)를 구비한 본 발명의 클럭생성부의 실시예를 도시한 회로도이다.
이상에서 설명한 바와 갈이, 본 발명에 의한 데이터 전송 시스템은 송/수신 시스템 각각의 내부 시스템 클럭이 서로 동일하지 않거나 혹은 그 주기나 위상이 변화하게되더라도, 이에 영향을 받지 않고 서로 겹치지 않는 데이터 쓰기 및 읽기 클럭을 발생시켜 이를 이용하여 데이터를 동기 시켜 입/출력함으로써, 보다 안정적으로 송/수신 시스템 상호간에 데이터를 전송할 수 있는 효과가 있다.

Claims (3)

  1. 데이타 전송 시스템에 있어서,
    다수개의 데이타를 쓰기 클럭에 동기시켜 송신하는 송신 시스템과, 상기 송신 시스템으로부터 송신된 다수개의 데이타를 읽기 클럭에 동기시켜 수신하는 수신 시스템과, 상기 송신 시스템으로부터 쓰기 클럭과 리셋 신호를 수신하고 상기 수신 시스템으로부터 읽기 클럭을 수신하며, 상기 쓰기 클럭과 읽기 클럭을 각각 주파수 분주한 후 조합하여, 상기 쓰기 클럭과 상기 읽기 클럭의 주파수 및 위상의 변화에도 클럭이 중복되지 않는 내부쓰기클럭과 내부읽기클럭을 발생하는 클럭 생성부와, 상기 클럭 생성부에서 출력된 내부쓰기클럭에 동기하여 상기 송신 시스템에서 출력된 데이터를 수신하고, 이 수신된 데이타를 상기 내부읽기클럭에 동기시켜 상기 수신시스템으로 출력하는 데이터 동기부를 구비한 것을 특징으로 하는 데이터 전송 시스템.
  2. 제 1 항에 있어서, 상기 클럭 생성부는,
    상기 송신 시스템에서 수신된 쓰기 클럭에 동기시켜 수신된 데이터를 출력하며 상기 리셋 신호에 의해 리세트되는 제 1 D-플립플롭과,
    상기 제 1 D-플립플롭의 출력을 상기 쓰기 클럭에 동기시켜 출력하며 상기 리셋 신호에 의해 리세트되는 제 2 D-플립플롭과,
    상기 제 2 D-플립플롭의 출력을 상기 읽기 클럭에 동기시켜 출력하며 상기 리셋 신호에 의해 리세트되는 제 3 D-플립플롭과,
    상기 제 3 D-플립플롭의 출력을 상기 읽기 클럭에 동기시켜 출력하며 상기 리셋 신호에 의해 리세트되는 제 4 D-플립플롭과,
    상기 제 4 D-플립플롭의 출력을 반전시켜 상기 제 1 D-플립플롭의 입력으로 출력하는 인버터와,
    상기 제 1 D-플립플롭의 출력과 상기 제 2 D-플립플롭의 출력을 수신하여 배타적 논리합 연산된 신호를 내부쓰기클럭으로 발생하는 제 1 배타적 오아(EXOR) 게이트와,
    상기 제 3 D-플립플롭의 출력과 상기 제 4 D-플립플롭의 출력을 수신하여 배타적 논리합 연산된 신호를 내부읽기클럭으로 발생하는 제 2 배타적 오아(EXOR) 게이트로 구성된 것을 특징으로 하는 데이터 전송 시스템.
  3. 제 2 항에 있어서,
    상기 제 1 D-플립 플롭과 상기 제 3 D-플립 플롭의 전단에 다수개의 플립플롭으로 이루어진 클럭 지연부를 추가로 구비하여 상기 내부쓰기클럭과 상기 내부읽기클럭의 발생 주기를 조절하는 것을 특징으로 하는 데이터 전송 시스템.
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