KR20190116023A - 리시버 회로 - Google Patents

리시버 회로

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Abstract

본 발명은 리시버 회로에 관한 것으로, 반도체 장치에서 신호를 수신하는 리시버에 관한 기술이다. 이러한 본 발명은 공정 조건을 감지하여 이득을 제어하기 위한 제어신호를 생성하고, 제어신호에 대응하여 트랜지스터 어레이가 턴 온 되는 개수를 조정하여 입력신호의 이득을 제어하는 입력 버퍼; 및 입력 버퍼의 출력을 래치하고, 테스트 신호에 대응하여 일부 트랜지스터의 문턱전압을 조정하는 래치회로를 포함한다.

Description

리시버 회로{Receiver circuit}
본 발명은 리시버 회로에 관한 것으로, 반도체 장치에서 신호를 수신하는 리시버에 관한 기술이다.
퍼스널 컴퓨터, 태블릿 PC, 랩탑 컴퓨터, 스마트 폰과 같은 개인 전자제품들은 다양한 전자 구성요소를 포함할 수 있다. 전자 제품 내의 서로 다른 두 개의 전자 구성요소는 짧은 시간 내에 많은 데이터를 처리할 수 있도록 고속으로 통신할 수 있다. 전자 구성요소들 중 반도체 장치들은 트랜시버 회로 및 리시버 회로를 구비하여 서로 신호를 주고 받을 수 있다.
반도체 장치들은 버스와 같은 신호 전송 라인으로 연결되어 신호를 주고 받는다. 반도체 장치에서 전송 선로를 따라 전송되는 신호는 전송 선로의 종단에서 반사될 수 있다. 반사된 신호는 노이즈(Noise)가 되어 원래의 신호에 영향을 주고 신호의 품질을 떨어뜨릴 수 있다. 반도체 장치에서 전송 선로를 따라 신호가 전송될 때 신호의 손실이 발생하게 되면 반도체 장치의 동작 속도가 저하된다. 이에 따라, 리시버 회로는 감쇠 된 신호를 큰 폭을 갖는 원래의 신호로 회복시킨다.
반도체 장치의 성능이 발전하면서, 전력소모를 감소시키면서 고속으로 동작할 수 있는 고성능, 저전력 반도체 장치가 개발되고 있다. 그런데, 버스를 통해 전송되는 신호의 레벨 또는 진폭은 점점 감소하고 있다. 따라서, 신호 전송 라인을 통해 전송되는 신호를 정확하게 수신하고 전력 소모를 줄일 수 있도록 하는 개선된 리시버 회로가 요구되고 있다.
본 발명은 반도체 장치의 공정 변화에 따라 순응적이고 능동적으로 리시버 회로의 이득을 제어하여 전력 소모를 최소화할 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 리시버 회로는, 공정 조건을 감지하여 이득을 제어하기 위한 제어신호를 생성하고, 제어신호에 대응하여 트랜지스터 어레이가 턴 온 되는 개수를 조정하여 입력신호의 이득을 제어하는 입력 버퍼; 및 입력 버퍼의 출력을 래치하고, 테스트 신호에 대응하여 일부 트랜지스터의 문턱전압을 조정하는 래치회로를 포함하는 것을 특징으로 한다.
본 발명은 반도체 장치의 공정 변화에 따라 순응적이고 능동적으로 리시버 회로의 이득을 제어하여 전력 소모를 줄일 수 있도록 하는 효과를 제공한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도.
도 2는 본 발명의 실시예에 따른 리시버 회로의 구성도.
도 3은 도 2의 입력 버퍼에 관한 상세 회로도.
도 4는 도 3의 이득 제어부에 관한 상세 회로도.
도 5는 도 2의 래치회로에 관한 상세 회로도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
본 문서에서 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
본 문서에 개시되어 있는 본 발명의 다양한 실시 예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 다양한 실시 예들은 여러 가지 형태로 실시될 수 있으며 본 문서에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
다양한 실시 예에서 사용된 "제 1", "제 2" 등의 표현들은 다양한 구성요소들을, 순서 및/또는 중요도에 상관없이 수식할 수 있고, 해당 구성요소들을 한정하지 않는다. 예를 들면, 본 발명의 권리 범위를 벗어나지 않으면서 제 1구성요소는 제 2구성요소로 명명될 수 있고, 유사하게 제 2구성요소도 제 1구성요소로 바꾸어 명명될 수 있다.
본 문서에서 사용된 용어들은 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 다른 실시 예의 범위를 한정하려는 의도가 아닐 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명의 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가질 수 있다. 일반적으로 사용되는 사전에 정의된 용어들은 관련 기술의 문맥상 가지는 의미와 동일 또는 유사한 의미를 가지는 것으로 해석될 수 있으며, 본 문서에서 명백하게 정의되지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. 경우에 따라서, 본 문서에서 정의된 용어일지라도 본 발명의 실시 예들을 배제하도록 해석될 수 없다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
본 발명의 실시예에 따른 반도체 장치(1)는 제 1반도체 장치(10) 및 제 2반도체 장치(20)를 포함할 수 있다.
여기서, 제 1반도체 장치(10)와 제 2반도체 장치(20)는 서로 통신하는 전자 구성요소일 수 있다. 일 실시예에서, 제 1반도체 장치(10)는 마스터 장치일 수 있고, 제 2반도체 장치(20)는 제 1반도체 장치(10)에 의해 제어되어 동작하는 슬레이브 장치일 수 있다.
예를 들어, 제 1반도체 장치(10)는 프로세서와 같은 호스트 장치일 수 있고, 프로세서는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor)를 포함할 수 있다. 또한, 어플리케이션 프로세서(AP)와 같이 다양한 기능을 가진 프로세서 칩들을 조합하여 시스템 온 칩(System On Chip)의 형태로 구현될 수 있다.
그리고, 제 2반도체 장치(20)는 메모리일 수 있고, 메모리는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 SRAM(Static RAM), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM)을 포함할 수 있고, 비휘발성 메모리는 ROM(Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM(Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
또한, 제 1 및 제 2반도체 장치(10, 20)는 신호 전송 라인(30)을 통해 서로 연결될 수 있다. 제 1 반도체 장치(10)는 패드(11)를 포함하고, 패드(11)가 신호 전송 라인(30)과 연결될 수 있다. 그리고, 제 2반도체 장치(20)는 패드(21)를 포함하고, 패드(21)가 신호 전송 라인(30)과 연결될 수 있다. 여기서, 신호 전송 라인(30)은 채널, 링크 또는 버스일 수 있다.
제 1반도체 장치(10)는 트랜시버 회로(TX, 12) 및 리시버 회로(RX, 13)를 포함할 수 있다. 트랜시버 회로(12)는 제 1반도체 장치(10)의 내부 신호에 따라 출력 신호를 생성하고, 출력 신호를 신호 전송 라인(30)을 통해 제 2반도체 장치(20)로 전송할 수 있다. 그리고, 리시버 회로(13)는 신호 전송 라인(30)을 통해 제2 반도체 장치(20)로부터 전송된 신호를 수신하여 내부 신호를 생성할 수 있다.
마찬가지로, 제 2반도체 장치(20)는 트랜시버 회로(TX, 22) 및 리시버 회로(RX, 23)를 포함할 수 있다. 트랜시버 회로(22)는 제 2반도체 장치(20)의 내부 신호에 따라 출력 신호를 생성하고, 출력 신호를 신호 전송 라인(30)을 통해 제 1 반도체 장치(10)로 전송할 수 있다. 그리고, 리시버 회로(23)는 신호 전송 라인(30)을 통해 제 1반도체 장치(10)로부터 전송된 신호를 수신하여 내부 신호를 생성할 수 있다.
도 2는 본 발명의 실시예에 따른 리시버 회로의 구성도이다. 도 2에서 리시버 회로(RX)는 도 1에 도시된 리시버 회로(13, 23)로 적용될 수 있다.
여기서, 리시버 회로(RX)는 입력 버퍼(100)와 래치회로(200)를 포함한다. 입력 버퍼(100)는 클록 CLK, 모드신호 MD에 대응하여 입력신호 IN, INB를 버퍼링하여 래치신호 Q, QB를 래치회로(200)에 출력한다. 여기서, 입력신호 INB는 입력신호 IN의 반전 신호이다.
그리고, 래치회로(200)는 래치신호 Q, QB를 래치하여 내부 데이터(DIN)를 생성한다. 여기서, 래치신호 QB는 래치 제어신호 Q의 반전 신호이다. 또한, 래치회로(200)는 테스트신호 TM에 대응하여 래치회로(200)의 각 트랜지스터의 문턱전압 값을 조정할 수 있다. 그리고, 내부 데이터(DIN)는 반도체 장치(10, 20)의 내부 동작을 제어하기 위한 데이터이다.
도 3은 도 2의 입력 버퍼(100)에 관한 상세 회로도이다.
입력 버퍼(100)는 공정센서(110), 아날로그 디지털 변환부(120), 제어부(130) 및 증폭회로(140)를 포함한다.
여기서, 공정센서(110)는 반도체 장치에 대한 공정 조건을 감지하여 센싱신호 SEN(아날로그 값)를 출력한다. 반도체 장치에 형성된 소자는 다양한 특성을 가질 수 있다. 예를 들면, N 타입의 모스 트랜지스터는 다양한 공정 조건(예를 들면, Slow, Typical, Fast)에 따라 특성값(예를 들면, 문턱전압 Vt)에 차이가 발생하게 된다. 공정센서(110)는 반도체 장치에 형성된 소자의 특성 값들을 증폭회로(140)의 이득에 반영하기 위하여, 공정 변화를 감지하여 해당 공정 조건에 대응되는 센싱신호 SEN를 출력한다.
본 실시예에서 공정센서(110)는 전력 소모를 감소시키기 위해 한 번 동작한 이후에 센싱 동작이 정지되는 것으로 설정될 수 있다. 그리고, 본 실시예에서는 리시버 회로의 공정 조건들을 3가지(Slow, Typical, Fast)로 구분할 수 있다. 공정센서(110)는 3개의 공정 조건들 중 어느 하나에 대응되는 아날로그 출력을 제공할 수 있다. 이러한 공정센서(110)는 다이(die) 마다 1개씩만 형성되어 공정센서(110)에서 감지된 센싱신호 SEN가 해당 다이 전체에서 공유되어 사용되도록 할 수 있다.
아날로그 디지털 변환부(120)는 공정센서(110)에서 출력되는 센싱신호 SEN(아날로그 신호)를 디지털 신호인 제어신호 CON로 변환한다.
제어부(130)는 제어신호 CON, 모드신호 MD, 입력되는 클록 CK 및 전송시킬 입력신호 IN, INB를 이용하여 증폭회로(140)의 이득을 제어하기 위한 신호를 생성한다. 제어부(130)는 제어신호 CON의 코드값에 대응하여 변화되는 신호를 증폭회로(140)의 선택된 트랜지스터 어레이의 게이트에 인가함으로써 내부회로(300)에 출력되는 전압의 레벨을 조절한다. 이러한 제어부(130)는 복수의 이득 제어부(131, 137, 138)를 포함한다.
여기서, 이득 제어부(131)는 제어신호 CON, 모드신호 MD 및 입력신호 IN에 대응하여 증폭회로(140)의 이득값을 제어하기 위한 데이터 DATA를 출력한다. 그리고, 이득 제어부(137)는 제어신호 CON, 모드신호 MD 및 클록 CK에 대응하여 증폭회로(140)의 이득값을 제어하기 위한 이득 제어신호 GCON를 출력한다. 또한, 이득 제어부(138)는 제어신호 CON, 모드신호 MD 및 입력신호 INB에 대응하여 증폭회로(140)의 이득값을 제어하기 위한 레퍼런스 신호 VREF를 출력한다.
증폭회로(140)는 입력신호를 증폭하고 제어부(130)의 출력에 대응하여 이득이 조정된 래치신호 Q, QB를 출력한다. 증폭회로(140)는 트랜지스터 어레이를 포함하며, 제어부(130)의 출력에서 생성된 신호에 대응하여 트랜지스터 어레이를 온/오프 시킴으로써 출력 노드의 전압 레벨을 제어한다. 증폭회로(140)는 공정센서(110)의 센싱값에 대응하여 트랜지스터 어레이 중 일부 또는 모든 트랜지스터들을 선택적으로 턴 온 시킨다.
이러한 증폭회로(140)는 복수의 PMOS 트랜지스터 P1~P5와, 복수의 NMOS 트랜지스터 N1~N4를 포함한다.
여기서, PMOS 트랜지스터 P1, P4와 NMOS 트랜지스터 N1는 노드 A와 접지전압단 사이에 직렬 연결된다. 그리고, PMOS 트랜지스터 P1는 게이트 단자를 통해 데이터 DATA가 인가된다. PMOS 트랜지스터 P4와 NMOS 트랜지스터 N1는 공통 게이트 단자가 노드 B와 연결된다. 증폭회로(140)는 노드 B를 통해 래치신호 Q를 출력한다.
PMOS 트랜지스터 P2, P5와 NMOS 트랜지스터 N3는 노드 A와 접지전압단 사이에 직렬 연결된다. 그리고, PMOS 트랜지스터 P2는 게이트 단자를 통해 레퍼런스 신호 VREF가 인가된다. PMOS 트랜지스터 P5와 NMOS 트랜지스터 N3는 공통 게이트 단자가 노드 C와 연결된다. 증폭회로(140)는 노드 C를 통해 래치신호 QB를 출력한다. 또한, PMOS 트랜지스터 P3는 전원전압단과 노드 A 사이에 연결되어 게이트 단자를 통해 이득 제어신호 GCON가 인가된다.
PMOS 트랜지스터 P4, P5와, NMOS 트랜지스터 N1, N3는 크로스 커플드 연결되어 "래치 트랜지스터"에 해당하며, 노드 B, C의 데이터를 래치한다. 그리고, NMOS 트랜지스터 N2는 NMOS 트랜지스터 N1와 병렬 연결되어 게이트 단자를 통해 클록 CK이 인가된다. 또한, NMOS 트랜지스터 N4는 NMOS 트랜지스터 N3와 병렬 연결되어 게이트 단자를 통해 클록 CK이 인가된다. NMOS 트랜지스터 N2, N4는 "클록 제어 트랜지스터"에 해당한다.
여기서, PMOS 트랜지스터 P1~P3는 복수개 구비될 수 있으며, 본 실시예에서는 설명의 편의를 위해 하나의 트랜지스터만 도시하기로 한다. 본 실시예에서는 PMOS 트랜지스터 P1[1:0], P2[1:0], P3[1:0]가 각각 두 개씩 구비되어 트랜지스터 어레이를 이루며, 각각 2비트의 제어신호에 의해 선택적으로 턴 온 되는 것을 일 예로 설명하기로 한다. 이러한 트랜지스터 어레이(PMOS 트랜지스터 P1[1:0], P2[1:0], P3[1:0])는 제어부(130)의 출력값에 의해 턴 온 되는 개수가 제어될 수 있다.
즉, PMOS 트랜지스터 P1[1:0], P2[1:0]는 "입력 트랜지스터"에 해당하며, 데이터 DATA와 레퍼런스 신호 VREF에 의해 턴 온 되는 개수가 각각 조정된다. 그리고, PMOS 트랜지스터 P3[1:0]는 "테일 트랜지스터"에 해당하며, 이득 제어신호 GCON에 의해 턴 온 되는 개수가 조정된다. 본 실시예에서는 입력 트랜지스터와 테일 트랜지스터들이 각각 2개 구비되는 것을 일 예로 설명하였지만, 트랜지스터들의 개수는 한정되는 것이 아니며 충분히 변경이 가능하다.
증폭회로(140)의 동작 속도는 전류의 크기, 트랜지스터들의 전달 컨덕턴스(GM; Transconductance) 값과 비례한다. 본 실시예는 이득 제어부(131, 137, 138)의 출력에 대응하여 증폭회로(140)에 흐르는 전류의 크기를 제어함으로써 증폭회로(140)의 감지 성능을 향상시킬 수 있다. 즉, 본 실시예는 이득 제어부(131, 137, 138)의 출력에 대응하여 각 트랜지스터(예를 들어, PMOS 트랜지스터 P1[1:0]~P3[1:0])가 턴 온 되는 개수를 조정하여 이득값을 제어함으로써 증폭회로(140)의 동작 속도를 제어할 수 있다.
본 실시예는 데이터의 전송 속도에 따라 "고성능 모드"와 "저전력 모드" 중 어느 하나로 동작한다. 고성능 모드에서는 모든 입력 트랜지스터(PMOS 트랜지스터 P1[1:0], P2[1:0])와 모든 테일 트랜지스터(PMOS 트랜지스터 P3[1:0])가 턴 온 된다. 반면에, 저전력 모드에서는 데이터 DATA, 레퍼런스 신호 VREF 및 이득 제어신호 GCON에 의해 입력 트랜지스터(PMOS 트랜지스터 P1[1:0], P2[1:0])와 테일 트랜지스터(PMOS 트랜지스터 P3[1:0])의 턴 온 되는 개수가 조정된다.
또한, 증폭회로(140)의 지연시간은 각 트랜지스터의 문턱전압에 비례한다. 그리고, 공정센서(110)의 센싱신호 SEN는 각 트랜지스터의 문턱전압에 비례한다. 트랜지스터의 문턱전압 값은 반도체 장치의 공정 변화에 대해 주요 변수로 작용한다.
이에 따라, 본 실시예는 공정센서(110)는 반도체 장치에 대한 공정 변화를 감지하여 이득 제어부(131, 137, 138)의 출력값을 제어한다. 그리고, 본 실시예는 이득 제어부(131, 137, 138)에서 출력된 신호에 대응하여 증폭회로(140)의 이득값을 조정한다. 즉, 증폭회로(140)에 포함된 복수의 트랜지스터 어레이 중 이득값 조정을 위해 필요한 트랜지스터들만을 선택적으로 동작시킨다. 또한, 본 실시예는 증폭회로(140)의 출력을 래치하는 래치회로(200)의 문턱전압을 조정하여 리시버 회로의 특성을 능동적으로 제어할 수 있도록 한다.
도 4는 도 3의 이득 제어부(131, 137, 138)에 관한 상세 회로도이다. 도 4에서 각각의 이득 제어부(131, 137, 138)의 상세 구성은 동일하므로, 본 실시예에서는 이득 제어부(131)의 구성을 일 예로 설명하기로 한다.
이득 제어부(131)는 제어신호 CON, 모드신호 MD 및 입력신호 IN를 이용하여 증폭회로(140)의 이득값을 제어하기 위한 데이터 DATA를 출력한다. 이득 제어부(131)는 제어신호 CON에 대응하여 선택된 트랜지스터 어레이의 온/오프를 조절함으로써 내부회로(300)에 입력되는 데이터의 전압레벨의 변화(공정 조건에 따른 변화)를 보상할 수 있다.
이러한 이득 제어부(131)는 선택부(132)와, 복수의 출력부(133, 134) 및 프리차지부(135, 136)를 포함한다.
여기서, 선택부(132)는 제어신호 CON, 모드신호 MD에 대응하여 이득값을 선택하기 위한 선택신호 SEL0, SEL1, SELB0, SELB1를 출력한다. 선택신호 SELB0, SELB1는 각각 선택신호 SEL0, SEL1의 반전 신호이다.
그리고, 출력부(133)는 선택신호 SEL0, SELB0에 대응하여 입력신호 IN를 데이터 DATA[0]로 출력하거나 차단한다. 이러한 출력부(133)는 전송게이트 T0를 포함한다. 전송게이트 T0는 게이트 단자를 통해 인가되는 선택신호 SEL0, SELB0에 대응하여 입력신호 IN를 데이터 DATA[0]로 출력한다.
예를 들어, 선택신호 SEL0가 하이 레벨이고 선택신호 SELB0가 로우 레벨로 인가되는 경우 전송게이트 T0가 턴 온 되어 입력신호 IN가 데이터 DATA[0]로 출력된다. 반면에, 선택신호 SEL0가 로우 레벨이고 선택신호 SELB0가 하이 레벨로 인가되는 경우 전송게이트 T0가 턴 오프 되어 입력신호 IN가 데이터 DATA[0]로 전달되지 않고 차단된다.
또한, 출력부(134)는 선택신호 SEL1, SELB1에 대응하여 입력신호 IN를 데이터 DATA[1]로 출력하거나 차단한다. 이러한 출력부(134)는 전송게이트 T1를 포함한다. 전송게이트 T1는 게이트 단자를 통해 인가되는 선택신호 SEL1, SELB1에 대응하여 입력신호 IN를 데이터 DATA[1]로 출력한다.
예를 들어, 선택신호 SEL1가 하이 레벨이고 선택신호 SELB1가 로우 레벨로 인가되는 경우 전송게이트 T1가 턴 온 되어 입력신호 IN가 데이터 DATA[1]로 출력된다. 반면에, 선택신호 SEL1가 로우 레벨이고 선택신호 SELB1가 하이 레벨로 인가되는 경우 전송게이트 T1가 턴 오프 되어 입력신호 IN가 데이터 DATA[1]로 전달되지 않고 차단된다.
프리차지부(135)는 PMOS 트랜지스터 P7를 포함한다. 프리차지부(135)는 출력부(133)가 턴 오프 되는 경우 데이터 DATA[0]의 출력단을 프라치지시켜 출력단의 전압이 감소 되는 것을 방지한다.
PMOS 트랜지스터 P7는 전원전압단과 데이터 DATA[0]의 출력단 사이에 연결되어 게이트 단자를 통해 선택신호 SEL0가 인가된다. 선택신호 SEL0가 하이 레벨로 활성화되는 경우 PMOS 트랜지스터 P7가 턴 오프 된다. 반면에, 선택신호 SEL0가 로우 레벨로 비활성화되는 경우 PMOS 트랜지스터 P7가 턴 온 되어 데이터 DATA[0]의 출력단을 전원전압 레벨로 프리차지시킨다. 즉, 선택신호 SEL0가 로우 레벨로 비활성화되어 출력부(133)가 턴 오프 되는 경우 DATA[0]의 출력노드가 플로팅 되는 것을 방지하기 위하여 출력노드를 전원전압 레벨로 풀업 시킨다.
그리고, 프리차지부(136)는 PMOS 트랜지스터 P8를 포함한다. 프리차지부(136)는 출력부(134)가 턴 오프 되는 경우 데이터 DATA[1]의 출력단을 프라치지시켜 출력단의 전압이 감소 되는 것을 방지한다.
PMOS 트랜지스터 P8는 전원전압단과 데이터 DATA[1]의 출력단 사이에 연결되어 게이트 단자를 통해 선택신호 SEL1가 인가된다. 선택신호 SEL1가 하이 레벨로 활성화되는 경우 PMOS 트랜지스터 P8가 턴 오프 된다. 반면에, 선택신호 SEL1가 로우 레벨로 비활성화되는 경우 PMOS 트랜지스터 P8가 턴 온 되어 데이터 DATA[1]의 출력단을 전원전압 레벨로 프리차지시킨다. 즉, 선택신호 SEL1가 로우 레벨로 비활성화되어 출력부(134)가 턴 오프 되는 경우 DATA[1]의 출력노드가 플로팅 되는 것을 방지하기 위하여 출력노드를 전원전압 레벨로 풀업 시킨다.
본 실시예에서는 PMOS 트랜지스터 P1[1:0]의 개수에 대응하여 출력부(133, 134)와 프리차지부(135, 136)의 개수가 각각 2개인 것을 일 예로 설명하였다. 하지만, 본 실시예는 이에 한정되는 것이 아니며 입력 트랜지스터의 개수에 따라 출력부(133, 134)와 프리차지부(135, 136)의 개수는 충분히 변경이 가능하다. 또한, 본 실시예에서는 출력부(133, 134)가 전송게이트로 이루어진 것을 일 예로 설명하였으나, 전송게이트 이외에도 PMOS 트랜지스터나 NMOS 트랜지스터로 이루어질 수도 있다. 그리고, 본 실시예에서는 프리차지부(135, 136)가 PMOS 트랜지스터로 이루어진 것을 일 예로 설명하였으나, NMOS 트랜지스터로 이루어질 수도 있다.
위와 같은 구성을 갖는 이득 제어부(131)의 동작을 정리하면 아래의 [표 1]과 같다.

MD(저전력 모드) MD(고성능 모드)
SEL[1:0] SEL[1:0]
SLOW MODE 1 1 1 1
TYPICAL MODE 1 0 1 1
FAST MODE 0 1 1 1
선택부(132)는 모드신호 MD에 따라 제어신호 CON에 대응하는 선택신호 SEL[1:0]를 출력한다. 선택부(132)에 입력되는 모드신호 MD는 "저전력 모드" 또는 "고성능 모드" 중 하나로 입력된다.
선택부(132)는 모드신호 MD가 "저전력 모드"로 인가되는 경우 제어신호 CON에 대응하여 선택신호 SEL[1:0]의 로직 레벨을 변경한다. 반면에, 선택부(132)는 모드신호 MD가 "고성능 모드"로 인가되는 경우 제어신호 CON와 상관없이 선택신호 SEL[1:0]의 로직 레벨을 "1"로 고정시켜 출력한다.
즉, 선택부(132)는 모드신호 MD가 고성능 모드인 경우 증폭회로(140)의 트랜지스터를 모두 동작시켜 동작 속도를 높여야하므로 선택신호 SEL0, SEL1를 모두 하이 레벨로 활성화시킨다. 이에 따라, 고성능 모드에서는 모든 출력부(133, 134)가 턴 온 되어 모든 입력 트랜지스터(PMOS 트랜지스터 P1[1:0])가 턴 온 된다.
반면에, 선택부(132)는 모드신호 MD가 저전력 모드인 경우 증폭회로(140)의 트랜지스터 중 일부 트랜지스터만 턴 온 시켜 동작 속도를 조정하게 된다. 이에 따라, 저전력 모드에서는 제어신호 CON의 코드에 따라 출력부(133, 134) 중 일부만 턴 온 되어 입력 트랜지스터(PMOS 트랜지스터 P1[1:0])의 턴 온 되는 개수가 조정된다.
예를 들어, 공정 센서(110)의 센싱 값에 대응하여 제어신호 CON의 코드가 "SLOW MODE"인 경우(예를 들어, 제어신호 CON의 코드값이 '11'인 경우) 선택신호 SEL0, SEL1을 모두 하이 레벨로 출력한다. 그러면, 출력부(133, 134)가 모두 턴 온 되어 DATA[1:0]에 의해 입력 트랜지스터(PMOS 트랜지스터 P1[1:0])가 모두 턴 온 된다.
그리고, 공정 센서(110)의 센싱 값에 대응하여 제어신호 CON의 코드가 "TYPICAL MODE"인 경우(예를 들어, 제어신호 CON의 코드값이 '10'인 경우) 선택신호 SEL0는 로우 레벨로 출력하고 선택신호 SEL1를 하이 레벨로 출력한다. 그러면, 출력부(133, 134) 중 출력부(134)만 턴 온 되어 DATA[1]에 의해 구동 능력이 큰 입력 트랜지스터(PMOS 트랜지스터 P1[1])만 턴 온 된다. 본 실시예에서는 두 개의 PMOS 트랜지스터 P1[1:0] 중 PMOS 트랜지스터 P1[1]가 더 큰 구동능력을 갖는 것으로 가정한다.
또한, 공정 센서(110)의 센싱 값에 대응하여 제어신호 CON의 코드가 "FAST MODE"인 경우(예를 들어, 제어신호 CON의 코드값이 '01'인 경우) 선택신호 SEL0는 하이 레벨로 출력하고 선택신호 SEL1를 로우 레벨로 출력한다. 그러면, 출력부(133, 134) 중 출력부(133)만 턴 온 되어 DATA[0]에 의해 구동 능력이 작은 입력 트랜지스터(PMOS 트랜지스터 P1[0])만 턴 온 된다. 본 실시예에서는 두 개의 PMOS 트랜지스터 P1[1:0] 중 PMOS 트랜지스터 P1[0]가 더 작은 구동능력을 갖는 것으로 가정한다.
리시버 회로의 증폭회로(140)를 설계하는 경우 "슬로우 모드(SLOW MODE)"에서의 동작 속도를 기준으로 회로를 설계하게 된다. 이렇게 설계된 회로는 "일반 모드(TYPICAL MODE)"와 "패스트 모드(FAST MODE)"의 경우에 오버 디자인되며, 전력 소모 또한 증가하게 된다. 이에 따라, 본 실시예에서는 공정 조건에 대응하여 트랜지스터의 턴 온 개수를 조정하여 증폭회로(140)의 동작 속도를 제어함으로써, 저전력 모드에서 "일반 모드(TYPICAL MODE)" 또는 "패스트 모드(FAST MODE)"인 경우 전력 소모를 줄일 수 있게 된다.
또 다른 입력 트랜지스터 P2[1:0]와 테일 트랜지스터 P3[1:0]도 위와 동일한 과정에 의해 제어되므로, 동일한 설명의 반복은 생략하기로 한다.
도 5는 도 2의 래치회로(200)에 관한 상세 회로도이다.
래치회로(200)는 데이터 래치(210), 반전부(220, 221), 래더부(230, 240) 및 선택신호 생성부(250, 260)를 포함한다.
여기서, 데이터 래치(210)는 래치신호 Q, QB에 대응하여 입력노드 D, E의 데이터를 래치하여 출력노드 F, G에 출력신호 OUT, OUTB를 출력한다. 이러한 데이터 래치(210)는 복수의 PMOS 트랜지스터 P10~P15와, 복수의 NMOS 트랜지스터 N10~N15를 포함한다. 본 실시예에서는 데이터 래치(210)가 플립플롭 기능을 하는 노아(NOR)형 SR-래치 구조로 이루어진 것을 일 예로 설명하지만, 데이터 래치의 로직 구조는 충분히 변경이 가능하다.
PMOS 트랜지스터 P10, P12와, NMOS 트랜지스터 N10, N12는 전원전압단과 접지전압단 사이에 직렬 연결된다. 그리고, PMOS 트랜지스터 P10와 NMOS 트랜지스터 N10는 공통 게이트 단자가 입력노드 D에 연결된다. 그리고, PMOS 트랜지스터 P12는 게이트 단자가 입력노드 E에 연결된다. 또한, NMOS 트랜지스터 N12는 게이트 단자를 통해 래치신호 QB가 인가된다.
또한, PMOS 트랜지스터 P11, P13와, NMOS 트랜지스터 N11, N13는 전원전압단과 접지전압단 사이에 직렬 연결된다. 그리고, PMOS 트랜지스터 P11와 NMOS 트랜지스터 N11는 공통 게이트 단자가 입력노드 E에 연결된다. 그리고, PMOS 트랜지스터 P13는 게이트 단자가 입력노드 D에 연결된다. 또한, NMOS 트랜지스터 N13는 게이트 단자를 통해 래치신호 Q가 인가된다.
PMOS 트랜지스터 P14와 NMOS 트랜지스터 N14는 전원전압단과 접지전압단 사이에 직렬 연결된다. PMOS 트랜지스터 P14는 게이트 단자를 통해 래치신호 QB가 인가된다. 그리고, NMOS 트랜지스터 N14는 게이트 단자가 입력노드 E에 연결된다.
또한, PMOS 트랜지스터 P15와 NMOS 트랜지스터 N15는 전원전압단과 접지전압단 사이에 직렬 연결된다. PMOS 트랜지스터 P15는 게이트 단자를 통해 래치신호 Q가 인가된다. 그리고, NMOS 트랜지스터 N15는 게이트 단자가 입력노드 D에 연결된다.
반전부(220)는 래치신호 Q를 반전하여 입력노드 E에 출력한다. 이러한 반전부(220)는 PMOS 트랜지스터 P16와 NMOS 트랜지스터 N16를 포함한다. 여기서, PMOS 트랜지스터 P16와 NMOS 트랜지스터 N16는 전원전압단과 접지전압단 사이에 직렬 연결된다. 그리고, PMOS 트랜지스터 P16와 NMOS 트랜지스터 N16는 공통 게이트 단자를 통해 래치신호 Q가 인가되고, 공통 드레인 단자가 입력노드 E와 연결된다.
그리고, 반전부(221)는 래치신호 QB를 반전하여 입력노드 D에 출력한다. 이러한 반전부(221)는 PMOS 트랜지스터 P17와 NMOS 트랜지스터 N17를 포함한다. 여기서, PMOS 트랜지스터 P17와 NMOS 트랜지스터 N17는 전원전압단과 접지전압단 사이에 직렬 연결된다. 그리고, PMOS 트랜지스터 P17와 NMOS 트랜지스터 N17는 공통 게이트 단자를 통해 래치신호 QB가 인가되고, 공통 드레인 단자가 입력노드 D와 연결된다.
이러한 구성을 갖는 데이터 래치(210)의 동작 과정을 설명하면 다음과 같다.
먼저, 래치신호 Q가 하이 레벨이고 래치신호 QB가 로우 레벨인 경우를 가정한다. 래치신호 QB가 로우 레벨이면, PMOS 트랜지스터 P14가 턴 온 되어 출력신호 OUT가 하이 레벨이 된다. 그리고, PMOS 트랜지스터 P17가 턴 온 되어 노드 D가 하이 레벨이 되면 NMOS 트랜지스터 N15가 턴 온 되어 출력신호 OUTB가 로우 레벨이 된다. 이때, 노드 D가 하이 레벨인 경우 PMOS 트랜지스터 P11, P12와 NMOS 트랜지스터 N10, N13가 턴 온 되어 일정 시간 래치 상태를 유지한다.
반면에, 래치신호 Q가 로우 레벨이고 래치신호 QB가 하이 레벨인 경우를 가정한다. 래치신호 Q가 로우 레벨이면, PMOS 트랜지스터 P15가 턴 온 되어 출력신호 OUTB가 하이 레벨이 된다. 그리고, PMOS 트랜지스터 P16가 턴 온 되어 노드 E가 하이 레벨이 되면 NMOS 트랜지스터 N14가 턴 온 되어 출력신호 OUT가 로우 레벨이 된다. 이때, 노드 E가 하이 레벨인 경우 PMOS 트랜지스터 P10, P13와 NMOS 트랜지스터 N11, N12가 턴 온 되어 일정 시간 래치 상태를 유지한다.
이러한 데이터 래치(210)는 NMOS 트랜지스터 N12~N15의 활성화 상태에 따라 크로스 커플드 연결된 PMOS 트랜지스터 P10, P11, NMOS 트랜지스터 N10, N11에 일정시간 데이터를 래치하고 출력노드 F, G에 출력한다.
한편, 래더부(230)는 복수의 스위칭신호 SW<5:1>에 대응하여 저항 값을 조정하고 반전부(220)에 제공한다. 이러한 래더부(230)는 복수의 저항 R1~R5과, 복수의 스위칭부 VS1~VS5를 포함한다.
여기서, 복수의 저항 R1~R5은 전원전압단과 접지전압단 사이에 직렬 연결된다. 그리고, 복수의 스위칭부 VS1~VS5는 복수의 저항 R1~R5의 각 연결 노드와 NMOS 트랜지스터 N16의 벌크 단자 사이에 병렬 연결된다. 그리고, 복수의 스위칭부 VS1~VS5는 복수의 스위칭신호 SW<5:1>에 대응하여 각각 선택적으로 스위칭 동작한다.
그리고, 래더부(240)는 복수의 스위칭신호 SW<10:6>에 대응하여 저항 값을 조정하고 반전부(221)에 제공한다. 이러한 래더부(240)는 복수의 저항 R6~R10과, 복수의 스위칭부 VS6~VS10를 포함한다.
여기서, 복수의 저항 R6~R10은 전원전압단과 접지전압단 사이에 직렬 연결된다. 그리고, 복수의 스위칭부 VS6~VS10는 복수의 저항 R6~R10의 각 연결 노드와 NMOS 트랜지스터 N17의 벌크 단자 사이에 병렬 연결된다. 그리고, 복수의 스위칭부 VS6~VS10는 복수의 스위칭신호 SW<10:6>에 대응하여 각각 선택적으로 스위칭 동작한다.
복수의 스위칭신호 SW<5:1>에 대응하여 복수의 저항 R1~R5 중 어느 하나가 턴 온 되어 NMOS 트랜지스터 N16의 벌크 전압을 제어한다. 예를 들어, 스위칭신호 SW<1>에 의해 스위칭부 VS1가 턴 온 되는 경우, NMOS 트랜지스터 N16의 벌크 전압이 저항 R1의 저항 값에 대응하는 값으로 상승된다. 그리고, 스위칭신호 SW<5>에 의해 스위칭부 VS5가 턴 온 되는 경우, NMOS 트랜지스터 N16의 벌크 전압이 디폴드(Default) 값인 접지전압 레벨로 설정된다. 래더부(240)의 동작은 래더부(230)와 동일하므로 그 중복적인 설명은 생략하기로 한다.
본 실시예에서는 스위칭신호 SW<5>가 활성화되는 경우 벌크 전압이 제일 낮게 설정되며, 스위칭신호 SW<1>가 활성화되는 경우 벌크 전압이 가장 높게 설정되는 것을 일 예로 설명하기로 한다. 마찬가지로, 스위칭신호 SW<10>가 활성화되는 경우 벌크 전압이 제일 낮게 설정되며, 스위칭신호 SW<6>가 활성화되는 경우 벌크 전압이 가장 높게 설정되는 것을 일 예로 설명하기로 한다.
그리고, 스위칭신호 생성부(250)는 테스트신호 TM에 대응하여 래더부(230)를 제어하기 위한 복수의 스위칭신호 SW<5:1>를 생성한다. 스위칭신호 생성부(260)는 테스트신호 TM에 대응하여 래더부(240)를 제어하기 위한 복수의 스위칭신호 SW<10:6>를 생성한다. 스위칭신호 생성부(250, 260)는 반도체 장치의 트레이닝 모드시 복수의 스위칭신호 SW<5:1>를 생성할 수 있다.
본 실시예에 따른 래치회로(200)는 반전부(220, 221)의 트랜지스터 문턱 전압을 증가하여 래치신호 Q, QB의 전압 레벨을 빠르게 구동할 수 있도록 한다. 즉, 본 실시예는 반전부(220, 221)의 풀다운 구동소자인 NMOS 트랜지스터 N16, N17의 벌크 전압을 래더부(230, 240)에 의해 제어하여 래치신호 Q, QB의 전압 레벨을 빠르게 풀다운 구동할 수 있도록 한다. NMOS 트랜지스터 N16, N17의 벌크 전압 레벨을 조정하는 경우 반전부(220, 221)가 빠르게 풀다운 구동하여 래치회로(200)의 동작 지연 시간이 줄어들게 된다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 공정 조건을 감지하여 이득을 제어하기 위한 제어신호를 생성하고, 상기 제어신호에 대응하여 트랜지스터 어레이가 턴 온 되는 개수를 조정하여 입력신호의 이득을 제어하는 입력 버퍼; 및
    상기 입력 버퍼의 출력을 래치하고, 테스트 신호에 대응하여 일부 트랜지스터의 문턱전압을 조정하는 래치회로를 포함하는 것을 특징으로 하는 리시버 회로.
  2. 제 1항에 있어서, 상기 입력 버퍼는
    상기 공정 조건을 감지하여 센싱신호를 출력하는 공정센서;
    상기 센싱신호를 디지털 신호로 변환하여 상기 제어신호를 생성하는 아날로그 디지털 변환부;
    모드신호와 상기 제어신호에 대응하여 상기 입력신호의 이득값을 제어하기 위한 신호를 출력하는 제어부; 및
    상기 제어부의 출력에 따라 상기 트랜지스터 어레이가 턴 온 되는 개수가 변화되어 상기 이득값이 조정된 래치신호를 출력하는 증폭회로를 포함하는 것을 특징으로 하는 리시버 회로.
  3. 제 2항에 있어서, 상기 공정센서는
    한 번 동작한 이후에 센싱 동작이 정지되는 것을 특징으로 하는 리시버 회로.
  4. 제 2항에 있어서, 상기 제어부는
    복수의 이득 제어부를 포함하는 것을 특징으로 하는 리시버 회로.
  5. 제 4항에 있어서, 상기 복수의 이득 제어부 각각은
    상기 모드신호에 따라 상기 제어신호에 대응하는 복수의 선택신호를 출력하는 선택부; 및
    상기 복수의 선택신호에 대응하여 입력되는 신호를 선택적으로 출력하는 복수의 출력부를 포함하는 것을 특징으로 하는 리시버 회로.
  6. 제 5항에 있어서, 상기 복수의 이득 제어부 각각은
    상기 복수의 선택신호에 대응하여 출력단을 프리차지시키는 복수의 프리차지부를 더 포함하는 것을 특징으로 하는 리시버 회로.
  7. 제 5항에 있어서, 상기 선택부는
    상기 모드신호가 제 1모드인 경우 상기 제어신호에 대응하여 복수의 선택신호의 로직 레벨을 변경하고, 상기 모드신호가 제 2모드인 경우 상기 복수의 선택신호의 로직 레벨을 특정 레벨로 고정시켜 출력하는 것을 특징으로 하는 리시버 회로.
  8. 제 5항에 있어서, 상기 선택부는
    상기 제어신호의 코드가 슬로우 모드로 설정되는 경우 상기 복수의 선택신호를 모두 하이 레벨로 출력하고,
    상기 제어신호의 코드가 일반 모드로 설정되는 경우 상기 복수의 선택신호 중 제 1선택신호를 로우 레벨로 출력하고 제 2선택신호를 하이 레벨로 출력하며,
    상기 제어신호의 코드가 패스트 모드로 설정되는 경우 상기 제 1선택신호를 하이 레벨로 출력하고, 상기 제 2선택신호를 로우 레벨로 출력하는 것을 특징으로 하는 리시버 회로.
  9. 제 2항에 있어서, 상기 제어부는
    상기 모드신호와 상기 제어신호에 대응하여 상기 입력신호의 이득값을 제어하기 위한 복수의 데이터를 출력하는 제 1이득 제어부;
    상기 모드신호와 상기 제어신호에 대응하여 클록의 이득값을 제어하기 위한 복수의 이득 제어신호를 출력하는 제 2이득 제어부; 및
    상기 모드신호와 상기 제어신호에 대응하여 상기 입력신호의 반전신호의 이득값을 제어하기 위한 복수의 레퍼런스 신호를 출력하는 제 3이득 제어부를 포함하는 것을 특징으로 하는 리시버 회로.
  10. 제 2항에 있어서, 상기 증폭회로는
    이득 제어신호에 의해 제 1노드를 풀업 구동하며, 상기 제어부의 출력에 따라 턴 온 되는 개수가 변화되는 복수의 테일 트랜지스터;
    상기 제 1노드에 연결되며, 상기 제어부의 출력에 따라 상기 턴 온 되는 개수가 변화되는 복수의 입력 트랜지스터;
    상기 복수의 입력 트랜지스터의 출력을 래치하여 상기 래치신호를 출력하는 복수의 래치 트랜지스터; 및
    상기 복수의 래치 트랜지스터에 연결되어 클록에 의해 제어되는 복수의 클록 제어 트랜지스터를 포함하는 것을 특징으로 하는 리시버 회로.
  11. 제 10항에 있어서,
    상기 복수의 테일 트랜지스터와 상기 복수의 입력 트랜지스터는 각각 구동능력이 서로 상이한 것을 특징으로 하는 리시버 회로.
  12. 제 2항에 있어서,
    상기 모드신호가 제 1모드인 경우 상기 트랜지스터 어레이가 모두 턴 온 되는 것을 특징으로 하는 리시버 회로.
  13. 제 2항에 있어서,
    상기 모드신호가 제 2모드인 경우 상기 트랜지스터 어레이가 턴 온 되는 개수가 조정되는 것을 특징으로 하는 리시버 회로.
  14. 제 2항에 있어서, 상기 모드신호는
    "고성능 모드"와 "저전력 모드" 중 어느 하나로 설정되는 것을 특징으로 하는 리시버 회로.
  15. 제 1항에 있어서, 상기 래치회로는
    상기 입력 버퍼의 출력을 래치하는 데이터 래치;
    상기 입력 버퍼의 출력신호를 반전하는 반전부;
    복수의 스위칭신호에 대응하여 저항 값을 조정하고 상기 반전부에 제공하는 래더부;
    테스트 신호에 대응하여 상기 복수의 스위칭 신호를 생성하는 스위칭신호 생성부를 포함하는 것을 특징으로 하는 리시버 회로.
  16. 제 15항에 있어서, 상기 데이터 래치는
    SR-래치를 포함하는 것을 특징으로 하는 리시버 회로.
  17. 제 15항에 있어서, 상기 반전부는
    상기 래더부의 출력에 대응하여 트랜지스터의 벌크 전압이 제어되는 것을 특징으로 하는 리시버 회로.
  18. 제 15항에 있어서, 상기 래더부는
    상기 복수의 스위칭 신호에 대응하여 상기 반전부의 풀다운 트랜지스터의 문턱전압을 제어하는 것을 특징으로 하는 리시버 회로.
  19. 제 15항에 있어서, 상기 래더부는
    전원전압단과 접지전압단 사이에 직렬 연결된 복수의 저항; 및
    상기 복수의 저항의 각 연결 노드와 상기 트랜지스터의 벌크 단자 사이에 병렬 연결되어 상기 복수의 스위칭 신호에 의해 스위칭 되는 복수의 스위칭부를 포함하는 것을 특징으로 하는 리시버 회로.
  20. 제 15항에 있어서,
    상기 스위칭신호 생성부는 반도체 장치의 트레이닝 모드시 복수의 스위칭신호를 생성하는 것을 특징으로 하는 리시버 회로.
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