JP2010015668A - 半導体メモリ装置及びその動作方法 - Google Patents

半導体メモリ装置及びその動作方法 Download PDF

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Abstract

【課題】半導体メモリ装置においてＣＭＬレベルでスイングするクロックが伝送される経路を多重化することによって、動作モードに関わらず消費する電流量を常に最小に維持することのできる半導体メモリ装置を提供する。
【解決手段】本発明の半導体メモリ装置は、イネーブル信号に応答してＣＭＬソースクロックがクロック伝送ラインを介して伝達された後にＣＭＯＳレベルでスイングするよう変換して出力する第１クロック伝達パスと、イネーブル信号に応答してソースクロックをＣＭＯＳレベルでスイングするよう変換した後にクロック伝送ラインを介して伝達されて出力する第２クロック伝達パスと、第１クロック伝達パス及び第２クロック伝達パスの出力クロックに応答してデータを出力するデータ出力手段と、を備える。
【選択図】図４

Description

本発明は、半導体設計の技術に関し、特に、ＣＭＬ（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）レベルでスイング（ｓｗｉｎｇ）するクロックが半導体メモリ装置から伝送される経路に関し、詳細には、ＣＭＬレベルでスイングするクロック（クロック信号）が半導体メモリ装置から伝送される経路を多重化するためのものである。
一般的に、半導体メモリ装置において、クロックなどのように高周波数信号の入力／出力（Ｉ／Ｏ）インタフェースにはＣＭＬレベルでスイングする信号が使用される。ここで、ＣＭＬレベルとは、予め定められた直流（ＤＣ）電位のレベルにより定義される範囲の電位レベルを意味する。ＣＭＬレベルでスイングする信号は、ＣＭＬレベル内において基準となる電位レベルに基づいてＣＭＬレベルの最高電位レベル（Ｖｍａｘ）とＣＭＬレベルの最低電位レベル（Ｖｍｉｎ）との間を、予め定められた周波数でトグル（ｔｏｇｇｌｉｎｇ）する信号を意味する。例えば、ＣＭＬレベルでスイングする信号を入力／出力するための装置の電源電圧ＶＤＤレベルが１．５（Ｖ）であり、接地電圧ＶＳＳレベルが０（Ｖ）であっても、ＣＭＬレベルは１．５（Ｖ）から１．０（Ｖ）に定義され得、このようなＣＭＬレベルの基準電位レベルは１．２５（Ｖ）であり、ＣＭＬレベルでスイングする信号は１．２５（Ｖ）を基準にして、０．５（Ｖ）のスイング幅を有する状態で予め定められた周波数でトグルする。
前記にて例を挙げたように、ＣＭＬレベルは、ＣＭＬレベルでスイングする信号を入力／出力するための装置の電源電圧ＶＤＤレベルと接地電圧ＶＳＳレベルとの差による電位レベル領域に比べ、その領域の大きさを相対的に小さく設計する。このように設計する理由は、ＣＭＬレベルでスイングする信号が主に高周波数を有するクロックであるためである。
すなわち、ＣＭＬレベルは、ギガヘルツ（Ｇｉｇａ Ｈｅｒｔｚ）または数十ギガヘルツ以上の非常に高い周波数を有するクロックの場合であっても安定的に伝送できるよう設計されたものである。しかし、ＣＭＬレベルの大きさが相対的に小さいため、ＣＭＬレベルでスイングする信号のスイング幅も相対的に小さい。これによってＣＭＬレベルでスイングする信号は、電位レベルの変動に応じて論理値を判断すべきデータとして使用することは困難である。すなわち、ＣＭＬレベルでスイングする信号は、高周波数を有するクロックとして使用するために適しているものの、電位レベルに応じてその論理レベルが決定されるデータとして使用するためには適していない。
したがって、データを入力／出力する装置では、ＣＭＬレベルでスイングする信号を使用する代わりに、それよりも相対的に大きいスイング幅を有するＣＭＯＳレベルでスイングする信号を使用する。
ここで、ＣＭＯＳレベルとは、電源電圧ＶＤＤレベルと接地電圧ＶＳＳレベルとの差による電位レベルを意味し、ＣＭＯＳレベルでスイングする信号はＣＭＯＳレベル内で基準となる電位レベル、すなわち、電源電圧ＶＤＤレベルと接地電圧ＶＳＳレベルとの間で１／２となる電位レベルを基準に、ＣＭＯＳレベルの最高電位レベル（Ｖｍａｘ）である電源電圧ＶＤＤレベルと、ＣＭＯＳレベルの最低電位レベル（Ｖｍｉｎ）である接地電圧ＶＳＳレベルとの間を予め定められた周波数でトグルする信号である。
したがって、前述で例に挙げたように、ＣＭＬレベルの場合、電源電圧ＶＤＤレベルが１．５（Ｖ）で接地電圧ＶＳＳレベルが０（Ｖ）であっても、１．５（Ｖ）及び１．０（Ｖ）という電位レベルがＣＭＬレベルとして特定され、ＣＭＬレベルでスイングする信号のスイング幅が０．５（Ｖ）になり得るものの、ＣＭＯＳレベルの場合、電源電圧ＶＤＤレベルが１．５（Ｖ）で接地電圧ＶＳＳレベルが０（Ｖ）であれば、１．５（Ｖ）及び０（Ｖ）という電位レベルがＣＭＯＳレベルとして決定されているため、ＣＭＯＳレベルでスイングする信号のスイング幅は無条件に１．５（Ｖ）となる。
したがって、ＣＭＯＳレベルでスイングする信号のスイング幅がＣＭＬレベルでスイングする信号のスイング幅よりも大きくならざるを得ない。これは、ＣＭＯＳレベルでスイングする信号が電位レベルに応じてその論理レベルが決定されるデータとして使用されるのに適していることを意味する。
参考として、ＣＭＬレベルでスイングする信号は、前述したように高周波数で小さいスイング幅でトグルすることが一般的である。よって、伝送時に発生するノイズによりその位相がずれたり、または電位レベルが変動してしまう問題が発生する確率が高い。したがって、ＣＭＬレベルでスイングする信号を伝送するときには、互いに相反する位相を有する２つの信号に分れて同時に伝送する方式が採用される。
一方、ＣＭＯＳレベルでスイングする信号は、前述したように低周波数で大きいスイング幅でトグルすることが一般的であるため、伝送時に発生するノイズによってその位相がずれたり、または電位レベルが変動してしまう問題が発生する確率が低い。したがって、ＣＭＯＳレベルでスイングする信号を伝送するときには単独で伝送する方式が主に採用され、時によってはＣＭＬレベルでスイングする信号を伝送する方式と同様、互いに相反する位相を有する２つの信号に分けて同時に伝送する方式が採用され得る。
図１は、一般的な半導体メモリ装置において、ＣＭＬレベルでスイングする信号を生成するか、または伝達するために使用される回路と、ＣＭＯＳレベルでスイングする信号を生成するか、または伝達するために使用される回路とを比較して示した図面である。
参考として、図１には、ＣＭＬレベルでスイングする信号ＣＭＬ＿ＳＩＧ、ＣＭＬ＿ＳＩＧＢ、及びＣＭＯＳレベルでスイングする信号ＣＭＯＳ＿ＳＩＧ、ＣＭＯＳ＿ＳＩＧＢのすべてが互いに相反する位相を有する２つの信号に分れて同時に伝送する方式にしたがって伝送された場合を仮定する。
同図を参照すると、半導体メモリ装置ＣＭＬレベルでスイングする信号ＣＭＬ＿ＳＩＧ、ＣＭＬ＿ＳＩＧＢを生成または伝達するための回路１００は、ゲートを介して印加される主入力信号ＩＮＰＵＴ＿ＳＩＧに応答してドレイン・ソース接続された副出力ノードＯＵＴ＿ＮＤＢと共通ノードＣＯＭＮとの間に流れる電流Ｉ１の量を調整するための第１ＮＭＯＳトランジスタＮ１と、ゲートを介して入力された副入力信号ＩＮＰＵＴ＿ＳＩＧＢに応答してドレイン・ソース接続された主出力ノードＯＵＴ＿ＮＤと共通ノードＣＯＭＮとの間に流れる電流Ｉ２の量を調整するための第２ＮＭＯＳトランジスタＮ２と、ゲートを介して入力されたＣＭＬバイアス電圧ＣＭＬ＿ＢＩＡＳに応答してドレイン・ソース接続された共通ノードＣＯＭＮと接地電圧ＶＳＳ端との間に流れる電流Ｉ３の量を調整することによって共通ノードＣＯＭＮから流れるシンク（ｓｉｎｋｉｎｇ）電流Ｉ３の量を調整するための第３ＮＭＯＳトランジスタＮ３と、電源電圧ＶＤＤ端及び主出力ノードＯＵＴ＿ＮＤと電源電圧ＶＤＤ端及び副出力ノードＯＵＴ＿ＮＤＢとの間に接続され、主出力ノードＯＵＴ＿ＮＤ及び副出力ノードＯＵＴ＿ＮＤＢに出力されてＣＭＬレベルでスイングする信号ＣＭＬ＿ＳＩＧ、ＣＭＬ＿ＳＩＧＢのスイング幅を調整するための第１抵抗及び第２抵抗Ｒ１、Ｒ２を備える。ここで、第１抵抗及び第２抵抗Ｒ１、Ｒ２は、互いに同じ抵抗値を有する。
前述した構成に基づいて、一般的な半導体メモリ装置においてＣＭＬレベルでスイングする信号ＣＭＬ＿ＳＩＧ、ＣＭＬ＿ＳＩＧＢを生成するか伝達するための回路１００の動作を説明すると次の通りである。
まず、入力される主入力信号ＩＮＰＵＴ＿ＳＩＧ及び副入力信号ＩＮＰＵＴ＿ＳＩＧＢは互いに相反する位相を有する。また、ＣＭＬバイアス信号ＣＭＬ＿ＢＩＡＳは、常に一定にロジック「ハイ」に該当する電位レベルを有する。したがって、第３ＮＭＯＳトランジスタＮ３は、常にターンオンされて常に一定量の電流を共通ノードＣＯＭＮから接地電圧ＶＳＳ端に供給する。この状態で、主入力信号ＩＮＰＵＴ＿ＳＩＧの電位レベルが上昇して第１ＮＭＯＳトランジスタＮ１をターンオンすると、副入力信号ＩＮＰＵＴ＿ＳＩＧＢの電位レベルは下降し、第２ＮＭＯＳトランジスタＮ２をターンオフする。これによって、副出力ノードＯＵＴ＿ＮＤＢから共通ノードＣＯＭＮには予め定められた量の電流Ｉ１が持続的に流れるものの、主出力ノードＯＵＴ＿ＮＤから共通ノードＣＯＭＮには電流Ｉ２が流れない。
すなわち、副出力ノードＯＵＴ＿ＮＤＢから共通ノードＣＯＭＮに流れる電流Ｉ１の量と、共通ノードＣＯＭＮから接地電圧ＶＳＳ端に流れる電流Ｉ３の量とが同一になる。
これによって、副出力ノードＯＵＴ＿ＮＤＢを介して出力され、ＣＭＬレベルでスイングする副信号ＣＭＬ＿ＳＩＧＢの電位レベルは低くなる。そして、主出力ノードＯＵＴ＿ＮＤを介して出力され、ＣＭＬレベルでスイングする主信号ＣＭＬ＿ＳＩＧの電位レベルは高まる。
一方、主入力信号ＩＮＰＵＴ＿ＳＩＧの電位レベルが下降して第１ＮＭＯＳトランジスタＮ１をターンオフすると、副入力信号ＩＮＰＵＴ＿ＳＩＧＢの電位レベルは上昇して第２ＮＭＯＳトランジスタＮ２をターンオンする。これによって、副出力ノードＯＵＴ＿ＮＤＢから共通ノードＣＯＭＮには電流Ｉ１が流れないものの、主出力ノードＯＵＴ＿ＮＤから共通ノードＣＯＭＮには予め定められた量の電流Ｉ２が持続的に流れる。
すなわち、主出力ノードＯＵＴ＿ＮＤから共通ノードＣＯＭＮに流れる電流Ｉ２の量と、共通ノードＣＯＭＮから接地電圧ＶＳＳ端に流れる電流Ｉ３の量とが同一になる。
これによって、副出力ノードＯＵＴ＿ＮＤＢを介して出力されるＣＭＬレベルでスイングする副信号ＣＭＬ＿ＳＩＧＢの電位レベルは高まる。そして、主出力ノードＯＵＴ＿ＮＤを介して出力されるＣＭＬレベルでスイングする主信号ＣＭＬ＿ＳＩＧの電位レベルは低くなる。
このとき、ＣＭＬレベルでスイングする信号ＣＭＬ＿ＳＩＧ、ＣＭＬ＿ＳＩＧＢの電位レベルが低くなる程度は、第１抵抗Ｒ１及び第２抵抗Ｒ２の大きさに応じて異なる。これは、ＣＭＬレベルでスイングする信号ＣＭＬ＿ＳＩＧ、ＣＭＬ＿ＳＩＧＢの電位レベルが低くなる状態を決定する程度が、電源電圧ＶＤＤ端から主出力ノードＯＵＴ＿ＮＤまたは副出力ノードＯＵＴ＿ＮＤＢを通過して接地電圧ＶＳＳ端に持続的に流れる電流Ｉ１またはＩ２が、第１抵抗Ｒ１、第１ＮＭＯＳトランジスタＮ１、及び第３ＮＭＯＳトランジスタＮ３、または第２抵抗Ｒ２、第２ＮＭＯＳトランジスタＮ２、及び第３ＮＭＯＳトランジスタＮ３をそれぞれ通過しつつ変化する電位量に応じて相違するためである。
具体的に、入力信号ＩＮＰＵＴ＿ＳＩＧ、ＩＮＰＵＴ＿ＳＩＧＢ及びＣＭＬバイアス信号ＣＭＬ＿ＢＩＡＳにより第１ＮＭＯＳトランジスタＮ１及び第３ＮＭＯＳトランジスタＮ３が連続してターンオンした状態であるか、第２ＮＭＯＳトランジスタＮ２及び第３ＮＭＯＳトランジスタＮ３が連続してターンオンした状態であっても、各トランジスタのターンオンした状態によって極めて小さな抵抗成分を有し得る。
したがって、ＣＭＬレベルでスイングする信号ＣＭＬ＿ＳＩＧ、ＣＭＬ＿ＳＩＧＢの電位レベルは、第１抵抗Ｒ１、第１ＮＭＯＳトランジスタＮ１、及び第３ＮＭＯＳトランジスタＮ３間を電流Ｉ１が通過しつつ形成される電圧分配法則にしたがって決定される。または第２抵抗Ｒ２、第２ＮＭＯＳトランジスタＮ２、及び第３ＮＭＯＳトランジスタＮ３間を電流Ｉ２が通過しつつ形成される電圧分配法則に応じて決定される。
このとき、第１抵抗Ｒ１及び第２抵抗Ｒ２の大きさは同じ状態であるため、第１抵抗Ｒ１及び第２抵抗Ｒ２の大きさが大きくなるほどＣＭＬレベルでスイングする信号ＣＭＬ＿ＳＩＧ、ＣＭＬ＿ＳＩＧＢの電位レベルは、接地電圧ＶＳＳのレベルに相対的に近づく。そして、第１抵抗Ｒ１及び第２抵抗Ｒ２の大きさが小さいほどＣＭＬレベルでスイングする信号ＣＭＬ＿ＳＩＧ、ＣＭＬ＿ＳＩＧＢの電位レベルは、接地電圧ＶＳＳのレベルから相対的に遠ざかる。すなわち、第１抵抗Ｒ１及び第２抵抗Ｒ２の大きさが大きくなるほどＣＭＬレベルでスイングする信号ＣＭＬ＿ＳＩＧ、ＣＭＬ＿ＳＩＧＢのスイング幅が相対的に大きくなり、第１抵抗Ｒ１及び第２抵抗Ｒ２の大きさが小さくなるほどＣＭＬレベルでスイングする信号ＣＭＬ＿ＳＩＧ、ＣＭＬ＿ＳＩＧＢのスイング幅が相対的に小さくなる。
一方、ＣＭＬレベルでスイングする信号ＣＭＬ＿ＳＩＧ、ＣＭＬ＿ＳＩＧＢの電位レベルが高まる程度は、第１抵抗Ｒ１及び第２抵抗Ｒ２に電流が持続的に流れていない状態で決定される。したがって、ＣＭＬレベルでスイングする信号ＣＭＬ＿ＳＩＧ、ＣＭＬ＿ＳＩＧＢの電位レベルが高まるとき（いわゆる「ハイ」のとき）には、常に電源電圧ＶＤＤのレベルとほとんど同じレベルになる。
そして、一般的な半導体メモリ装置において、ＣＭＯＳレベルでスイングする信号ＣＭＯＳ＿ＳＩＧ、ＣＭＯＳ＿ＳＩＧＢを生成または伝達するための回路１２０は、ゲートを介して印加される主入力信号ＩＮＰＵＴ＿ＳＩＧに応答してドレイン・ソース接続された電源電圧ＶＤＤ端と第１駆動ノードＤＲＮＤ１との間に流れる電流Ｉ４の量を調整するための第１ＰＭＯＳトランジスタＰ１と、ゲートを介して印加される主入力信号ＩＮＰＵＴ＿ＳＩＧに応答してドレイン・ソース接続された第１駆動ノードＤＲＮＤ１と接地電圧ＶＳＳ端との間に流れる電流Ｉ５の量を調整するための第１ＮＭＯＳトランジスタＮ４と、ゲートを介して印加される副入力信号ＩＮＰＵＴ＿ＳＩＧＢに応答してドレイン・ソース接続された電源電圧ＶＤＤ端と第２駆動ノードＤＲＮＤ２との間に流れる電流Ｉ６の量を調整するための第２ＰＭＯＳトランジスタＰ２と、ゲートを介して印加される副入力信号ＩＮＰＵＴ＿ＳＩＧＢに応答してドレイン・ソース接続された第２駆動ノードＤＲＮＤ２と接地電圧ＶＳＳ端との間に流れる電流Ｉ７の量を調整するための第２ＮＭＯＳトランジスタＮ５とを備える。
前述した構成に基づいて、一般的な半導体メモリ装置においてＣＭＯＳレベルでスイングする信号ＣＭＯＳ＿ＳＩＧ、ＣＭＯＳ＿ＳＩＧＢを生成または伝達するための回路１２０の動作を説明すると次の通りである。
まず、入力される主入力信号ＩＮＰＵＴ＿ＳＩＧ及び副入力信号ＩＮＰＵＴ＿ＳＩＧＢは互いに相反する位相を有する。
したがって、主入力信号ＩＮＰＵＴ＿ＳＩＧの電位レベルが上昇し、第１ＰＭＯＳトランジスタＰ１をターンオフして第１ＮＭＯＳトランジスタＮ４をターンオンすると、副入力信号ＩＮＰＵＴ＿ＳＩＧＢの電位レベルは下降し、第２ＰＭＯＳトランジスタＰ２をターンオンして第２ＮＭＯＳトランジスタＮ５をターンオフする。
それによって、第１駆動ノードＤＲＮＤ１から接地電圧ＶＳＳ端には予め定められた量の電流Ｉ５が流れるものの、電源電圧ＶＤＤ端から第１駆動ノードＤＲＮＤ１には電流Ｉ４が流れない。
同様に、電源電圧ＶＤＤ端から第２駆動ノードＤＲＮＤ２には予め定められた量の電流Ｉ６が流れるものの、第２駆動ノードＤＲＮＤ２から接地電圧ＶＳＳ端には電流Ｉ７が流れない。
これによって、第１駆動ノードＤＲＮＤ１の電位レベルは、接地電圧ＶＳＳ端のレベルとほとんど同じレベルまで下降し、第２駆動ノードＤＲＮＤ２の電位レベルは、電源電圧ＶＤＤ端のレベルとほとんど同じレベルまで上昇する。
このとき、第１駆動ノードＤＲＮＤ１から接地電圧ＶＳＳ端に流れる予め定められた量の電流Ｉ５は、第１駆動ノードＤＲＮＤ１が接地電圧ＶＳＳ端のレベルとほとんど同じレベルまで下降するまで流れ、接地電圧ＶＳＳ端のレベルとほとんど同じレベルまで下降した状態においてはこれ以上流れない。すなわち、第１駆動ノードＤＲＮＤ１から接地電圧ＶＳＳ端に流れる予め定められた量の電流Ｉ５は、主入力信号ＩＮＰＵＴ＿ＳＩＧの電位レベルが上昇したときに瞬間的に流れる電流である。
同様に、電源電圧ＶＤＤ端から第２駆動ノードＤＲＮＤ２に流れる予め定められた量の電流Ｉ６も第２駆動ノードＤＲＮＤ２が電源電圧ＶＤＤ端のレベルとほとんど同じレベルに上昇するまで流れ、電源電圧ＶＤＤ端のレベルとほとんど同じレベルまで上昇した状態においてはこれ以上流れない。すなわち、電源電圧ＶＤＤ端から第２駆動ノードＤＲＮＤ２に流れる予め定められた量の電流Ｉ６は、副入力信号ＩＮＰＵＴ＿ＳＩＧＢの電位レベルが下降したときに瞬間的に流れる電流である。
そして、主入力信号ＩＮＰＵＴ＿ＳＩＧの電位レベルが下降し、第１ＰＭＯＳトランジスタＰ１をターンオンして第１ＮＭＯＳトランジスタＮ４をターンオフすると、副入力信号ＩＮＰＵＴ＿ＳＩＧＢの電位レベルは上昇し、第２ＰＭＯＳトランジスタＰ２をターンオフして第２ＮＭＯＳトランジスタＮ５をターンオンする。
それにより、第１駆動ノードＤＲＮＤ１から接地電圧ＶＳＳ端には電流Ｉ５が流れないものの、電源電圧ＶＤＤ端から第１駆動ノードＤＲＮＤ１には予め定められた量の電流Ｉ４が流れる。
同様に、電源電圧ＶＤＤ端から第２駆動ノードＤＲＮＤ２には電流Ｉ６が流れないものの、第２駆動ノードＤＲＮＤ２から接地電圧ＶＳＳ端には予め定められた量の電流Ｉ７が流れる。
これによって、第２駆動ノードＤＲＮＤ２の電位レベルは接地電圧ＶＳＳ端のレベルとほとんど同じレベルまで下降し、第１駆動ノードＤＲＮＤ１の電位レベルは、電源電圧ＶＤＤ端のレベルとほとんど同じレベルまで上昇する。
このとき、電源電圧ＶＤＤ端から第１駆動ノードＤＲＮＤ１に流れる予め定められた量の電流Ｉ４は、第１駆動ノードＤＲＮＤ１が電源電圧ＶＤＤ端のレベルとほとんど同じレベルに上昇するまで流れ、電源電圧ＶＤＤ端のレベルとほとんど同じレベルまで上昇した状態ではこれ以上流れない。すなわち、電源電圧ＶＤＤ端から第１駆動ノードＤＲＮＤ１に流れる予め定められた量の電流Ｉ４は、主入力信号ＩＮＰＵＴ＿ＳＩＧの電位レベルが下降したときに瞬間的に流れる電流である。
同様に、第２駆動ノードＤＲＮＤ２から接地電圧ＶＳＳ端に流れる予め定められた量の電流Ｉ７も、第２駆動ノードＤＲＮＤ２が接地電圧ＶＳＳ端のレベルとほとんど同じレベルに下降するまで流れ、接地電圧ＶＳＳ端のレベルとほとんど同じレベルまで下降した状態においてはこれ以上流れない。すなわち、第２駆動ノードＤＲＮＤ２から接地電圧ＶＳＳ端に流れる予め定められた量の電流Ｉ７は、副入力信号ＩＮＰＵＴ＿ＳＩＧＢの電位レベルが上昇したときに瞬間的に流れる電流である。
図２は、図１に示す一般的な半導体メモリ装置において、ＣＭＬレベルでスイングする信号を生成または伝達するために使用される回路と、ＣＭＯＳレベルでスイングする信号を生成または伝達するために使用される回路が動作周波数の変化に応じて各々消費する電流量を比較して示したグラフである。
同図を参照すると、一般的な半導体メモリ装置において、ＣＭＬレベルでスイングする信号ＣＭＬ＿ＳＩＧ、ＣＭＬ＿ＳＩＧＢを生成または伝達するために使用される回路１００は動作周波数の変化に関わらず、常に一定の量の電流を消費することが分かる。
一方、ＣＭＯＳレベルでスイングする信号ＣＭＯＳ＿ＳＩＧ、ＣＭＯＳ＿ＳＩＧＢを生成または伝達するために使用される回路１２０は、動作周波数の変化に応じて消費する電流量が変化することが分かる。
まず、ＣＭＬレベルでスイングする信号ＣＭＬ＿ＳＩＧ、ＣＭＬ＿ＳＩＧＢを生成または伝達するために使用される回路１００が動作周波数の変化に関わらず、常に一定の量の電流が消費される原理について説明すると次の通りである。
まず、入力信号ＩＮＰＵＴ＿ＳＩＧ、ＩＮＰＵＴ＿ＳＩＧＢは、互いに相反する位相を有する主入力信号ＩＮＰＵＴ＿ＳＩＧと副入力信号ＩＮＰＵＴ＿ＳＩＧＢとに分かれているため、入力信号ＩＮＰＵＴ＿ＳＩＧ、ＩＮＰＵＴ＿ＳＩＧＢに対応して動作する第１ＮＭＯＳトランジスタＮ１及び第２ＮＭＯＳトランジスタＮ２は、いずれか1つが常にターンオンされた状態のときに別のもう１つがターンオフされた状態になるよう制御される。すなわち、第１ＮＭＯＳトランジスタＮ１と第２ＮＭＯＳトランジスタＮ２とが互いに相反する動作をするよう制御される。
このとき、第１ＮＭＯＳトランジスタＮ１及び第２ＮＭＯＳトランジスタＮ２のサイズは同一であるため、入力信号ＩＮＰＵＴ＿ＳＩＧ、ＩＮＰＵＴ＿ＳＩＧＢの電位レベルが変動するか否かに関わらず、またＣＭＬレベルでスイングする信号ＣＭＬ＿ＳＩＧ、ＣＭＬ＿ＳＩＧＢの電位レベルに変動するか否かに関わらず、電源電圧ＶＤＤ端から共通ノードＣＯＭＮに供給される電流Ｉ１またはＩ２の全体量は変動しない。
また、ＣＭＬバイアス信号ＣＭＬ＿ＢＩＡＳは、一定の電位レベルを常に維持する状態の信号であることから、半導体メモリ装置に電源が供給される状態では第３ＮＭＯＳトランジスタＮ３が常にターンオン状態を維持し、それによって第３ＮＭＯＳトランジスタＮ３では常に一定の量の電流を共通ノードＣＯＭＮから接地電圧ＶＳＳ端に供給することができる。
このように、入力信号ＩＮＰＵＴ＿ＳＩＧ、ＩＮＰＵＴ＿ＳＩＧＢの電位レベルが変動するか否かに関わらず、一定の量の電流Ｉ１またはＩ２が常に共通ノードＣＯＭＮに供給され、共通ノードＣＯＭＮから接地電圧ＶＳＳ端に供給され、電流Ｉ３もその値が常に一定であるため、入力信号ＩＮＰＵＴ＿ＳＩＧ、ＩＮＰＵＴ＿ＳＩＧＢの電位レベルが変動することによって出力されるＣＭＬレベルでスイングする信号ＣＭＬ＿ＳＩＧ、ＣＭＬ＿ＳＩＧＢの電位レベルは変動するものの、これによって消費される全体電流量は変動せずに済む。
例えば、主入力信号ＩＮＰＵＴ＿ＳＩＧの論理レベルがロジック「ロー」からロジック「ハイ」に、またはロジック「ハイ」からロジック「ロー」に遷移する瞬間においても、主入力信号ＩＮＰＵＴ＿ＳＩＧの論理レベルがロジック「ロー」またはロジック「ハイ」を維持している状態であるかに関わらず、常に一定量の電流が消費される。
したがって、図面で示すように、ＣＭＬレベルでスイングする信号ＣＭＬ＿ＳＩＧ、ＣＭＬ＿ＳＩＧＢを生成または伝達するために使用される回路１００では、入力信号ＩＮＰＵＴ＿ＳＩＧ、ＩＮＰＵＴ＿ＳＩＧＢの電位レベルが高速に変動する高周波数の状態であっても低速に変動する低周波数の状態であっても、常に一定の量の電流が消費される。
続いて、ＣＭＯＳレベルでスイングする信号ＣＭＯＳ＿ＳＩＧ、ＣＭＯＳ＿ＳＩＧＢを生成または伝達するために使用される回路１２０は、動作周波数の変化に応じて消費する電流量が変化する原理について説明すると次の通りである。
まず、主入力信号ＩＮＰＵＴ＿ＳＩＧに対応して動作する第１ＰＭＯＳトランジスタＰ１及び第１ＮＭＯＳトランジスタＮ４について説明すると、主入力信号ＩＮＰＵＴ＿ＳＩＧの電位レベルが下降して予め定められた電位レベルよりも小さくなり、第１ＰＭＯＳトランジスタＰ１がターンオンされると、第１ＮＭＯＳトランジスタＮ４はターンオフされなければならず、主入力信号ＩＮＰＵＴ＿ＳＩＧの電位レベルが上昇して予め定められた電位レベルよりも大きくなり、第１ＰＭＯＳトランジスタＰ１がターンオフされると、第１ＮＭＯＳトランジスタＮ４はターンオンされなければならない。
すなわち、第１ＰＭＯＳトランジスタＰ１と第１ＮＭＯＳトランジスタＮ４とが互いに相反する動作を行うものの、これによって電源電圧ＶＤＤ端から接地電圧ＶＳＳ端に流れる直接的な電流パスは存在することができない。
したがって、第１ＰＭＯＳトランジスタＰ１がターンオンされて第１ＮＭＯＳトランジスタＮ４がターンオフされた状態では、第１駆動ノードＤＲＮＤ１の電位レベルと電源電圧ＶＤＤのレベルとが同一になるまで電源電圧ＶＤＤ端から第１駆動ノードＤＲＮＤ１に供給される電流Ｉ４が存在し、このときは第１駆動ノードＤＲＮＤ１から接地電圧ＶＳＳ端に電流Ｉ５が流れない状態となる。
また、第１駆動ノードＤＲＮＤ１の電位レベルと電源電圧ＶＤＤのレベルとが同一になると、電源電圧ＶＤＤ端から第１駆動ノードＤＲＮＤ１に流れた電流Ｉ４さえもなくなる。
そして、第１ＰＭＯＳトランジスタＰ１がターンオフされて第１ＮＭＯＳトランジスタＮ４がターンオンされた状態では、第１駆動ノードＤＲＮＤ１の電位レベルと接地電圧ＶＳＳのレベルとが同一になるまで第１駆動ノードＤＲＮＤ１から接地電圧ＶＳＳ端に流れる電流Ｉ５が存在し、このときには電源電圧ＶＤＤ端から第１駆動ノードＤＲＮＤ１に電流Ｉ４が流れない状態となる。
また、第１駆動ノードＤＲＮＤ１の電位レベルと接地電圧ＶＳＳのレベルとが同一になると、第１駆動ノードＤＲＮＤ１から接地電圧ＶＳＳ端に流れていた電流Ｉ５さえもなくなる。
このとき、第１駆動ノードＤＲＮＤ１から接地電圧ＶＳＳ端に流れた電流Ｉ５は、実質的にその前の動作において、電源電圧ＶＤＤ端から第１駆動ノードＤＲＮＤ１に供給された電流Ｉ４が第１駆動ノードＤＲＮＤ１にとどまってから接地電圧ＶＳＳ端に抜けるため、実際に消費された電流は、電源電圧ＶＤＤ端から第１駆動ノードＤＲＮＤ１に供給されていた電流Ｉ４が全てである。
かかる現象は、副入力信号ＩＮＰＵＴ＿ＳＩＧＢに対応して動作する第２ＰＭＯＳトランジスタＰ２及び第２ＮＭＯＳトランジスタＮ５にも同様に発生し、ただし、実質的に電流の消費されるタイミングが相違している点以外は同じである。
このように、ＣＭＯＳレベルでスイングする信号ＣＭＯＳ＿ＳＩＧ、ＣＭＯＳ＿ＳＩＧＢを生成または伝達するため使用される回路１２０では、入力信号ＩＮＰＵＴ＿ＳＩＧ、ＩＮＰＵＴ＿ＳＩＧＢの電位レベルが変動する時点において出力されるＣＭＯＳレベルでスイングする信号ＣＭＯＳ＿ＳＩＧ、ＣＯＭＳ＿ＳＩＧＢの電位レベルを変動するための直接的な電流消費のみ存在する。
例えば、主入力信号ＩＮＰＵＴ＿ＳＩＧがロジック「ハイ」からロジック「ロー」に変動する瞬間、ＣＭＯＳレベルでスイングする副信号ＣＭＯＳ＿ＳＩＧＢをロジック「ロー」からロジック「ハイ」に変動するための電流消費のみ存在するだけであって、副信号ＣＭＯＳ＿ＳＩＧＢがロジック「ハイ」状態を維持するか、またはロジック「ロー」に変動することによって消費される電流は存在しない。
したがって、図２に示すようにＣＭＯＳレベルでスイングする信号ＣＭＯＳ＿ＳＩＧ、ＣＭＯＳ＿ＳＩＧＢを生成または伝達するために使用される回路１２０では、入力信号ＩＮＰＵＴ＿ＳＩＧ、ＩＮＰＵＴ＿ＳＩＧＢの電位レベルが高速に変動する高周波数の状態では相対的に多くの電流が消費され、入力信号ＩＮＰＵＴ＿ＳＩＧ、ＩＮＰＵＴ＿ＳＩＧＢの電位レベルが低速に変動する低周波数の状態では相対的に少ない電流が消費される。
一方、半導体素子、特に、同期式ＤＲＡＭ（ＳＤＲＡＭ）においてデータを外部に出力するときには、クロックに同期させて出力するのが一般的である。同様に、同期式ＤＲＡＭ（ＳＤＲＡＭ）の外部からデータが入力されるときもクロックに同期して入力されるのが一般的である。
このとき、同期式ＤＲＡＭ（ＳＤＲＡＭ）の外部から入力されるデータは、既にクロックに同期されている状態であることから、同期式ＤＲＡＭ（ＳＤＲＡＭ）において、特に同期化のための動作を行う必要がない。
しかし、同期式ＤＲＡＭ（ＳＤＲＡＭ）においてデータを外部に出力するときには、同期式ＤＲＡＭ（ＳＤＲＡＭ）の内部の動作によりデータ及びクロックが同期している状態ではないため、特別にデータ及びクロックを同期させるための動作を行わなければならない。
しかし、ＣＭＬレベルでスイングする信号とＣＭＯＳレベルでスイングする信号のスイング幅との差によってクロックにデータを直接的に同期化させるときエラーが発生し得るため、同期化の動作時にはＣＭＬレベルでスイングしていたクロックをＣＭＯＳレベルでスイングするよう変換する作業が必要である。
したがって、同期式ＤＲＡＭ（ＳＤＲＡＭ）の出力ドライバには、ＣＭＬレベルでスイングする信号をＣＭＯＳレベルでスイングする信号に変換するためのＣＭＬ−ＣＭＯＳ変換器が備えられるべきである。
すなわち、ＣＭＬレベルでスイングする信号であるクロックが同期式ＤＲＡＭ（ＳＤＲＡＭ）のデータ出力ドライバまで伝送された後、ＣＭＯＳレベルでスイングするよう変換されてデータの同期化を行う。
図３は、従来技術に係る半導体メモリ装置においてＣＭＬレベルでスイングする信号がデータ出力ドライバまで伝送される経路を示すブロックダイヤグラムである。
同図を参照すると、予め定められた主クロック入力パッドＣＬＫ＿ＩＮ＿ＰＡＤ及び副クロック入力パッドＣＬＫ＿ＩＮ＿ＰＡＤＢを介して入力され、ＣＭＬレベルでスイングする主クロックＣＭＬ＿ＣＬＫ及び副クロックＣＭＬ＿ＣＬＫＢが多数のＣＭＬクロック伝達部３００、３１０を経てクロック変換部３２０に達した後、ＣＭＯＳレベルでスイングするよう変換ＣＭＯＳ＿ＣＬＫ、ＣＭＯＳ＿ＣＬＫＢされてデータ出力ドライバ３４０に伝送されることが分かる。
そして、データ出力ドライバ３４０は、コア領域３６０から出力されるデータをＣＭＯＳレベルでスイングするクロックＣＭＯＳ＿ＣＬＫ、ＣＭＯＳ＿ＣＬＫＢに応答し、予め定められたデータ出力パッド３８０に伝達することが分かる。
すなわち、ＣＭＬレベルでスイングする信号である主クロックＣＭＬ＿ＣＬＫ及び副クロックＣＭＬ＿ＣＬＫＢは、主クロック入力パッドＣＬＫ＿ＩＮ＿ＰＡＤ及び副クロック入力パッドＣＬＫ＿ＩＮ＿ＰＡＤＢを介して入力された後、相対的に長い区間を多数のＣＭＬクロック伝達部３００、３１０を介して繰り返して伝達される。そして、データ出力ドライバ３４０に達する直前に、クロック変換部３２０によりＣＭＯＳレベルでスイングする信号に変換されることが分かる。
このように従来技術は、半導体メモリ装置ＣＭＬレベルでスイングする主クロックＣＭＬ＿ＣＬＫ及び副クロックＣＭＬ＿ＣＬＫＢを伝送するとき、ＣＭＬレベルでスイングする状態を引き続き維持させる構造である。ところが、このような構造は、ＣＭＬレベルでスイングする主クロックＣＭＬ＿ＣＬＫ及び副クロックＣＭＬ＿ＣＬＫＢの周波数によって消費する電流量が増加する問題が発生する恐れがある。
具体的に、図２で説明したように、ＣＭＬレベルでスイングする信号を伝達するときには、伝達されるＣＭＬレベルでスイングする信号の周波数に関わらず、常に一定の電流を消費するという特徴がある。
一方、ＣＭＯＳレベルでスイングする信号を伝達するときは、伝達されるＣＭＯＳレベルでスイングする信号の周波数に応じて電流の消費量が変化する特徴がある。すなわち、ＣＭＯＳレベルでスイングする信号の周波数が低い場合は電流の消費量が相対的に少なく、周波数が高い場合は電流の消費量が相対的に多いという特徴を有する。
したがって、図２に示すように、周波数の低い信号を伝送する場合は、ＣＭＯＳレベルでスイングする状態で伝達することが消費する電流量を減らす方法である。そして、周波数の高い信号を伝送する場合は、ＣＭＬレベルでスイングする状態で伝達することが消費する電流量を減らす方法である。
このとき、従来技術に係る半導体メモリ装置において入力されるクロック信号は、高周波数を有するのが一般的であるため、図３に示すように、半導体メモリ装置内部でもＣＭＬレベルでスイングする状態を維持しつつ伝送され、データ出力ドライバ３４０に達する直前において、ＣＭＯＳレベルでスイングするよう変換することが消費する電流量を減らすことのできる好ましい方法であった。
しかし、これはあくまでも入力されるクロック信号が高周波数であることを仮定した状態の構造であり、仮りに入力されるクロック信号が低周波数である場合は消費する電流量がむしろ増加してしまう問題が発生し得る。
すなわち、図３に示すような構造では、半導体メモリ装置がノーマルに動作する場合のみ消費する電流量を減すことができる。すなわち、低い周波数で入力されるクロックを使用して半導体メモリ装置をテストしなければならない場合（ｌｏｗ ｓｐｅｅｄ ｏｐｅｒａｔｉｏｎ ｔｅｓｔ）と、多数の半導体メモリ装置を同時にテストすることで低電力テストを行わなければならない場合（ｍｕｌｔｉ ｄｉｅ ｔｅｓｔのためのｌｏｗ ｐｏｗｅｒ ｔｅｓｔ）、モバイル環境において主に使用される低電力動作モードのように低電力または低周波数環境で使用されることを希望する半導体メモリ装置においては、消費する電流量がむしろ増加してしまう問題が発生し得る。
これによって、低電力または低周波数の環境で使用されることを希望する半導体メモリ装置を正常にテストすることができない、またはテストのために消費される時間が増加してしまう問題が発生する。特に、低電力動作モードで動作するモバイル環境を正常に具現できない問題が発生する。
本発明は、前述した従来技術の問題点を解決するために提案されたもので、半導体メモリ装置においてＣＭＬレベルでスイングするクロックが伝送される経路を多重化することによって、動作モードに関わらず消費する電流量を常に最小に維持することのできる半導体メモリ装置を提供することにその目的がある。
そこで、上記の目的を達成するための本発明による半導体メモリ装置は、ＣＭＬレベルでスイングするソースクロックを、イネーブル信号に応答して、クロック伝送ラインを介して伝達した後に、ＣＭＯＳレベルでスイングするよう変換して出力する第１クロック伝達パスと、前記ソースクロックを、前記イネーブル信号に応答してＣＭＯＳレベルでスイングするよう変換した後に、前記クロック伝送ラインを介して伝達されて出力する第２クロック伝達パスと、前記第１クロック伝達パス及び第２クロック伝達パスの出力クロックに応答して予め定められたデータを出力するデータ出力手段と、を備えることを特徴とする。
また、上記の目的を達成するための本発明による半導体メモリ装置は、イネーブル信号に応答してＣＭＬレベルでスイングするソースクロックをクロック伝送ラインに伝達する第１クロック伝達手段と、前記イネーブル信号に応答して前記クロック伝送ラインを介して伝送されたクロックのスイング領域をＣＭＯＳレベルに変換する第１クロック変換手段と、前記イネーブル信号に応答して前記ソースクロックのスイング領域をＣＭＯＳレベルに変換する第２クロック変換手段と、前記イネーブル信号に応答して前記第２クロック変換手段の出力クロックを前記クロック伝送ラインに伝達する第２クロック伝達手段と、前記イネーブル信号に応答して前記クロック伝送ラインを介して伝送されたクロック及び前記第１クロック変換手段から出力されるクロックのうち、いずれか１つのクロックを選択して出力するクロック選択手段と、該クロック選択手段の出力クロックに応答して予め定められたデータを出力するデータ出力手段と、を備えることを特徴とする。
また、上記の目的を達成するための本発明による半導体メモリ装置は、イネーブル信号に応答してＣＭＬレベルでスイングするソースクロックを第１クロック伝送ラインに伝達する第１クロック伝達手段と、前記イネーブル信号に応答して前記第１クロック伝送ラインを介して伝送されたクロックのスイング領域をＣＭＯＳレベルに変換する第１クロック変換手段と、前記イネーブル信号に応答して前記ソースクロックのスイング領域をＣＭＯＳレベルに変換する第２クロック変換手段と、前記イネーブル信号に応答して前記第２クロック変換手段の出力クロックを第２クロック伝送ラインに伝達する第２クロック伝達手段と、前記第１クロック変換手段の出力クロック及び前記第２クロック伝送ラインを介して伝送されたクロックに応答して予め定められたデータを出力するデータ出力手段と、を備えることを特徴とする。
また、上記の目的を達成するための本発明による半導体メモリ装置の動作方法は、ＣＭＬレベルでスイングするクロックの周波数が第１周波数領域に属する場合、クロック伝送ラインを介して伝送された後、ＣＭＯＳレベルでスイングするクロックに変換して出力するステップと、ＣＭＬレベルでスイングするクロックの周波数が第２周波数領域（前記第１周波数領域より低い周波数領域である）に属する場合、ＣＭＯＳレベルでスイングするクロックに変換した後、前記クロック伝送ラインを介して伝送するステップと、を含むことを特徴とする。
前述した本発明は、半導体メモリ装置においてＣＭＬレベルでスイングするクロックが伝送される経路が動作モードに応じて互いに異なることができるよう制御することによって、動作モードに関わらず消費する電流量を常に最小に維持できる効果がある。
一般的な半導体メモリ装置において、ＣＭＬレベルでスイングする信号を生成または伝達するために使用される回路と、ＣＭＯＳレベルでスイングする信号を生成または伝達するために使用される回路とを比較した図面である。 図１に示す一般的な半導体メモリ装置において、ＣＭＬレベルでスイングする信号を生成または伝達するために使用される回路と、ＣＭＯＳレベルでスイングする信号を生成または伝達するために使用される回路とが動作周波数の変化に応じて各々消費する電流量を比較したグラフである。 従来技術に係る半導体メモリ装置において、ＣＭＬレベルでスイングする信号がデータ出力ドライバまで伝送される経路を示すブロックダイヤグラムである。 本発明の第１実施形態に係る半導体メモリ装置において、ＣＭＬレベルでスイングする信号がデータ出力ドライバまで伝送される経路を示すブロックダイヤグラムである。 本発明の第２実施形態に係る半導体メモリ装置において、ＣＭＬレベルでスイングする信号がデータ出力ドライバまで伝送される経路を示すブロックダイヤグラムである。
以下、添付された図面を参照して本発明の好ましい実施形態を説明する。しかし、本発明は以下で開示される実施形態に限定されるのでなく、他の多様な形態で構成され得、但し、本実施形態は本発明の開示が完全になるよう通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。
［第１実施形態］
図４は、本発明の第１実施形態に係る半導体メモリ装置において、ＣＭＬレベルでスイングする信号がデータ出力ドライバまで伝送される経路を示したブロックダイヤグラムである。
同図を参照すると、本発明の第１実施形態に係る半導体メモリ装置において、ＣＭＬレベルでスイングする信号ＣＭＬ＿ＣＬＫ、ＣＭＬ＿ＣＬＫＢがデータ出力ドライバ４４０まで伝送される経路は次の通りである。
まず、イネーブル信号ＥＮＡＢＬＥに応答して予め定められたクロック入力パッドＣＬＫ＿ＩＮ＿ＰＡＤ、ＣＬＫ＿ＩＮ＿ＰＡＤＢを介して印加され且つＣＭＬレベルでスイングするソースクロックＣＭＬ＿ＣＬＫ、ＣＭＬ＿ＣＬＫＢ（以下、ＣＭＬソースクロックと称する）が、クロック伝送ラインＣＬＫ＿ＬＩＮＥ、ＣＬＫ＿ＬＩＮＥＢを介して入力される。
その後、第１クロック伝達パス（４００Ａ、４１０Ａ、４２０Ａ）が、ＣＭＬソースクロックを、ＣＭＯＳレベルでスイングするクロックＣＭＯＳ＿ＣＬＫ、ＣＭＯＳ＿ＣＬＫＢに変換する。つまり、半導体メモリ装置は、ＣＭＬソースクロックを、ＣＭＯＳレベルでスイングするよう変換して出力するための第１クロック伝達パス（４００Ａ、４１０Ａ、４２０Ａ）を備える。イネーブル信号ＥＮＡＢＬＥＢに応答して予め定められたクロック入力パッドＣＬＫ＿ＩＮ＿ＰＡＤ、ＣＬＫ＿ＩＮ＿ＰＡＤＢを介して印加されるＣＭＬソースクロックＣＭＬ＿ＣＬＫ、ＣＭＬ＿ＣＬＫＢは、ＣＭＯＳレベルでスイングするクロックＣＭＯＳ＿ＣＬＫ、ＣＭＯＳ＿ＣＬＫＢに変換される。
さらにその後、第２クロック伝達パス（４２０Ｂ、４００Ｂ、４１０Ｂ）が、ＣＭＬソースクロックを、クロック伝送ラインＣＬＫ＿ＬＩＮＥ、ＣＬＫ＿ＬＩＮＥＢを介して受信する。つまり、半導体メモリ装置は、ＣＭＬソースクロックを、クロック伝送ラインＣＬＫ＿ＬＩＮＥ、ＣＬＫ＿ＬＩＮＥＢを介して受信して出力するための第２クロック伝達パス（４２０Ｂ、４００Ｂ、４１０Ｂ）を備える。
更に、半導体メモリ装置は、データ出力部（４４０、４８０）を備える。データ出力部（４４０、４８０）は、第１クロック伝達パス（４００Ａ、４１０Ａ、４２０Ａ）及び第２クロック伝達パス（４００Ｂ、４１０Ｂ、４２０Ｂ）の出力クロックＣＭＯＳ＿ＣＬＫ、ＣＭＯＳ＿ＣＬＫＢに応答して、予め定められたデータを出力する。
また、半導体メモリ装置は、予め定められたクロック入力パッドＣＬＫ＿ＩＮ＿ＰＡＤ、ＣＬＫ＿ＩＮ＿ＰＡＤＢを介して印加されるＣＭＬソースクロックＣＭＬ＿ＣＬＫ、ＣＭＬ＿ＣＬＫＢをバッファし、第１クロック伝達パス（４００Ａ、４１０Ａ、４２０Ａ）及び第２クロック伝達パス（４２０Ｂ、４００Ｂ、４１０Ｂ）に出力するためのクロックバッファ部４９０を更に備える。
ここで、第１クロック伝達パス（４００Ａ、４１０Ａ、４２０Ａ）は、イネーブル信号ＥＮＡＢＬＥに応答してＣＭＬソースクロックＣＭＬ＿ＣＬＫ、ＣＭＬ＿ＣＬＫＢをクロック伝送ラインＣＬＫ＿ＬＩＮＥ、ＣＬＫ＿ＬＩＮＥＢに伝達するための第１クロック伝達部４００Ａ、４１０Ａと、イネーブル信号ＥＮＡＢＬＥに応答してクロック伝送ラインＣＬＫ＿ＬＩＮＥ、ＣＬＫ＿ＬＩＮＥＢに載せられたＣＭＬソースクロックＣＭＬ＿ＣＬＫ、ＣＭＬ＿ＣＬＫＢのスイング領域をＣＭＯＳレベルに変換して（ＣＭＯＳ＿ＣＬＫ、ＣＭＯＳ＿ＣＬＫＢ）出力するための第１クロック変換部４２０Ａを備える。
また、第２クロック伝達パス（４２０Ｂ、４００Ｂ、４１０Ｂ）は、イネーブル信号ＥＮＡＢＬＥＢに応答してＣＭＬソースクロックＣＭＬ＿ＣＬＫ、ＣＭＬ＿ＣＬＫＢのスイング領域をＣＭＯＳレベルに変換して（ＣＭＯＳ＿ＣＬＫ、ＣＭＯＳ＿ＣＬＫＢ）出力するための第２クロック変換部４２０Ｂと、イネーブル信号ＥＮＡＢＬＥＢに応答して第２クロック変換部４２０Ｂから出力されるＣＭＯＳレベルでスイングするクロックＣＭＯＳ＿ＣＬＫ、ＣＭＯＳ＿ＣＬＫＢ（以下、ＣＭＯＳクロックと称する）でクロック伝送ラインＣＬＫ＿ＬＩＮＥ、ＣＬＫ＿ＬＩＮＥＢを駆動するための第２クロック伝達部４００Ｂ、４１０Ｂを備える。
そして、データ出力部（４４０、４８０）は、データ出力ドライバ４４０及びデータ出力パッド４８０を備え、コア領域４６０から出力されるデータを第１クロック伝達パス（４００Ａ、４１０Ａ、４２０Ａ）及び第２クロック伝達パス（４２０Ｂ、４００Ｂ、４１０Ｂ）から出力されるＣＭＯＳクロックＣＭＯＳ＿ＣＬＫ、ＣＭＯＳ＿ＣＬＫＢに応答して外部に出力する動作を行う。すなわち、データ出力部（４４０、４８０）は、ＣＭＯＳクロックＣＭＯＳ＿ＣＬＫ、ＣＭＯＳ＿ＣＬＫＢのクロックエッジにデータを同期して出力する。
参考として、図４では、第１クロック伝達パス（４００Ａ、４１０Ａ、４２０Ａ）の動作を制御するためのイネーブル信号ＥＮＡＢＬＥと、第２クロック伝達パス（４２０Ｂ、４００Ｂ、４１０Ｂ）の動作を制御するためのイネーブル信号ＥＮＡＢＬＥＢが相違するように図示されているが、図示されている構成を説明するときは両方とも同一にイネーブル信号と称する。これは、第１クロック伝達パス（４００Ａ、４１０Ａ、４２０Ａ）の動作を制御するためのイネーブル信号ＥＮＡＢＬＥと、第２クロック伝達パス（４２０Ｂ、４００Ｂ、４１０Ｂ）の動作を制御するためのイネーブル信号ＥＮＡＢＬＥＢとが互いに相反する位相を有することを意味するだけであって、実質的には同じ信号であるためである。すなわち、第１クロック伝達パス（４００Ａ、４１０Ａ、４２０Ａ）の動作区間と第２クロック伝達パス（４２０Ｂ、４００Ｂ、４１０Ｂ）の動作区間とが相異なることを表すために、図面にて異なる図面符号を付しただけであって、実際には同じイネーブル信号に応答して第１クロック伝達パス（４００Ａ、４１０Ａ、４２０Ａ）の動作区間及び第２クロック伝達パス（４２０Ｂ、４００Ｂ、４１０Ｂ）の動作区間が定義される。
したがって、イネーブル信号ＥＮＡＢＬＥ、ＥＮＡＢＬＥＢが活性化されるとき、第１クロック伝達パス（４００Ａ、４１０Ａ、４２０Ａ）の動作を制御するためのイネーブル信号ＥＮＡＢＬＥは、ロジック「ハイ」に活性化されることを意味し、第２クロック伝達パス（４２０Ｂ、４００Ｂ、４１０Ｂ）の動作を制御するためのイネーブル信号ＥＮＡＢＬＥＢは、ロジック「ロー」に非活性化されることを意味する。
同様に、イネーブル信号ＥＮＡＢＬＥ、ＥＮＡＢＬＥＢが非活性化されるとき、第１クロック伝達パス（４００Ａ、４１０Ａ、４２０Ａ）の動作を制御するためのイネーブル信号ＥＮＡＢＬＥは、ロジック「ロー」に非活性化されることを意味し、第２クロック伝達パス（４２０Ｂ、４００Ｂ、４１０Ｂ）の動作を制御するためのイネーブル信号ＥＮＡＢＬＥＢは、ロジック「ハイ」に活性化されることを意味する。したがって、第１クロック伝達パス（４００Ａ、４１０Ａ、４２０Ａ）は、イネーブル信号ＥＮＡＢＬＥ、ＥＮＡＢＬＥＢの活性化区間で動作してＣＭＯＳクロックＣＭＯＳ＿ＣＬＫ、ＣＭＯＳ＿ＣＬＫＢを出力し、イネーブル信号ＥＮＡＢＬＥ、ＥＮＡＢＬＥＢの非活性化区間においては、いずれの動作も行わない。一方、第２クロック伝達パス（４２０Ｂ、４００Ｂ、４１０Ｂ）は、イネーブル信号ＥＮＡＢＬＥ、ＥＮＡＢＬＥＢの活性化区間ではいずれの動作もせず、イネーブル信号ＥＮＡＢＬＥ、ＥＮＡＢＬＥＢの非活性化区間でＣＭＯＳクロックＣＭＯＳ＿ＣＬＫ、ＣＭＯＳ＿ＣＬＫＢを出力する。
もちろん、実質的にも完全に相異なる２つの信号を使用して第１クロック伝達パス（４００Ａ、４１０Ａ、４２０Ａ）の動作区間及び第２クロック伝達パス（４２０Ｂ、４００Ｂ、４１０Ｂ）の動作区間を定義することもできる。しかし、完全に相異なる２つの信号が互いに活性化区間が重なってはならないという条件が加えられる。すなわち、第１クロック伝達パス（４００Ａ、４１０Ａ、４２０Ａ）の動作区間と第２クロック伝達パス（４２０Ｂ、４００Ｂ、４１０Ｂ）の動作区間とが互いに重ならない。
前述した構成に基づいて、本発明の第１実施形態に係る半導体メモリ装置においてＣＭＬレベルでスイングする信号がデータ出力ドライバまで伝送される経路の動作について説明すると次の通りである。
まず、第１クロック伝達パス（４００Ａ、４１０Ａ、４２０Ａ）の動作を制御するためのイネーブル信号ＥＮＡＢＬＥがロジック「ハイ」に活性化され、第２クロック伝達パス（４２０Ｂ、４００Ｂ、４１０Ｂ）の動作を制御するためのイネーブル信号ＥＮＡＢＬＥＢがロジック「ロー」に非活性化される場合、 第１クロック伝達パス（４００Ａ、４１０Ａ、４２０Ａ）に備えられた構成要素を使用して動作する。したがって、図３で説明したＣＭＬソースクロックＣＭＬ＿ＣＬＫ、ＣＭＬ＿ＣＬＫＢがデータ出力ドライバ３４０まで伝送される経路の動作と同じである。
具体的に、予め定められた主クロック入力パッドＣＬＫ＿ＩＮ＿ＰＡＤ及び副クロック入力パッドＣＬＫ＿ＩＮ＿ＰＡＤＢを介して入力されるＣＭＬ主ソースクロックＣＭＬ＿ＣＬＫ及び副ソースクロックＣＭＬ＿ＣＬＫＢは、第１クロック伝達パス（４００Ａ、４１０Ａ、４２０Ａ）に備えられた第１クロック伝達部４００Ａ、４１０ＡによりＣＭＬレベルでスイングする状態のままクロック伝送ラインＣＬＫ＿ＬＩＮＥ、ＣＬＫ＿ＬＩＮＥＢに載せられる。そして、クロック伝送ラインＣＬＫ＿ＬＩＮＥ、ＣＬＫ＿ＬＩＮＥＢに載せられたＣＭＬソースクロックＣＭＬ＿ＣＬＫ、ＣＭＬ＿ＣＬＫＢは、データ出力ドライバ４４０に伝送される直前に第１クロック伝達パス（４００Ａ、４１０Ａ、４２０Ａ）に備えられた第１クロック変換部４２０ＡによりＣＭＯＳレベルでスイングするよう変換される（ＣＭＯＳ＿ＣＬＫ、ＣＭＯＳ＿ＣＬＫＢ）。
したがって、データ出力ドライバ４４０は、データを第１クロック伝達パス（４００Ａ、４１０Ａ、４２０Ａ）から出力されるＣＭＯＳクロックＣＭＯＳ＿ＣＬＫ、ＣＭＯＳ＿ＣＬＫＢに応答して予め定められたデータ出力パッド４８０に伝達する。
このとき、第２クロック伝達パス（４００Ｂ、４１０Ｂ、４２０Ｂ）は動作しないため、第２クロック伝達パス（４００Ｂ、４１０Ｂ、４２０Ｂ）ではＣＭＯＳクロックＣＭＯＳ＿ＣＬＫ、ＣＭＯＳ＿ＣＬＫＢが出力されない。
そして、第１クロック伝達パス（４００Ａ、４１０Ａ、４２０Ａ）の動作を制御するためのイネーブル信号ＥＮＡＢＬＥがロジック「ロー」に非活性化され、第２クロック伝達パス（４２０Ｂ、４００Ｂ、４１０Ｂ）の動作を制御するためのイネーブル信号ＥＮＡＢＬＥＢがロジック「ハイ」に活性化される場合は、第２クロック伝達パス（４２０Ｂ、４００Ｂ、４１０Ｂ）に備えられた構成要素を使用して動作する。
具体的に、予め定められた主クロック入力パッドＣＬＫ＿ＩＮ＿ＰＡＤ及び副クロック入力パッドＣＬＫ＿ＩＮ＿ＰＡＤＢを介して入力されてＣＭＬ主ソースクロックＣＭＬ＿ＣＬＫ及び副ソースクロックＣＭＬ＿ＣＬＫＢは、第２クロック伝達パス（４２０Ｂ、４００Ｂ、４１０Ｂ）に備えられた第２クロック変換部４２０ＢによってＣＭＯＳレベルでスイングするよう変換される（ＣＭＯＳ＿ＣＬＫ、ＣＭＯＳ＿ＣＬＫＢ）。そして、変換されたクロックは、第２クロック伝達パス（４２０Ｂ、４００Ｂ、４１０Ｂ）に備えられた第２クロック伝達部４００Ｂ、４１０ＢによってＣＭＯＳレベルでスイングする状態でクロック伝送ラインＣＬＫ＿ＬＩＮＥ、ＣＬＫ＿ＬＩＮＥＢに載せられる。クロック伝送ラインＣＬＫ＿ＬＩＮＥ、ＣＬＫ＿ＬＩＮＥＢに載せられたＣＭＯＳクロックＣＭＯＳ＿ＣＬＫ、ＣＭＯＳ＿ＣＬＫＢは、そのままデータ出力ドライバ４４０に印加される。
したがって、データ出力ドライバ４４０は、データを第２クロック伝達パス（４２０Ｂ、４００Ｂ、４１０Ｂ）から出力されるＣＭＯＳクロックＣＭＯＳ＿ＣＬＫ、ＣＭＯＳ＿ＣＬＫＢに応答して予め定められたデータ出力パッド４８０に伝達する。
このとき、第１クロック伝達パス（４００Ａ、４１０Ａ、４２０Ａ）は動作しないため、第１クロック伝達パス（４００Ａ、４１０Ａ、４２０Ａ）からはＣＭＯＳクロックＣＭＯＳ＿ＣＬＫ、ＣＭＯＳ＿ＣＬＫＢが出力されない。
前述した構成において、イネーブル信号ＥＮＡＢＬＥ、ＥＮＡＢＬＥＢは、第１クロック伝達パス（４００Ａ、４１０Ａ、４２０Ａ）の動作区間及び第２クロック伝達パス（４２０Ｂ、４００Ｂ、４１０Ｂ）の動作区間を定義する重要な信号であるにも関わらず、それを生成するための構成要素は図示されていない。その理由は、イネーブル信号ＥＮＡＢＬＥ、ＥＮＡＢＬＥＢの場合、次のような多様な条件で生成され得るためである。
第１に、半導体メモリ装置は、予め定められたクロック入力パッドＣＬＫ＿ＩＮ＿ＰＡＤ、ＣＬＫ＿ＩＮ＿ＰＡＤＢを介して印加されるＣＭＬソースクロックＣＭＬ＿ＣＬＫ、ＣＭＬ＿ＣＬＫＢの周波数が第１周波数領域に属する場合には、イネーブル信号ＥＮＡＢＬＥ、ＥＮＡＢＬＥＢを活性化させて出力し、また、予め定められたクロック入力パッドＣＬＫ＿ＩＮ＿ＰＡＤ、ＣＬＫ＿ＩＮ＿ＰＡＤＢを介して印加されるＣＭＬソースクロックＣＭＬ＿ＣＬＫ、ＣＭＬ＿ＣＬＫＢの周波数が第１周波数領域よりも低い周波数領域である第２周波数領域に属する場合には、イネーブル信号ＥＮＡＢＬＥ、ＥＮＡＢＬＥＢを非活性化させて出力するための構成要素を備えるべきである。このときは、ＣＭＬソースクロックＣＭＬ＿ＣＬＫ、ＣＭＬ＿ＣＬＫＢの周波数が第１周波数領域に属するのか、または第２周波数領域に属するのかをあらかじめ知っていなければならないため、ＣＭＬソースクロックＣＭＬ＿ＣＬＫ、ＣＭＬ＿ＣＬＫＢの周波数を検出するための構成要素が半導体メモリ装置に更に備えられるべきである。第１及び第２周波数領域は、任意に設定可能である。例えば、図２における交点より高い周波数領域を第１周波数領域とし、交点より低い周波数領域を第２周波数領域としてもよい。
第２に、半導体メモリ装置内部のＭＲＳ（Ｍｅｍｏｒｙ Ｒｅｇｉｓｔｅｒ Ｓｅｔ）によりイネーブル信号ＥＮＡＢＬＥ、ＥＮＡＢＬＥＢの活性化区間及び非活性化区間が予め決められている場合があり得る。
第３に、半導体メモリ装置のノーマルモードでイネーブル信号ＥＮＡＢＬＥ、ＥＮＡＢＬＥＢを活性化させて出力し、ローパワーモード及びロースピードテストモードでイネーブル信号ＥＮＡＢＬＥ、ＥＮＡＢＬＥＢを非活性化させて出力するための構成要素が半導体メモリ装置に備えられる場合があり得る。
第４に、イネーブル信号ＥＮＡＢＬＥ、ＥＮＡＢＬＥＢが入力されるための予め定められた信号入力パッドを備えることによって、半導体メモリ装置の外部からイネーブル信号ＥＮＡＢＬＥ、ＥＮＡＢＬＥＢの活性化区間及び非活性化区間を調整する場合があり得る。
そして、前述した構成において、ＣＭＬソースクロックＣＭＬ＿ＣＬＫ、ＣＭＬ＿ＣＬＫＢは互いに相反する位相を有する主ソースクロックＣＭＬ＿ＣＬＫ及び副ソースクロックＣＭＬ＿ＣＬＫＢから構成されているかのように図示されているが、これは実施形態だけに過ぎず、実際には更に多くの個数のクロックからなり得る。すなわち、ソースクロックにマルチフェーズ（ｍｕｌｔｉ ｐｈａｓｅ）方式から構成される多数のマルチソースクロックからなり得る。例えば、各々のマルチソースクロックが９０度の位相差を有する場合、ソースクロックでは０度のマルチソースクロックＣＭＬ＿ＣＬＫ＿０と、９０度のマルチソースクロックＣＭＬ＿ＣＬＫ＿９０と、１８０度のマルチソースクロックＣＭＬ＿ＣＬＫ＿１８０と、２７０度のマルチソースクロックＣＭＬ＿ＣＬＫ＿２７０とを備え得る。
以上で説明したように本発明の実施形態を適用すれば、次のような作用効果が獲得できる。
第１に、半導体メモリ装置が低電力または低周波数の環境で使用されることを希望する場合、イネーブル信号ＥＮＡＢＬＥ、ＥＮＡＢＬＥＢを非活性化して半導体メモリ装置に印加されるＣＭＬソースクロックＣＭＬ＿ＣＬＫ、ＣＭＬ＿ＣＬＫＢがＣＭＯＳレベルでスイングする状態で内部クロック伝送ラインＣＬＫ＿ＬＩＮＥ、ＣＬＫ＿ＬＩＮＥＢから伝達され得ることによって、消費する電流量を最小限に維持できる。
第２に、半導体メモリ装置がノーマル電力または高周波数の環境で使用されることを希望する場合、イネーブル信号ＥＮＡＢＬＥ、ＥＮＡＢＬＥＢを活性化して半導体メモリ装置に印加されるＣＭＬソースクロックＣＭＬ＿ＣＬＫ、ＣＭＬ＿ＣＬＫＢがＣＭＬレベルでスイングする状態で内部クロック伝送ラインＣＬＫ＿ＬＩＮＥ、ＣＬＫ＿ＬＩＮＥＢから伝達され得ることによって、消費する電流量が最小限に維持できる。
［第２実施形態］
図５は、本発明の第２実施形態に係る半導体メモリ装置において、ＣＭＬレベルでスイングする信号がデータ出力ドライバまで伝送される経路を示したブロックダイヤグラムである。
同図を参照すると、本発明の第２実施形態に係る半導体メモリ装置におけるＣＭＬソースクロックＣＭＬ＿ＣＬＫ、ＣＭＬ＿ＣＬＫＢがデータ出力ドライバ５４０まで伝送される経路は次の通りである。
まず、半導体メモリ装置は、イネーブル信号ＥＮＡＢＬＥに応答して予め定められたクロック入力パッドＣＬＫ＿ＩＮ＿ＰＡＤ、ＣＬＫ＿ＩＮ＿ＰＡＤＢを介して印加されるＣＭＬソースクロックＣＭＬ＿ＣＬＫ、ＣＭＬ＿ＣＬＫＢを第１クロック伝送ラインＣＬＫ＿ＬＩＮＥ＿１、ＣＬＫ＿ＬＩＮＥＢ＿１を介して受信した後、ＣＭＯＳレベルでスイングするよう変換して（ＣＭＯＳ＿ＣＬＫ、ＣＭＯＳ＿ＣＬＫＢ）出力するための第１クロック伝達パス（５００Ａ、５１０Ａ、５２０Ａ）を備える。そして、イネーブル信号ＥＮＡＢＬＥＢに応答して予め定められたクロック入力パッドＣＬＫ＿ＩＮ＿ＰＡＤ、ＣＬＫ＿ＩＮ＿ＰＡＤＢを介して印加されるＣＭＬソースクロックＣＭＬ＿ＣＬＫ、ＣＭＬ＿ＣＬＫＢを、ＣＭＯＳレベルでスイングするよう変換する（ＣＭＯＳ＿ＣＬＫ、ＣＭＯＳ＿ＣＬＫＢ）。
また、半導体メモリ装置は、第２クロック伝送ラインＣＬＫ＿ＬＩＮＥ＿２、ＣＬＫ＿ＬＩＮＥＢ＿２を介して伝達されて出力するための第２クロック伝達パス（５２０Ｂ、５００Ｂ、５１０Ｂ）を備える。更に、半導体メモリ装置は、第１クロック伝達パス（５００Ａ、５１０Ａ、５２０Ａ）及び第２クロック伝達パス（５２０Ｂ、５００Ｂ、５１０Ｂ）の出力クロックＣＭＯＳ＿ＣＬＫ、ＣＭＯＳ＿ＣＬＫＢに応答して予め定められたデータを出力するためのデータ出力部（５４０、５８０）を備える。
また、半導体メモリ装置は、予め定められたクロック入力パッドＣＬＫ＿ＩＮ＿ＰＡＤ、ＣＬＫ＿ＩＮ＿ＰＡＤＢを介して印加されるＣＭＬソースクロックＣＭＬ＿ＣＬＫ、ＣＭＬ＿ＣＬＫＢをバッファし、第１クロック伝達パス５００Ａ、５１０Ａ、５２０Ａ及び第２クロック伝達パス５２０Ｂ、５００Ｂ、５１０Ｂに出力するためのクロックバッファ部５９０を更に備える。
ここで、第１クロック伝達パス（５００Ａ、５１０Ａ、５２０Ａ）は、イネーブル信号ＥＮＡＢＬＥに応答してＣＭＬソースクロックＣＭＬ＿ＣＬＫ、ＣＭＬ＿ＣＬＫＢを第１クロック伝送ラインＣＬＫ＿ＬＩＮＥ＿１、ＣＬＫ＿ＬＩＮＥＢ＿１に伝達するための第１クロック伝達部５００Ａ、５１０Ａと、イネーブル信号ＥＮＡＢＬＥに応答して第１クロック伝送ラインＣＬＫ＿ＬＩＮＥ＿１、ＣＬＫ＿ＬＩＮＥＢ＿１に載せられたＣＭＬソースクロックＣＭＬ＿ＣＬＫ、ＣＭＬ＿ＣＬＫＢのスイング領域をＣＭＯＳレベルに変換して（ＣＭＯＳ＿ＣＬＫ、ＣＭＯＳ＿ＣＬＫＢ）出力するための第１クロック変換部５２０Ａを備える。
また、第２クロック伝達パス（５２０Ｂ、５００Ｂ、５１０Ｂ）は、イネーブル信号ＥＮＡＢＬＥＢに応答してＣＭＬソースクロックＣＭＬ＿ＣＬＫ、ＣＭＬ＿ＣＬＫＢのスイング領域をＣＭＯＳレベルに変換ＣＭＯＳ＿ＣＬＫ、ＣＭＯＳ＿ＣＬＫＢして出力するための第２クロック変換部５２０Ｂと、イネーブル信号ＥＮＡＢＬＥＢに応答して第２クロック変換部５２０Ｂから出力されるＣＭＯＳクロックＣＭＯＳ＿ＣＬＫ、ＣＭＯＳ＿ＣＬＫＢを第２クロック伝送ラインＣＬＫ＿ＬＩＮＥ＿２、ＣＬＫ＿ＬＩＮＥＢ＿２に伝達するための第２クロック伝達部５００Ｂ、５１０Ｂを備える。
そして、データ出力部（５４０、５８０）は、データ出力ドライバ５４０及びデータ出力パッド５８０を備え、コア領域５６０から出力されるデータを第１クロック伝達パス（５００Ａ、５１０Ａ、５２０Ａ）及び第２クロック伝達パス（５００Ｂ、５１０Ｂ、５２０Ｂ）から出力されるＣＭＯＳクロックＣＭＯＳ＿ＣＬＫ、ＣＭＯＳ＿ＣＬＫＢに応答して外部に出力する動作を行う。すなわち、データ出力部（５４０、５８０）は、ＣＭＯＳクロックＣＭＯＳ＿ＣＬＫ、ＣＭＯＳ＿ＣＬＫＢのクロックエッジにデータを同期して出力する。
参考として、図５では第１クロック伝達パス（５００Ａ、５１０Ａ、５２０Ａ）の動作を制御するためのイネーブル信号ＥＮＡＢＬＥと、第２クロック伝達パス（５２０Ｂ、５００Ｂ、５１０Ｂ）の動作を制御するためのイネーブル信号ＥＮＡＢＬＥＢとが互いに異なって示されているが、図示されている構成を説明するときは両方とも同一にイネーブル信号と称する。これは、第１クロック伝達パス（５００Ａ、５１０Ａ、５２０Ａ）の動作を制御するためのイネーブル信号ＥＮＡＢＬＥと、第２クロック伝達パス（５２０Ｂ、５００Ｂ、５１０Ｂ）の動作を制御するためのイネーブル信号ＥＮＡＢＬＥＢとが、互いに相反する位相を有することを意味するだけであって、実質的には同じ信号であるためである。
すなわち、第１クロック伝達パス（５００Ａ、５１０Ａ、５２０Ａ）の動作区間と第２クロック伝達パス（５２０Ｂ、５００Ｂ、５１０Ｂ）の動作区間とが相異なることを表すために図面で異なる図面符号を使用しただけであって、実際には同じイネーブル信号に応答して第１クロック伝達パス（５００Ａ、５１０Ａ、５２０Ａ）の動作区間及び第２クロック伝達パス（５２０Ｂ、５００Ｂ、５１０Ｂ）の動作区間が定義される。したがって、イネーブル信号ＥＮＡＢＬＥ、ＥＮＡＢＬＥＢが活性化されるとき、第１クロック伝達パス（５００Ａ、５１０Ａ、５２０Ａ）の動作を制御するためのイネーブル信号ＥＮＡＢＬＥは、ロジック「ハイ」に活性化されることを意味し、第２クロック伝達パス（５２０Ｂ、５００Ｂ、５１０Ｂ）の動作を制御するためのイネーブル信号ＥＮＡＢＬＥＢは、ロジック「ロー」に非活性化されることを意味する。
同様に、イネーブル信号ＥＮＡＢＬＥ、ＥＮＡＢＬＥＢが非活性化されるとき、第１クロック伝達パス（５００Ａ、５１０Ａ、５２０Ａ）の動作を制御するためのイネーブル信号ＥＮＡＢＬＥは、ロジック「ロー」に非活性化されることを意味し、第２クロック伝達パス（５２０Ｂ、５００Ｂ、５１０Ｂ）の動作を制御するためのイネーブル信号ＥＮＡＢＬＥＢは、ロジック「ハイ」に活性化されることを意味する。したがって、第１クロック伝達パス（５００Ａ、５１０Ａ、５２０Ａ）は、イネーブル信号ＥＮＡＢＬＥ、ＥＮＡＢＬＥＢの活性化区間で動作してＣＭＯＳクロックＣＭＯＳ＿ＣＬＫ、ＣＭＯＳ＿ＣＬＫＢを出力し、イネーブル信号ＥＮＡＢＬＥ、ＥＮＡＢＬＥＢの非活性化区間においては、いずれの動作も行わない。一方、第２クロック伝達パス（５２０Ｂ、５００Ｂ、５１０Ｂ）は、イネーブル信号ＥＮＡＢＬＥ、ＥＮＡＢＬＥＢの活性化区間でいずれの動作もせず、イネーブル信号ＥＮＡＢＬＥ、ＥＮＡＢＬＥＢの非活性化区間でＣＭＯＳクロックＣＭＯＳ＿ＣＬＫ、ＣＭＯＳ＿ＣＬＫＢを出力する。
もちろん、実質的にも完全に相異なる２つの信号を使用し、第１クロック伝達パス（５００Ａ、５１０Ａ、５２０Ａ）の動作区間及び第２クロック伝達パス（５２０Ｂ、５００Ｂ、５１０Ｂ）の動作区間が定義される。このとき、第１クロック伝達パス（５００Ａ、５１０Ａ、５２０Ａ）及び第２クロック伝達パス（５２０Ｂ、５００Ｂ、５１０Ｂ）は、各々独立的なクロック伝送ラインを備えていることから、完全に相異なる２つの信号が互いに活性化区間が重なっても構わない。すなわち、第１クロック伝達パス（５００Ａ、５１０Ａ、５２０Ａ）の動作区間と第２クロック伝達パス（５２０Ｂ、５００Ｂ、５１０Ｂ）の動作区間とが互いに重なる場合でも正常に動作できる。
しかし、クロックを伝達する動作以外に、半導体メモリ装置が正常に動作するためには、第１クロック伝達パス（５００Ａ、５１０Ａ、５２０Ａ）の動作区間と第２クロック伝達パス（５２０Ｂ、５００Ｂ、５１０Ｂ）の動作区間とが互いに重なっても、各々出力されるクロックを使用する装置が独立的に構成されなければならないという条件が加えられる。
前述した構成に基づいて本発明の第２実施形態に係る半導体メモリ装置において、ＣＭＬソースクロックがデータ出力ドライバまで伝送される経路の動作について説明すると次の通りである。
まず、第１クロック伝達パス（５００Ａ、５１０Ａ、５２０Ａ）の動作を制御するためのイネーブル信号ＥＮＡＢＬＥがロジック「ハイ」に活性化され、第２クロック伝達パス（５２０Ｂ、５００Ｂ、５１０Ｂ）の動作を制御するためのイネーブル信号ＥＮＡＢＬＥＢがロジック「ロー」に非活性化される場合、 ＣＭＬソースクロックＣＭＬ＿ＣＬＫ、ＣＭＬ＿ＣＬＫＢがデータ出力ドライバ５４０まで伝送される経路は、第１クロック伝達パス（５００Ａ、５１０Ａ、５２０Ａ）に備えられた構成要素を使用して動作する。
具体的に、予め定められた主クロック入力パッドＣＬＫ＿ＩＮ＿ＰＡＤ及び副クロック入力パッドＣＬＫ＿ＩＮ＿ＰＡＤＢを介して入力されるＣＭＬレベルでスイングする信号である主ソースクロックＣＭＬ＿ＣＬＫ及び副ソースクロックＣＭＬ＿ＣＬＫＢは、第１クロック伝達パス（５００Ａ、５１０Ａ、５２０Ａ）に備えられた第１クロック伝達部５００Ａ、５１０ＡによりＣＭＬレベルでスイングする状態のまま第１クロック伝送ラインＣＬＫ＿ＬＩＮＥ、ＣＬＫ＿ＬＩＮＥＢに載せられる。そして、第１クロック伝送ラインＣＬＫ＿ＬＩＮＥ、ＣＬＫ＿ＬＩＮＥＢに載せられたＣＭＬソースクロックＣＭＬ＿ＣＬＫ、ＣＭＬ＿ＣＬＫＢは、データ出力ドライバ５４０に伝送される直前に第１クロック伝達パス（５００Ａ、５１０Ａ、５２０Ａ）に備えられた第１クロック変換部５２０ＡによりＣＭＯＳレベルでスイングするよう変換ＣＭＯＳ＿ＣＬＫ、ＣＭＯＳ＿ＣＬＫＢされる。
したがって、データ出力ドライバ５４０は、データを第１クロック伝達パス（５００Ａ、５１０Ａ、５２０Ａ）から出力されるＣＭＯＳクロックＣＭＯＳ＿ＣＬＫ、ＣＭＯＳ＿ＣＬＫＢに応答して予め定められたデータ出力パッド５８０に伝達する。このとき、第２クロック伝達パス（５００Ｂ、５１０Ｂ、５２０Ｂ）は動作しないため、第２クロック伝達パス（５００Ｂ、５１０Ｂ、５２０Ｂ）ではＣＭＯＳクロックＣＭＯＳ＿ＣＬＫ、ＣＭＯＳ＿ＣＬＫＢが出力されない。
そして、第１クロック伝達パス（５００Ａ、５１０Ａ、５２０Ａ）の動作を制御するためのイネーブル信号ＥＮＡＢＬＥがロジック「ロー」に非活性化され、第２クロック伝達パス（５２０Ｂ、５００Ｂ、５１０Ｂ）の動作を制御するためのイネーブル信号ＥＮＡＢＬＥＢがロジック「ハイ」に活性化される場合、ＣＭＬソースクロックＣＭＬ＿ＣＬＫ、ＣＭＬ＿ＣＬＫＢがデータ出力ドライバ５４０まで伝送される経路は、第２クロック伝達パス（５２０Ｂ、５００Ｂ、５１０Ｂ）に備えられた構成要素を使用して動作する。
具体的に、予め定められた主クロック入力パッドＣＬＫ＿ＩＮ＿ＰＡＤ及び副クロック入力パッドＣＬＫ＿ＩＮ＿ＰＡＤＢを介して入力されるＣＭＬレベルでスイングする信号である主ソースクロックＣＭＬ＿ＣＬＫ及び副ソースクロックＣＭＬ＿ＣＬＫＢは、第２クロック伝達パス（５２０Ｂ、５００Ｂ、５１０Ｂ）に備えられた第２クロック変換部５２０ＢによりＣＭＯＳレベルでスイングするよう変換される（ＣＭＯＳ＿ＣＬＫ、ＣＭＯＳ＿ＣＬＫＢ）。そして、変換されたクロックは第２クロック伝達パス（５２０Ｂ、５００Ｂ、５１０Ｂ）に備えられた第２クロック伝達部５００Ｂ、５１０ＢによりＣＭＯＳレベルでスイングする状態で第２クロック伝送ラインＣＬＫ＿ＬＩＮＥ＿２、ＣＬＫ＿ＬＩＮＥＢ＿２に載せられ、第２クロック伝送ラインＣＬＫ＿ＬＩＮＥ＿２、ＣＬＫ＿ＬＩＮＥＢ＿２に載せられたＣＭＯＳクロックＣＭＯＳ＿ＣＬＫ、ＣＭＯＳ＿ＣＬＫＢは、そのままデータ出力ドライバ５４０に印加される。
したがって、データ出力ドライバ５４０は、データをＣＭＯＳクロックＣＭＯＳ＿ＣＬＫ、ＣＭＯＳ＿ＣＬＫＢに応答して、予め定められたデータ出力パッド５８０に伝達する動作を行う。
このとき、第１クロック伝達パス（５００Ａ、５１０Ａ、５２０Ａ）は動作しないため、第１クロック伝達パス（５００Ａ、５１０Ａ、５２０Ａ）ではＣＭＯＳクロックＣＭＯＳ＿ＣＬＫ、ＣＭＯＳ＿ＣＬＫＢが出力されない。
前述した構成において、イネーブル信号ＥＮＡＢＬＥ、ＥＮＡＢＬＥＢは、第１クロック伝達パス（５００Ａ、５１０Ａ、５２０Ａ）の動作区間及び第２クロック伝達パス（５２０Ｂ、５００Ｂ、５１０Ｂ）の動作区間を定義する重要な信号であるにも関わらず、それを生成するための構成要素は図示されていない。その理由としては、イネーブル信号ＥＮＡＢＬＥ、ＥＮＡＢＬＥＢの場合に次のような多様な条件で生成され得るためである。
第１に、予め定められたクロック入力パッドＣＬＫ＿ＩＮ＿ＰＡＤ、ＣＬＫ＿ＩＮ＿ＰＡＤＢを介して印加されるＣＭＬソースクロックＣＭＬ＿ＣＬＫ、ＣＭＬ＿ＣＬＫＢの周波数が第１周波数領域に属する場合には、イネーブル信号ＥＮＡＢＬＥ、ＥＮＡＢＬＥＢを活性化させて出力し、予め定められたクロック入力パッドＣＬＫ＿ＩＮ＿ＰＡＤ、ＣＬＫ＿ＩＮ＿ＰＡＤＢを介して印加されるＣＭＬソースクロックＣＭＬ＿ＣＬＫ、ＣＭＬ＿ＣＬＫＢの周波数が第１周波数領域よりも低い第２周波数領域に属する場合には、イネーブル信号ＥＮＡＢＬＥ、ＥＮＡＢＬＥＢを非活性化させて出力するための構成要素が半導体メモリ装置に備えられる場合がある。
このときは、予め定められたクロック入力パッドＣＬＫ＿ＩＮ＿ＰＡＤ、ＣＬＫ＿ＩＮ＿ＰＡＤＢを介して印加されるＣＭＬソースクロックＣＭＬ＿ＣＬＫ、ＣＭＬ＿ＣＬＫＢの周波数が第１周波数領域に属するのか、または第２周波数領域に属するのかをあらかじめ知っていなければならないため、ＣＭＬソースクロックＣＭＬ＿ＣＬＫ、ＣＭＬ＿ＣＬＫＢの周波数を検出するための構成要素が半導体メモリ装置に更に備えられるべきである。
第２に、半導体メモリ装置内部のＭＲＳ（Ｍｅｍｏｒｙ Ｒｅｇｉｓｔｅｒ
Ｓｅｔ）によりイネーブル信号ＥＮＡＢＬＥ、ＥＮＡＢＬＥＢの活性化区間及び非活性化区間が予定される場合があり得る。
第３に、半導体メモリ装置のノーマルモードにおいてイネーブル信号ＥＮＡＢＬＥ、ＥＮＡＢＬＥＢを活性化させて出力し、ローパワーモード及びロースピードテストモードにおいてイネーブル信号ＥＮＡＢＬＥ、ＥＮＡＢＬＥＢを非活性化させ出力するための構成要素が半導体メモリ装置に備えられている場合があり得る。
第４に、イネーブル信号ＥＮＡＢＬＥ、ＥＮＡＢＬＥＢの入力のための予め定められた信号入力パッドを備えることによって、半導体メモリ装置の外部からイネーブル信号ＥＮＡＢＬＥ、ＥＮＡＢＬＥＢの活性化区間及び非活性化区間を調整する場合があり得る。
そして、前述した構成において、ＣＭＬソースクロックＣＭＬ＿ＣＬＫ、ＣＭＬ＿ＣＬＫＢは、互いに相反する位相を有する主ソースクロックＣＭＬ＿ＣＬＫ及び副ソースクロックＣＭＬ＿ＣＬＫＢから構成されているかのうように図示されているが、これは実施形態に過ぎず、実際にはより多くの個数のクロックからなり得る。すなわち、ソースクロックにマルチフェーズ（ｍｕｌｔｉ ｐｈａｓｅ）方式による多数のマルチソースクロックからなり得る。例えば、各々のマルチソースクロックが９０度の位相差を有する場合、ソースクロックでは０度のマルチソースクロックＣＭＬ＿ＣＬＫ＿０と、９０度のマルチソースクロックＣＭＬ＿ＣＬＫ＿９０と、１８０度のマルチソースクロックＣＭＬ＿ＣＬＫ＿１８０と、２７０度のマルチソースクロックＣＭＬ＿ＣＬＫ＿２７０とを備え得る。
前述した第１実施形態に係る半導体メモリ装置においてＣＭＬレベルでスイングする信号がデータ出力ドライバまで伝送される経路と、第２実施形態に係る半導体メモリ装置においてＣＭＬレベルでスイングする信号がデータ出力ドライバまで伝送される経路との差異は次の通りである。
まず、第１実施形態では、クロック伝送ラインＣＬＫ＿ＬＩＮＥ、ＣＬＫ＿ＬＩＮＥＢを第１クロック伝達パス（４００Ａ、４１０Ａ、４２０Ａ）と第２クロック伝達パス（４２０Ｂ、４００Ｂ、４１０Ｂ）とが共有して使用することによって、クロック伝送ラインＣＬＫ＿ＬＩＮＥ、ＣＬＫ＿ＬＩＮＥＢにＣＭＬソースクロックＣＭＬ＿ＣＬＫ、ＣＭＬ＿ＣＬＫＢ及びＣＭＯＳクロックＣＭＯＳ＿ＣＬＫ、ＣＭＯＳ＿ＣＬＫＢが伝送され得るという特性を有する。
しかし、第２実施形態における第１クロック伝達パス（４００Ａ、４１０Ａ、４２０Ａ）は第１クロック伝送ラインＣＬＫ＿ＬＩＮＥ＿１、ＣＬＫ＿ＬＩＮＥＢ＿１を使用し、第２クロック伝達パス（４２０Ｂ、４００Ｂ、４１０Ｂ）は第２クロック伝送ラインＣＬＫ＿ＬＩＮＥ＿２、ＣＬＫ＿ＬＩＮＥＢ＿２を使用することから、第１クロック伝送ラインＣＬＫ＿ＬＩＮＥ＿１、ＣＬＫ＿ＬＩＮＥＢ＿１にはＣＭＬソースクロックＣＭＬ＿ＣＬＫ、ＣＭＬ＿ＣＬＫＢのみが伝送され、第２クロック伝送ラインＣＬＫ＿ＬＩＮＥ＿２、ＣＬＫ＿ＬＩＮＥＢ＿２にはＣＭＯＳクロックＣＭＯＳ＿ＣＬＫ、ＣＭＯＳ＿ＣＬＫＢのみが伝送される特性を有する。
以上で説明したように、本発明の実施形態を適用すれば、次のような作用効果を獲得することができる。
第１に、半導体メモリ装置が低電力または低周波数の環境で使用されることを希望する場合、イネーブル信号ＥＮＡＢＬＥ、ＥＮＡＢＬＥＢを非活性化して半導体メモリ装置に印加されるＣＭＬソースクロックＣＭＬ＿ＣＬＫ、ＣＭＬ＿ＣＬＫＢがＣＭＯＳレベルでスイングする状態で内部クロック伝送ラインＣＬＫ＿ＬＩＮＥ、ＣＬＫ＿ＬＩＮＥＢから伝達できることによって、消費する電流量を最小限に維持することができる。
第２に、半導体メモリ装置がノーマル電力または高周波数の環境で使用されることを希望する場合、イネーブル信号ＥＮＡＢＬＥ、ＥＮＡＢＬＥＢを活性化して半導体メモリ装置に印加されるＣＭＬソースクロックＣＭＬ＿ＣＬＫ、ＣＭＬ＿ＣＬＫＢがＣＭＬレベルでスイングする状態で内部クロック伝送ラインＣＬＫ＿ＬＩＮＥ、ＣＬＫ＿ＬＩＮＥＢから伝達することができることによって、消費する電流量を最小限に維持することができる。
以上で説明した本発明は、前述した実施形態及び添付された図面により限定されるのではなく、本発明の技術的な思想から逸脱しない範囲内で様々な置換、変形、及び変更が可能であることが、本発明の属する技術分野における通常の知識を有する者にとって明白なものである。
例えば、前述した実施形態で例示した論理ゲート及びトランジスタは、入力される信号の極性に応じてその位置及び種類が異なって具現されるべきである。
１００：ＣＭＬレベルでスイングする信号を生成または伝達するために使用される回路
１２０：ＣＭＯＳレベルでスイングする信号を生成または伝達するために使用される回路
３００、３１０：クロック伝達部
３２０：クロック変換部
３４０、４４０、５４０：データ出力ドライバ
３６０、４６０、５６０：コア領域
３８０、４８０、５８０：データ出力パッド
４００Ａ、４１０Ａ、５００Ａ、５１０Ａ：第１クロック伝達部
４２０Ａ、５２０Ａ：第１クロック変換部
４００Ｂ、４１０Ｂ、５００Ｂ、５１０Ｂ：第２クロック伝達部
４２０Ｂ、５２０Ａ：第２クロック変換部

Claims (45)

  1. ＣＭＬレベルでスイングするソースクロックを、イネーブル信号に応答して、クロック伝送ラインを介して伝達した後に、ＣＭＯＳレベルでスイングするよう変換して出力する第１クロック伝達パスと、
    前記ソースクロックを、前記イネーブル信号に応答して、ＣＭＯＳレベルでスイングするよう変換した後に、前記クロック伝送ラインを介して出力する第２クロック伝達パスと、
    前記第１クロック伝達パス及び第２クロック伝達パスの出力クロックに応答して予め定められたデータを出力するデータ出力手段と、
    を備えることを特徴とする半導体メモリ装置。
  2. 予め定められたクロック入力パッドを介して印加された前記ソースクロックをバッファし、前記第１クロック伝達パス及び第２クロック伝達パスに出力するクロックバッファ手段を更に備えることを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記イネーブル信号は、前記ソースクロックの周波数が第１周波数領域に属する場合に活性化され、前記第１周波数領域より低い周波数領域である第２周波数領域に属する場合に非活性化されることを特徴とする請求項１に記載の半導体メモリ装置。
  4. 前記イネーブル信号は、ＭＲＳ（Ｍｅｍｏｒｙ Ｒｅｇｉｓｔｅｒ Ｓｅｔ）によりその活性化区間及び非活性化区間が予め定められていることを特徴とする請求項１に記載の半導体メモリ装置。
  5. 前記イネーブル信号は、ノーマルモードで活性化され、ローパワーモード及びロースピードテストモードで非活性化されることを特徴とする請求項１に記載の半導体メモリ装置。
  6. 前記イネーブル信号は、予め定められた信号入力パッドを介して外部から印加されることを特徴とする請求項１に記載の半導体メモリ装置。
  7. 前記第１クロック伝達パスは、前記イネーブル信号の活性化区間で動作してＣＭＯＳレベルでスイングするよう変換されたソースクロックを出力し、前記イネーブル信号の非活性化区間で動作しないことを特徴とする請求項３に記載の半導体メモリ装置。
  8. 前記第２クロック伝達パスは、前記イネーブル信号の活性化区間で動作せず、前記イネーブル信号の非活性化区間で動作してＣＭＯＳレベルでスイングするよう変換されたソースクロックを出力することを特徴とする請求項３に記載の半導体メモリ装置。
  9. 前記第１クロック伝達パスは、
    前記イネーブル信号に応答して前記ソースクロックで前記クロック伝送ラインを駆動するクロック伝達部と、
    前記イネーブル信号に応答して前記クロック伝送ラインに駆動されているクロックのスイング領域をＣＭＯＳレベルに変換して出力するクロック変換部と、
    を備えることを特徴とする請求項１に記載の半導体メモリ装置。
  10. 前記第２クロック伝達パスは、
    前記イネーブル信号に応答して前記ソースクロックのスイング領域をＣＭＯＳレベルに変換して出力するクロック変換部と、
    前記イネーブル信号に応答して前記クロック変換部の出力クロックで前記クロック伝送ラインを駆動するクロック伝達部と、
    を備えることを特徴とする請求項１に記載の半導体メモリ装置。
  11. 前記データ出力手段は、前記第１クロック伝達パス及び第２クロック伝達パスから出力されるクロックのクロックエッジに前記予め定められたデータを同期させて出力することを特徴とする請求項１に記載の半導体メモリ装置。
  12. 前記ソースクロックは、互いに相反する位相を有する主ソースクロック及び副ソースクロックを含むことを特徴とする請求項１に記載の半導体メモリ装置。
  13. 前記ソースクロックは、マルチフェーズ（ｍｕｌｔｉ ｐｈａｓｅ）方式からなる多数のマルチソースクロックを備えることを特徴とする請求項１に記載の半導体メモリ装置。
  14. イネーブル信号に応答してＣＭＬレベルでスイングするソースクロックをクロック伝送ラインに伝達するための第１クロック伝達手段と、
    前記イネーブル信号に応答して前記クロック伝送ラインを介して伝送されたクロックのスイング領域をＣＭＯＳレベルに変換するための第１クロック変換手段と、
    前記イネーブル信号に応答して前記ソースクロックのスイング領域をＣＭＯＳレベルに変換するための第２クロック変換手段と、
    前記イネーブル信号に応答して前記第２クロック変換手段の出力クロックを前記クロック伝送ラインに伝達するための第２クロック伝達手段と、
    前記イネーブル信号に応答して前記クロック伝送ラインを介して伝送されたクロック及び前記第１クロック変換手段から出力されるクロックのうち、いずれか１つのクロックを選択して出力するクロック選択手段と、
    該クロック選択手段の出力クロックに応答して予め定められたデータを出力するデータ出力手段と、
    を備えることを特徴とする半導体メモリ装置。
  15. 予め定められたクロック入力パッドを介して印加された前記ソースクロックをバッファし、前記第１クロック伝達手段及び第２クロック変換手段に出力するクロックバッファ手段を更に備えることを特徴とする請求項１４に記載の半導体メモリ装置。
  16. 前記イネーブル信号は、前記ソースクロックの周波数が第１周波数領域に属する場合に活性化され、前記第１周波数領域より低い周波数領域である第２周波数領域に属する場合に非活性化されることを特徴とする請求項１４に記載の半導体メモリ装置。
  17. 前記イネーブル信号は、ＭＲＳ（Ｍｅｍｏｒｙ Ｒｅｇｉｓｔｅｒ Ｓｅｔ）によってその活性化区間及び非活性化区間が予め定められていることを特徴とする請求項１４に記載の半導体メモリ装置。
  18. 前記イネーブル信号は、ノーマルモードで活性化され、ローパワーモード及びロースピードテストモードで非活性化されることを特徴とする請求項１４に記載の半導体メモリ装置。
  19. 前記イネーブル信号は、予め定められた信号入力パッドを介して外部から印加されることを特徴とする請求項１４に記載の半導体メモリ装置。
  20. 前記第１クロック伝達手段は、前記イネーブル信号の活性化区間で動作して前記ソースクロックを前記クロック伝送ラインに伝達し、前記イネーブル信号の非活性化区間で動作しないことを特徴とする請求項１６に記載の半導体メモリ装置。
  21. 前記第１クロック変換手段は、前記イネーブル信号の活性化区間で動作して前記クロック伝送ラインを介して伝送されたクロックのスイング領域をＣＭＯＳレベルに変換して出力し、前記イネーブル信号の非活性化区間で動作しないことを特徴とする請求項１６に記載の半導体メモリ装置。
  22. 前記第２クロック変換手段は、前記イネーブル信号の活性化区間で動作せず、前記イネーブル信号の非活性化区間で動作して前記ソースクロックのスイング領域をＣＭＯＳレベルに変換して出力することを特徴とする請求項１６に記載の半導体メモリ装置。
  23. 前記第２クロック伝達手段は、前記イネーブル信号の活性化区間で動作せず、前記イネーブル信号の非活性化区間で動作して前記第２クロック変換手段の出力クロックを前記クロック伝送ラインに伝達することを特徴とする請求項１６に記載の半導体メモリ装置。
  24. 前記クロック選択手段は、前記イネーブル信号の活性化区間で前記第１クロック変換手段から出力されるクロックを選択して出力し、前記イネーブル信号の非活性化区間で前記クロック伝送ラインを介して伝送されたクロックを選択して出力することを特徴とする請求項１６に記載の半導体メモリ装置。
  25. 前記データ出力手段は、前記クロック選択手段から出力されるクロックのクロックエッジに前記予め定められたデータを同期させて出力することを特徴とする請求項１４に記載の半導体メモリ装置。
  26. 前記ソースクロックは、互いに相反する位相を有する主ソースクロック及び副ソースクロックを含むことを特徴とする請求項１４に記載の半導体メモリ装置。
  27. 前記ソースクロックは、マルチフェーズ方式からなる多数のマルチソースクロックを備えることを特徴とする請求項１４に記載の半導体メモリ装置。
  28. イネーブル信号に応答してＣＭＬレベルでスイングするソースクロックを第１クロック伝送ラインに伝達する第１クロック伝達手段と、
    前記イネーブル信号に応答して前記第１クロック伝送ラインを介して伝送されたクロックのスイング領域をＣＭＯＳレベルに変換する第１クロック変換手段と、
    前記イネーブル信号に応答して前記ソースクロックのスイング領域をＣＭＯＳレベルに変換する第２クロック変換手段と、
    前記イネーブル信号に応答して前記第２クロック変換手段の出力クロックを第２クロック伝送ラインに伝達する第２クロック伝達手段と、
    前記第１クロック変換手段の出力クロック及び前記第２クロック伝送ラインを介して伝送されたクロックに応答して予め定められたデータを出力するデータ出力手段と、
    を備えることを特徴とする半導体メモリ装置。
  29. 予め定められたクロック入力パッドを介して印加された前記ソースクロックをバッファし、前記第１クロック伝達手段及び第２クロック変換手段に出力するクロックバッファ手段を更に備えることを特徴とする請求項２８に記載の半導体メモリ装置。
  30. 前記イネーブル信号は、前記ソースクロックの周波数が第１周波数領域に属する場合に活性化され、前記第１周波数領域より低い周波数領域である第２周波数領域に属する場合に非活性化されることを特徴とする請求項２８に記載の半導体メモリ装置。
  31. 前記イネーブル信号は、ＭＲＳ（Ｍｅｍｏｒｙ Ｒｅｇｉｓｔｅｒ Ｓｅｔ）によってその活性化区間及び非活性化区間が予め定められていることを特徴とする請求項２８に記載の半導体メモリ装置。
  32. 前記イネーブル信号は、ノーマルモードで活性化され、ローパワーモード及びロースピードテストモードで非活性化されることを特徴とする請求項２８に記載の半導体メモリ装置。
  33. 前記イネーブル信号は、予め定められた信号入力パッドを介して外部から印加されることを特徴とする請求項２８に記載の半導体メモリ装置。
  34. 前記第１クロック伝達手段は、前記イネーブル信号の活性化区間で動作して前記ソースクロックを第１クロック伝送ラインに伝達し、前記イネーブル信号の非活性化区間で動作しないことを特徴とする請求項３０に記載の半導体メモリ装置。
  35. 前記第１クロック変換手段は、前記イネーブル信号の活性化区間で動作して前記第１クロック伝送ラインを介して伝送されたクロックのスイング領域をＣＭＯＳレベルに変換して出力し、前記イネーブル信号の非活性化区間で動作しないことを特徴とする請求項３０に記載の半導体メモリ装置。
  36. 前記第２クロック変換手段は、前記イネーブル信号の活性化区間で動作せず、前記イネーブル信号の非活性化区間で動作して前記ソースクロックのスイング領域をＣＭＯＳレベルに変換して出力することを特徴とする請求項３０に記載の半導体メモリ装置。
  37. 前記第２クロック伝達手段は、前記イネーブル信号の活性化区間で動作せず、前記イネーブル信号の非活性化区間で動作して前記第２クロック変換手段の出力クロックを第２クロック伝送ラインに伝達することを特徴とする請求項３０に記載の半導体メモリ装置。
  38. 前記イネーブル信号の活性化区間において前記第１クロック伝送ラインには、ＣＭＬレベルでスイングする前記ソースクロックが伝送され、前記第２クロック伝送ラインはハイインピーダンス（ｈｉｇｈ−Ｚ）状態になることを特徴とする請求項３０に記載の半導体メモリ装置。
  39. 前記イネーブル信号の非活性化区間において、前記第１クロック伝送ラインはハイインピーダンス（ｈｉｇｈ−Ｚ）状態になり、前記第２クロック伝送ラインには、ＣＭＯＳレベルでスイングする前記第２クロック変換手段の出力クロックが伝送されることを特徴とする請求項３０に記載の半導体メモリ装置。
  40. 前記ソースクロックは、互いに相反する位相を有する主ソースクロック及び副ソースクロックを含むことを特徴とする請求項２８に記載の半導体メモリ装置。
  41. 前記ソースクロックは、マルチフェーズ方式からなる多数のマルチソースクロックを備えることを特徴とする請求項２８に記載の半導体メモリ装置。
  42. ＣＭＬレベルでスイングするクロックの周波数が第１周波数領域に属する場合、クロック伝送ラインを介して伝送された後、ＣＭＯＳレベルでスイングするクロックに変換して出力する第ａステップと、
    ＣＭＬレベルでスイングするクロックの周波数が前記第１周波数領域より低い周波数領域である第２周波数領域に属する場合、ＣＭＯＳレベルでスイングするクロックに変換した後、前記クロック伝送ラインを介して伝送する第ｂステップと、
    を含むことを特徴とする半導体メモリ装置の動作方法。
  43. ＣＭＬレベルでスイングするクロックの周波数が、前記第１周波数領域及び第２周波数領域のうち、いずれの領域に属するかを検出するステップを更に含むことを特徴とする請求項４２に記載の半導体メモリ装置の動作方法。
  44. 前記第ａステップは、
    ＣＭＬレベルでスイングするクロックを前記クロック伝送ラインに伝達する第ａ１ステップと、
    前記クロック伝送ラインを介して伝送されたＣＭＬレベルでスイングするクロックのスイング領域をＣＭＯＳレベルに変換して出力する第ａ２ステップと、
    を含むことを特徴とする請求項４２に記載の半導体メモリ装置の動作方法。
  45. 前記第ｂステップは、
    ＣＭＬレベルでスイングするクロックのスイング領域をＣＭＯＳレベルに変換して出力する第ｂ１ステップと、
    前記ｂ１ステップによりスイング領域がＣＭＯＳレベルに変換されたクロックを前記クロック伝送ラインに伝達する第ｂ２ステップと、
    を含むことを特徴とする請求項４２に記載の半導体メモリ装置の動作方法。
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