CN109245774A - 串行化器、数据传输电路、半导体装置以及包括其的系统 - Google Patents

Abstract

串行化器可以包括预缓冲器级和主缓冲器级。预缓冲器级可以被配置为通过同步于多个预时钟信号而分别缓冲多个信号来产生多个延迟信号。主缓冲器级可以被配置为通过同步于多个主时钟信号而分别缓冲多个延迟信号来产生输出信号。多个预时钟信号可以与多个主时钟信号分别具有相位差。

Description

串行化器、数据传输电路、半导体装置以及包括其的系统

相关申请的交叉引用

本申请基于要求于2017年7月10日向韩国知识产权局提交的申请号为10-2017-0087241的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

各种实施例总体而言涉及半导体技术，并且更具体地，涉及串行化器和数据传输电路、半导体装置以及包括其的系统。

背景技术

电子设备包括许多电子元件，并且计算机系统包括许多包含半导体装置的电子元件。计算机系统的半导体装置可以同步于时钟而传输数据，并且可以执行串行通信。半导体装置可以使从另一个半导体装置提供的串行化数据并行化，以便迅速处理大量数据。另外，半导体装置可以使并行化的内部数据串行化，并且可以将串行化的数据提供给另一个半导体装置。即，半导体装置可以包括串行化器，该串行化器被配置为使并行化的数据串行化以用于在数据总线上进行的串行通信。

总体而言，串行化器可以通过自身同步于时钟的边沿而依次输出多个数据。目前，与计算机系统和半导体装置相关的研究与开发(研发)趋向于高运行速度和低功耗。随着系统的运行速度的增大，时钟速度变得更高，并且随着系统的功耗减少，时钟和数据的持续时间缩短或者变窄。因此，根据当前的研究与开发趋势，需要能够正确地使数据串行化的串行化器。

发明内容

在一个实施例中，可以提供一种串行化器。串行化器可以包括预缓冲器级，该预缓冲器级被配置为通过同步于多个预时钟信号而分别缓冲多个信号来产生多个延迟信号。串行化器可以包括主缓冲器级，该主缓冲器级被配置为通过同步于多个主时钟信号而分别缓冲多个延迟信号来产生输出信号。多个预时钟信号可以与多个主时钟信号分别具有相位差。

在一个实施例中，可以提供一种串行化器。串行化器可以包括预缓冲器级，该预缓冲器级被配置为通过同步于第一时钟信号而缓冲第一信号来产生第一延迟信号，并且通过同步于第二时钟信号而缓冲第二信号来产生第二延迟信号。串行化器可以包括主缓冲器级，该主缓冲器级被配置为通过同步于第二时钟信号而缓冲第一延迟信号来产生输出信号。

在一个实施例中，可以提供一种串行化器。串行化器可以包括预缓冲器级，该预缓冲器级被配置为通过同步于第一时钟信号至第四时钟信号而分别缓冲第一信号至第四信号来产生第一延迟信号至第四延迟信号。串行化器可以包括主缓冲器级，该主缓冲器级被配置为通过同步于第一时钟信号至第四时钟信号而分别缓冲第一延迟信号至第四延迟信号来产生输出信号。

在一个实施例中，可以提供一种数据传输电路。数据传输电路可以包括管道锁存器电路，该管道锁存器电路被配置为通过布置多个内部数据组来输出第一数据至第四数据。数据传输电路可以包括预缓冲器级，该预缓冲器级被配置为通过同步于第一时钟信号至第四时钟信号而分别缓冲第一数据至第四数据来产生第一延迟数据至第四延迟数据。数据传输电路可以包括主缓冲器级，该主缓冲器级被配置为通过同步于第一时钟信号至第四时钟信号而分别缓冲第一延迟数据至第四延迟数据来产生输出数据。

附图说明

图1是示出根据一个实施例的串行化器的配置的示例性代表的示意图。

图2是示出图1中所示的预缓冲器级的配置的示例性代表的示意图。

图3是示出图2中所示的第一预缓冲器的配置的示例性代表的示意图。

图4是示出图1中所示的主缓冲器级的配置的示例性代表的示意图。

图5A和图5B是示出根据一个实施例的串行化器的操作的示例性代表的时序图。

图6是示出根据一个实施例的系统的配置的示例性代表的示意图。

图7是示出根据一个实施例的数据传输电路的配置的示例性代表的示意图。

具体实施方式

在下文中，下面将参考附图通过实施例的示例来描述根据各种实施例的半导体装置。

图1是示出根据一个实施例的串行化器100的配置的示例性代表的示意图。参考图1，串行化器100可以包括预缓冲器级110和主缓冲器级120。预缓冲器级110可以通过基于多个时钟信号而分别缓冲多个信号来产生多个延迟信号。多个时钟信号可以是多个预时钟信号PCLK。多个信号D可以是数据。预缓冲器级110可以通过基于多个预时钟信号PCLK而分别缓冲多个信号D来产生多个延迟信号DD。预缓冲器级110可以接收第一预时钟信号PCLK1至第四预时钟信号PCLK4以及第一信号D1至第四信号D4。虽然图1中以串行化器100接收四个时钟信号和四个信号作为示例来说明，但该特定的数目并非意在限制本公开。例如，时钟信号的数量和信号的数量可以分别是八或分别是十六。例如，根据期望的配置，时钟信号的数量和信号的数量可以大于四或小于四。

预缓冲器级110可以通过同步于第一预时钟信号PLCK1而缓冲第一信号D1来产生第一延迟信号DD1。预缓冲器级110可以通过同步于第二预时钟信号PLCK2而缓冲第二信号D2来产生第二延迟信号DD2。预缓冲器级110可以通过同步于第三预时钟信号PLCK3而缓冲第三信号D3来产生第三延迟信号DD3。预缓冲器级110可以通过同步于第四预时钟信号PLCK4而缓冲第四信号D4来产生第四延迟信号DD4。在一个实施例中，预缓冲器级110可以一起接收第一信号D1至第四信号D4与第一信号D1至第四信号D4的补偿信号，并且可以一起产生第一延迟信号DD1至第四延迟信号DD4与第一延迟信号DD1至第四延迟信号DD4的补偿信号。

第一预时钟信号PCLK1至第四预时钟信号PCLK4可以彼此具有不同的相位。例如，第一预时钟信号PCLK1具有领先于第二预时钟信号PCLK2的相位，第二预时钟信号PCLK2具有领先于第三预时钟信号PCLK3的相位，并且第三预时钟信号PCLK3具有领先于第四预时钟信号PCLK4的相位。第一预时钟信号PCLK1至第四预时钟信号PCLK4之间的每个相位差都可以为90度。第一预时钟信号PCLK1可以与第二预时钟信号PCLK2具有90度的相位差，第二预时钟信号PCLK2可以与第三预时钟信号PCLK3具有90度的相位差，第三预时钟信号PCLK3可以与第四预时钟信号PCLK4具有90度的相位差，并且第四预时钟信号PCLK4可以与第一预时钟信号PCLK1具有90度的相位差。当预时钟信号的数量为八时，八个预时钟信号彼此之间可以具有45度的相位差。预时钟信号的相位差可以与所描述的预时钟信号的相位差不同。

主缓冲器级120可以通过基于多个时钟信号而分别缓冲从预缓冲器级110输出的多个延迟信号DD来产生输出信号DOUT。多个时钟信号可以是多个主时钟信号MCLK。主缓冲器级120可以通过基于多个主时钟信号MCLK而分别缓冲从预缓冲器级110输出的多个延迟信号DD来产生输出信号DOUT。主缓冲器级120可以接收第一主时钟信号MCLK1至第四主时钟信号MCLK4以及第一延迟信号DD1至第四延迟信号DD4。主缓冲器级120可以通过同步于第一主时钟信号MCLK1至第四主时钟信号MCLK4而分别缓冲第一延迟信号DD1至第四延迟信号DD4来产生输出信号DOUT。输出信号DOUT可以是包括与第一信号D1至第四信号D4或第一延迟信号DD1至第四延迟信号DD4相对应的信息的信号流。

主缓冲器级120可以通过同步于第一主时钟信号MCLK1而缓冲第一延迟信号DD1来产生输出信号DOUT。主缓冲器级120可以通过同步于第二主时钟信号MCLK2而缓冲第二延迟信号DD2来产生输出信号DOUT。主缓冲器级120可以通过同步于第三主时钟信号MCLK3而缓冲第三延迟信号DD3来产生输出信号DOUT。主缓冲器级120可以通过同步于第四主时钟信号MCLK4而缓冲第四延迟信号DD4来产生输出信号DOUT。在一个实施例中，主缓冲器级120可以一起接收第一延迟信号DD1至第四延迟信号DD4与第一延迟信号DD1至第四延迟信号DD4的补偿信号，并且可以一起产生输出信号DOUT与输出信号DOUT的补偿信号。

第一主时钟信号MCLK1至第四主时钟信号MCLK4可以彼此具有依次不同的相位。例如，第一主时钟信号MCLK1可以具有领先于第二主时钟信号MCLK2 90度的相位，第二主时钟信号MCLK2可以具有领先于第三主时钟信号MCLK3 90度的相位，并且第三主时钟信号MCLK3可以具有领先于第四主时钟信号MCLK4 90度的相位。主时钟信号MCLK与预时钟信号相比可以具有滞后相位。例如，第一主时钟信号MCLK1可以具有滞后于第一预时钟信号PCLK1 90度的相位，第二主时钟信号MCLK2可以具有滞后于第二预时钟信号PCLK2 90度的相位，第三主时钟信号MCLK3与相比可以具有滞后于第三预时钟信号PCLK3 90度的相位，并且第四主时钟信号MCLK4可以具有滞后于第四预时钟信号PCLK4 90度的相位。即，第一主时钟信号MCLK1可以具有与第四预时钟信号PCLK4相对应的相位，第二主时钟信号MCLK2可以具有与第一预时钟信号PCLK1相对应的相位，第三主时钟信号MCLK3可以具有与第二预时钟信号PCLK2相对应的相位，并且第四主时钟信号MCLK4可以具有第三预时钟信号PCLK3相对应的相位。

在本公开的一个实施例中，单个时钟信号可以用作预时钟信号PCLK和主时钟信号MCLK。例如，当串行化器100接收彼此之间具有90度的相位差的第一时钟信号至第四时钟信号时，第一时钟信号可以用作第一预时钟信号PCLK1和第二主时钟信号MCLK2。第二时钟信号可以用作第二预时钟信号PCLK2和第三主时钟信号MCLK3。第三时钟信号可以用作第三预时钟信号PCLK3和第四主时钟信号MCLK4。第四时钟信号可以用作第四预时钟信号PCLK4和第一主时钟信号MCLK1。

图2是示出图1中所示的预缓冲器级110的配置的示例性代表的示意图。参考图2，预缓冲器级110可以包括第一预缓冲器210至第四预缓冲器240。第一预缓冲器210可以接收第一信号D1和第一预时钟信号PCLK1，并且可以产生第一延迟信号DD1。第一预缓冲器210可以通过在第一预时钟信号PCLK1的高电平区段期间缓冲第一信号D1来产生第一延迟信号DD1。第二预缓冲器220可以接收第二信号D2和第二预时钟信号PCLK2，并且可以产生第二延迟信号DD2。第二预缓冲器220可以通过在第二预时钟信号PCLK2的高电平区段期间缓冲第二信号D2来产生第二延迟信号DD2。第三预缓冲器230可以接收第三信号D3和第三预时钟信号PCLK3，并且可以产生第三延迟信号DD3。第三预缓冲器230可以通过在第三预时钟信号PCLK3的高电平区段期间缓冲第三信号D3来产生第三延迟信号DD3。第四预缓冲器240可以接收第四信号D4和第四预时钟信号PCLK4，并且可以产生第四延迟信号DD4。第四预缓冲器240可以通过在第四预时钟信号PCLK4的高电平区段缓冲第四信号D4来产生第四延迟信号DD4。在一个实施例中，第一预缓冲器210至第四预缓冲器240可以将第一信号D1至第四信号D4与第一信号D1至第四信号D4的补偿信号一起分别接收，并且可以将第一延迟信号DD1至第四延迟信号DD4与第一延迟信号DD1至第四延迟信号DD4的补偿信号一起分别产生。

图3是示出图2中所示的第一预缓冲器210的配置的示例性代表的示意图。除了其输入信号以外，第二预缓冲器220至第四预缓冲器240中的每个预缓冲器可以与第一预缓冲器210基本相同。参考图3，第一预缓冲器210可以包括放大单元310和同步单元320。放大单元310可以接收第一信号D1和第一信号D1的补偿信号D1B。放大单元310可以耦接至正输出节点PON和负输出节点NON，并且可以基于第一信号D1和第一信号D1的补偿信号D1B来改变正输出节点PON的电压电平和负输出节点NON的电压电平。可以将电源电压VDD提供给正输出节点PON和负输出节点NON。负载电阻可以分别耦接在正输出节点PON与电源电压VDD端子之间以及负输出节点NON与电源电压VDD端子之间。第一延迟信号DD1可以从正输出节点PON输出，而第一延迟信号DD1的补偿信号DD1B可以从负输出节点NON输出。同步单元320可以接收第一预时钟信号PCLK1，并且可以基于第一预时钟信号PCLK1而在放大单元310与接地节点VSS之间形成电流路径。同步单元320可以在第一预时钟信号PCLK1的高电平区段期间形成电流路径，并且可以允许放大单元310根据第一信号D1的电平来改变正输出节点PON的电压电平和负输出节点NON的电压电平。

参考图3，第一预缓冲器210还可以包括预充电单元330和使能单元340。预充电单元330可以基于第一预时钟信号PCLK1来均衡正输出节点PON的电压电平和负输出节点NON的电压电平。例如，预充电单元330可以在第一预时钟信号PCLK1的低电平区段期间将正输出节点PON与负输出节点NON耦接。使能单元340可以接收偏置电压BIAS，并且可以将同步单元320与接地节点VSS耦接。偏置电压BIAS可以是可以被施加以使能串行化器100的任意电压。

参考图3，放大单元310可以包括第一输入晶体管TI31和第二输入晶体管TI32。第一输入晶体管TI31和第二输入晶体管TI32中的每个都可以是N沟道型MOS晶体管。第一输入晶体管TI31可以在其栅极处接收第一信号D1，可以在其漏极处耦接至负输出节点NON，并且可以在其源极处耦接至耦接节点CN。第二输入晶体管TI32可以在其栅极处接收第一信号D1的补偿信号D1B，可以在其漏极处耦接至正输出节点PON，并且可以在其源极处耦接至耦接节点CN。同步单元320可以包括第一晶体管T31。第一晶体管T31可以是N沟道型MOS晶体管。第一晶体管T31可以在其栅极处接收第一预时钟信号PCLK1，可以在其漏极处耦接至耦接节点CN，并且可以在其源极处经由使能单元340耦接至接地节点VSS。预充电单元330可以包括第二晶体管T32。第二晶体管T32可以是P沟道型MOS晶体管。第二晶体管T32可以在其栅极处接收第一预时钟信号PCLK1，其漏极和源极中的一个可以耦接至正输出节点PON，并且其漏极和源极中的另一个可以耦接至负输出节点NON。使能单元340可以包括第三晶体管T33。第三晶体管T33可以是N沟道型MOS晶体管。第三晶体管T33可以在其栅极处接收偏置电压BIAS，可以在其漏极处耦接至第一晶体管T31的源极，并且可以在其源极处耦接至接地节点VSS。

图4是示出图1中所示的主缓冲器级120的配置的示例性代表的示意图。参考图4，主缓冲器级120可以包括第一放大单元410、第二放大单元420、第三放大单元430、第四放大单元440、第一同步单元450、第二同步单元460、第三同步单元470和第四同步单元480。第一放大单元410可以接收第一延迟信号DD1和第一延迟信号DD1的补偿信号DD1B，并且可以改变正输出节点PON的电压电平和负输出节点NON的电压电平。可以将电源电压VDD提供给正输出节点PON和负输出节点NON。负载电阻可以分别耦接在正输出节点PON与电源电压VDD端子之间以及负输出节点NON与电源电压VDD端子之间。输出信号DOUT可以从正输出节点PON输出，而输出信号DOUT的补偿信号DOUTB可以从负输出节点NON输出。第二放大单元420可以接收第二延迟信号DD2和第二延迟信号DD2的补偿信号DD2B，并且可以改变正输出节点PON的电压电平和负输出节点NON的电压电平。第三放大单元430可以接收第三延迟信号DD3和第三延迟信号DD3的补偿信号DD3B，并且可以改变正输出节点PON的电压电平和负输出节点NON的电压电平。第四放大单元440可以接收第四延迟信号DD4和第四延迟信号DD4的补偿信号DD4B，并且可以改变正输出节点PON的电压电平和负输出节点NON的电压电平。

第一同步单元450可以接收第一主时钟信号MCLK1，并且可以在第一主时钟信号MCLK1的高电平区段期间在第一放大单元410与接地节点VSS之间形成电流路径。因此，主缓冲器级120可以在第一主时钟信号MCLK1的高电平区段期间根据第一延迟信号DD1来产生具有变化的电压电平的输出信号DOUT。第二同步单元460可以接收第二主时钟信号MCLK2，并且可以在第二主时钟信号MCLK2的高电平区段期间在第二放大单元420与接地节点VSS之间形成电流路径。因此，主缓冲器级120可以在第二主时钟信号MCLK2的高电平区段期间根据第二延迟信号DD2来产生具有变化的电压电平的输出信号DOUT。第三同步单元470可以接收第三主时钟信号MCLK3，并且可以在第三主时钟信号MCLK3的高电平区段期间在第三放大单元430与接地节点VSS之间形成电流路径。因此，主缓冲器级120可以在第三主时钟信号MCLK3的高电平区段期间根据第三延迟信号DD3来产生具有变化的电压电平的输出信号DOUT。第四同步单元480可以接收第四主时钟信号MCLK4，并且可以在第四主时钟信号MCLK4的高电平区段期间在第四放大单元440与接地节点VSS之间形成电流路径。因此，主缓冲器级120可以在第四主时钟信号MCLK4的高电平区段期间根据第四延迟信号DD4来产生具有变化的电压电平的输出信号DOUT。参考图4，主缓冲器级120还可以包括使能单元490。使能单元490可以接收偏置电压BIAS，并且可以将第一同步单元450至第四同步单元480与接地节点VSS耦接。

参考图4，第一放大单元410可以包括第一输入晶体管TI41和第二输入晶体管TI42。第一输入晶体管TI41和第二输入晶体管TI42中的每个都可以是N沟道型MOS晶体管。第一输入晶体管TI41可以在其栅极处接收第一延迟信号DD1，可以在其漏极处耦接至负输出节点NON，并且可以在其源极处耦接至第一耦接节点CN1。第二输入晶体管TI42可以在其栅极处接收第一延迟信号DD1的补偿信号DD1B，可以在其漏极处耦接至正输出节点PON，并且可以在其源极处耦接至第一耦接节点CN1。第二放大单元420可以包括第三输入晶体管TI43和第四输入晶体管TI44。第三输入晶体管TI43和第四输入晶体管TI44中的每个都可以是N沟道型MOS晶体管。第三输入晶体管TI43可以在其栅极处接收第二延迟信号DD2，可以在其漏极处耦接至负输出节点NON，并且可以在其源极处耦接至第二耦接节点CN2。第四输入晶体管TI44可以在其栅极处接收第二延迟信号DD2的补偿信号DD2B，可以在其漏极处耦接至正输出节点PON，并且可以在其源极处耦接至第二耦接节点CN2。第三放大单元430可以包括第五输入晶体管TI45和第六输入晶体管TI46。第五输入晶体管TI45和第六输入晶体管TI46中的每个都可以是N沟道型MOS晶体管。第五输入晶体管TI45可以在其栅极处接收第三延迟信号DD3，可以在其漏极处耦接至负输出节点NON，并且可以在其源极处耦接至第三耦接节点CN3。第六输入晶体管TI46可以在其栅极处接收第三延迟信号DD3的补偿信号DD3B，可以在其漏极处耦接至正输出节点PON，并且可以在其源极处耦接至第三耦接节点CN3。第四放大单元440可以包括第七输入晶体管TI47和第八输入晶体管TI48。第七输入晶体管TI47和第八输入晶体管TI48中的每个都可以是N沟道型MOS晶体管。第七输入晶体管TI47可以在其栅极处接收第四延迟信号DD4，可以在其漏极处耦接至负输出节点NON，并且可以在其源极处耦接至第四耦接节点CN4。第八输入晶体管TI48可以在其栅极处接收第四延迟信号DD4的补偿信号DD4B，可以在其漏极处耦接至正输出节点PON，并且可以在其源极处耦接至第四耦接节点CN4。

第一同步单元450可以包括第一晶体管T41。第一晶体管T41可以是N沟道型MOS晶体管。第一晶体管T41可以在其栅极处接收第一主时钟信号MCLK1，可以在其漏极处耦接至第一耦接节点CN1，并且可以在其源极处经由使能单元490耦接至接地节点VSS。第二同步单元460可以包括第二晶体管T42。第二晶体管T42可以是N沟道型MOS晶体管。第二晶体管T42可以在其栅极处接收第二主时钟信号MCLK2，可以在其漏极处耦接至第二耦接节点CN2，并且可以在其源极处经由使能单元490耦接至接地节点VSS。第三同步单元470可以包括第三晶体管T43。第三晶体管T43可以是N沟道型MOS晶体管。第三晶体管T43可以在其栅极处接收第三主时钟信号MCLK3，可以在其漏极处耦接至第三耦接节点CN3，并且可以在其源极处经由使能单元490耦接至接地节点VSS。第四同步单元480可以包括第四晶体管T44。第四晶体管T44可以是N沟道型MOS晶体管。第四晶体管T44可以在其栅极处接收第四主时钟信号MCLK4，可以在其漏极处耦接至第四耦接节点CN4，并且可以在其源极处经由使能单元490耦接至接地节点VSS。使能单元490可以包括第五晶体管T45。第五晶体管T45可以是N沟道型MOS晶体管。第五晶体管T45可以在其栅极处接收偏置电压BIAS，可以在其漏极处与第一晶体管T41至第四晶体管T44的源极共同耦接，并且可以在其源极处耦接至接地节点VSS。

图5A和图5B是示出根据一个实施例的串行化器100的操作的示例性代表的时序图。下面将参考图1至图5B来描述根据一个实施例的串行化器100的操作。图5A是示出预缓冲器级110的操作的示例性代表的时序图。在图5A中，为了便于说明，假设第一信号D1和第三信号D3为从高电平改变为低电平的信号，而第二信号D2和第四信号D4为从低电平改变为高电平的信号。在图5A中，第一信号D1至第四信号D4以及第一延迟信号DD1至第四延迟信号DD4由实线表示，而第一信号D1至第四信号D4的补偿信号D1B至D4B以及第一延迟信号DD1至第四延迟信号DD4的补偿信号DD1B至DD4B由虚线表示。第一预缓冲器210至第四预缓冲器240可以分别基于施加到其的第一预时钟信号PCLK1至第四预时钟信号PCLK4来执行放大操作和预充电操作。

第一预缓冲器210可以在第一预时钟信号PCLK1的高电平区段期间通过将第一信号D1和第一信号D1的补偿信号D1B进行差分放大来输出第一延迟信号DD1和第一延迟信号DD1的补偿信号DD1B，并且可以在第一预时钟信号PCLK1的低电平区段期间将正输出节点PON和负输出节点NON耦接且将正输出节点PON和负输出节点NON预充电至高电平。因此，第一信号D1的区段A可以是评估区段(evaluation section)，而第一信号D1的区段B可以是预充电区段。在第一预时钟信号PCLK1的高电平区段期间，第一预缓冲器210可以基于具有高电平的第一信号D1和具有低电平的补偿信号D1B来输出具有高电平的第一延迟信号DD1和具有低电平的补偿信号DD1B。在第一预时钟信号PCLK1的低电平区段期间，第一预缓冲器210可以将第一延迟信号DD1和第一延迟信号DD1的补偿信号DD1B预充电至高电平。

在第二预时钟信号PCLK2的高电平区段期间，第二预缓冲器220可以基于具有低电平的第二信号D2和具有高电平的补偿信号D2B来输出具有低电平的第二延迟信号DD2和具有高电平的补偿信号DD2B。在第二预时钟信号PCLK2的低电平区段期间，第二预缓冲器220可以将第二延迟信号DD2和第二延迟信号DD2的补偿信号DD2B预充电至高电平。

在第三预时钟信号PCLK3的高电平区段期间，第三预缓冲器230可以基于具有高电平的第三信号D3和具有低电平的补偿信号D3B来输出具有高电平的第三延迟信号DD3和具有低电平的补偿信号DD3B。在第三预时钟信号PCLK3的低电平时段期间，第三预缓冲器230可以将第三延迟信号DD3和第三延迟信号DD3的补偿信号DD3B预充电至高电平。

在第四预时钟信号PCLK4的高电平区段期间，第四预缓冲器240可以基于具有低电平的第四信号D4和具有高电平的补偿信号D4B来输出具有低电平的第四延迟信号DD4和具有高电平的补偿信号DD4B。在第四预时钟信号PCLK4的低电平区段期间，第四预缓冲器240可以将第四延迟信号DD4和第四延迟信号DD4的补偿信号DD4B预充电至高电平。

图5B是示出主缓冲器级120的操作的示例性代表的时序图。在图5B中，第一延迟信号DD1至第四延迟信号DD4以及输出信号DOUT由实线表示，而第一延迟信号DD1至第四延迟信号DD4的补偿信号DD1B至DD4B以及输出信号DOUT的补偿信号DOUTB由虚线表示。主缓冲器级120可以基于第一延迟信号DD1至第四延迟信号DD4、第一延迟信号DD1至第四延迟信号DD4的补偿信号DD1B至DD4B以及第一主时钟信号MCLK1至第四主时钟信号MCLK4来产生输出信号DOUT和输出信号DOUT的补偿信号DOUTB。

在第一主时钟信号MCLK1的高电平区段期间，主缓冲器级120可以通过将第一延迟信号DD1和第一延迟信号DD1的补偿信号DD1B进行差分放大来产生具有高电平的输出信号DOUT和具有低电平的补偿信号DOUTB。在第一主时钟信号MCLK1的高电平区段期间，第一同步单元450可以被导通，并且第一放大单元410可以通过将第一延迟信号DD1和第一延迟信号DD1的补偿信号DD1B进行差分放大来将正输出节点PON驱动至高电平，而将负输出节点NON驱动至低电平。

在第二主时钟信号MCLK2的高电平区段期间，第一延迟信号DD1和第一延迟信号DD1的补偿信号DD1B可以被预充电至高电平，且因此主缓冲器级120可以通过将第二延迟信号DD2和第二延迟信号DD2的补偿信号DD2B进行差分放大来产生具有低电平的输出信号DOUT和具有高电平的补偿信号DOUTB。尽管第二主时钟信号MCLK2的高电平区段可以与第一主时钟信号MCLK1的高电平区段重叠且第一同步单元450和第二同步单元460两者都可以被导通，然而第一延迟信号DD1和第一延迟信号DD1的补偿信号DD1B可以处于被预充电至高电平的状态，且因此正输出节点PON的电压电平和负输出节点NON的电压电平可以根据第二延迟信号DD2和第二延迟信号DD2的补偿信号DD2B而变化。第二放大单元420可以通过将第二延迟信号DD2和第二延迟信号DD2的补偿信号DD2B进行差分放大来将正输出节点PON驱动至低电平，而将负输出节点NON驱动至高电平。

在第三主时钟信号MCLK3的高电平区段期间，第二延迟信号DD2和第二延迟信号DD2的补偿信号DD2B可以被预充电至高电平，且因此主缓冲器级120可以通过将第三延迟信号DD3和第三延迟信号DD3的补偿信号DD3B进行差分放大来产生具有高电平的输出信号DOUT和具有低电平的补偿信号DOUTB。尽管第三主时钟信号MCLK3的高电平区段可以与第二主时钟信号MCLK2的高电平区段重叠且第二同步单元460和第三同步单元470两者都可以被导通，然而第二延迟信号DD2和第二延迟信号DD2的补偿信号DD2B可以处于被预充电至高电平的状态，且因此正输出节点PON的电压电平和负输出节点NON的电压电平可以根据第三延迟信号DD3和第三延迟信号DD3的补偿信号DD3B而变化。第三放大单元430可以通过将第三延迟信号DD3和第三延迟信号DD3的补偿信号DD3B进行差分放大来将正输出节点PON驱动至高电平，而将负输出节点NON驱动至低电平。

在第四主时钟信号MCLK4的高电平区段期间，第三延迟信号DD3和第三延迟信号DD3的补偿信号DD3B可以被预充电至高电平，且因此主缓冲器级120可以通过将第四延迟信号DD4和第四延迟信号DD4的补偿信号DD4B进行差分放大来产生具有低电平的输出信号DOUT和具有高电平的补偿信号DOUTB。尽管第四主时钟信号MCLK4的高电平区段可以与第三主时钟信号MCLK3的高电平区段重叠且第三同步单元470和第四同步单元480两者都可以被导通，然而第三延迟信号DD3和第三延迟信号DD3的补偿信号DD3B可以处于被预充电至高电平的状态，且因此正输出节点PON的电压电平和负输出节点NON的电压电平可以根据第四延迟信号DD4和第四延迟信号DD4的补偿信号DD4B而变化。第四放大单元440可以通过将第四延迟信号DD4和第四延迟信号DD4的补偿信号DD4B进行差分放大来将正输出节点PON驱动至低电平，而将负输出节点NON驱动至高电平。因此，主缓冲器级120可以在第一主时钟信号MCLK1至第四主时钟信号MCLK4的高电平区段期间分别根据第一延迟信号DD1至第四延迟信号DD4的电平来改变输出信号DOUT的电平，并且第一延迟信号DD1至第四延迟信号DD4可以依次串行化并且被输出为输出信号DOUT。

图6是示出根据一个实施例的系统600的配置的示例性代表的示意图。参考图6，系统600可以包括第一半导体装置610和第二半导体装置620。第一半导体装置610和第二半导体装置620可以是被配置为彼此通信的电子元件。在一个实施例中，第一半导体装置610可以是主装置，而第二半导体装置620可以是由第一半导体装置610控制的从装置。例如，第一半导体装置610可以是主机设备，诸如包括中央处理单元CPU、图形处理单元GPU、多媒体处理器MMP和数字信号处理器DSP的处理器。处理器可以通过组合具有各种功能的处理器芯片(诸如应用处理器(AP))以片上系统(SoC)的形式来实现。第二半导体装置620可以是包括易失性存储器和非易失性存储器的存储器。易失性存储器可以包括静态RAM(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)。非易失性存储器可以包括：只读存储器(ROM)、可编程ROM(PROM)、电可擦除可编程ROM(EEPROM)、电可编程ROM(EPROM)、快闪存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。

第一半导体装置610和第二半导体装置620可以通过信号传输线630彼此电耦接。第一半导体装置610可以包括焊盘611，并且焊盘611可以电耦接至信号传输线630。第二半导体装置620可以包括焊盘621，并且焊盘621可以电耦接至信号传输线630。信号传输线630可以是通道、链路和总线中的一种。第一半导体装置610可以包括发射器612和接收器613。发射器612可以根据第一半导体装置610的内部信号来产生输出信号，并且可以通过信号传输线630来将输出信号传输给第二半导体装置620。接收器613可以通过接收经由信号传输线630而从第二半导体装置620传输来的信号来产生内部信号。以类似方式，第二半导体装置620可以包括发射器622和接收器623。发射器622可以根据第二半导体装置620的内部信号来产生输出信号，并且可以通过信号传输线630将输出信号传输给第一半导体装置610。接收器623可以通过接收经由信号传输线630而从第一半导体装置610传输来的信号来产生内部信号。

信号传输线630可以是数据总线，而经由信号传输线630传输的信号可以是数据。第一半导体装置610的发射器612可以将第一半导体装置610的内部数据传输给第二半导体装置620，而第一半导体装置610的接收器613可以接收从第二半导体装置620传输来的数据。第二半导体装置620的发射器622可以将第二半导体装置620的内部数据传输给第一半导体装置610，而第二半导体装置620的接收器623可以接收从第一半导体装置610传输来的数据。第一半导体装置610和第二半导体装置620可以执行彼此间的串行通信，而信号传输线630可以传输串行数据。第一半导体装置610和第二半导体装置620可以使串行数据并行化，并且可以使用并行化的数据以便迅速处理大量数据。接收器613和接收器623可以包括并行化器，该并行化器被配置为使提供的串行数据并行化。发射器612和发射器622可以包括串行化器，该串行化器被配置为使提供的并行数据串行化。参考图1描述的串行化器100可以用作包括在发射器612和发射器622中的串行化器。

图7是示出根据一个实施例的数据传输电路700的配置的示例性代表的示意图。参考图7，数据传输电路700可以用作第一半导体装置610的对应发射器612和第二半导体装置620的对应发射器622。数据传输电路700可以包括管道锁存器电路710和串行化器720。管道锁存器电路710可以通过流水线操作来依次储存多个并行化的数据。管道锁存器电路710可以接收多个内部数据组IND1<0:n>、IND2<0:n>、IND3<0:n>和IND4<0:n>。管道锁存器电路710可以通过使用管道锁存器控制信号来依次储存多个内部数据组IND1<0:n>、IND2<0:n>、IND3<0:n>和IND4<0:n>。多个内部数据组IND1<0:n>、IND2<0:n>、IND3<0:n>和IND4<0:n>可以为并行化的数据。管道锁存器电路710可以将储存的数据输出为第一数据D1至第四数据D4。

串行化器720可以接收第一数据D1至第四数据D4以及多个时钟CLK0、CLK90、CLK180和CLK270。多个时钟CLK0、CLK90、CLK180和CLK270可以具有彼此不同的相位。串行化器720可以通过使第一数据D1至第四数据D4与多个时钟CLK0、CLK90、CLK180和CLK270同步来将第一数据D1至第四数据D4输出为输出数据OUT。如在图7中举例所示，数据传输电路700可以通过执行布置多个内部数据组IND1<0:n>、IND2<0:n>、IND3<0:n>和IND4<0:n>并且依次输出第一数据D1至第四数据D4的流水线操作以及通过使第一数据D1至第四数据D4与多个时钟CLK0、CLK90、CLK180和CLK270同步来将第一数据D1至第四数据D4依次输出为输出数据OUT。因此，输出数据OUT可以为串行化的数据。多个时钟CLK0、CLK90、CLK180和CLK270可以包括第一相位时钟信号CLK0、第二相位时钟信号CLK90、第三相位时钟信号CLK180和第四相位时钟信号CLK270，并且第一相位时钟信号至第四相位时钟信号CLK0、CLK90、CLK180和CLK270可以彼此具有90度的相位差。数据和时钟信号的这些作为示例数量并非意在限制本公开。管道锁存器电路710可以执行依次输出八(8)个内部数据组的流水线操作，而串行化器720可以通过使用彼此具有45度相位差的八(8)个相位时钟信号来产生输出数据OUT。例如，根据期望的配置，相位时钟信号的数量和数据的数量可以大于四或小于四。相位时钟信号的相位差可以与所描述的相位时钟信号的相位差不同。

根据一个实施例，第一数据D1至第四数据D4可以分别具有与第一相位时钟信号至第四相位时钟信号CLK0、CLK90、CLK180和CLK270的周期相对应的窗口或持续时间。第一数据D1至第四数据D4可以彼此具有与对应的第一相位时钟信号至第四相位时钟信号CLK0、CLK90、CLK180和CLK270的四分之一个周期相对应的相位差以用于双数据速率操作。参考图1描述的串行化器100可以用作串行化器720。第一相位时钟信号CLK0可以用作第一主时钟信号MCLK1和第二预时钟信号PCLK2。第二相位时钟信号CLK90可以用作第二主时钟信号MCLK2和第三预时钟信号PCLK3。第三相位时钟信号CLK180可以用作第三主时钟信号MCLK3和第四预时钟信号PCLK4。第四相位时钟信号CLK270可以用作第四主时钟信号MCLK4和第一预时钟信号PCLK1。

虽然上面已经描述了特定实施例，但是本领域技术人员要理解的是，仅以示例的方式描述了实施例。因此，不应基于所描述的实施例来限制串行化器、数据传输电路、半导体装置以及包括其的系统。相反，当结合上面的描述和附图来理解时，本文所描述的串行化器、数据传输电路、半导体装置以及包括其的系统应当仅受所附权利要求的限制。

Claims (21)

1.一种串行化器，包括：

预缓冲器级，其被配置为通过同步于多个预时钟信号而分别缓冲多个信号来产生多个延迟信号；以及

主缓冲器级，其被配置为通过同步于多个主时钟信号而分别缓冲所述多个延迟信号来产生输出信号，

其中，所述多个预时钟信号与所述多个主时钟信号之间分别具有相位差。

2.根据权利要求1所述的串行化器，其中，所述多个主时钟信号分别具有滞后于所述多个预时钟信号的相位。

3.根据权利要求1所述的串行化器，其中，所述多个预时钟信号包括第一预时钟信号至第四预时钟信号，所述第一预时钟信号至第四预时钟信号彼此之间依次具有90度的相位差，

其中，所述多个主时钟信号包括第一主时钟信号至第四主时钟信号，所述第一主时钟信号至第四主时钟信号彼此之间依次具有90度的相位差，以及

其中，第一预时钟信号至第四预时钟信号分别具有领先于第一主时钟信号至第四主时钟信号90度的相位。

4.根据权利要求1所述的串行化器，其中，所述多个预时钟信号包括第一预时钟信号至第四预时钟信号，所述第一预时钟信号至第四预时钟信号彼此之间依次具有90度的相位差，

其中，所述多个主时钟信号包括第一主时钟信号至第四主时钟信号，所述第一主时钟信号至第四主时钟信号彼此之间依次具有90度的相位差，

其中，第一预时钟信号具有与第四主时钟信号相对应的相位，

其中，第二预时钟信号具有与第一主时钟信号相对应的相位，

其中，第三预时钟信号具有与第二主时钟信号相对应的相位，以及

其中，第四预时钟信号具有与第三主时钟信号相对应的相位。

5.一种串行化器，包括：

预缓冲器级，其被配置为通过同步于第一时钟信号而缓冲第一信号来产生第一延迟信号，并且被配置为通过同步于第二时钟信号而缓冲第二信号来产生第二延迟信号；以及

主缓冲器级，其被配置为通过同步于第二时钟信号而缓冲第一延迟信号来产生输出信号。

6.根据权利要求5所述的串行化器，其中，第一时钟信号具有领先于第二时钟信号的相位。

7.根据权利要求6所述的串行化器，其中，主缓冲器级进一步通过同步于第三时钟信号而缓冲第二延迟信号来产生输出信号，以及

其中，第二时钟信号具有领先于第三时钟信号的相位。

8.根据权利要求7所述的串行化器，其中，预缓冲器级通过同步于第三时钟信号而缓冲第三信号来进一步地产生第三延迟信号，

其中，主缓冲器级进一步通过同步于第四时钟信号而缓冲第三延迟信号来产生输出信号，以及

其中，第三时钟信号具有领先于第四时钟信号的相位。

9.根据权利要求8所述的串行化器，其中，预缓冲器级通过同步于第四时钟信号而缓冲第四信号来进一步地产生第四延迟信号，以及

其中，主缓冲器级进一步通过同步于第一时钟信号而缓冲第四延迟信号来产生输出信号。

10.一种串行化器，包括：

预缓冲器级，其被配置为通过同步于第一时钟信号至第四时钟信号而分别缓冲第一信号至第四信号来产生第一延迟信号至第四延迟信号；以及

主缓冲器级，其被配置为通过同步于第一时钟信号至第四时钟信号而分别缓冲第一延迟信号至第四延迟信号来产生输出信号。

11.根据权利要求10所述的串行化器，其中，预缓冲器级通过同步于第一时钟信号而缓冲第一信号来产生第一延迟信号，

其中，预缓冲器级通过同步于第二时钟信号而缓冲第二信号来产生第二延迟信号，

其中，预缓冲器级通过同步于第三时钟信号而缓冲第三信号来产生第三延迟信号，以及

其中，预缓冲器级通过同步于第四时钟信号而缓冲第四信号来产生第四延迟信号。

12.根据权利要求11所述的串行化器，其中，主缓冲器级通过同步于第二时钟信号而缓冲第一延迟信号来产生输出信号，

其中，主缓冲器级通过同步于第三时钟信号而缓冲第二延迟信号来产生输出信号，

其中，主缓冲器级通过同步于第四时钟信号而缓冲第三延迟信号来产生输出信号，以及

其中，主缓冲器级通过同步于第一时钟信号而缓冲第四延迟信号来产生输出信号。

13.根据权利要求10所述的串行化器，其中，预缓冲器级包括：

第一预缓冲器，其被配置为接收第一时钟信号和第一信号，并且被配置为输出第一延迟信号；

第二预缓冲器，其被配置为接收第二时钟信号和第二信号，并且被配置为输出第二延迟信号；

第三预缓冲器，其被配置为接收第三时钟信号和第三信号，并且被配置为输出第三延迟信号；以及

第四预缓冲器，其被配置为接收第四时钟信号和第四信号，并且被配置为输出第四延迟信号。

14.根据权利要求13所述的串行化器，其中，第一预缓冲器包括：

放大单元，其被配置为接收第一信号和第一信号的补偿信号，并且被配置为改变正输出节点的电压电平和负输出节点的电压电平；以及

同步单元，其被配置为基于第一时钟信号来在放大单元与接地节点之间形成电流路径，

其中，电源电压被提供给正输出节点和负输出节点，并且第一延迟信号被从正输出节点输出。

15.根据权利要求14所述的串行化器，其中，第一预缓冲器还包括预充电单元，所述预充电单元被配置为基于第一时钟信号来均衡正输出节点的电压电平和负输出节点的电压电平。

16.根据权利要求10所述的串行化器，其中，主缓冲器级包括：

第一放大单元，其被配置为接收第一延迟信号和第一延迟信号的补偿信号，并且被配置为改变正输出节点的电压电平和负输出节点的电压电平；

第二放大单元，其被配置为接收第二延迟信号和第二延迟信号的补偿信号，并且被配置为改变正输出节点的电压电平和负输出节点的电压电平；

第三放大单元，其被配置为接收第三延迟信号和第三延迟信号的补偿信号，并且被配置为改变正输出节点的电压电平和负输出节点的电压电平；

第四放大单元，其被配置为接收第四延迟信号和第四延迟信号的补偿信号，并且被配置为改变正输出节点的电压电平和负输出节点的电压电平；

第一同步单元，其被配置为基于第二时钟信号来在第一放大单元与接地节点之间形成电流路径；

第二同步单元，其被配置为基于第三时钟信号来在第二放大单元与接地节点之间形成电流路径；

第三同步单元，其被配置为基于第四时钟信号来在第三放大单元与接地节点之间形成电流路径；以及

第四同步单元，其被配置为基于第一时钟信号来在第四放大单元与接地节点之间形成电流路径，

其中，电源电压被提供给正输出节点和负输出节点，并且输出信号被从正输出节点输出。

17.一种数据传输电路，包括：

管道锁存器电路，其被配置为通过布置多个内部数据组来输出第一数据至第四数据；

预缓冲器级，其被配置为通过同步于第一时钟信号至第四时钟信号而分别缓冲第一数据至第四数据来产生第一延迟数据至第四延迟数据；以及

主缓冲器级，其被配置为通过同步于第一时钟信号至第四时钟信号而分别缓冲第一延迟数据至第四延迟数据来产生输出数据。

18.根据权利要求17所述的数据传输电路，其中，预缓冲器级通过同步于第一时钟信号而缓冲第一数据来产生第一延迟数据，

其中，预缓冲器级通过同步于第二时钟信号而缓冲第二数据来产生第二延迟数据，

其中，预缓冲器级通过同步于第三时钟信号而缓冲第三数据来产生第三延迟数据，以及

其中，预缓冲器级通过同步于第四时钟信号而缓冲第四数据来产生第四延迟数据。

19.根据权利要求17所述的数据传输电路，其中，主缓冲器级通过同步于第二时钟信号而缓冲第一延迟数据来产生输出数据，

其中，主缓冲器级通过同步于第三时钟信号而缓冲第二延迟数据来产生输出数据，

其中，主缓冲器级通过同步于第四时钟信号而缓冲第三延迟数据来产生输出数据，以及

其中，主缓冲器级通过同步于第一时钟信号而缓冲第四延迟数据来产生输出数据。

20.根据权利17所述的数据传输电路，其中，预缓冲器级包括：

第一预缓冲器，其被配置为接收第一时钟信号和第一数据，并且被配置为输出第一延迟数据；

第二预缓冲器，其被配置为接收第二时钟信号和第二数据，并且被配置为输出第二延迟数据；

第三预缓冲器，其被配置为接收第三时钟信号和第三数据，并且被配置为输出第三延迟数据；以及

第四预缓冲器，其被配置为接收第四时钟信号和第四数据，并且被配置为输出第四延迟数据。

21.根据权利17所述的数据传输电路，其中，主缓冲器级包括：

第一放大单元，其被配置为接收第一延迟数据和第一延迟数据的补偿信号，并且被配置为改变正输出节点的电压电平和负输出节点的电压电平；

第二放大单元，其被配置为接收第二延迟数据和第二延迟数据的补偿信号，并且被配置为改变正输出节点的电压电平和负输出节点的电压电平；

第三放大单元，其被配置为接收第三延迟数据和第三延迟数据的补偿信号，并且被配置为改变正输出节点的电压电平和负输出节点的电压电平；

第四放大单元，其被配置为接收第四延迟数据和第四延迟数据的补偿信号，并且被配置为改变正输出节点的电压电平和负输出节点的电压电平；

第一同步单元，其被配置为基于第二时钟信号来在第一放大单元与接地节点之间形成电流路径；

第二同步单元，其被配置为基于第三时钟信号来在第二放大单元与接地节点之间形成电流路径；

第三同步单元，其被配置为基于第四时钟信号来在第三放大单元与接地节点之间形成电流路径；以及

第四同步单元，其被配置为基于第一时钟信号来在第四放大单元与接地节点之间形成电流路径，

其中，电源电压被提供给正输出节点和负输出节点，并且输出数据被从正输出节点输出。