CN106330143A - 占空比校准电路 - Google Patents
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Abstract
本发明提供一种占空比校准电路，其包括驱动电路和占空比检测电路。驱动电路包括MOS管M5和M6，占空比检测电路包括MOS管M1、M3、M0和M2，通过同步调整MOS管M1和M3的有效驱动能力，直到找到使MOS管M1的有效驱动能力发生最小变化，就会导致占空比检测电路输出的检测电平发生翻转的相邻的有效驱动能力值A和B。当MOS管M1的有效驱动能力分别为A和B时，MOS管M1和M0的有效驱动能力的比例分别为第一比值和第二比值。调整MOS管M6的有效驱动能力，使得MOS管M6与M5的有效驱动能力的比例等于第一比值或第二比值。占空比检测电路采用与驱动电路相似的电路结构，故可以实现快速、高精确度的占空比校准。
Description
【技术领域】
本发明涉及电路设计领域，特别涉及一种占空比快速高精度校准电路。
【背景技术】
对于高速电路来说，占空比的失真会消耗许多时间裕度。对于很多在上下沿都要采样的技术，比如DDR(Double Data Rate，双倍速率同步动态随机存储器)而言，随着速度的提高，0.1％的占空比损失都会严重影响系统的性能。然而由于PVT(工艺、电压、温度)的变化，使驱动电路随着不同的芯片、不同的应用电压和温度的变化而造成占空比的失真。这使得芯片在使用时，随外界电压和温度的变化随时需要进行占空比校准来达到性能要求。
请参考图1所示，其为现有技术中常用的占空比校准电路的电路示意图。在图1中，使用RC电路110对驱动电路130输出的信号进行滤波，再使用模拟比较器120来计算现有占空比，然后再调整驱动电路110中上拉PMOS晶体管和下拉NMOS晶体管的比例，逐次搜索寻找最佳占空比。图1所示的占空比校准电路在精确度和快速响应上均有很明显的缺点。首先，RC电路110和模拟比较器120均是模拟电路，其本身就受到匹配和PVT变化的影响，而且因为电路结构的不同，其受PVT变化的影响和驱动电路130受PVT变化的影响不同，因此，难以做到对占空比进行高精确度的校准；其次，RC电路110、比较器120响应时间均较长，因此，无法做到快速响应。
因此，有必要提供一种改进的技术方案来解决上述问题。
【发明内容】
本发明的目的在于提供一种占空比校准电路，其可以实现快速、高精确度校准。
为了解决上述问题，根据本发明的一个方面，本发明提供一种占空比校准电路，其包括：驱动电路，其包括MOS管M5和有效驱动能力可调整的MOS管M6，其中，MOS管M6的源极与电源端VDD或地相连，MOS管M6的漏极与MOS管M5的漏极相连，MOS管M5的源极接地或电源端VDD；MOS管M6的漏极与MOS管M5的漏极之间的连接节点与所述驱动电路的输出端相连，MOS管M6的栅极与MOS管M5的栅极均与所述驱动电路的输入端相连；所述驱动电路的输入端与输入信号相连，所述驱动电路基于输入信号产生并输出驱动信号；占空比检测电路包括有效驱动能力可调整的MOS管M1和M3，以及MOS管M0和M2，其中，MOS管M1和M3相同，MOS管M0和M2相同，MOS管M1的源极与电源端VDD或地相连，MOS管M1的漏极与MOS管M0的漏极相连，MOS管M0的源极接地或电源端VDD，MOS管M1的漏极和MOS管M0的漏极之间的连接节点称为节点a，节点a与MOS管M3的栅极相连；MOS管M3的源极与电源端VDD或地相连，MOS管M3的漏极与MOS管M2的漏极相连，MOS管M2的源极接地或电源端VDD，MOS管M3的栅极和MOS管M2的栅极相连，MOS管M3的漏极和MOS管M2的漏极之间的连接节称为节点b；MOS管M1的栅极与节点b相连，MOS管M0的栅极与占空比检测电路的输入端相连，占空比检测电路的输入端与输入信号相连，节点b与占空比检测电路的输出端相连，当所述占空比检测电路开始检测工作时，将输入信号置为第一电平，使MOS管M0和M1将形成竞争，同步调整MOS管M1和M3的有效驱动能力，若MOS管M0的有效驱动能力强于MOS管M1，则占空比检测电路输出第一检测电平；若MOS管M0的有效驱动能力弱于MOS管M1，则占空比检测电路输出第二检测电平，通过同步调整MOS管M1和M3的有效驱动能力，以寻找最佳占空比配置，直到找到使MOS管M1的有效驱动能力发生最小变化，就会导致占空比检测电路输出的检测电平发生翻转的两个相邻的有效驱动能力值A和B，其中，当MOS管M1的有效驱动能力为A时，MOS管M1和M0的有效驱动能力的比例为第一比值，当MOS管M1的有效驱动能力为B时，MOS管M1和M0的有效驱动能力的比例为第二比值；调整MOS管M6的有效驱动能力，使得MOS管M6与M5的有效驱动能力的比例等于第一比值或第二比值。
进一步的，占空比检测电路还包括复位端和MOS管M4，MOS管M4的漏极与节点b相连，其源极接地或电源端VDD，其栅极与所述占空比检测电路的复位端相连，在所述占空比检测电路开始检测工作之前，需先进行初始化工作，当占空比检测电路进行初始化工作时，输入信号为第二电平，使MOS管M0关断，占空比检测电路的复位端接收到有效复位信号，使MOS管M4导通，节点b置为第二电平，随后M1导通，节点a为高电平，即占空比检测电路完成初始化工作时，MOS管M1导通，节点a为第一电平，节点b为第二电平。
进一步的，MOS管M4的有效驱动能力比MOS晶体管M2和M3都强。
进一步的，所述MOS管M1、M3、M6均包括N个MOS晶体管单元和N个开关，N为大于等于2的自然数，其中，所述MOS管M1的每个MOS晶体管单元与其对应的一个开关依次串联的连接于电源端VDD或地和节点a之间，所述MOS管M1的每个MOS晶体管单元的栅极均与节点b相连，所述MOS管M3的每个MOS晶体管单元与其对应的一个开关依次串联的连接于电源端VDD或地和节点b之间，所述MOS管M3的每个MOS晶体管单元的栅极均与节点a相连，所述MOS管M6的每个MOS晶体管单元与其对应的一个开关依次串联的连接于电源端VDD或地和MOS管M5的漏极之间，所述MOS管M6的每个MOS晶体管单元的栅极均与驱动电路的输入端相连，所述MOS管M1、M3、M6中的N个开关称为联动开关，通过配置联动开关中的N个开关的导通/关断的组合状态，来调整MOS管M1、M3、M6的有效驱动能力。
进一步的，所述MOS管M1、M3、M6中各个MOS晶体管单元的第i个的驱动能力为：E·2i-1，i大于等于1小于等于N，E为MOS管M1、M3、M6的有效驱动能力的最小变化。
进一步的，其还包括逻辑电路，所述逻辑电路连接于节点b与所述占空比检测电路的输出端之间，所述逻辑电路用于对信号进行处理，解决当MOS管M1和M0的有效驱动能力很相近时，节点b的电平介于低电平和高电平之间的亚稳态问题。
进一步的，所述逻辑电路包括串联于节点b与所述占空比检测电路的输出端之间的m个D触发器，m为大于等于2的自然数，其中，第一个D触发器的输入端D与节点b相连，第N个D触发器的输出端Q与所述占空比检测电路220的输出端OBS相连，紧邻的两个D触发器中，后一个D触发器的输入端D与前一个D触发器的输出端Q相连，每个D触发器的的时钟端都与时钟信号相连，每个D触发器的复位端与占空比检测电路的复位端相连。
进一步的，MOS管M0和MOS管M5相同，MOS管M1与M6相同。
进一步的，当占空比检测电路进行检测工作时，根据工艺特性确性MOS晶体管M1的有效驱动能力的一个初始值，即联动开关的初始组合状态；然后用二分查找法，通过配置联动开关中各个开关的导通/关断的组合状态，来调整MOS管M1的有效驱动能力，找到使MOS管M1的有效驱动能力发生最小变化，就会导致占空比检测电路输出的检测电平发生翻转的两个相邻的有效驱动能力值A和B，其中，当MOS管M1的有效驱动能力为A值时，联动开关中各个开关的导通/关断为第一组合状态；当MOS管M1的有效驱动能力为B值时，联动开关中各个开关的导通/关断为第二组合状态，将MOS管M6中的联动开关选取第一组合状态的配置或第二组合状态的配置。
进一步的，M1、M3和M6为PMOS晶体管，M0、M2、M5为NMOS晶体管；或者，M1、M3和M6为NMOS晶体管，M0、M2、M5为PMOS晶体管，MOS管的有效驱动能力为该MOS管的宽长比。
与现有技术相比，本发明中的占空比检测电路采用与驱动电路相似的电路结构，该占空比检测电路受PVT变化影响的方向和程度与驱动电路相同，故本发明可以做到对最佳占空比的高精度搜索，从而实现快速、高精确度校准。
【附图说明】
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：
图1为现有技术中常用的占空比校准电路的电路示意图；
图2为本发明在一个实施例中的占空比校准电路的电路示意图。
图3为图2中的PMOS晶体管M1在一个实施例中的内部结构示意图。
【具体实施方式】
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。除非特别说明，本文中的连接、相连、相接的表示电性连接的词均表示直接或间接电性相连。
请参考图2所示，其为本发明在一个实施例中的占空比校准电路的电路示意图。图2所示的占空比校准电路包括驱动电路210和占空比检测电路220。
所述驱动电路210包括PMOS晶体管M6和NMOS晶体管M5。其中，PMOS晶体管M6的源极与电源端VDD相连，PMOS晶体管M6的漏极与NMOS晶体管M5的漏极相连，NMOS晶体管M5的源极接地；PMOS晶体管M6的漏极与NMOS晶体管M5的漏极之间的连接节点与所述驱动电路210的输出端OUT相连，PMOS晶体管M6的栅极与NMOS晶体管M5的栅极均与所述驱动电路210的输入端相连，所述驱动电路210的输入端与输入信号IN相连。所述驱动电路210基于输入信号IN产生并输出驱动信号OUT。
由于PVT(工艺、电压、温度)的变化，使驱动电路210随着不同的芯片、不同的应用电压和温度的变化，而造成驱动信号OUT的占空比失真。为了降低占空比失真，可以通过调节驱动电路210中的PMOS晶体管M6和NMOS晶体管M5的有效驱动能力的比例，来实现对驱动信号OUT的占空比失真的调节，找到PMOS晶体管M6和NMOS晶体管M5的有效驱动能力的优选比例，可以实现最佳占空比。
在本发明中，PMOS晶体管有效驱动能力可以为PMOS晶体管的有效宽长比；NMOS晶体管有效驱动能力可以为NMOS晶体管的有效宽长比；PMOS晶体管(或NMOS晶体管)的有效驱动能力越强，该PMOS晶体管(或NMOS晶体管)有效宽长比越大。
为了实现对最佳占空比的高精度搜索，本发明设计了新的占空比检测电路220。请继续参考图2所示，图2中的占空比检测电路220包括PMOS晶体管M1和M3，以及NMOS晶体管M0和M2，其中，PMOS晶体管M1和M3相同，即两者互为镜像关系，两者相互匹配且相关参数都一致，他们具有同样的有效驱动能力，具有随着PVT(工艺、电压、温度)的变化而一致变化的特性，NMOS晶体管M0和M2相同，即两者互为镜像关系，两者相互匹配且相关参数都一致，他们具有同样的有效驱动能力，具有随着PVT(工艺、电压、温度)的变化而一致变化的特性。具体连接关系为，PMOS晶体管M1的源极与电源端VDD相连，PMOS晶体管M1的漏极与NMOS晶体管M0的漏极相连，NMOS晶体管M0的源极接地，PMOS晶体管M1的漏极和NMOS晶体管M0的漏极之间的连接节点称为节点a，节点a与PMOS晶体管M3的栅极相连；PMOS晶体管M3的源极与电源端VDD相连，PMOS晶体管M3的漏极与NMOS晶体管M2的漏极相连，NMOS晶体管M2的源极接地，PMOS晶体管M3的栅极和NMOS晶体管M2的栅极相连，PMOS晶体管M3的漏极和NMOS晶体管M2的漏极之间的连接节称为节点b；PMOS晶体管M1的栅极与节点b相连，NMOS晶体管M0的栅极与占空比检测电路220的输入端相连，占空比检测电路220的输入端与输入信号IN相连，节点b与占空比检测电路220的输出端OBS相连。
MOS晶体管M1、M3、M6的有效驱动能力是可以调整的，MOS晶体管M1、M3和M6分别包括图2中与电源端VDD相连的对应的联动开关(以一个开关的方式示意性的示出)，通过调整所述联动开关的导通或关断来调整它们的有效驱动能力。其中，图2中的MOS晶体管M1、M3和M6是被示意性的显示的，实际上，其包括多个MOS晶体单元以及多个开关，下文将详细描述。
占空比检测电路220开始检测工作前，需先行初始化工作(或进行复位)，故图2中的占空比检测电路220还包括复位端RESET和NMOS晶体管M4，其中，NMOS晶体管M4的漏极与节点b相连，其源极接地，其栅极与复位端RESET，所述复位端RESET与复位信号相连。NMOS晶体管M4的作用是给整个占空比检测电路220提供一个初始状态。在一个实施例中，NMOS晶体管M4的有效驱动能力比NMOS晶体管M2和M3都强。
为了便于理解本发明，以下具体介绍图2所示的占空比校准电路的工作原理。
首先，进行初始化工作。在占空比检测电路220进行初始化工作时，输入信号IN为低电平(此时，NMOS晶体管M0关断)，先发送一个时钟周期的高电平RESET信号(即复位端RESET接收到有效复位信号)，使NMOS晶体管M4导通，通过NMOS晶体管M4将节点b下拉为低电平，使PMOS晶体管M1导通，进而将节点a上拉为高电平，即占空比检测电路220完成初始化工作时，PMOS晶体管M1导通，节点a为高电平，节点b为低电平。
然后，进行检测工作。在占空比检测电路220检测开始时，将输入信号IN置为高电平，NMOS晶体管M0导通，此时，PMOS晶体管M1和NMOS晶体管M0形成竞争。若NMOS晶体管M0的有效驱动能力强于PMOS晶体管M1，则节点a的电平反转为低电平，进而b点的电平将反转为高电平，此时，占空比检测电路220的输出端输出高电平(即第一检测电平)；若NMOS晶体管M0的有效驱动能力弱于PMOS晶体管M1，则节点a的电平保持为高电平，进而b点的电平将保持为低电平，此时，占空比检测电路220的输出端输出低电平(即第二检测电平)。
通过同步调整PMOS晶体管M1和M3的有效驱动能力，找到使PMOS晶体管M1的有效驱动能力发生最小变化(即有效驱动能的可调整最小步长)，就会导致占空比检测电路220输出的检测电平OBS发生翻转的两个相邻的有效驱动能力值A和B。其中，当PMOS晶体管M1的有效驱动能力为A值时，PMOS晶体管M1和NMOS晶体管M0的有效驱动能力的比例为第一比值，检测电平OBS为第一检测电平；当PMOS晶体管M1的有效驱动能力为B值时，PMOS晶体管M1和NMOS晶体管M0的有效驱动能力的比例为第二比值，检测电平OBS为第二检测电平。
由于占空比检测电路220采用与驱动电路210相似的电路结构，故该占空比检测电路220受PVT变化影响的方向和程度与驱动电路210相同，故使PMOS晶体管M1的有效驱动能力发生最小变化，就会导致占空比检测电路220输出的检测电平OBS发生翻转的第一比值或第二比值，可用来决定达到最佳占空比的驱动电路210中的PMOS晶体管M6和NMOS晶体管M5的有效驱动能力的比例。
最后，调整PMOS晶体管M6的有效驱动能力，使得PMOS晶体管M6和NMOS晶体管M5的有效驱动能力的比例等于第一比值或第二比值。这样，驱动电路210输出的驱动信号OUT就能达到最佳的占空比。
需要特别说明的是，在图2所示的实施例中，占空比检测电路220还包括逻辑电路222，所述逻辑电路222连接于节点b与所述占空比检测电路220的输出端OBS之间，所述逻辑电路222用于对信号进行处理，解决当PMOS晶体管M1和NMOS晶体管M0的有效驱动能力很相近时，节点b的电平介于低电平和高电平之间的亚稳态问题。
在图2所示的实施例中，所述逻辑电路222包括串联于节点b与所述占空比检测电路220的输出端OBS之间的两个D触发器，分别为第一D触发器2222和第二D触发器2224。其中，第一D触发器2222的输入端D与节点b相连，第一D触发器2222的输出端Q与第二D触发器2224的输入端D相连，第二D触发器2222的输出端与所述占空比检测电路220的输出端OBS相连，第一D触发器2222的复位端Reset和第二D触发器2224的复位端Reset均与所述占空比检测电路220的复位端RESET相连；第一D触发器2222的时钟端Clk和第二D触发器2224的时钟端Clk均与时钟信号CLK相连。
在其他实施例中，所述逻辑电路222还可以包括串联的3个、4个或更多个D触发器。即所述逻辑电路222包括串联于节点b与所述占空比检测电路220的输出端OBS之间的m个D触发器，m为大于等于2的自然数，其中，第一个D触发器的输入端D与节点b相连，第N个D触发器的输出端Q与所述占空比检测电路220的输出端OBS相连，紧邻的两个D触发器中，后一个D触发器的输入端D与前一个D触发器的输出端Q相连，每个D触发器的的时钟端Clk都与时钟信号CLK相连，每个D触发器的复位端Reset与占空比检测电路的复位端REST相连。
在一个优选的实施例中，MOS管M0和MOS管M5相同，MOS管M1与M6相同，即两者互为镜像关系，两者相互匹配且相关参数都一致，他们具有同样的有效驱动能力，具有随着PVT(工艺、电压、温度)的变化而一致变化的特性。
请参考图3所示，其为图2中的PMOS晶体管M1在一个实施例中的内部结构示意图。图3中的PMOS晶体管M1包括N个PMOS晶体管单元(PMOS0至PMOS(N-1))和N个开关(K0至K(N-1))，其中，每个PMOS晶体管单元与其对应的一个开关依次串联的连接于电源端VDD和节点a之间，每个PMOS晶体管单元的栅极均与节点b相连，比如，PMOS晶体管单元PMOS0和开关K0依次串联于电源端VDD和节点a之间；PMOS晶体管单元PMOS1和开关K1依次串联于电源端VDD和节点a之间；PMOS晶体管单元PMOS2和开关K2依次串联于电源端VDD和节点a之间；……；PMOS晶体管单元PMOS(N-1)和开关K(N-1)依次串联于电源端VDD和节点a之间。
图3中，开关K0至K(N-1)的组合可称为联动开关φ1，若将联动开关φ1中的开关K0和K1导通，其他开关均关断，此时，PMOS晶体管M1的有效驱动能力为PMOS0和PMOS1的驱动能力之和；若将联动开关φ1中的开关K1和K2导通，其他开关均关断，此时，PMOS晶体管M1的有效驱动能力为PMOS1和PMOS2的驱动能力之和。这样，通过配置联动开关φ1中各个开关的导通/关断的组合状态，可实现对PMOS晶体管M1的有效驱动能力的调整。
为了达到最佳的调整效果，在一个优选的实施例中，图3中的N个PMOS晶体管单元(PMOS0至PMOS(N-1))的驱动能力逐次翻倍，以方便形成不同驱动能力的组合，即第一个PMOS晶体管单元PMOS0的驱动能力为E·20，第二个PMOS晶体管单元PMOS1的驱动能力为E·21，第三个PMOS晶体管单元PMOS2的驱动能力为E·22，……，第N个PMOS晶体管单元PMOS(N-1)的驱动能力为E·2(N-1)。即所述MOS管M1中各个MOS晶体管单元的第i个的驱动能力为：E·2i-1，i大于等于1小于等于N，E为MOS管M1的有效驱动能力的最小变化。这样，可以通过N个PMOS晶体管单元实现驱动能力从E·20至E·2N的调整。
同样的，所述PMOS管M3、M6均包括N个PMOS晶体管单元和N个开关，N为大于等于2的自然数，其中，所述PMOS管M3的每个PMOS晶体管单元与其对应的一个开关依次串联的连接于电源端VDD和节点a之间，所述PMOS管M3的每个MOS晶体管单元的栅极均与节点b相连，所述PMOS管M3的每个MOS晶体管单元与其对应的一个开关依次串联的连接于电源端VDD和节点b之间，所述PMOS管M6的每个PMOS晶体管单元与其对应的一个开关依次串联的连接于电源端VDD和NMOS管M5的漏极之间，所述PMOS管M6的每个MOS晶体管单元的栅极均与驱动电路的输入端相连，所述PMOS管M3、M6中的N个开关称为联动开关，通过配置联动开关中的N个开关的导通/关断的组合状态，来调整PMOS管M3、M6的有效驱动能力。
在一个优选的实施例中，占空比检测电路220中的PMOS晶体管M1和驱动电路210中的PMOS晶体管M6相同，即两者互为镜像关系，两者相互匹配且相关参数都一致，他们具有同样的有效驱动能力，具有随着PVT(工艺、电压、温度)的变化而一致变化的特性，NMOS晶体管M0和M2相同，即两者互为镜像关系，两者相互匹配且相关参数都一致，占空比检测电路220中的NMOS晶体管M0和驱动电路210中的NMOS晶体管M5相同，即两者互为镜像关系，两者相互匹配且相关参数都一致，他们具有同样的有效驱动能力，具有随着PVT(工艺、电压、温度)的变化而一致变化的特性，NMOS晶体管M0和M2相同，即两者互为镜像关系，两者相互匹配且相关参数都一致。在寻找最佳占空比配置时，可根据工艺特性确性PMOS晶体管M1的有效驱动能力的一个初始值，即联动开关φ1的初始组合状态；然后用二分查找法，通过配置联动开关φ1中各个开关的导通/关断的组合状态调整PMOS晶体管M1的有效驱动能力，找到使PMOS晶体管M1的有效驱动能力发生最小变化，就会导致占空比检测电路220输出的检测电平OBS发生翻转的两个相邻的有效驱动能力值A和B。其中，当PMOS晶体管M1的有效驱动能力为A值时，联动开关φ1中各个开关的导通/关断为第一组合状态；当PMOS晶体管M1的有效驱动能力为B值时，联动开关φ1中各个开关的导通/关断为第二组合状态。将PMOS晶体管M6中的联动开关φ1选取第一组合状态的配置或第二组合状态的配置，驱动电路210输出的驱动信号OUT就能达到最佳的占空比。
在一个改变的实施例中，也可以使得PMOS晶体管M1、M3和M6具有固定的有效驱动能力，而使得NMOS晶体管M0、M2和M5具有可调整的有效驱动能力。此时，所述NMOS管M0、M2和M5均包括N个NMOS晶体管单元和N个开关，N为大于等于2的自然数，其中，所述NMOS管M0的每个NMOS晶体管单元与其对应的一个开关依次串联的连接于接地端和节点a之间，所述NMOS管M2的每个MOS晶体管单元的栅极均与节点a相连，所述NMOS管M2的每个MOS晶体管单元与其对应的一个开关依次串联的连接于地和节点b之间，所述NMOS管M5的每个NMOS晶体管单元与其对应的一个开关依次串联的连接于接地端和PMOS管M6的漏极之间，所述NMOS管M5的每个MOS晶体管单元的栅极均与驱动电路的输入端相连，所述NMOS管M0、M2、M6中的N个开关称为联动开关，通过配置联动开关中的N个开关的导通/关断的组合状态，来调整NMOS管M0、M2、M5的有效驱动能力。实际上，在此实施例中，相当于，将晶体管M1、M3、M6更换为有效驱动能力可调整的NMOS晶体管，将晶体管M0、M2、M5更换为固定有效驱动能力的PMOS晶体管，电源端VDD更改为接地端，接地端更改为电源端VDD。
综上所述，本发明中的占空比检测电路220通过仅使用和驱动电路210相同结构的电路，以及寄存器等数字电路进行最佳占空比的搜索。由于占空比检测电路220受PVT变化影响的方向和程度与驱动电路210相同，且数字电路不受PVT变化的影响，因此，本发明可以做到对最佳占空比的高精度搜索。同时，占空比检测电路220使用数字电路，其可以在三个时钟周期完成检测，故在高速如时钟为GHZ以上时可以实现快速检测。
在本发明中，“连接”、相连、“连”、“接”等表示电性相连的词语，如无特别说明，则表示直接或间接的电性连接。
需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。
Claims (10)
1.一种占空比校准电路，其特征在于，其包括：
驱动电路，其包括MOS管M5和有效驱动能力可调整的MOS管M6，其中，MOS管M6的源极与电源端VDD或地相连，MOS管M6的漏极与MOS管M5的漏极相连，MOS管M5的源极接地或电源端VDD；MOS管M6的漏极与MOS管M5的漏极之间的连接节点与所述驱动电路的输出端相连，MOS管M6的栅极与MOS管M5的栅极均与所述驱动电路的输入端相连；所述驱动电路的输入端与输入信号相连，所述驱动电路基于输入信号产生并输出驱动信号；
占空比检测电路包括有效驱动能力可调整的MOS管M1和M3，以及MOS管M0和M2，其中，MOS管M1和M3相同，MOS管M0和M2相同，MOS管M1的源极与电源端VDD或地相连，MOS管M1的漏极与MOS管M0的漏极相连，MOS管M0的源极接地或电源端VDD，MOS管M1的漏极和MOS管M0的漏极之间的连接节点称为节点a，节点a与MOS管M3的栅极相连；MOS管M3的源极与电源端VDD或地相连，MOS管M3的漏极与MOS管M2的漏极相连，MOS管M2的源极接地或电源端VDD，MOS管M3的栅极和MOS管M2的栅极相连，MOS管M3的漏极和MOS管M2的漏极之间的连接节称为节点b；MOS管M1的栅极与节点b相连，MOS管M0的栅极与占空比检测电路的输入端相连，占空比检测电路的输入端与输入信号相连，节点b与占空比检测电路的输出端相连，
当所述占空比检测电路开始检测工作时，将输入信号置为第一电平，使MOS管M0和M1将形成竞争，同步调整MOS管M1和M3的有效驱动能力，若MOS管M0的有效驱动能力强于MOS管M1，则占空比检测电路输出第一检测电平；若MOS管M0的有效驱动能力弱于MOS管M1，则占空比检测电路输出第二检测电平，
通过同步调整MOS管M1和M3的有效驱动能力，以寻找最佳占空比配置，直到找到使MOS管M1的有效驱动能力发生最小变化，就会导致占空比检测电路输出的检测电平发生翻转的两个相邻的有效驱动能力值A和B，其中，当MOS管M1的有效驱动能力为A时，MOS管M1和M0的有效驱动能力的比例为第一比值，当MOS管M1的有效驱动能力为B时，MOS管M1和M0的有效驱动能力的比例为第二比值；调整MOS管M6的有效驱动能力，使得MOS管M6与M5的有效驱动能力的比例等于第一比值或第二比值。
2.根据权利要求1所述的占空比校准电路，其特征在于，
占空比检测电路还包括复位端和MOS管M4，MOS管M4的漏极与节点b相连，其源极接地或电源端VDD，其栅极与所述占空比检测电路的复位端相连，在所述占空比检测电路开始检测工作之前，需先进行初始化工作，
当占空比检测电路进行初始化工作时，输入信号为第二电平，使MOS管M0关断，占空比检测电路的复位端接收到有效复位信号，使MOS管M4导通，节点b置为第二电平，随后M1导通，节点a为高电平，即占空比检测电路完成初始化工作时，MOS管M1导通，节点a为第一电平，节点b为第二电平。
3.根据权利要求2所述的占空比校准电路，其特征在于，
MOS管M4的有效驱动能力比MOS晶体管M2和M3都强。
4.根据权利要求1或2所述的占空比校准电路，其特征在于，
所述MOS管M1、M3、M6均包括N个MOS晶体管单元和N个开关，N为大于等于2的自然数，其中，所述MOS管M1的每个MOS晶体管单元与其对应的一个开关依次串联的连接于电源端VDD或地和节点a之间，所述MOS管M1的每个MOS晶体管单元的栅极均与节点b相连，所述MOS管M3的每个MOS晶体管单元与其对应的一个开关依次串联的连接于电源端VDD或地和节点b之间，所述MOS管M3的每个MOS晶体管单元的栅极均与节点a相连，所述MOS管M6的每个MOS晶体管单元与其对应的一个开关依次串联的连接于电源端VDD或地和MOS管M5的漏极之间，所述MOS管M6的每个MOS晶体管单元的栅极均与驱动电路的输入端相连，
所述MOS管M1、M3、M6中的N个开关称为联动开关，通过配置联动开关中的N个开关的导通/关断的组合状态，来调整MOS管M1、M3、M6的有效驱动能力。
5.根据权利要求4所述的占空比校准电路，其特征在于，
所述MOS管M1、M3、M6中各个MOS晶体管单元的第i个的驱动能力为：
E·2i-1，
i大于等于1小于等于N，E为MOS管M1、M3、M6的有效驱动能力的最小变化。
6.根据权利要求1或2所述的占空比校准电路，其特征在于，
其还包括逻辑电路，所述逻辑电路连接于节点b与所述占空比检测电路的输出端之间，所述逻辑电路用于对信号进行处理，解决当MOS管M1和M0的有效驱动能力很相近时，节点b的电平介于低电平和高电平之间的亚稳态问题。
7.根据权利要求6所述的占空比校准电路，其特征在于，
所述逻辑电路包括串联于节点b与所述占空比检测电路的输出端之间的m个D触发器，m为大于等于2的自然数，
其中，第一个D触发器的输入端D与节点b相连，第N个D触发器的输出端Q与所述占空比检测电路220的输出端OBS相连，紧邻的两个D触发器中，后一个D触发器的输入端D与前一个D触发器的输出端Q相连，每个D触发器的的时钟端都与时钟信号相连，每个D触发器的复位端与占空比检测电路的复位端相连。
8.根据权利要求4所述的占空比校准电路，其特征在于，
MOS管M0和MOS管M5相同，MOS管M1与M6相同。
9.根据权利要求4所述的占空比校准电路，其特征在于，
当占空比检测电路进行检测工作时，根据工艺特性确性MOS晶体管M1的有效驱动能力的一个初始值，即联动开关的初始组合状态；然后用二分查找法，通过配置联动开关中各个开关的导通/关断的组合状态，来调整MOS管M1的有效驱动能力，找到使MOS管M1的有效驱动能力发生最小变化，就会导致占空比检测电路输出的检测电平发生翻转的两个相邻的有效驱动能力值A和B，
其中，当MOS管M1的有效驱动能力为A值时，联动开关中各个开关的导通/关断为第一组合状态；当MOS管M1的有效驱动能力为B值时，联动开关中各个开关的导通/关断为第二组合状态，
将MOS管M6中的联动开关选取第一组合状态的配置或第二组合状态的配置。
10.根据权利要求1述的占空比校准电路，其特征在于，
M1、M3和M6为PMOS晶体管，M0、M2、M5为NMOS晶体管；或者，
M1、M3和M6为NMOS晶体管，M0、M2、M5为PMOS晶体管，
MOS管的有效驱动能力为该MOS管的宽长比。
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